JP4569027B2 - サンプルホールド回路と該回路を用いたad変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、サンプルホールド回路とサンプルホールド回路を用いたAD変換器に関する。
【0002】
【従来の技術】
従来のサンプルホールド回路は、図6(a)、(b)に示すように、同時に論理値が“1”とはならず、オーバーラップしない第1、第2のクロックで駆動制御されて、サンプルモードとホールドモードとでの動作を行うもので、図5に示すような構成を有している。
このサンプルホールド回路25Aは、差動形のオペアンプ10の反転入力端子と出力端子to1間に、フィードバックコンデンサC2とスイッチSW3とが、互いに並列に接続され、オペアンプ10の非反転入力端子と出力端子to2間に、フィードバックコンデンサC4とスイッチSW6とが、互いに並列に接続されている。
また、入力端子ti1とオペアンプ10の反転入力端子間に、スイッチSW1とサンプルコンデンサC1が直列に接続され、入力端子ti2とオペアンプ10の非反転入力端子間に、スイッチSW5とサンプルコンデンサC3が直列に接続され、スイッチSW1とホールドコンデンサC1との接続点と、入力端子t3間にスイッチSW4が、スイッチSW5とホールドコンデンサC3との接続点と、入力端子t3間にスイッチSW2が、それぞれ接続されている。
【0003】
サンプルモードでは、スイッチSW3、SW6がONされることによって、オペアンプ10の入力端子と出力端子間が短絡され、オペアンプ10は最大利得の動作点の参照電圧Vagにバイアスされ、入力電圧Vip、Vinは、サンプルコンデンサC1、或いはサンプルコンデンサC3に、電圧Vagに対して入力されてチャージされる。
ここで、サンプルコンデンサC1とフィードバックコンデンサC2にチャージされる電荷に着目すると次式が得られる。
【0004】
QC1=C1(Vip−Vag) ・・ (1)
QC2=0 ・・ (2)
【0005】
一方、ホールドモードでは、スイッチSW3、SW6はOFFとされ、オペアンプ10は容量帰還形のアンプとなり、その後にスイッチSW1がOFF、スイッチSW4がONとなる。
この時Vip−Vagの電圧変分△Vがオペアンプ10の入力端子に生じ、この変分△Vに従ってオペアンプ10から電流が出力され、この電流はオペアンプ10の入力端子の電圧変分△Vが0になるまで出力される。
この場合、サンプルコンデンサC1とフィードバックコンデンサC2に、それぞれチャージされる電荷は次式で表される。
【0006】
QC1=0 ・・ (3)
QC2=C2(Von−Vag) ・・ (4)
【0007】
サンプルモードとホールドモードとで全電荷量は一定なので、(5)式が得られ(5)式から出力電圧Vonが(6)に示すように求められる。
【0008】
C1(Vip−Vag)=C2(Von−Vag) ・・ (5)
Von=(C1/C2)(Vip−Vag)+Vag ・・ (6)
【0009】
(6)式から明らかなように、この種のサンプルホールド回路25Aでは、参照電圧Vagを基準にして、入力電圧がC1/C2倍されて出力され、C1/C2=1に選択すると、ゲイン1倍のリセット型サンプルホールド回路が得られる。
【0010】
【発明が解決しようとする課題】
前述の従来のサンプルホールド回路25Aでは、サンプルモードからホールドモードへの切換時に、サンプルコンデンサC1への入力電圧が入力電圧Vipから参照電圧Vagに切り換えられるので、オペアンプ10の反転入力端子にVip−Vagの電圧変化が発生し、オペアンプ10からはこの電圧変化に対応する電流が出力され、フィードバックコンデンサC2の電荷に変化を与える。
一般にこの種のサンプルホールド回路では、サンプリング電圧が入力電圧に到達するまでの遅延時間を示すアクイジョンタイムよりも、オペアンプの応答特性によってその性能が決まるセトリング特性が性能上では重要である。
この場合、オペアンプの相互コンダクタンスgmが重要であり、gmが大きいほどオペアンプの入力端子に生じる電圧変化が、オペアンプの出力電流に大きく変換され、セトリング時間が短縮され迅速なセトリング動作が行われる。
【0011】
しかし、MOS・FETの場合には、バイポーラトランジスタのように、バイアス電流当たりのgmの値が大きくないために、gmを大きくするには高電流の大型サイズのものが要求され、MOS・FETを大型化すると、トランジスタ自体の寄生容量が増大し、ノンドミナントポールとなってアンプの周波数特性上悪影響を及ぼす。このように、gmが大きいとアンプの動作帯域は拡大するが、帰還アンプとして使用する場合に、前述したようなコンデンサ切換式のサンプルホールド回路では、サンブルモードとホールドモードで帰還率が変化するために、ノンドミナントポールが原因で、動作が不安定になるおそれがあり安定な回路の設計が困難になる。
このように、従来のサンプルホールド回路25Aでは、オペアンプにMOS・FETを使用する場合に、安定した動作を行うオペアンプを得るためには、gmを大きく設定することができず、pチャネル形MOSとnチャネル形MOSを用いたC−MOS(Complementary transistor)回路を利用した場合に期待される高速動作が抑制されることになる。
【0012】
本発明は、前述したような従来のサンプルホールド回路の動作の現状に鑑みてなされたものであり、その第1の目的は、常にサンプルホールド動作を安定且つ高速に行うことが可能なサンプルホールド回路を提供することにある。
また、本発明の第2の目的は、常に高精度のAD変換を安定且つ高速に行うことが可能なAD変換器を提供することにある。
【0013】
【課題を解決するための手段】
前記第1の目的を達成するために、請求項1記載の発明は、オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのONによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのOFFによって、前記入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路において、前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段を有することを特徴とするものである。
【0014】
このような手段によると、電圧制御電流供給手段によって、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化が検出され、得られる変化に対応する電流が、オペアンプの出力電流とは別にフィードバックコンデンサに供給され、gmの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作が行われる。
【0015】
同様に前記第1の目的を達成するために、請求項2記載の発明は、請求項1記載のサンプルホールド回路において、前記電圧制御電流供給手段の初段には、利得がほぼ2倍の差動増幅器がプリアンプとして設けられていることを特徴とするものである。
【0016】
このような手段によると、電圧制御電流供給手段の初段にプリアンプとして設けられた利得がほぼ2倍の差動増幅器による増幅によって、請求項1記載の発明で得られる効果がより高められる。
【0017】
前記第2の目的を達成するために、請求項3記載の発明は、アナログ信号をサンプルホールドする前段サンプルホールド回路と、前段から入力される第1のアナログ信号をデジタルコードに変換するAD変換器、前記デジタルコードをDA変換するDA変換器、及び前記第1のアナログ信号と前記DA変換器の出力信号に基づき設定される第2のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位AD変換ブロックが、複数段従属接続されたAD変換ユニットとを備えたAD変換器において、前記前段サンプルホールド回路と前記単位AD変換プロックのサンプルホールド回路とが、以下のように構成されている。
即ちこの場合は、オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのONによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのOFFによって、前記入力信号が、前記サンプルコンデンサと前記ホールドコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路に対して、前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流をフィードバックコンデンサに供給する電圧制御電流供給手段が設けられ、該電圧制御電流供給手段を備えたサンプルホールド回路が、前段サンプルホールド回路と単位AD変換プロックのサンプルホールド回路とに用いられている。
【0018】
このような手段によると、前段サンプルホールド回路と単位AD変換ブロックのサンプルホールド回路において、サンプルモードからホールドモードへの切換時において、gmの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作を行わせることにより、高速で安定したAD変換動作が行われる。
【0019】
同様に前記目的を達成するために、請求項4記載の発明は、請求項3記載のAD変換器において、前記所定増幅度は、前記AD変換器の分解能をaとした場合に、2( a-1 )であることを特徴とするものである。
【0020】
このような手段によると、AD変換器の分解能をaとした場合に、所定増幅度が2( a-1 )の状態で、請求項3記載の発明での効果が実現される。
【0021】
【発明の実施の形態】
[第1の実施の形態]
サンプルホールド回路に係る本発明の第1の実施の形態を図1を参照して説明する。
図1は本実施の形態の構成を示す回路図である。
【0022】
本実施の形態のサンプルホールド回路25では、すでに図5を参照して説明した従来のサンプルホールド回路25Aに対して、サンプルモードからホールドモードへの切換時において、オペアンプ10の反転入力端子と非反転入力端子間に発生する電圧の変化量である電圧変分を△Vとし、自己の相互コンダクタンスをgm’として、電圧変分△Vを検出して、対応する変分補償電流△I=△V・gm’を、フィードバックコンデンサC2の出力端子to1と の接続点に供給す る電圧 制御電流供給回路11aが設けられている。
同様にして、サンプルモードからホールドモードへの切換時において、オペアンプ10の反転入力端子と非反転入力端子間に生じる電圧変分△Vを検出して、対応する変分補償電流△I=△V・gm’を、ホールドコンデンサC4の出力端子to2との接続点に供給する電圧制御電流供給回路11bが設けられている。
本実施の形態のその他の部分の構成は、すでに図5を参照して説明した従来のサンプルホールド回路25Aと同一なので、重複する説明は行わない。
【0023】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、入力電圧が正値のVipの場合について説明すると、サンプルモードからホールドモードへの切換時には、スイッチSW3はONからOFFに切り換えられ、その後にスイッチSW1がOFF、スイッチSW4がONとなる。
この際にVip−Vagの電圧変分△Vが、オペアンプ10の入力端子に発生し、オペアンプ10からは、入力端子の電圧変分△Vが0になるまで、電圧変分△Vに対応する電流が出力される。
本実施の形態では、この電圧変分△Vが検出され、電圧制御電流供給回路11aの相互コンダクタンスをgm’として、得られる電圧変分△Vに対応する電流△I=△V・gm’が、オペアンプ10の出力電流とは別にフィードバックコンデンサに供給され、相互コンダクタンスgmの小さいオペアンプを使用した場合でも、セトリング時間を短縮して迅速安定に高精度のサンプルホールド動作が行なわれる。
【0024】
このように、本実施の形態では、サンプルコンデンサC1とフィードバックコンデンサ2によるサンプルホールド動作の場合を説明すると、サンプルホールド回路25におけるサンプルモードからホールドモードへの切換時に、オペアンプ10の反転入力端子と非反転入力端子間に発生する電圧変分△V=Vip−Vagが、相互コンダクタンスgm’の電圧制御電流供給回路11aによって検出され、電圧変分△Vに対応する変分補償電流△I=△V・gm’が、電圧制御電流供給回路11aから、オペアンプ10の出力電流とは別にフィードバックコンデンサC2に供給されるので、相互コンダクタンスgmの小さいオペアンプを使用した場合でも、セトリング時間が短縮され、安定したサンプリング動作を高速で行うサンプルホールド回路を提供することが可能になる。
【0025】
[第2の実施の形態]
サンプルホールド回路に係る本発明の第2の実施の形態を図2を参照して説明する。
図2は本実施の形態の電圧制御電流供給回路の構成を示す回路図である。
【0026】
本実施の形態では、すでに説明した第1の実施の形態に対して、図2に示すような構成の電圧制御電流供給回路11CMが、電圧制御電流供給回路として使用されている。
本実施の形態のその他の部分の構成は、すでに説明した第1の実施の形態と同一なので、重複する説明は行わない。
【0027】
本実施の形態の電圧制御電流供給回路11CMは、図2に示すように、プリアンプとしての差動増幅回路Aの出力端子にソースフォロワBが接続され、ソースフォロワBの出力端子にカスコード形の電圧電流変換回路Cが接続されており、差動増幅回路Aに入力される入力差電圧が0の時には、電圧電流変換回路Cから出力される出力電流が0となるのが望ましいので、全体がB級回路構成となっている。
電圧制御電流供給回路11CMの差動増幅回路Aは、ゲートが互いに接続されたnチャネルエンハンスメント形のMOS・FET(以下n−MOS・FETと表示する)Tr1、Tr2をアクティブ負荷とするn−MOS・FETTr3、Tr4で構成され、ソースフォロワBには、n−MOS・FETTr6とpチャネルエンハンスメント形のMOS・FET(以下p−MOS・FETと表示する)Tr5とが設けられ、差動増幅回路Aのn−MOS・FETTr3、Tr4のドレインが、n−MOS・FETTr6のゲートとp−MOS・FETTr5のゲートにそれぞれ接続されている。
【0028】
また、電圧制御電流供給回路11CMのカスコード形の電圧電流変換回路Cには、ゲートが互いに接続されたp−MOS・FETTr7、n−MOS・FETTr8、及びp−MOS・FETTr9、n−MOS・FETTr10がそれぞれ設けられ、p−MOS・FETTr7のドレインとp−MOS・FETTr9のソースが互いに接続され、n−MOS・FETTr8のソースとn−MOS・FETTr10のドレインが互いに接続されている。
また、p−MOSFETTr9のドレインが、n−MOS・FETTr11のドレインに接続され、n−MOS・FETTr11のソースがp−MOS・FETTr12のソースに接続され、ゲートが互いに接続されたn−MOS・FETTr13、n−MOS・FETTr14、及びn−MOS・FETTr15、n−MOS・FETTr16がそれぞれ設けられている。
【0029】
さらに、p−MOS・FETTr12のドレインが、n−MOS・FETTr13のドレインに接続され、n−MOS・FETTr13のソースが、n−MOS・FETTr15のドレインに接続され、n−MOS・FETTr14のソースが、n−MOS・FETTr16のドレインに接続されている。
そして、ソースフォロワBのp−MOS・FETTr5、n−MOS・FETTr6のソースが、カスコード形の電圧電流変換回路Cのn−MOS・FETTr11、p−MOS・FETTr12のゲートにそれぞれ接続され、n−MOS・FETTr11とp−MOS・FETTr12のドレインが、n−MOS・FETTr7とn−MOSFETTr15のゲートにそれぞれ接続されている。
【0030】
本実施の形態においては、このような構成の電圧制御電流供給回路11CMの入力端子t1、t2が、図1を流用して説明すると、オペアンプ10の反転入力端子と非反転入力端子にそれぞれ接続されており、サンプルモードからホールドモードへの切換時に、オペアンプ10の反転入力端子と非反転入力端子間に電圧変分△Vが発生すると、この電圧変分△Vが、n−MOSFETTr1、Tr2をアクティブ負荷とする差動増幅回路Aで増幅され、その増幅された変化分△Vが、ソースフォロワBのp−MOSFETTr5のゲートと、n−MOSFETTr6にてそれぞれレベルシフトされて、電圧電流変換回路Cのn−MOS・FETTr11とp−MOS・FETTr12とに印加される。
【0031】
そして、電圧電流変換回路Cのn−MOS・FETTr11とp−MOS・FETTr12は、印加された電圧に応じて電流を生成し、カレントミラーにより、出力端子t3、t4間からオペアンプ10の入力端子間に発生する電圧変分△Vに対応する変分補償電流△Iが出力される。
図1を流用して、サンプルコンデンサC1とフィードバックコンデンサC2によるサンプルホールド動作の場合を説明すると、この変分補償電流△Iは、カスコード形の電圧電流変換回路Cの出力端子t3、t4から、フィードバックコンデンサC2に供給され、相互コンダクタンスの小さいオペアンプを使用した場合のセトリング時間が短縮され、迅速安定に高精度のサンプルホールド動作が行なわれる。
【0032】
このように、本実施の形態によると、オペアンプ10の入力端子間に、サンプルモードからホールドモードへの切換時に発生する電圧変分△Vが、電圧制御電流供給回路11CMに入力され、アクティブ負荷付きの差動増幅回路Aで、高利得増幅され、ソースフォロワBでレベルシフトされた後に、カスコード形の電圧電流変換回路Cに入力される。そして、ミラー係数がほぼ1で高精度のミラー電流が、出力端子t3、t4から変分補償電流△Iとして、フィードバックコンデンサC2に供給されることにより、第1の実施の形態と同様に、相互コンダクタンスの小さいオペアンプを使用した場合でも、安定したサンプルホールド動作を高速で行うサンプルホールド回路を提供することが可能になる。
この場合、特に本実施の形態の電圧制御電流供給回路11CMに係る相互コンダクタンスgmは、差動増幅回路Aのゲイン、ソースフォロワBのp−MOS・FETTr5、n−MOS・FETTr6のサイズと、カスコード形の電圧電流変換回路Cのn−MOS・FETTr11、p−MOS・FETTr12のサイズの比により設定され、所望値に設定設計することが可能になり、また、カスコード形の電圧電流変換回路Cによつて、出力抵抗が高まり、オペアンプ10の利得低下を防止することも可能になる。
【0033】
[第3の実施の形態]
AD変換器に係る本発明の一実施の形態を、第3の実施の形態として、図3及び図4を参照して説明する。
図3は本実施の形態の構成を示す説明図、図4は図3のマルチプライングDA変換器の構成を示す回路図である。
【0034】
本実施の形態では、図3に示すように、アナログ信号が入力される1倍の前段サンプルホールド回路13が設けられ、この前段サンプルホールド回路13の後段に、1.5ビット/stageのビットブロックが分解能に応じて複数段従属接続されており、この場合は、ビットブロック14a〜14iが従属接続され、ビットブロック14iの後段に1.5ビットのAD変換器15が接続され、ビッドロック14a〜14iとAD変換器15とは、エラー補正したデジタルデータを出力するエラー補正出力回路16に接続されている。
各ビットプロック14a〜14iは同一の構成を有し、ビットブロック14aを取り上げて説明すると、図3で矢印で引き出されて示されるように、前段のアナログ信号FaをAD変換する1.5ビットのAD変換器17が設けられ、このAD変換器17の出力端子は、エラー補正出力回路16と、3値のアナログ信号を変換出力するDA変換器18とに接続されている。
また、前段からのアナログ信号Faと、DA変換器18の出力信号とが入力され、両信号の差分値を出力する減算回路20が設けられ、この減算回路20の出力端子に、減算回路20から出力される差分値を、aをAD変換器17の分解能として、2( a-1 )に増幅してサンプルホールドするサンプルホ ールド回路25が接続されている。1.5ビットADの場合は、分解能としては2ビット分を有するためこの場合には2倍となる。
【0035】
図3に一点鎖線で示すように、AD変換器17、DA変換器18、減算回路20及びサンプルホールド回路25で、各ビットブロック14a〜14iが構成され、同図で点線で示すように、DA変換器18、減算回路20及びサンプルホールド回路25でマルチプライングDA変換器21が構成される。図4はこのマルチプライングDA変換器の一構成例を示したものである。
【0036】
本実施の形態に係るAD変換器において、前段サンプルホールド回路13とマルチプライングDA変換器21に図4に示すサンプルホールド回路21Aを使用した場合について説明すると、すでに第1の実施形態及び第2の実施の形態で説明したように、サンプルモードからホールドモードへの切換時に、オペアンプ10の入力端子に発生する電圧変分△Vを検出し、自己の相互コンダクタンスをgm’として、電圧変分△Vに対応する変分補償電流△I=△V・gm’を出力して、フィードバックコンデンサC5、C6に供給する電圧制御電流供給回路が設けられている。このために、小さいgmのオペアンプを使用した場合でも、セトリング時間が短縮され、高速で高精度のサンプルホールド動作が安定に行なわれ、高速度で高精度のAD変換動作を行うことが可能になる。
【0037】
【発明の効果】
請求項1記載の発明によると、オペアンプの入力端子にサンプルコンデンサが接続され、オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、切換スイッチのONによって、入力端子と出力端子間が短絡された状態で、サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、切換スイッチのOFFによって、参照電圧に基づいた入力信号が、サンプルコンデンサとフィードバックコンデンサの容量比に応じて増幅されて出力信号として出力されるが、電圧制御電流供給手段によって、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化が検出され、得られる変化に対応する電流が、オペアンプの出力電流とは別にフィードバックコンデンサに供給されるので、gmの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作が可能になる。
【0038】
請求項2記載の発明によると、電圧制御電流供給手段の初段には、利得がほぼ2倍の差動増幅器がプリアンプとして設けられているので、請求項1記載の発明で得られる効果をより高めることが可能になる。
【0039】
請求項3記載の発明に係るADユニットは、アナログ信号をサンプルホールドする前段サンプルホールド回路と、前段から入力される第1のアナログ信号をデジタルコードに変換するAD変換器、デジタルコードをDA変換するDA変換器、及び第1のアナログ信号とDA変換器の出力信号に基づき設定される第2のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位AD変換ブロックが複数段従属接続されているが、前段サンプルホールド回路と単位AD変換プロックのサンプルホールド回路とが以下のように構成されている。
即ちこの場合には、オペアンプの入力端子にサンプルコンデンサが接続され、オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、切換スイッチのONによって、入力端子と出力端子間が短絡された状態で、サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、切換スイッチのOFFによって、参照電圧に基づいた入力信号が、サンプルコンデンサとフィードバックコンデンサの容量比に応じて増幅されて出力信号として出力されるサンプルホールド回路に対して、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化率に対応する電流をホールドコンデンサに供給する電圧制御電流供給手段が設けられ、該電圧制御電流供給手段を備えたサンプルホールド回路が、前段サンプルホールド回路と単位AD変換プロックのサンプルホールド回路とに使用されている。
このために、前段サンプルホールド回路と単位AD変換ブロックのサンプルホールド回路において、サンプルモードからホールドモードへの切換時において、gmの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作を行わせることにより、高速で安定したAD変換動作を行うことが可能になる。
【0040】
請求項4記載の発明によると、AD変換器の分解能をaとして、所定増幅度が2( a-1 )の状態で、請求項3記載の発明での効果を実現することが可能になる。
【図面の簡単な説明】
【図1】サンプルホールド回路に係る本発明の第1の実施の形態の構成を示す回路図である。
【図2】サンプルホールド回路に係る本発明の第2の実施の形態の電圧制御電流供給回路の構成を示す回路図である。
【図3】AD変換器に係る本発明の第3の形態の構成を示す説明図である。
【図4】図3のマルチプライングDA変換器の構成を示す回路図である。
【図5】従来のサンプルホールド回路の構成を示す回路図である。
【図6】サンプルホールド回路を駆動する制御クロックの波形図である。
【図7】図5のサンプルホールド回路の動作時の各部の信号波形図である。
【符号の説明】
10・・オペアンプ、11a、11b、11CM・・電圧制御電流供給回路、13・・前段サンプルホールド回路、14a〜14i・・ビットブロック、16・・エラー補正出力回路、17・・AD変換器、18・・DA変換器、20・・減算回路、21・・マルチプライングDA変換器。
Claims (4)
- オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのONによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのOFFによって、前記入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路において、
前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段を有することを特徴とするサンプルホールド回路。 - 請求項1記載のサンプルホールド回路において、前記電圧制御電流供給手段の初段には、利得がほぼ2倍の差動増幅器がプリアンプとして設けられていることを特徴とするサンプルホールド回路。
- アナログ信号をサンプルホールドする前段サンプルホールド回路と、
前段から入力される第1のアナログ信号をデジタルコードに変換するAD変換器、前記デジタルコードをDA変換するDA変換器、及び前記第1のアナログ信号と前記DA変換器の出力信号に基づき設定される第2のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位AD変換ブロックが、複数段従属接続されたAD変換ユニットと
を備えたAD変換器において、
前記前段サンプルホールド回路と前記単位AD変換ブロックのサンプルホールド回路とが、
オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが、互いに並列に接続され、
サンプルモードでは、前記切換スイッチのONによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのOFFによって、前記参照電圧に基づいた入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路に対して、
前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段が設けられていることを特徴とするAD変換器。 - 請求項3記載のAD変換器において、前記所定増幅度は、前記AD変換器の分解能をaとして、2( a-1 )であることを特徴とするAD変換器。
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