JPH08255034A - 低消費電力型データ処理装置 - Google Patents
低消費電力型データ処理装置Info
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- JPH08255034A JPH08255034A JP7058378A JP5837895A JPH08255034A JP H08255034 A JPH08255034 A JP H08255034A JP 7058378 A JP7058378 A JP 7058378A JP 5837895 A JP5837895 A JP 5837895A JP H08255034 A JPH08255034 A JP H08255034A
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- clock
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】命令デコード回路やLSI全体の制御回路の設
計変更を伴わずに、低消費電力化のための機能回路の設
計変更を容易かつ短時間に行なうことができるデータ処
理装置を提供すること。 【構成】複数の機能回路毎にクロック信号の供給を許可
/停止するための複数のクロック制御用ゲート回路と、
個々のゲート回路の動作を定義づける制御データを記録
するためのゲート制御用レジスタ回路と、当該レジスタ
回路に対する前記データの書き込みを制御するためのア
ドレスデコーダ回路を備えている。当該レジスタ回路
は、メモリマップ領域に割り付けられた固有のアドレス
を有してメモリマップ化され、かつ、データバスを経由
して供給された個々の機能回路の制御データを記録して
クロック供給制御信号として出力する。クロック制御用
ゲート回路は、クロック供給制御信号に基づき、クロッ
ク信号の各機能回路に対する供給を許可/停止する。
計変更を伴わずに、低消費電力化のための機能回路の設
計変更を容易かつ短時間に行なうことができるデータ処
理装置を提供すること。 【構成】複数の機能回路毎にクロック信号の供給を許可
/停止するための複数のクロック制御用ゲート回路と、
個々のゲート回路の動作を定義づける制御データを記録
するためのゲート制御用レジスタ回路と、当該レジスタ
回路に対する前記データの書き込みを制御するためのア
ドレスデコーダ回路を備えている。当該レジスタ回路
は、メモリマップ領域に割り付けられた固有のアドレス
を有してメモリマップ化され、かつ、データバスを経由
して供給された個々の機能回路の制御データを記録して
クロック供給制御信号として出力する。クロック制御用
ゲート回路は、クロック供給制御信号に基づき、クロッ
ク信号の各機能回路に対する供給を許可/停止する。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、バッテリを電源とする
携帯用の各種メディア端末に適用して好適なデータ処理
装置、特に無駄な電力消費を低減するための手段を備え
たデータ処理装置の改良に関するものである。
携帯用の各種メディア端末に適用して好適なデータ処理
装置、特に無駄な電力消費を低減するための手段を備え
たデータ処理装置の改良に関するものである。
【0002】
【従来の技術】移動無線電話等の端末装置では、1回の
充電による継続使用可能な時間の延長が大きな課題とな
っており、そのためには、端末装置の主要部であるデー
タ処理装置(ディジタル信号プロセッサ)の消費電力を
低減することが必要となる。ディジタル信号プロセッサ
としてシステムLSIを使用する場合も、低消費電力化
のための様々な工夫が従来より試みられており、例えば
特開平5−324139号公報には、パワーセーブ制御
レジスタを使用することにより、AD変換器やオペアン
プ等の周辺機能回路に対する給電を断続する方法が記載
されている。この方法は、特定の機能回路が使用されて
いない期間、当該回路に対する給電を一時的に停止して
無駄な電力消費を抑制しようとするものであるが、給電
停止に伴って機能回路の内部状態が不安定になることを
防止することができないため、使用再開の都度、初期化
を行なうことが必要であり、冗長な処理が増大する点で
問題がある。
充電による継続使用可能な時間の延長が大きな課題とな
っており、そのためには、端末装置の主要部であるデー
タ処理装置(ディジタル信号プロセッサ)の消費電力を
低減することが必要となる。ディジタル信号プロセッサ
としてシステムLSIを使用する場合も、低消費電力化
のための様々な工夫が従来より試みられており、例えば
特開平5−324139号公報には、パワーセーブ制御
レジスタを使用することにより、AD変換器やオペアン
プ等の周辺機能回路に対する給電を断続する方法が記載
されている。この方法は、特定の機能回路が使用されて
いない期間、当該回路に対する給電を一時的に停止して
無駄な電力消費を抑制しようとするものであるが、給電
停止に伴って機能回路の内部状態が不安定になることを
防止することができないため、使用再開の都度、初期化
を行なうことが必要であり、冗長な処理が増大する点で
問題がある。
【0003】給電を停止しないで低消費電力化を図る方
法も既に開発されており、例えば特開昭60−1956
31号公報や特開昭61−285521号公報には、不
使用状態にある機能回路に対するクロック信号の供給を
停止する方法が記載されている。現在のシステムLSI
において一般的に採用されているCMOSゲート回路
は、入力信号の変化がない状態における消費電力が非常
に小さいという特長のほか、特にスタティック回路構成
とした場合は、その動作を停止させても、内部状態が不
安定になることがないため、使用再開に当たって初期化
を必要としないという特長がある。このため、機能回路
に対するクロック信号の供給を停止する方法は、無駄な
消費電力を抑えるための極めて有効な手段である。
法も既に開発されており、例えば特開昭60−1956
31号公報や特開昭61−285521号公報には、不
使用状態にある機能回路に対するクロック信号の供給を
停止する方法が記載されている。現在のシステムLSI
において一般的に採用されているCMOSゲート回路
は、入力信号の変化がない状態における消費電力が非常
に小さいという特長のほか、特にスタティック回路構成
とした場合は、その動作を停止させても、内部状態が不
安定になることがないため、使用再開に当たって初期化
を必要としないという特長がある。このため、機能回路
に対するクロック信号の供給を停止する方法は、無駄な
消費電力を抑えるための極めて有効な手段である。
【0004】後者の節電方法は、機能回路に対するクロ
ック信号の供給制御回路を組み込んたシステムLSIを
設計することによって実現することができる。しかし、
LSIを新たに開発する場合はともかく、既に開発した
LSIを改良して低消費電力型とする場合は、個々の機
能回路の設計変更に加えて、複雑な命令デコード回路や
LSI全体の制御回路の設計を全面的に見直す必要があ
る。この種の設計変更は、設計変更対象外の回路の動作
に好ましくない副作用をもたらす可能性が極めて高いた
め、慎重に行なうことが必要であり、著しく手間がかか
るという点で問題がある。
ック信号の供給制御回路を組み込んたシステムLSIを
設計することによって実現することができる。しかし、
LSIを新たに開発する場合はともかく、既に開発した
LSIを改良して低消費電力型とする場合は、個々の機
能回路の設計変更に加えて、複雑な命令デコード回路や
LSI全体の制御回路の設計を全面的に見直す必要があ
る。この種の設計変更は、設計変更対象外の回路の動作
に好ましくない副作用をもたらす可能性が極めて高いた
め、慎重に行なうことが必要であり、著しく手間がかか
るという点で問題がある。
【0005】
【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、命令デコード回路やLSI
全体の制御回路の設計変更を行なわなくても、低消費電
力化のための機能回路の設計変更を容易かつ短時間に行
なうことができる新規な構成のデータ処理装置を提供す
ることにある。
技術の前記問題点を解決し、命令デコード回路やLSI
全体の制御回路の設計変更を行なわなくても、低消費電
力化のための機能回路の設計変更を容易かつ短時間に行
なうことができる新規な構成のデータ処理装置を提供す
ることにある。
【0006】
【課題を解決するための手段】本発明の前記課題は、複
数の機能回路のそれぞれに対するクロック信号の供給を
許可/停止するための複数のクロック制御用ゲート回路
と、個々のゲート回路の動作を定義づける制御データを
記録するためのゲート制御用レジスタ回路と、当該レジ
スタ回路に対する前記データの書き込みを制御するため
のアドレスデコーダ回路を備えたクロック供給制御手段
を利用することによって効果的に解決することができ
る。
数の機能回路のそれぞれに対するクロック信号の供給を
許可/停止するための複数のクロック制御用ゲート回路
と、個々のゲート回路の動作を定義づける制御データを
記録するためのゲート制御用レジスタ回路と、当該レジ
スタ回路に対する前記データの書き込みを制御するため
のアドレスデコーダ回路を備えたクロック供給制御手段
を利用することによって効果的に解決することができ
る。
【0007】但し、前記レジスタ回路は、メモリマップ
領域に割り付けられた固有のアドレスを有するものであ
ることを必要とする。アドレスデコーダ回路は、当該回
路に入力された書込イネーブル信号に基づき、アドレス
バスを経由して供給された前記レジスタ回路のアドレス
値を解読して書込制御信号を生成するものであることを
必要とする。ゲート制御用レジスタ回路は、主記憶装置
等とともにメモリマップ化され、かつ、前記書込制御信
号に基づき、データバスを経由して供給された個々の機
能回路の制御データを記録してクロック供給制御信号と
して出力するものであることを必要とする。また、クロ
ック制御用ゲート回路は、前記クロック供給制御信号に
基づき、クロック発生回路から出力されたクロック信号
の各機能回路に対する供給を許可/停止するものである
ことを必要とする。
領域に割り付けられた固有のアドレスを有するものであ
ることを必要とする。アドレスデコーダ回路は、当該回
路に入力された書込イネーブル信号に基づき、アドレス
バスを経由して供給された前記レジスタ回路のアドレス
値を解読して書込制御信号を生成するものであることを
必要とする。ゲート制御用レジスタ回路は、主記憶装置
等とともにメモリマップ化され、かつ、前記書込制御信
号に基づき、データバスを経由して供給された個々の機
能回路の制御データを記録してクロック供給制御信号と
して出力するものであることを必要とする。また、クロ
ック制御用ゲート回路は、前記クロック供給制御信号に
基づき、クロック発生回路から出力されたクロック信号
の各機能回路に対する供給を許可/停止するものである
ことを必要とする。
【0008】
【作用】最近のシステムLSIでは、個々のユーザのニ
ーズやアプリケーションによって仕様が異なるI/Oポ
ートやタイマ等の周辺機能回路の設計変更を短期間で実
現するための有効な手段として、これらの機能回路を制
御するためのレジスタを中央処理装置の主記憶装置等と
ともにメモリマップ化する手法が広く用いられている。
この手法によれば、一部の機能回路の仕様が変更になっ
たとしても、当該機能回路のみについてのみ設計変更を
行なえば良く、制御命令やデータ転送用のレジスタオペ
ランド等を変更する必要が全くない。
ーズやアプリケーションによって仕様が異なるI/Oポ
ートやタイマ等の周辺機能回路の設計変更を短期間で実
現するための有効な手段として、これらの機能回路を制
御するためのレジスタを中央処理装置の主記憶装置等と
ともにメモリマップ化する手法が広く用いられている。
この手法によれば、一部の機能回路の仕様が変更になっ
たとしても、当該機能回路のみについてのみ設計変更を
行なえば良く、制御命令やデータ転送用のレジスタオペ
ランド等を変更する必要が全くない。
【0009】本発明は、このような公知の手法を有効活
用することによってデータ処理装置の低消費電力化を実
現しよとするものである。即ち、前記構成のクロック供
給制御手段を用いた場合は、ゲート制御用レジスタ回路
を中央処理装置の主記憶装置等とともにメモリマップ化
することが可能となる結果、電力制御したい機能回路に
対応したレジスタ回路に対して固有のアドレスを割り付
けることにより、レジスタ回路を通常のメモリに見立て
て低消費電力型データ処理装置の設計を容易かつ短時間
に行なうことができる。特に、既に開発したシステムL
SIを改良して低電力型とするような場合は、必要なゲ
ート回路及びレジスタ回路を電力制御したい機能回路の
それぞれに対応して新設するための設計変更と、メモリ
マップ領域に新たに割り当てたレジスタ回路のアドレス
値を解読するためのデコーダ回路を新設するための設計
変更を行なうだけで所望の低消費電力型LSIを設計す
ることができる。命令デコード回路やLSI全体の動作
制御回路は、既存のアドレスに対するデータの書込/読
出動作を実行するだけのものであるから、機能回路の設
計変更を伴って設計変更を行なう必要は全くない。
用することによってデータ処理装置の低消費電力化を実
現しよとするものである。即ち、前記構成のクロック供
給制御手段を用いた場合は、ゲート制御用レジスタ回路
を中央処理装置の主記憶装置等とともにメモリマップ化
することが可能となる結果、電力制御したい機能回路に
対応したレジスタ回路に対して固有のアドレスを割り付
けることにより、レジスタ回路を通常のメモリに見立て
て低消費電力型データ処理装置の設計を容易かつ短時間
に行なうことができる。特に、既に開発したシステムL
SIを改良して低電力型とするような場合は、必要なゲ
ート回路及びレジスタ回路を電力制御したい機能回路の
それぞれに対応して新設するための設計変更と、メモリ
マップ領域に新たに割り当てたレジスタ回路のアドレス
値を解読するためのデコーダ回路を新設するための設計
変更を行なうだけで所望の低消費電力型LSIを設計す
ることができる。命令デコード回路やLSI全体の動作
制御回路は、既存のアドレスに対するデータの書込/読
出動作を実行するだけのものであるから、機能回路の設
計変更を伴って設計変更を行なう必要は全くない。
【0010】ゲート制御用レジスタ回路は、1ビットレ
ジスタ又は複数ビットのデータを書き込むことができる
マルチビットレジスタを用いて構成することができる。
前者の場合は、制御したい機能回路に割り当てたレジス
タに所定の値(例えば「1」又は「0」)を書き込むこ
とにより、クロック信号の供給の許可/停止を実行す
る。後者の場合は、制御したい機能回路に割り当てたビ
ットを所定の値(例えば「1」又は「0」)に変更し、
その他のビットを現状に維持したデータをマルチビット
レジスタに書き込むことにより、クロック供給の許可/
停止を実行する。
ジスタ又は複数ビットのデータを書き込むことができる
マルチビットレジスタを用いて構成することができる。
前者の場合は、制御したい機能回路に割り当てたレジス
タに所定の値(例えば「1」又は「0」)を書き込むこ
とにより、クロック信号の供給の許可/停止を実行す
る。後者の場合は、制御したい機能回路に割り当てたビ
ットを所定の値(例えば「1」又は「0」)に変更し、
その他のビットを現状に維持したデータをマルチビット
レジスタに書き込むことにより、クロック供給の許可/
停止を実行する。
【0011】
【実施例】以下、本発明に係る低消費電力型データ処理
装置を図面に示した幾つかの実施例を参照して、更に詳
細に説明する。なお、図1〜図9における同一の記号
は、同一物又は類似物を表示するものとする。
装置を図面に示した幾つかの実施例を参照して、更に詳
細に説明する。なお、図1〜図9における同一の記号
は、同一物又は類似物を表示するものとする。
【0012】〈実施例1〉図1に示した実施例の装置に
おいて、101は、中央処理装置(図示せず)から与え
られた命令を解読するための命令デコーダ、102は、
命令デコーダ101によって解読された命令に従って所
定の情報処理を実行するための命令実行回路、123〜
125は、中央処理装置の命令に従って所定の単位情報
処理動作を実行する複数の機能回路(被制御機能回
路)、103はアドレスバス、104はデータバス、1
15はクロック信号Sckの発生回路、105〜107
は、被制御機能回路123〜125のそれぞれに対応し
てデータバス104に接続された複数の1ビットレジス
タ、111は、レジスタ105〜107に対する書込制
御信号Swcを生成するためのアドレスデコーダ、117
〜119は、レジスタ105〜107の出力信号(クロ
ック供給制御信号Scc)とクロック信号Sckとの論理積
を求めて被制御機能回路123〜125のそれぞれに供
給するためのANDゲートをそれぞれ示す。
おいて、101は、中央処理装置(図示せず)から与え
られた命令を解読するための命令デコーダ、102は、
命令デコーダ101によって解読された命令に従って所
定の情報処理を実行するための命令実行回路、123〜
125は、中央処理装置の命令に従って所定の単位情報
処理動作を実行する複数の機能回路(被制御機能回
路)、103はアドレスバス、104はデータバス、1
15はクロック信号Sckの発生回路、105〜107
は、被制御機能回路123〜125のそれぞれに対応し
てデータバス104に接続された複数の1ビットレジス
タ、111は、レジスタ105〜107に対する書込制
御信号Swcを生成するためのアドレスデコーダ、117
〜119は、レジスタ105〜107の出力信号(クロ
ック供給制御信号Scc)とクロック信号Sckとの論理積
を求めて被制御機能回路123〜125のそれぞれに供
給するためのANDゲートをそれぞれ示す。
【0013】本実施例装置の動作を図2のタイミングチ
ャートを用いて説明する。機能回路123(図1右端)
は、ANDゲート117の出力信号である個別クロック
信号Sck-Aを受けて動作する。1ビットレジスタ105
の内容が「1」の時、クロック供給制御信号Scc-Aがイ
ネーブル状態となり、クロック信号SckがANDゲート
117を通過し、個別タイミングクロック信号Sck-Aと
して機能回路123に供給される。レジスタ105は、
アドレス空間上にメモリマップ化されたレジスタであ
り、通常のメモリと同様の方法でその書込/読出の動作
を制御することができる。レジスタ105の書き換え
は、命令実行回路102が所望のアドレスに制御データ
を書き込む命令を実行することによって行なわれる。
ャートを用いて説明する。機能回路123(図1右端)
は、ANDゲート117の出力信号である個別クロック
信号Sck-Aを受けて動作する。1ビットレジスタ105
の内容が「1」の時、クロック供給制御信号Scc-Aがイ
ネーブル状態となり、クロック信号SckがANDゲート
117を通過し、個別タイミングクロック信号Sck-Aと
して機能回路123に供給される。レジスタ105は、
アドレス空間上にメモリマップ化されたレジスタであ
り、通常のメモリと同様の方法でその書込/読出の動作
を制御することができる。レジスタ105の書き換え
は、命令実行回路102が所望のアドレスに制御データ
を書き込む命令を実行することによって行なわれる。
【0014】即ち、レジスタ105に割り当てたアドレ
スに制御データを書き込む命令が実行された場合は、当
該アドレスの値がアドレスバス103を経由してアドレ
スデコーダ111に供給されると同時に、命令実行回路
102から同デコーダに供給されている書込イネーブル
信号Senがイネーブル状態となる結果、同デコーダの出
力である書込制御信号Swc-Aがイネーブル状態となり、
命令実行回路102から出力された制御データがデータ
バス104を経由してレジスタ105に入力される。
スに制御データを書き込む命令が実行された場合は、当
該アドレスの値がアドレスバス103を経由してアドレ
スデコーダ111に供給されると同時に、命令実行回路
102から同デコーダに供給されている書込イネーブル
信号Senがイネーブル状態となる結果、同デコーダの出
力である書込制御信号Swc-Aがイネーブル状態となり、
命令実行回路102から出力された制御データがデータ
バス104を経由してレジスタ105に入力される。
【0015】図2において、アドレスバス103の信号
波形に付記した記号Aは、割り当てられたアドレスの番
地を示しており、かつ、データバス104の信号波形に
付記した記号h’0000は、レジスタ105に書き込
む制御データが「0」であることを示している。本実施
例の場合は、1ビットレジスタ105を用いているの
で、命令実行回路102から出力される制御データは、
必要な1ビットのみが正確であれば良い。図2は、最下
位のビットを制御データ転送ビットとして割り当て、残
りのビットは常にゼロ詰めとしている。なお、レジスタ
105は、読み出しも可能であるが、本発明の動作とは
無関係であるので、図1では、読出用制御信号の表示を
省略した。
波形に付記した記号Aは、割り当てられたアドレスの番
地を示しており、かつ、データバス104の信号波形に
付記した記号h’0000は、レジスタ105に書き込
む制御データが「0」であることを示している。本実施
例の場合は、1ビットレジスタ105を用いているの
で、命令実行回路102から出力される制御データは、
必要な1ビットのみが正確であれば良い。図2は、最下
位のビットを制御データ転送ビットとして割り当て、残
りのビットは常にゼロ詰めとしている。なお、レジスタ
105は、読み出しも可能であるが、本発明の動作とは
無関係であるので、図1では、読出用制御信号の表示を
省略した。
【0016】1ビットレジスタ105の内容が「1」か
ら「0」に変わった場合(h’0000が書き込まれた
場合)は、一定の遅延時間の後、その出力であるクロッ
ク供給制御信号Scc-Aがディセーブル状態となり、機能
回路123に対する個別タイミングクロック信号Sck-A
がロー状態で停止する(図2中の点線枠で示した期間p
の波形を参照)。反対に、1ビットレジスタ105の内
容が「0」から「1」に変わった場合(h’0001が
書き込まれた場合)は、一定の遅延時間の後、クロック
供給制御信号Scc-Aがイネーブル状態となり、機能回路
123に対する個別タイミングクロック信号Sck-Aがク
ロック供給状態になる(図2中の点線枠で示した期間q
の波形を参照)。なお、レジスタ105の内容による制
御データの定義は、本発明を特に限定するものではな
く、例えば「1」と「0」の定義を逆にしても良いこと
は言うまでもない。
ら「0」に変わった場合(h’0000が書き込まれた
場合)は、一定の遅延時間の後、その出力であるクロッ
ク供給制御信号Scc-Aがディセーブル状態となり、機能
回路123に対する個別タイミングクロック信号Sck-A
がロー状態で停止する(図2中の点線枠で示した期間p
の波形を参照)。反対に、1ビットレジスタ105の内
容が「0」から「1」に変わった場合(h’0001が
書き込まれた場合)は、一定の遅延時間の後、クロック
供給制御信号Scc-Aがイネーブル状態となり、機能回路
123に対する個別タイミングクロック信号Sck-Aがク
ロック供給状態になる(図2中の点線枠で示した期間q
の波形を参照)。なお、レジスタ105の内容による制
御データの定義は、本発明を特に限定するものではな
く、例えば「1」と「0」の定義を逆にしても良いこと
は言うまでもない。
【0017】他の機能回路124及び125について
も、機能回路123の場合と同様のクロック供給制御が
それぞれ実行される。但し、図2は、機能回路124に
対するクロック供給制御信号Scc-Bが常にイネーブル状
態であり、個別タイミングクロック信号Sck-Bがクロッ
ク供給状態になっている場合を示している(機能回路1
25についての図示は省略)。レジスタ105〜107
のそれぞれには、互いに異なるアドレスが割り当てられ
ており、別々にアクセスされる。従って、命令実行回路
102は、動作を停止させたい機能回路のレジスタに対
して「0」を書き込み、動作を開始させたい機能回路の
レジスタに対して「1」を書き込むことにより、個々の
機能回路に対するクロック供給を任意に許可/停止する
ことができる。しかも、この種のクロック信号の供給制
御は、特別な制御命令の追加を伴わず、各制御レジスタ
に割り当てられたアドレスに対してメモリの書き込み命
令を単に実行するだけで実現することができるので、構
造が複雑である命令デコード回路101や命令実行回路
102は、設計変更等を全く考慮する必要がない。
も、機能回路123の場合と同様のクロック供給制御が
それぞれ実行される。但し、図2は、機能回路124に
対するクロック供給制御信号Scc-Bが常にイネーブル状
態であり、個別タイミングクロック信号Sck-Bがクロッ
ク供給状態になっている場合を示している(機能回路1
25についての図示は省略)。レジスタ105〜107
のそれぞれには、互いに異なるアドレスが割り当てられ
ており、別々にアクセスされる。従って、命令実行回路
102は、動作を停止させたい機能回路のレジスタに対
して「0」を書き込み、動作を開始させたい機能回路の
レジスタに対して「1」を書き込むことにより、個々の
機能回路に対するクロック供給を任意に許可/停止する
ことができる。しかも、この種のクロック信号の供給制
御は、特別な制御命令の追加を伴わず、各制御レジスタ
に割り当てられたアドレスに対してメモリの書き込み命
令を単に実行するだけで実現することができるので、構
造が複雑である命令デコード回路101や命令実行回路
102は、設計変更等を全く考慮する必要がない。
【0018】〈実施例2〉図3に示した第2の実施例の
装置において、300は、複数ビットのデータを書き込
むマルチビットレジスタである。データのビット毎に各
機能回路の制御ビットが割り当てられている。
装置において、300は、複数ビットのデータを書き込
むマルチビットレジスタである。データのビット毎に各
機能回路の制御ビットが割り当てられている。
【0019】本実施例の動作を図4の波形図を用いて説
明する。機能回路123(図3右端)は実施例1と同様
に、ANDゲート回路117で生成された個別タイミン
グクロック信号Sck-Aによって動作する。レジスタ30
0の0ビット目を機能回路123に対応する制御ビット
として、その内容が「1」の時に、クロック供給制御信
号Scc-Aはイネーブル状態となり、クロック信号Sckが
ANDゲート117を通過して機能回路123に個別タ
イミングクロック信号Sck-Aが供給される。レジスタ3
00は、図1のレジスタ105と同様にメモリマップ領
域に割り当てられたレジスタであり、メモリと同様の方
式で書き込み/読み出しが制御される。
明する。機能回路123(図3右端)は実施例1と同様
に、ANDゲート回路117で生成された個別タイミン
グクロック信号Sck-Aによって動作する。レジスタ30
0の0ビット目を機能回路123に対応する制御ビット
として、その内容が「1」の時に、クロック供給制御信
号Scc-Aはイネーブル状態となり、クロック信号Sckが
ANDゲート117を通過して機能回路123に個別タ
イミングクロック信号Sck-Aが供給される。レジスタ3
00は、図1のレジスタ105と同様にメモリマップ領
域に割り当てられたレジスタであり、メモリと同様の方
式で書き込み/読み出しが制御される。
【0020】レジスタ300に割り当てられたアドレス
値にデータを書き込む命令が実行されると、アドレスバ
ス103を経由してアドレス値がアドレスデコード回路
111に供給され、さらに書込イネーブル信号Senがイ
ネーブル状態となり、書込制御信号Swcがイネーブル状
態となって命令実行回路102から出力されたデータが
データバス104を経由してレジスタ300に入力され
る。なお、レジスタ300は、メモリマップ領域のBに
割り当てられている。
値にデータを書き込む命令が実行されると、アドレスバ
ス103を経由してアドレス値がアドレスデコード回路
111に供給され、さらに書込イネーブル信号Senがイ
ネーブル状態となり、書込制御信号Swcがイネーブル状
態となって命令実行回路102から出力されたデータが
データバス104を経由してレジスタ300に入力され
る。なお、レジスタ300は、メモリマップ領域のBに
割り当てられている。
【0021】本実施例ではレジスタ300単独で全ての
機能回路のクロック供給制御を行っているので、一度に
全ての機能回路のクロック制御状態を設定することがで
きるという特徴がある。例えば図4では0ビット目と1
ビット目を変化させることにより、同時に2つの機能回
路123及び124のクロック供給を制御している。な
お、レジスタ300は、レジスタ105と同様に読み出
しも可能であるが、本発明の動作とは無関係であるので
読み出し用の制御信号は省略している。
機能回路のクロック供給制御を行っているので、一度に
全ての機能回路のクロック制御状態を設定することがで
きるという特徴がある。例えば図4では0ビット目と1
ビット目を変化させることにより、同時に2つの機能回
路123及び124のクロック供給を制御している。な
お、レジスタ300は、レジスタ105と同様に読み出
しも可能であるが、本発明の動作とは無関係であるので
読み出し用の制御信号は省略している。
【0022】レジスタ300の0ビット目及び1ビット
目の内容がともに「1」から「0」に変わった時(h’
FFFCが書き込まれる。本例では、制御に関係しない
全ビットを常時1に固定した)、クロック供給制御信号
Scc-A,Scc-Bは、ある一定の遅延時間の後にディセー
ブル状態となり、機能回路123,124への個別タイ
ミングクロック信号Sck-A,Sck-Bはともにロー状態で
停止する。レジスタ300の0ビット目及び1ビット目
の内容がともに「0」から「1」に変わった時(h’F
FFFが書き込まれる)、クロック供給制御信号Scc-
A,Scc-Bは、ある一定の遅延時間の後にイネーブル状態
となり、機能回路123,124への個別タイミングク
ロック信号Sck-A,Sck-Bはいずれもクロック供給状態
となる。このレジスタ300の0ビット目および1ビッ
ト目の内容による制御の定義は、レジスタ105の場合
と同様に本発明を特に限定するものではなく、例えば
「1」と「0」の定義を逆にしても良いことは言うまで
もない。
目の内容がともに「1」から「0」に変わった時(h’
FFFCが書き込まれる。本例では、制御に関係しない
全ビットを常時1に固定した)、クロック供給制御信号
Scc-A,Scc-Bは、ある一定の遅延時間の後にディセー
ブル状態となり、機能回路123,124への個別タイ
ミングクロック信号Sck-A,Sck-Bはともにロー状態で
停止する。レジスタ300の0ビット目及び1ビット目
の内容がともに「0」から「1」に変わった時(h’F
FFFが書き込まれる)、クロック供給制御信号Scc-
A,Scc-Bは、ある一定の遅延時間の後にイネーブル状態
となり、機能回路123,124への個別タイミングク
ロック信号Sck-A,Sck-Bはいずれもクロック供給状態
となる。このレジスタ300の0ビット目および1ビッ
ト目の内容による制御の定義は、レジスタ105の場合
と同様に本発明を特に限定するものではなく、例えば
「1」と「0」の定義を逆にしても良いことは言うまで
もない。
【0023】機能回路125についても、クロック供給
制御信号Scc-Cが機能回路123と同一のレジスタ30
0の別のビットに割り当てられている点を除いて、上記
機能回路123,124の場合と同様にクロックの供給
制御が行われる。従って命令実行回路102は、レジス
タ300内のクロックの供給を停止したい機能回路の制
御ビットには「0」を書き込み、クロックを供給して所
定の動作をさせたい機能回路の制御ビットには「1」を
書き込むことによって任意にクロックの供給を機能回路
毎に制御することができる。この制御方法は、実施例1
と同様に特別な制御命令の追加を伴わず、単に全制御レ
ジスタ300に割り当てられたアドレスに対してメモリ
の書き込み命令を発行するだけで実現されるので、複雑
な命令デコード回路101や命令実行回路102には全
く設計変更等の影響を与えずに実現される。
制御信号Scc-Cが機能回路123と同一のレジスタ30
0の別のビットに割り当てられている点を除いて、上記
機能回路123,124の場合と同様にクロックの供給
制御が行われる。従って命令実行回路102は、レジス
タ300内のクロックの供給を停止したい機能回路の制
御ビットには「0」を書き込み、クロックを供給して所
定の動作をさせたい機能回路の制御ビットには「1」を
書き込むことによって任意にクロックの供給を機能回路
毎に制御することができる。この制御方法は、実施例1
と同様に特別な制御命令の追加を伴わず、単に全制御レ
ジスタ300に割り当てられたアドレスに対してメモリ
の書き込み命令を発行するだけで実現されるので、複雑
な命令デコード回路101や命令実行回路102には全
く設計変更等の影響を与えずに実現される。
【0024】〈実施例3〉図5において、S'cc-A,S'
cc-B,S'cc-Cは、実施例1,2とは異なるタイプのク
ロック供給制御信号、503、504、505は論理和
回路(以下「ORゲート」という)、S'ck-A,S'ck-
B,S'ck-Cは、実施例1,2とは異なるタイプの個別タ
イミングクロック信号を示す。
cc-B,S'cc-Cは、実施例1,2とは異なるタイプのク
ロック供給制御信号、503、504、505は論理和
回路(以下「ORゲート」という)、S'ck-A,S'ck-
B,S'ck-Cは、実施例1,2とは異なるタイプの個別タ
イミングクロック信号を示す。
【0025】本実施例は、基本的には実施例2と同じで
あるが、クロック停止時の状態が異なっている。即ち、
図6に示しているように、個別タイミングクロック信号
S'ck-A,S'ck-B,S'ck-Cがクロック供給状態である
ときに、対応するクロック供給制御信号S'cc-A,S'cc
-B,S'cc-Cは、ローでイネーブル状態となっており、
ハイになるとORゲート503,504,505によっ
て個別タイミングクロック信号S'ck-A,S'ck-B,S'c
k-Cは、ハイ状態で停止する。機能回路509,51
0,511は、停止状態では、クロック信号がハイにな
っているのが適している回路である。その他の動作は、
実施例2と同様である。
あるが、クロック停止時の状態が異なっている。即ち、
図6に示しているように、個別タイミングクロック信号
S'ck-A,S'ck-B,S'ck-Cがクロック供給状態である
ときに、対応するクロック供給制御信号S'cc-A,S'cc
-B,S'cc-Cは、ローでイネーブル状態となっており、
ハイになるとORゲート503,504,505によっ
て個別タイミングクロック信号S'ck-A,S'ck-B,S'c
k-Cは、ハイ状態で停止する。機能回路509,51
0,511は、停止状態では、クロック信号がハイにな
っているのが適している回路である。その他の動作は、
実施例2と同様である。
【0026】なお、本実施例のような制御方式は、実施
例1のタイプの個別制御レジスタ方式でも適用可能なこ
とは言うまでもない。また、実施例1、2のように、個
別のクロック信号がローで停止状態になるのが適してい
る機能回路と、本例のようにハイで停止状態になるのが
適している機能回路が混在しても、それぞれに実施例1
〜3の手法を適用することで実現可能である。
例1のタイプの個別制御レジスタ方式でも適用可能なこ
とは言うまでもない。また、実施例1、2のように、個
別のクロック信号がローで停止状態になるのが適してい
る機能回路と、本例のようにハイで停止状態になるのが
適している機能回路が混在しても、それぞれに実施例1
〜3の手法を適用することで実現可能である。
【0027】〈実施例4〉本実施例は、2相のタイミン
グクロック信号を採用したデータ処理装置に本発明を適
用した例である。図7において、S1ck,S2ckは2相の
クロック信号、702,703,704は、一方の入力
が反転するORゲート、711,712,713は、そ
れぞれ2相の個別タイミングクロック信号S1ck-A・S2
ck-A,S1ck-B・S2ck-B,S1ck-C・S2ck-Cによって動
作する機能回路である。
グクロック信号を採用したデータ処理装置に本発明を適
用した例である。図7において、S1ck,S2ckは2相の
クロック信号、702,703,704は、一方の入力
が反転するORゲート、711,712,713は、そ
れぞれ2相の個別タイミングクロック信号S1ck-A・S2
ck-A,S1ck-B・S2ck-B,S1ck-C・S2ck-Cによって動
作する機能回路である。
【0028】本実施例は、基本的には実施例2,3と同
じであるが、タイミングクロック信号が2相あり、一方
がハイ状態、他方がロー状態で停止する例を示してい
る。すなわち図8に示したように、クロック供給制御信
号Scc-A,Scc-B,Scc-Cは、ハイでイネーブル状態と
なっており、その点では実施例1,2と同様であるが、
クロック供給制御信号Scc-A,Scc-B,Scc-Cがローに
なった時、対応するタイミングクロック信号のS1ck-
A,S1ck-B,S1ck-Cは、ハイ状態で停止し、S2ck-A,
S2ck-B,S2ck-Cは、ロー状態で停止している。その他
の動作は、他の実施例と同様である。なお、本実施例の
ような制御方式は、図1のタイプの1ビットレジスタ方
式でも適用可能なことは言うまでもない。また、2相ク
ロック方式でも停止時に、双方ともハイ状態或いは双方
ともロー状態で停止する方式についても、今までの実施
例の組合せで容易に実現するこができる。
じであるが、タイミングクロック信号が2相あり、一方
がハイ状態、他方がロー状態で停止する例を示してい
る。すなわち図8に示したように、クロック供給制御信
号Scc-A,Scc-B,Scc-Cは、ハイでイネーブル状態と
なっており、その点では実施例1,2と同様であるが、
クロック供給制御信号Scc-A,Scc-B,Scc-Cがローに
なった時、対応するタイミングクロック信号のS1ck-
A,S1ck-B,S1ck-Cは、ハイ状態で停止し、S2ck-A,
S2ck-B,S2ck-Cは、ロー状態で停止している。その他
の動作は、他の実施例と同様である。なお、本実施例の
ような制御方式は、図1のタイプの1ビットレジスタ方
式でも適用可能なことは言うまでもない。また、2相ク
ロック方式でも停止時に、双方ともハイ状態或いは双方
ともロー状態で停止する方式についても、今までの実施
例の組合せで容易に実現するこができる。
【0029】図9は、図8のオーバラップ型の2相クロ
ック信号に対してノン・オーバラップ型の2相クロック
信号を採用した場合の動作タイミングを示す波形図であ
る。本装置は、クロックの波形が異なる他は図8に示し
た例と同じ波形、タイミングで動作するものであり、容
易に本発明を適用することができる。
ック信号に対してノン・オーバラップ型の2相クロック
信号を採用した場合の動作タイミングを示す波形図であ
る。本装置は、クロックの波形が異なる他は図8に示し
た例と同じ波形、タイミングで動作するものであり、容
易に本発明を適用することができる。
【0030】
【発明の効果】本発明によれば、機能回路毎にクロック
の供給の許可/停止を実施して必要な機能回路のみを動
作させるので、処理に必要な消費電力を低減させること
ができる。しかも、クロック供給の制御は、プログラム
中の命令によって実行するようにしたので、制御機構
は、命令実行回路が既に備えているメモリの書き込み/
読み出し機能で実現可能となり、コア部分(命令デコー
ド回路やLSI全体の動作を制御する回路等)の回路は
全く変更せずに済む。その結果、特に既設計のデータ処
理装置に適用する場合に、短期間で容易に実施すること
ができる。
の供給の許可/停止を実施して必要な機能回路のみを動
作させるので、処理に必要な消費電力を低減させること
ができる。しかも、クロック供給の制御は、プログラム
中の命令によって実行するようにしたので、制御機構
は、命令実行回路が既に備えているメモリの書き込み/
読み出し機能で実現可能となり、コア部分(命令デコー
ド回路やLSI全体の動作を制御する回路等)の回路は
全く変更せずに済む。その結果、特に既設計のデータ処
理装置に適用する場合に、短期間で容易に実施すること
ができる。
【図1】本発明に係わる低消費電力装置の第1の実施例
を説明するための回路構成図。
を説明するための回路構成図。
【図2】第1の実施例の動作タイミングを説明するため
の波形図。
の波形図。
【図3】本発明の第2の実施例を説明するための回路構
成図。
成図。
【図4】第2の実施例の動作タイミングを説明するため
の波形図。
の波形図。
【図5】本発明の第3の実施例を説明するための回路構
成図。
成図。
【図6】第3の実施例の動作タイミングを説明するため
の波形図。
の波形図。
【図7】本発明の第4の実施例を説明するための回路構
成図。
成図。
【図8】第4の実施例の動作タイミングの例を説明する
ための波形図。
ための波形図。
【図9】第四の実施例の動作タイミングの別の例を説明
するための波形図。
するための波形図。
【符号の説明】 100……データ処理装置 101……命令デコード回路 102……命令実行回路 103……アドレスバス 104……データバス 105〜107,300……レジスタ 111……アドレスデコード回路 115……クロック発生回路 117〜119……ANDゲート 123〜125,509〜511,711〜713…機
能回路 503〜505……ORゲート 702〜704……1つが反転入力のORゲート Sen……書込イネーブル信号 Swc……書込制御信号 Scc,S'cc……クロック供給制御信号 Sck,S'ck,S1ck,S2ck……クロック信号
能回路 503〜505……ORゲート 702〜704……1つが反転入力のORゲート Sen……書込イネーブル信号 Swc……書込制御信号 Scc,S'cc……クロック供給制御信号 Sck,S'ck,S1ck,S2ck……クロック信号
Claims (5)
- 【請求項1】中央処理装置の命令に従って所定の単位情
報処理動作を実行する複数の被制御機能回路(消費電力
制御の対象である機能回路)と、当該機能回路の動作に
必要なクロック信号を発生するためのクロック発生回路
と、個々の機能回路に対するクロック信号の供給を個別
に制御するためのクロック供給制御手段を少なくとも具
備してなる低消費電力型データ処理装置において、 前記クロック供給制御手段は、個々の機能回路に対する
クロック信号の供給を許可/停止するための複数のクロ
ック制御用ゲート回路と、個々のゲート回路の動作を定
義づける制御データを記録するためのゲート制御用レジ
スタ回路と、当該レジスタ回路に対する前記データの書
き込みを制御するためのアドレスデコーダ回路を備えた
ものであり、 前記レジスタ回路は、メモリマップ領域に割り付けられ
た固有のアドレスを有するものであり、 前記アドレスデコーダ回路は、当該回路に入力された書
込イネーブル信号に基づき、アドレスバスを経由して供
給された前記レジスタ回路のアドレス値を解読して書込
制御信号を生成するものであり、 前記レジスタ回路は、中央処理装置の主記憶装置等とと
もにメモリマップ化され、かつ、前記書込制御信号に基
づき、データバスを経由して供給された個々の機能回路
の制御データを記録してクロック供給制御信号として出
力するものであり、更に、 前記ゲート回路は、前記クロック供給制御信号に基づ
き、クロック発生回路から出力されたクロック信号の各
機能回路に対する供給を個別に許可/停止するものであ
ることを特徴とする低消費電力型データ処理装置。 - 【請求項2】前記ゲート制御用レジスタ回路は、機能回
路毎に1ビットレジスタを用いて構成され、同レジスタ
に書き込む1ビットの制御データが機能回路毎に割り当
てられていることを特徴とする請求項1に記載の低消費
電力型データ処理装置。 - 【請求項3】前記ゲート制御用レジスタ回路は、複数ビ
ットのデータを書き込むことができるマルチビットレジ
スタを用いて構成され、同データのビット毎に各機能回
路の制御ビットが割り当てられていることを特徴とする
請求項1に記載の低消費電力型データ処理装置。 - 【請求項4】前記クロック供給制御信号の少なくとも一
は、ハイレベルをクロック供給停止状態、ローレベルを
クロック供給許可状態の制御情報として設定されている
ことを特徴とする請求項1〜請求項3のいずれか一に記
載の低消費電力型データ処理装置。 - 【請求項5】前記クロック供給制御手段は、クロック供
給停止時にクロック信号の少なくとも一をハイ状態で固
定するものであることを特徴とする請求項1〜請求項4
のいずれか一に記載の低消費電力型データ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7058378A JPH08255034A (ja) | 1995-03-17 | 1995-03-17 | 低消費電力型データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7058378A JPH08255034A (ja) | 1995-03-17 | 1995-03-17 | 低消費電力型データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08255034A true JPH08255034A (ja) | 1996-10-01 |
Family
ID=13082675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7058378A Pending JPH08255034A (ja) | 1995-03-17 | 1995-03-17 | 低消費電力型データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08255034A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
JP2007114989A (ja) * | 2005-10-20 | 2007-05-10 | Ricoh Co Ltd | 半導体装置 |
JP2008015807A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | クロック切り替え回路 |
US7619470B2 (en) | 2006-06-27 | 2009-11-17 | Kabushiki Kaisha Toshiba | Power amplifier |
-
1995
- 1995-03-17 JP JP7058378A patent/JPH08255034A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
JP2007114989A (ja) * | 2005-10-20 | 2007-05-10 | Ricoh Co Ltd | 半導体装置 |
US7619470B2 (en) | 2006-06-27 | 2009-11-17 | Kabushiki Kaisha Toshiba | Power amplifier |
JP2008015807A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | クロック切り替え回路 |
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