JP2968636B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2968636B2 JP2968636B2 JP4079732A JP7973292A JP2968636B2 JP 2968636 B2 JP2968636 B2 JP 2968636B2 JP 4079732 A JP4079732 A JP 4079732A JP 7973292 A JP7973292 A JP 7973292A JP 2968636 B2 JP2968636 B2 JP 2968636B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- display character
- memory
- address
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Microcomputers (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
関し、特に表示機能を内蔵したマイクロコンピュータに
関する。
ュータのブロック図を示す図２を参照すると、従来の表
示機能内蔵型のマイクロコンピュータでは、マイクロコ
ンピュータのデータ制御用のマイクロコンピュータ用デ
ータメモリ（以降ＲＡＭという）１は表示文字データメ
モリ（以降ＶＲＡＭという）３として用いることができ
ないため、ＲＡＭ１と同一規模のＶＲＡＭ３を設け一時
ＲＡＭ１の表示文字データを全部ＶＲＡＭ３へ転送し表
示回路（図示せず）で用いている。この表示文字データ
は表示文字アドレスデータと表示文字コントロールデー
タの異なるデータが混雑している場合がある。
読み出す際に表示文字アドレスデータか表示文字コント
ロールデータかをデータ識別回路２で識別して表示文字
アドレスデータはアドレスラッチ７に、表示文字コント
ロールデータはコントロールラッチ８にそれぞれラッチ
される。
ュータでは、表示回路側にアドレスラッチおよびコント
ロールラッチが必要であり、さらに表示文字アドレスデ
ータと表示文字コントローラデータが不規則に設定され
るため表示文字アドレスデータと表示文字コントロール
データが混在している場合は一度に２つのデータを読み
出し、また表示文字コントロールデータがない場合は表
示アドレスデータだけを読み出さなければならないの
で、ＶＲＡＭの読出しタイミング設計が困難なばかりか
一度に２つのデータを読み出すときは時分割で読み出す
ので読み出し時間タイミングも厳しくなるという問題点
があった。
ュータは、表示文字アドレスデータと表示文字コントロ
ールデータとを含む表示文字データを格納するマイクロ
コンピュータ用データメモリと、前記表示文字データが
前記表示文字アドレスデータか前記表示文字コントロー
ルデータかを判定するデータ識別回路と、前記表示文字
データが表示文字アドレスデータの場合は前記表示文字
データを前記データメモリから転送し格納する第１の専
用メモリと、前記表示文字データが表示文字コントロー
ルデータの場合は前記表示文字データを前記データメモ
リから転送し格納する第２の専用メモリとを有するマイ
クロコンピュータにおいて、前記データメモリから前記
表示文字データを前記データ識別回路へ転送し、前記デ
ータ識別回路で前記表示文字データが前記表示文字アド
レスデータか前記表示文字コントロールデータかを判定
し、前記表示文字データが表示文字アドレスデータの場
合は、前記表示文字データを前記データメモリから前記
第１の専用メモリへ転送し、前記表示文字データが表示
文字コントロールデータの場合は、前記表示文字データ
を前記データメモリから前記第２の専用メモリへ転送す
る表示準備動作を前記データメモリに記憶されるすべて
のデータに対して行うことで、前記第１の専用メモリお
よび前記第２の専用メモリの読出しが表示回路から行え
る構成である。
る。
の概略図を示す図１を参照すると、本発明の一実施例の
マイクロコンピュータのＶＲＡＭ３は表示文字アドレス
用のメモリであるアドレスメモリ４と表示文字コントロ
ール用のコントロールメモリ５とで構成する。マイクロ
コンピュータで用いるＲＡＭ１からデータ識別回路２へ
表示文字データを転送しデータ識別回路２でアドレスデ
ータかコントロールデータかを判断してアドレスデータ
ならばアドレスメモリ４、コントロールデータならばコ
ントロールメモリ５へ表示文字データを転送する。
ータの詳細図である図３を用いて詳しく説明する。ＣＰ
Ｕのデータバス５１には表示文字データが格納されてい
るマイクロコンピュータ用データメモリであるＲＡＭ１
１が読出し回路２３を介して、さらに表示回路用に表示
文字データを格納するアドレメモリ１４およびコントロ
ールメモリ１５がそれぞれ書込み回路２９および書込み
回路３２を介して接続する。さらにデータバス５１はデ
ータ識別回路１２にも接続し、その出力が書込みイネー
ブル信号５４となって書込み回路２９およびセレクタ３
５に、さらにインバータ３０を介して書込み回路３２お
よびセレクタ３６に入力される。
ス発生回路２１，セレクタ３５およびセレクタ３６に入
力されひとつのデータの転送が終ると出力される。アド
レス発生回路２１はデコーダ２２を介してＲＡＭ１１に
接続する。
示回路がアドレスメモリ１４およびコントロールメモリ
１５を読み出す際にアドレスを増加するための信号であ
るアドレスメモリ増加クロック５２およびコントロール
メモリ増加クロック５５がそれぞれ入力され、さらに転
送イネーブル信号５３によりアドレス発生回路２４およ
びアドレス発生回路２７のクロック信号の選択を行う。
アドレス発生回路２４およびアドレス発生回路２７はそ
れぞれデコーダ２５およびデコーダ２６を介してアドレ
スメモリ１４およびコントロールメモリ１５にそれぞれ
接続する。
モリ１５にはそれぞれ読出し回路２８および読出し回路
３１が設けられアドレスメモリ出力３３およびコントロ
ールメモリ出力３４を出力する構成である。
ータの動作について説明する。ＲＡＭ１１からアドレス
メモリ１４およびコントロールメモリ１５へデータ転送
を行うときは、転送イネーブル信号５３が例えば“１”
レベルとなる。ＲＡＭ１１に格納されている表示文字デ
ータは読出し回路２３を介してデータバス５１に出力さ
れる。このときデータ識別回路１２により表示文字アド
レスデータならば書込みイネーブル信号５４が例えば
“１”レベル，表示文字コントロールデータならば上記
書込みイネーブル信号５４が例えば“０”レベルとな
る。
とすると、書込みイネーブル信号５４は“１”レベルと
なる。これにより書込み回路２９がアクティブ状態とな
ってアドレス発生回路２４で指されたアドレスメモリ１
４のアドレスにデータバス５１の値をそのまま書き込
む。書込みイネーブル信号５４が“１”のときはインバ
ータ３０により書込み回路３２およびセレクタ３６がイ
ンアクティブになって何も動作しない。
ロック５０が出力されるのでアドレス発生回路２１およ
びアドレス発生回路２４にクロックが供給されアドレス
が１つ増え次のデータ転送の準備が終了する。
データとすると、書込みイネーブル信号５４が例えば
“０”レベルとなる。これにより書込み回路２９および
セレクタ３５はインアクティブとなって何も動作しない
が、インバータ３０により書込み回路３２およびセレク
タ３６がアクティブ状態となってアドレス発生回路２７
で指定されたアドレスにデータバス５１の値をそのまま
コントロールメモリに書込む。書込みが終了するとＲＡ
Ｍアドレス増加クロック５０が出力されアドレス発生回
路２１およびアドレス発生回路２７の値を１つ増加させ
て次のデータ転送の準備を行う。
行い転送が終了する。転送が終了すると転送イネーブル
信号５３が例えば“０”レベルとなってセレクタ３５お
よびセレクタ３６の制御が切換わりアドレスメモリ１４
およびコントロールメモリ１５の読出しが表示回路から
行えるようになる。これにより表示回路は１回のＶＲＡ
Ｍへのアクセスでアドレスモメリ出力３３およびコント
ロールメモリ出力３４の両方に出力を得ることができ
る。
をアドレスモメリとコントロールモメリに分けてマイク
ロコンピュータのＲＡＭからのデータ転送時にデータの
識別を行うこととしたため、ＶＲＡＭに対する１回のア
クセスでアドレスメモリとコントロールメモリの両方の
データが出力できるので、メモリの出力を一時保持する
ラッチが不必要になる。しかもＶＲＡＭの読出し時間を
回路の構成を変えたことにより速くすることができる。
この読出し時間をｔとすると従来例では、表示文字コン
トロールデータがある場合はＶＲＡＭを読み出す時間が
２・ｔ必要であった。換言すると、ＶＲＡＭの読み出し
時間が半分になる。さらに表示文字コントロールコード
の有無によりＶＲＡＭを間欠的に読み出す必要もなくな
るので表示回路のＶＲＡＭのタイミング設計が安易な
る。したがって、表示回路のＶＲＡＭ読出し効率向上に
多大な効果がある。
ロックを示す図である。
す図である。
Ｍ） １２ データ識別回路 １４ アドレスメモリ １５ コントロールメモリ ２１ アドレス発生回路 ２２ デコーダ ２３ 読出し回路 ２４ アドレス発生回路 ２５ デコーダ ２６ デコーダ ２７ アドレス発生回路 ２８ 読出し回路 ２９ 書込み回路 ３０ インバータ ３１ 読出し回路 ３２ 書込み回路 ３３ アドレスメモリ出力 ３４ コントロールメモリ出力 ３５ セレクタ ３６ セレクタ ５０ ＲＡＭアドレス増加クロック ５１ データバス ５２ アドレスメモリ増加クロック ５３ 転送イネーブル信号 ５４ 書込みイネーブル信号 ５５ コントロールメモリ増加クロック
Claims (1)
- 【請求項１】 表示文字アドレスデータと表示文字コン
トロールデータとを含む表示文字データを格納するマイ
クロコンピュータ用データメモリと、前記表示文字デー
タが前記表示文字アドレスデータか前記表示文字コント
ロールデータかを判定するデータ識別回路と、前記表示
文字データが表示文字アドレスデータの場合は前記表示
文字データを前記データメモリから転送し格納する第１
の専用メモリと、前記表示文字データが表示文字コント
ロールデータの場合は前記表示文字データを前記データ
メモリから転送し格納する第２の専用メモリとを有する
マイクロコンピュータにおいて、前記データメモリから
前記表示文字データを前記データ識別回路へ転送し、前
記データ識別回路で前記表示文字データが前記表示文字
アドレスデータか前記表示文字コントロールデータかを
判定し、前記表示文字データが表示文字アドレスデータ
の場合は、前記表示文字データを前記データメモリから
前記第１の専用メモリへ転送し、前記表示文字データが
表示文字コントロールデータの場合は、前記表示文字デ
ータを前記データメモリから前記第２の専用メモリへ転
送する表示準備動作を前記データメモリに記憶されるす
べてのデータに対して行うことで、前記第１の専用メモ
リおよび前記第２の専用メモリの読出しが表示回路から
行えることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079732A JP2968636B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079732A JP2968636B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05281935A JPH05281935A (ja) | 1993-10-29 |
| JP2968636B2 true JP2968636B2 (ja) | 1999-10-25 |
Family
ID=13698385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079732A Expired - Lifetime JP2968636B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2968636B2 (ja) |
-
1992
- 1992-04-01 JP JP4079732A patent/JP2968636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05281935A (ja) | 1993-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4958304A (en) | Computer with interface for fast and slow memory circuits | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JP2638484B2 (ja) | データ処理装置 | |
| JP2001056803A (ja) | マイクロコンピュータ | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP2646807B2 (ja) | マルチポートメモリ | |
| JP3318125B2 (ja) | Ｄｒａｍ制御回路 | |
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JPS6037753Y2 (ja) | メモリカ−ド構成 | |
| JPS6126700B2 (ja) | ||
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| JP3179891B2 (ja) | バス制御方式 | |
| JPS6019816B2 (ja) | マイクロプログラム制御アダプタ | |
| JP2582300B2 (ja) | メモリアクセス回路 | |
| JPS6244352B2 (ja) | ||
| JP2581144B2 (ja) | バス制御装置 | |
| JPH0573468A (ja) | メモリカード | |
| JPH01169691A (ja) | Ｉｃカード | |
| JPS62226345A (ja) | 入出力メモリアクセス用ｌｓｉ | |
| JPH023853A (ja) | Ｃｐｕのインタフェース方法 | |
| JPH01223689A (ja) | デュアルポートメモリ装置 | |
| JPS61198276A (ja) | メモリｌｓｉ | |
| JPH0784871A (ja) | 連続アドレスデータ用メモリのアクセス回路 | |
| JPS62151953A (ja) | メモリ装置 | |
| JPH02249052A (ja) | データ転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990713 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 13 |