JPS61170828A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は命令の解読機能を兼ね備えたマイクロプログラ
ム記憶制御装置を具備したマイクロプログラムの制御方
法及び装置に係り、時にＬＳＩに適用する際に好適な汎
用構造と高速性を有しながら少ない金物量で構成し得る
マイクロプログラムの制御方法及び装置に関する。

〔発明の背景〕

近年、ＭＱＳ（Ｍｅｔａｌ　Ｑｘｉｄｅ　Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ）技術の著しい進歩によシ、集積回路の
高集積化が進みこｎに伴なって高性能かつ高機能のマイ
クロコンピュータが出現している。このような背景では
、高集積化に伴ない論理の複雑さが生じるため、規則的
な構造の論理回路によって集積回路を実現する方法が主
流になり、つつめる。その１つがマイクロプログラム制
御方式である。しかし、従来のマイクロプログラム記憶
・制御装置にはいくつかの問題がめる。これらを第１１
図から第１３図を用いて説明する。マイクロプログラム
アドレス信号２２ａ’を作り出す命令解読デコーダ２２
、前記マイクロプログラムアドレス信号２２ａとマイク
ロ命令２６ａの一部が帰還したマイクロプログラムアド
レス信号２６ｂのいずｎか一方を選択するマイクロプロ
グラムアドレス選択回路２３、選択さｎたアドレス信号
２３ａ？一時記憶するマイクロプログラムアドレスレジ
スタ２４、マイクロプログラムアドレスデコーダ２５、
マイクロプログラムを記憶格納するマイクロプログラム
記憶部２６、前記マイクロプログラム記憶部２６から読
み出さｎるマイクロ命令２６ａの一部を一時記憶するマ
イクロ命令レジスタ２７で構成される。第１２図はその
タイミングチャートを示している。

命令レジスタ２１０出力２１ａが確定してから命令解読
デコーダ２２の出力２２ａが確定するまでの時間、すな
わち命令を解読して命令に対応するマイクロプログラム
の先頭のアドレスを発生するまでに要する時間は、命令
解読デコーダの構成方式や大きさＫよっても異なるがマ
イクロプログラム記憶部のアクセスに要する時間に匹敵
するものであって、第１２図においてはマイクログログ
ラム記憶部２６の読み出しを開始するまでに１クロツク
サイクルの待ち時間が必要とＶ＝ことを示している。従
ってこの方式は、命令解読デコーダ２２の構成が処理装
置の連応性を支配している。

１だ異なる命令体系に対する処理或は追加の命令の処理
を実現するためＫは命令解読デコーダ２２の内容ｔ−変
更する必要が生じる。ところが、命令解読デコーダ２２
は通常アーキテクチャ毎に構築される命令体系に依存し
命令語に密着した構成にしているため、全く異なる命令
体系の命令語を解読する除には該デコーダを変更しなけ
ればならないか、或は十分大きなデコード回路をあらか
じめ用意しておかなけｎばならなく小型に実現できない
という問題が生じる。

この問題を改善したものとして、特開昭（５７−２０３
１４１３がある。これは、マイクロプログラム記憶装置
を複数瞼から成るページに分割し、　　　　　　−マイ
クロプログラムによって制御可能なページ指定レジスタ
と、命令レジスタの内容を直接取シ込むことのできるペ
ージ内のアドレス指定レジスタを設けることＫよシ、任
意のページを命令のデコード領域として使用することを
可能として、命令デコーダを省略した構成を構築し、処
理速度の向上を図ると共に命令の解読機能をマイクロプ
ログラム記憶装置に集約することによって柔軟で汎用性
を有するマイクロプログラム制御装置を提供してい勾。

この方式では、ページ指定レジスタ４５の内容を制御す
ることで、同一の命令＠に対して複数の分岐方法が可能
であシ、複雑な命令体系にも対応でき、また異なる命令
体系への対応もマイクロプログラム記憶装置の内容を変
更するだけで可能である。しかしながら、マイクロ命令
で指定する処理内容がほとんど同じ（全く同じ場合も含
む）であっても分岐先アドレス情報や一部の制御ビット
の内容（マイクロコード）が異なる場合にはそれぞれ独
立した一部のマイクロ命令としてマイクロＲＯＭ内に形
成するため、マイクロプログラム記憶装置にはマイクロ
命令ビットパタンのかなシの部分が共通するものが複数
個存在している。

従ってマイクロプログラムメモリの記憶容量が大きくな
る。そこで特開昭（５７−２０３１４１）では、第１３
−に示す様にマイクロプログラム記憶装置を汎用的−１
ｋ表現のできる長い語長のマイクロ命令を格納する第１
のマイクロプログラムメモリ′４６１と使用頻度の高い
限られた処３１１を貴男する短かい語長のマイクロ命令
を格納する第２のマイクロプログラムメモリ４６２とか
ら構成し、短かい語長のマイクロ命令が読み出された場
合にはピットハターン発生回路４６４によって元の長い
語長のマイクロ命令に復元させることで、使用頻度の高
いマイクロ命令を短かい語長で記述格納してマイクロプ
ログラムメモリの容量の使用効率ヲ高めている。この方
法は、マイクロプログラムメモリの容量全減少する手段
としては有効な方法であるが、専用的な短語長のマイク
ロ命令群を形成する為、短語長のマイクロ命令の処理内
容が限らｎることと、短語長マイクロ命令を格納した前
記マイクロプログラムメモリ４６２ｔ”４のマイクロ命
令の格納に転用する場合、全てのマイクロ命令を表現で
きないので汎用性に欠ける。また異なった命令体系の命
令語な処理するマイクロ命令を構成する除にも専用のマ
イクロ命令ｌｆ−を形成している短語長のマイクロプロ
グラムメモリは全てのマイクロ命令を表現することがで
きない。従って前記ビットパターン発生回路で生成さｎ
るビットパターンを数多くの徨類発生する新たなビット
パターン発生器を構成する様な変更を余儀なくさせらｎ
る。この点で短語長マイクロ命令によるマイクロプログ
ラムメモリの構Ｆｉ、ｉ！汎用性及び柔軟性に欠ける。

以上、第１１図から第１３図を用いて従来のマイクロプ
ログラム制御方式の例を取シ上げ説明したが、マイクロ
プログラムの読み出しの連応性とマイクロプログラム容
量の効率向上を同時に実現し、加えて汎用性を有するマ
イクロプログラム記憶・制御装置を構成することが必要
となる。

〔発明の目的〕

本発明の目的は、命令デコーダを省略した構成で連応性
Ｋ［ｆしたマイクロプログラム記憶・制御装置を提供し
ながら他の命令体系（命令形式）で表現嘔ｆＬ７ＩＣ命
令語を処理する際にも適用できる汎用性・柔軟性金有す
るマイクロプログラム記憶・制御装置”ｔ−構成し、該
マイクロプログラム記憶・制御装置のメモリ容１ｔｔａ
少させるマイクログロダラム制御装＊１−提供すること
にある。

〔発明の概要〕

前記目的を達成するための本発明の第１の特徴は、マイ
クロプログラムアドレス情報に対応して読み出さｎる各
型のマイクロ命令において、任意に抽出した複数胎のマ
イクロ命令を、コードの一部が互いに同じである処理内
容の共通な部分を表現する主マイクロ館令胎と処理内容
の違いを示す部分を表現する補助マイクロ命令語で形成
し、前記主マイクロ命令語を実装するアドレスに対応す
るアドレスデコーダではアドレス情報を部分的に鱗読し
、一方、補助マイクロ命令ＷｔＩは前記マイク。プ。／
、７Ａアｐｖｘ情報。一部、置換、え情報　　　　　　
ｌ（コードＪで表現することで、前記主マイクロ命令語
と前記補助マイクロ命令語のそｆｌ−ｔ′：ｒｔを複数
のマイクロプログラムアドレス情報に対するマイクロ命
令語として共有して使用することを可能とし、マイクロ
命令を表現する語数を減少している点である。

また本発明の第２の特徴は、マイクロ命令を前記主マイ
クロ命令語と前記補助マイクロ命令語で構成し、１つの
マイクロプログラムＩｆＣ対応する１つのマイクロ命令
を、前記主マイクロ命令語と前記補助マイクロ命令語の
少なくとも１語以上を読み出すことで得るようにし、さ
らに両者のマイクロ命令語を読み出す際に論理和をとる
ことで処理内容の違うマイクロ命令を得る様にし、マイ
クロ命令を表現するマイクロ命令語金少ない語数で構成
している点である。

〔発明の実施例〕

以上、本発明に基づ〈実施例を第１図から第１０（Ｃ）
図を参照して説明する。第１図は本実施例のマイクロプ
ログラム記憶・制御装置の構成を示したものである。主
記憶装置から読み出さｆしたユーザプログラムのデータ
（命令＠）を一時記憶する命令レジスタ２１、該命令レ
ジスタ２１の内容である信号線２１ａとマイクロ命令レ
ジスタ２７の出力で６１分岐アドレス情報を伝送する信
号線２７ｂのいずれか一方を信号線２７Ｃの内容で選択
するアドレス選択回路２３、該アドレス選択回路２３の
出力２３ａを一時記憶するマイクロプログラムアドレス
レジスタ２４、該マイクロプログラムアドレスレジスタ
２４の出力２４ａを入力して一諸のマイクロ命令を出力
するマイクロプログラムメモリ２６、前記信号線２６ａ
’ｉ介して得らｎるマイクロ命令を一時記憶するマイク
ロ命令レジスタ２７で構成され、前記マイクロ命令レジ
スタ２７の出力２７ａが演算部を制御する。この中で、
前記マイクロプログラムメモリ２６は本発明に係わる部
分でアシ、マイクロプログラムアドレスをデコードする
デコーダ２５１，２５２及び、該デコーダ２５１，２５
２で活性化さｎる信号２５ａｔ−人力とし主マイクロ命
令＠を記憶するマイクロプログラム記憶部２６１補助マ
イクロ命令語を記憶するマイクロプログラム記憶部２６
２で構成さｎる。

第２図は各信号線のタイミングチャートを示している。

主記憶から読み出さｎたデータ（命令語）を伝送する信
号線１０ａ１命令レジスタ２１の出力２１　ａ、マイク
ロプログラムアドレスレジスタ２４の出力２４ａ１マイ
クロプログラム記憶装置２６内のデコーダ２５１，２５
２の出力２５３１マイクロプログラム記憶装置２６の出
力２６ａ、マイクロ命令レジスタ２７の出力２７ａ、２
７ｂ。

２７Ｃが基本クロックＣＫＩ、ＣＫ２と並置されて示さ
ｎている。即ち、第２図は本方式のマイクロプログラム
記憶・制御装置が命令語を命令レジスタに取シ込んでか
ら命令語を処理する一連のマイクロプログラム中の第１
番目のマイクロ命令を発生するまで１マイクロサイクル
の時間で済むことを貴わしている。

主記憶装置から読み出されたデータ（命令語）ハ命令レ
ジスタ２１に一時記憶される。この内容が信号線２１ａ
’を介しアドレス選択回路２３で選択さｆマイクロプロ
グラムアドレスレジスタ２４に置数される。この時、前
記マイクロプログラムアドレスレジスタ２４には信号線
２１ａ或は２７ｂのどちらが遇はれたかを示す１ビツト
の７リツプフロツプが付加さｎている。こ、のフリップ
フロップはマイクロ命令で制御する。今、マイクロプロ
グラムアドレスレジスタ２４にＦｉ命令レジスタ２１の
内容とマイクロ命令で制御さルる１ピツトの情報が記憶
さｎている。不実施例では命令レジスタ２を８ピツトで
構成しているので、マイクロプログラム“アドレスレジ
スタ２４は９ビツトの構成となる。ここで命令レジスタ
２４は特に８ビツトで構成する必要はなく、任意のビッ
ト長で構成してさしつかえない。またマイクロプログラ
ムアドレスレジスタ２４も特［９ピツトと限定さｎるも
のではなくマイクロプログラム記憶・制御装置が円滑に
制御され得るビット長で良い。

さて、マイクロプログラムメモリ２６において命令語に
対応した一連のマイクロプログラムを読　　　　　−み
出す訳であるが、この時の第１査目の処理を示すマイク
ロ命令は命令語の内容によって異なっている場合が多い
。第３ａ図は４種類の命令語と命令の処理内容を示した
ものである。命令語１，２゜３．４は七ｎそれ、レジス
タＲｏとレジスタＲ０ｌＲ１，Ｒｓ　、Ｒｓ　を加算し
てその結果全レジスタＲｅに格納する処理を指定する命
令である。第３ｂ図は本実施例における第３ａ図の命令
を処理するマイクロ命令の実行手順である。また第３Ｃ
図は本実施例のマイクロ命令の制御構造を示したもので
ある。従来のマイクロプログラム制御方式においては、
第３Ｃ図のマイクロ命令μｌ、μ３゜μ３．μ４はそｎ
−＋：れ異なった処理を指定するマイクロ命令でありそ
の内容（コード）も異なっている為、それぞれ独立した
固有のアドレスに実装され、４語のマイクロ命令＠を形
成していた。不実間においては、前記４＠のマイクロ命
令μｍ。

μ鵞、μ３．μ４をマイクロプログラム記憶部に格納す
る際に１従来４語で表現さｆＬ＆マイクロ命令語を主マ
イクロ命令語と補助マイクロ命令語で構成し、全体のマ
イクロ命令の懺現語数を減少せしめる。以下に詳細を説
明する。

第４図は第１図のマイクロプログラムメモリ２６の構成
を示したものである。主マイクロ命令語が実装されてい
るアドレスをデコードするデコーダ２５１及び主マイク
ロ命令語ｔ−記憶するマイクロプログラム記憶部２６１
が、補助マイクロ命令語が実装さｎているアドレスをデ
コードするデコーダ２５２及び補助マイクロ命令語を記
憶するマイクロプログラム記憶部２６２と並置されて示
さｎている。マイクロプログラムメモリ２６の出力２６
ａは、前記マイクロプログラム記憶部２６と２６２の出
力のワイアードＯＲ論理となっており、基本クロックＣ
Ｋ１がハイレベルの期間、プリチャージさｎている。マ
イクロ命令の出力は基本クロックＣＫ２がハイレベルの
期間に決定するように構成さｎている。

さて、マイクロプログラムアドレスレジスタ２に第３ａ
図で示す命令＠１の内容が置数されると信号線２４ａは
第５ａ図に示す論理レベルとなる。

この時、信号線２５ａは第５ａ図に示す論理レベルとな
シ、論理レベルが１”の信号線は信号線が活性化された
ことを示す。従って、第５ａ図のＮＭＯ８）ランジスタ
Ｔ、１及びＴ、２はオフしており信号縁２６ａ１及び２
６ａ２は論理レベルが′１”となる。同様に、命令語２
の内容がマイクロプログラムアドレスレジスタ置数され
ると信号線２４ａは第５ｂ図に示す論理レベルとなシ、
この時、信号線２５ａは第５ｂ図に示す論理レベルとな
る。従って、第５ｂ図のＮＭＯＳトランジスタＴ、１は
オンし、Ｔ、２はオフし信号線２６ａ１は論理レベルが
′０”となシ、信号線２６ａ２は論理レベルが′１”と
なる。同様に、命令語３の内容がマイクロプログラムア
ドレスレジスタ２４に置数さｎると、Ｔ、１はオフし、
Ｔ１２はオンし、信号線２６ａ１は論理レベルが１１”
となり、信号１２６ａ２は論理レベルが０”となる。同
様に命令語４の内容がマイクロプログラムアドレスレジ
スタ２４に置数されると、Ｔ、１及びＴ、２はオンし、
信号＠　２６　ａ　１及び信号線２６ａ２は論理レベル
が′″０”となる。従って、信号線、２６ａｌ、２６ａ
２の論理レベルの違いによって少なくとも４種類の異な
ったマイクロ命令が表現し得る。即ち、４種の命令語の
処理に対応した第１ｍ目のマイクロ命令μｍ、μ３．μ
４を得る為に、従来４＠必要であったマイクロ命令語が
、本実施例においては、主マイクロ命令語が１！Ｆｌｔ
と補助マイクロ命令語が２語で表現できることＫなる。

こうして、４１１数の命令語１，２，３．４に対応する
マイクロ命令μｍ、μ２．μ３．μ４がそれ七ｎの命令
語に対応して読み出され、実行さｎると、第３ｂ図で示
すように次のマイクロ命令μ５が読み出さｎ実行さｎ１
順次、命令処理が円滑に進められる。

本発明の第２の実施例は、次のマイクロ命令のアドレス
情報と成る分岐制御部のコードの一部をマイクロ命令を
実装するアドレスの一部で置換して構成する。

第６ａ図は、処理内容の全く異なった４種の命１ｔｉＡ
、　Ｂ、。。フイ、。ア。ヶ、、７゜−アあ　　　　−
る。マイクロ命令Ｐｏ　、Ｐｓ　、Ｐｇ　、Ｐｓは上記
４８Ｉの命令に共通の処理を指定するマイクロ命令であ
り、例えばプログラムカウンタ（ＰＣ）の内容をメモリ
アドレスバッファレジスタ（ＭＡＲ）Ｋ転送し、プログ
ラムカウンタの内容＆Ｃ１に加算するマイクロ命令であ
る。従来の方式では、マイクロプログラムの分岐先アド
レス情報が異なっているため、４つの独立したマイクロ
命令語で表現しなけｎばならない。本発明においては、
マイクロ命令Ｐａ　、Ｐｓ　、Ｐｚ　、Ｐｓを実装する
アドレスを互いに最小のビットの相異で表現したアドレ
スとする。第６ｂ図に４′８１のマイクロ命令Ｐｏ　。

Ｐｌ、Ｐ２　、Ｐｓ　ｔ−実装するアドレス、分岐アド
レス、演算制御部の処理内容を示す。分岐アドレスの下
位２ビツトは、マイクロ命令ｆ：実装するアドレスの下
位２ビットｔ−置数して構成さｎる。−万、マイクロプ
ログラムメモリ２６では、第６Ｃ図に示す主マイクロ命
令語と補助マイクロ命令語で構成することで、４程のマ
イクロ命令を表現するマイクロ命令語が３飴となる。即
ち、本発明においては、同一の演算制御を有するマイク
ロ命令が２′″　（ｎは０又は自然数）飴存在する場合
、ｎ＋１語のマイクロ命令語で表現できる。

第７ａ図及び第７ｂ図は、演算制御が同一のパターンの
マイクロ命令が４語有シ、演算制御が異なるマイクロ命
令Ａ、８２組存在する場合の例を示す。第７ａ図は、８
ｍのマイクロ命令を実装するアドレスとマイクロ命令の
処理内容を示してお９、第７ｂ図は、本実施例でのデコ
ーダ２５１゜２５２の構成とマイクロ命令記憶部２６１
．２６２の構成を示している。主マイクロ命令語が２語
、補助マイクロ命令語が２語で構成され、主マイクロ命
令＠１は演算制御がＡのマイクロ命令４種の全てを読み
出す際に共有して使用する。同様に主マイクロ命令語２
は演算制御がＢのマイクロ命令４″＆の全てを読み出す
際に共有して使用する。さらに補助マイクロ命令＠１及
び２は、演算制御がＡ或はＢのマイクロ命令を読み出す
際に共有して使用される。即ち、本発明においては、２
１語の同一の演算制御を有するマイクロ命令がｍ組存在
する場合、ｎ−）−ｍ語のマイクロ命令語で表現できる
。

本発明の第３の実施例は、処理内容の異なる複数のマイ
クロ命令″ｔ−２つ以上の主マイクロ命令語で表現し、
前記主マイクロ命令語の告々は１つのマイクロ命令に対
応するようにし、さらに前記主マイクロ命令語を読み出
す際に論理和をとることで他のマイクロ命令に対応する
ようにし、少ない主マイクロ命令語で少なくとも前記主
マイクロ命令語の語数以上の数のマイクロ命令を得るよ
うにしている。

第８ａ図は、命令語α、β、γに対応する本実施例のマ
イクロ命令μｉｆ、μβ、μｒの処理内容を示し、また
第８ｂ図はそのマイクロプログラム７０−である。第８
ａ図において、μａはレジスタＡの内容をレジスタＢＫ
転送するマイクロ命令でＩＬ　μβはレジスタＡの内容
を１加算し再びレジスタＡＫ格納するマイクロ命令であ
り、μｒはレジスタＡの内容をレジスタＢに転送すると
共にレジスタ人の内容を１加算し再びレジスタＡＫ格納
するマイクロ命令であることを示している。

さらに、第８ｂ図において前記マイクロ命令μａ。

μβ、μｒはマイクロ命令μａＫ分岐することを示して
いる。本実施例では、処理内容の全く違う３１類のマイ
クロ命令μａ、μβ、μγを得る為に、μａ、μβ、μ
ｒを第９ａ図に示すアドレスに実装し第９ｂ図に示す主
マイクロ命令＠を２語用いて３つのマイクロ命令μａ、
μβ、μｒｔ表現する。クロックＣＫ２がハイレベルの
期間のマイクロ命令を指定する信号２４ａとマイクロ命
令の出力の論理レベルとの関係は第９０図に示す通υで
ある。即ち、第９Ｃ図は３つのマイクロ命令μａ、μβ
、μｒ’を得るためのマイク１０命令語が２飴の主マイ
クロ命令語で表現できることを示している。

まｆｃ第１図で示すマイクロプログラム記憶・制御装置
の構成に関して他の実施例を第１０ａ図に示す。第１０
ａ図社第１図におけるアドレス選択ＯＮ　２３　ｔ−４
ｉ＊　Ｌ７’ｔｔｌ！″″−°““°１゛°“　　　−
図の例は、第１図と対応するものであるから、対応する
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。マイクログログラムアドレスレジスタ３４
は信号線２７ｂ及び２７ｃの内容を基本タロツクサイク
ル毎に一時記憶する。

信号＠２７ｃの内容はアドレスレジスタ３４に格納され
た後に信号線３４ｃを介して、２つのアドレスデコーダ
３５１及び３５２ＩＣ供給される。信号線３４ｃがハイ
レベルの時、信号線３５ａをアクセスしてマイクロプロ
グラムメモリ２６の出力３６ａをマイクロ命令レジスタ
３７に一時記憶する。また信号線３４Ｃがローレベルの
時、信号線３５ｂをアクセスしてマイクロプログラムメ
モリ２６の出力３６ｂをマイクロ命令レジスタ３７に一
時記憶する。第１０ｂ図は、各信号線のタイミングチャ
ーＩｆ示す。ユーザプログラムの命令が命令レジスタ２
１に置数され、その内容に従がって、マイクロプログラ
ムメモリ２６の出力３６ａがマイクロ命令レジスタ３７
に一時記憶される。

この時の内容に従がって、マイクロ命ゼ分岐アドレスが
信号線２７ｂ−ｉ介してマイクログログラムアドレスレ
ジスタ３４に一時記憶される。この時信号線３４Ｃは信
号線３５ｂをアクセスする情報’ｒ　ｙｒ＜　１−イｂ
ｈマイ々ロブｍ　／ｌ　４　ｔ−Ｊ　工ＩＩすｃ　ｎｓ
、　Ｗ力３６ｂが、マイクロ命令レジスタ３７に一時格
納さｎるようＫなっている。第１０Ｃ図はマイクロプロ
グラムメモリ２６の詳細な構成を示したものである。信
号線ａＳａ或は信号線３５ｂのいずｎか一方をアクセス
するため前記信号線３５ａ及び３５ｂは、クロックドイ
ンバータでドライブしている。前記クロックドインバー
タは信号ｗＡ３４　Ｃの内容で制御される。また、マイ
クロ命令レジスタ３７はダイナミックラッチで構成さｎ
ておシ、基本クロックＣＫ２及び信号３４Ｃによって制
御もれている。第１０ａ図及び第１０ｂ図においては、
主マイクロ命令語を格納するマイクロプログラムメモリ
及び補助マイクロ命令語を格納するマイクロプログラム
メモリを区別することなく説明したが、第１図から第９
Ｃ図までの例と同様に構成できることは言う１でもない
。

〔発明の効果〕

本発明によれは、マイクロ命令を主マイクロ命令語と補
助マイクロ命令−で構成することで、マイクロ命令を表
現する語数を減少できるので、マィクログログラムを格
納するメモリ容量が減少でき、マイクロプログラム記憶
・制御装置のハードウェア量が削減できる効果かある。

【図面の簡単な説明】

第１図は不発明に係わるマイクロプログラム記憶・制御
装置の構成の一例會示す図、第２図は各信号線のタイミ
ングチャー）ｋ示す図、第３ａ図は命令語とその処理内
容の一例を示す図、第３ｂ図はマイクロ命令の実行手順
を示す図、第３Ｃ図はマイクロ命令の制御構造を示す図
、第４図はマイクログログラムメモリ２６の構成の一例
を示す図、第５ａ図及び第５ｂ図はマイクロ命令の読み
出しの例を示す図、第６ａ図はマイクロプログラムフロ
ーを示す図、第６ｂ図はマイクロ命令の実装アドレスと
その内容を示す図、第６Ｃ図はマイクロプログラムメモ
リ２６の構成の一例を示す図、第７ａ図はマイクロ命令
の例を示す図、第７ｂ図はマイクロプログラムメモリの
内容ｔ−宍わした図、第８ａ図はマイクロ命令と処３！
！内容の一例を示した図、第８ｂ図はマイクロ命令の実
行手順を示す図、第９ａ図はマイクロ命令とその実装ア
ドレスを示す図、第９ｂ図はマイクロプログラムメモリ
の一構成例を示す図、第９ｃｌｉＣはマイクロ命令とそ
の出力値を示す図、第１０ａ図はマイクロプログラム記
憶・制御装置の構成の一例を示す図、第１０ｂ図は各信
号線のタイミングチャートを示す図、第１０Ｃ図は、第
１０ａ図のマイクロプログラムメモリの詳細な構成を示
した図、第１１図から第１３図は従来技術に係わる例を
示した図でろる。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラムを記憶する装置において、マイ
   クロプログラムアドレスを解読する解読手段と、マイク
   ロ命令選択線を介して前記解読手段と接続されたマイク
   ロ命令を格納する記憶手段とから成り、前記解読手段で
   は前記アドレスに対応して少なくとも１つ以上の前記マ
   イクロ命令選択線を選択し、前記記憶手段では選択され
   たマイクロ命令選択線に対応した記憶情報を読み出して
   その論理和を１語のマイクロ命令とすることを特徴とす
   るマイクロプログラム制御装置。 ２、特許請求の範囲第１項において、あらかじめ定めた
   アドレスの集合が互いにハミング距離が１なるアドレス
   情報の場合には、該アドレス情報の共通部分を抽出して
   解読し、同一のマイクロ命令選択線を選択するように構
   成した解読手段を具備したマイクロプログラム制御装置
   。