JPH08255034A - Low power consumption type data processor - Google Patents

Abstract

PURPOSE: To easily alter the design of a function circuit for low power consumption without altering the design of an instruction decoding circuit and the whole control circuit by providing each function circuit with a gate circuit for clock control. CONSTITUTION: For example, when the contents of a 1-bit register 105 are 1, a clock supply control signal Scc-A is made possible and a clock signal Sck is passed through an AND gate 117 and supplied as an individual timing clock signal Sck -A to a function circuit 123. Mutually different addresses are allocated to registers 105-107, which are individually accessed. An instruction executing circuit 102 writes 0 or 1 to the registers 105-107 corresponding to function circuits 123-125 to optionally allow and inhibit clock supply to the individual function circuits.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、バッテリを電源とする
携帯用の各種メディア端末に適用して好適なデータ処理
装置、特に無駄な電力消費を低減するための手段を備え
たデータ処理装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing apparatus suitable for application to various portable media terminals using a battery as a power source, and more particularly to a data processing apparatus equipped with means for reducing wasteful power consumption. It is about improvement.

【０００２】[0002]

【従来の技術】移動無線電話等の端末装置では、１回の
充電による継続使用可能な時間の延長が大きな課題とな
っており、そのためには、端末装置の主要部であるデー
タ処理装置（ディジタル信号プロセッサ）の消費電力を
低減することが必要となる。ディジタル信号プロセッサ
としてシステムＬＳＩを使用する場合も、低消費電力化
のための様々な工夫が従来より試みられており、例えば
特開平５−３２４１３９号公報には、パワーセーブ制御
レジスタを使用することにより、ＡＤ変換器やオペアン
プ等の周辺機能回路に対する給電を断続する方法が記載
されている。この方法は、特定の機能回路が使用されて
いない期間、当該回路に対する給電を一時的に停止して
無駄な電力消費を抑制しようとするものであるが、給電
停止に伴って機能回路の内部状態が不安定になることを
防止することができないため、使用再開の都度、初期化
を行なうことが必要であり、冗長な処理が増大する点で
問題がある。2. Description of the Related Art In a terminal device such as a mobile radio telephone, extension of the continuous usable time by one charge has been a serious problem. To this end, a data processing device (digital device) which is a main part of the terminal device is required. It is necessary to reduce the power consumption of the signal processor). Even when a system LSI is used as a digital signal processor, various attempts have been made to reduce the power consumption. For example, Japanese Patent Laid-Open No. 5-324139 discloses a power save control register. , A method of connecting and disconnecting power supply to peripheral function circuits such as an AD converter and an operational amplifier. This method tries to suppress unnecessary power consumption by temporarily stopping power supply to a specific functional circuit while the specific functional circuit is not used. Since it is not possible to prevent instability, it is necessary to perform initialization each time the use is restarted, and there is a problem in that redundant processing increases.

【０００３】給電を停止しないで低消費電力化を図る方
法も既に開発されており、例えば特開昭６０−１９５６
３１号公報や特開昭６１−２８５５２１号公報には、不
使用状態にある機能回路に対するクロック信号の供給を
停止する方法が記載されている。現在のシステムＬＳＩ
において一般的に採用されているＣＭＯＳゲート回路
は、入力信号の変化がない状態における消費電力が非常
に小さいという特長のほか、特にスタティック回路構成
とした場合は、その動作を停止させても、内部状態が不
安定になることがないため、使用再開に当たって初期化
を必要としないという特長がある。このため、機能回路
に対するクロック信号の供給を停止する方法は、無駄な
消費電力を抑えるための極めて有効な手段である。A method for reducing power consumption without stopping power supply has already been developed, for example, Japanese Patent Laid-Open No. 60-1956.
No. 31 and Japanese Patent Laid-Open No. 61-285521 describe a method of stopping the supply of a clock signal to a functional circuit in an unused state. Current system LSI
The CMOS gate circuit generally adopted in the above has the feature that the power consumption is very small when there is no change in the input signal, and especially when the static circuit configuration is adopted, even if the operation is stopped, the internal Since the state does not become unstable, there is a feature that initialization is not required when using again. Therefore, the method of stopping the supply of the clock signal to the functional circuit is an extremely effective means for suppressing unnecessary power consumption.

【０００４】後者の節電方法は、機能回路に対するクロ
ック信号の供給制御回路を組み込んたシステムＬＳＩを
設計することによって実現することができる。しかし、
ＬＳＩを新たに開発する場合はともかく、既に開発した
ＬＳＩを改良して低消費電力型とする場合は、個々の機
能回路の設計変更に加えて、複雑な命令デコード回路や
ＬＳＩ全体の制御回路の設計を全面的に見直す必要があ
る。この種の設計変更は、設計変更対象外の回路の動作
に好ましくない副作用をもたらす可能性が極めて高いた
め、慎重に行なうことが必要であり、著しく手間がかか
るという点で問題がある。The latter power saving method can be realized by designing a system LSI incorporating a clock signal supply control circuit for a functional circuit. But,
Regardless of the case of newly developing an LSI, when improving an already developed LSI to be a low power consumption type, in addition to design changes of individual functional circuits, complicated instruction decoding circuits and control circuits for the entire LSI are required. It is necessary to completely redesign the design. This type of design change has a very high possibility of causing an undesired side effect on the operation of a circuit that is not the target of the design change, and thus it needs to be carefully performed, which is extremely troublesome.

【０００５】[0005]

【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、命令デコード回路やＬＳＩ
全体の制御回路の設計変更を行なわなくても、低消費電
力化のための機能回路の設計変更を容易かつ短時間に行
なうことができる新規な構成のデータ処理装置を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art and to provide an instruction decoding circuit and an LSI.
It is an object of the present invention to provide a data processing device having a novel configuration that can easily and quickly change the design of a functional circuit for reducing power consumption without changing the design of the entire control circuit.

【０００６】[0006]

【課題を解決するための手段】本発明の前記課題は、複
数の機能回路のそれぞれに対するクロック信号の供給を
許可／停止するための複数のクロック制御用ゲート回路
と、個々のゲート回路の動作を定義づける制御データを
記録するためのゲート制御用レジスタ回路と、当該レジ
スタ回路に対する前記データの書き込みを制御するため
のアドレスデコーダ回路を備えたクロック供給制御手段
を利用することによって効果的に解決することができ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a plurality of clock control gate circuits for permitting / stopping the supply of a clock signal to each of a plurality of functional circuits, and the operation of each gate circuit. To effectively solve the problem by using a clock supply control means having a gate control register circuit for recording control data to be defined and an address decoder circuit for controlling writing of the data to the register circuit. You can

【０００７】但し、前記レジスタ回路は、メモリマップ
領域に割り付けられた固有のアドレスを有するものであ
ることを必要とする。アドレスデコーダ回路は、当該回
路に入力された書込イネーブル信号に基づき、アドレス
バスを経由して供給された前記レジスタ回路のアドレス
値を解読して書込制御信号を生成するものであることを
必要とする。ゲート制御用レジスタ回路は、主記憶装置
等とともにメモリマップ化され、かつ、前記書込制御信
号に基づき、データバスを経由して供給された個々の機
能回路の制御データを記録してクロック供給制御信号と
して出力するものであることを必要とする。また、クロ
ック制御用ゲート回路は、前記クロック供給制御信号に
基づき、クロック発生回路から出力されたクロック信号
の各機能回路に対する供給を許可／停止するものである
ことを必要とする。However, the register circuit needs to have a unique address assigned to the memory map area. The address decoder circuit needs to decode the address value of the register circuit supplied via the address bus based on the write enable signal input to the circuit to generate a write control signal. And The gate control register circuit is memory-mapped together with the main storage device and the like, and records the control data of the individual functional circuits supplied via the data bus based on the write control signal to control the clock supply. It needs to be output as a signal. Further, the clock control gate circuit needs to permit / stop the supply of the clock signal output from the clock generation circuit to each functional circuit based on the clock supply control signal.

【０００８】[0008]

【作用】最近のシステムＬＳＩでは、個々のユーザのニ
ーズやアプリケーションによって仕様が異なるＩ／Ｏポ
ートやタイマ等の周辺機能回路の設計変更を短期間で実
現するための有効な手段として、これらの機能回路を制
御するためのレジスタを中央処理装置の主記憶装置等と
ともにメモリマップ化する手法が広く用いられている。
この手法によれば、一部の機能回路の仕様が変更になっ
たとしても、当該機能回路のみについてのみ設計変更を
行なえば良く、制御命令やデータ転送用のレジスタオペ
ランド等を変更する必要が全くない。In a recent system LSI, these functions are available as an effective means for realizing a design change of peripheral function circuits such as I / O ports and timers having different specifications depending on needs and applications of individual users in a short period of time. A method of memory mapping a register for controlling a circuit together with a main memory of a central processing unit and the like is widely used.
According to this method, even if the specifications of some of the functional circuits are changed, it is only necessary to change the design of only those functional circuits, and it is completely unnecessary to change the control instruction and the register operand for data transfer. Absent.

【０００９】本発明は、このような公知の手法を有効活
用することによってデータ処理装置の低消費電力化を実
現しよとするものである。即ち、前記構成のクロック供
給制御手段を用いた場合は、ゲート制御用レジスタ回路
を中央処理装置の主記憶装置等とともにメモリマップ化
することが可能となる結果、電力制御したい機能回路に
対応したレジスタ回路に対して固有のアドレスを割り付
けることにより、レジスタ回路を通常のメモリに見立て
て低消費電力型データ処理装置の設計を容易かつ短時間
に行なうことができる。特に、既に開発したシステムＬ
ＳＩを改良して低電力型とするような場合は、必要なゲ
ート回路及びレジスタ回路を電力制御したい機能回路の
それぞれに対応して新設するための設計変更と、メモリ
マップ領域に新たに割り当てたレジスタ回路のアドレス
値を解読するためのデコーダ回路を新設するための設計
変更を行なうだけで所望の低消費電力型ＬＳＩを設計す
ることができる。命令デコード回路やＬＳＩ全体の動作
制御回路は、既存のアドレスに対するデータの書込／読
出動作を実行するだけのものであるから、機能回路の設
計変更を伴って設計変更を行なう必要は全くない。The present invention is intended to realize low power consumption of a data processing device by effectively utilizing such a known method. That is, when the clock supply control means having the above-mentioned configuration is used, the gate control register circuit can be memory-mapped together with the main memory device of the central processing unit, and as a result, the register corresponding to the functional circuit for which power control is desired is performed. By assigning a unique address to the circuit, the register circuit can be regarded as an ordinary memory and a low power consumption type data processing device can be designed easily and in a short time. Especially, the already developed system L
When the SI is improved to be a low power type, a design change was made to newly install the necessary gate circuit and register circuit corresponding to each functional circuit for which power control is desired, and a new allocation was made to the memory map area. A desired low power consumption type LSI can be designed only by making a design change to newly install a decoder circuit for decoding the address value of the register circuit. Since the instruction decode circuit and the operation control circuit of the entire LSI only execute the data write / read operation for the existing address, there is no need to make a design change accompanied by a design change of the functional circuit.

【００１０】ゲート制御用レジスタ回路は、１ビットレ
ジスタ又は複数ビットのデータを書き込むことができる
マルチビットレジスタを用いて構成することができる。
前者の場合は、制御したい機能回路に割り当てたレジス
タに所定の値（例えば「１」又は「０」）を書き込むこ
とにより、クロック信号の供給の許可／停止を実行す
る。後者の場合は、制御したい機能回路に割り当てたビ
ットを所定の値（例えば「１」又は「０」）に変更し、
その他のビットを現状に維持したデータをマルチビット
レジスタに書き込むことにより、クロック供給の許可／
停止を実行する。The gate control register circuit can be constructed by using a 1-bit register or a multi-bit register capable of writing a plurality of bits of data.
In the former case, the supply / stop of the clock signal supply is executed by writing a predetermined value (for example, “1” or “0”) in the register assigned to the functional circuit to be controlled. In the latter case, change the bit assigned to the functional circuit to be controlled to a predetermined value (for example, "1" or "0"),
Enable / disable the clock supply by writing the data that keeps the other bits to the current state in the multi-bit register.
Perform a stop.

【００１１】[0011]

【実施例】以下、本発明に係る低消費電力型データ処理
装置を図面に示した幾つかの実施例を参照して、更に詳
細に説明する。なお、図１〜図９における同一の記号
は、同一物又は類似物を表示するものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A low power consumption type data processing apparatus according to the present invention will be described in more detail below with reference to some embodiments shown in the drawings. The same symbols in FIGS. 1 to 9 represent the same or similar items.

【００１２】〈実施例１〉図１に示した実施例の装置に
おいて、１０１は、中央処理装置（図示せず）から与え
られた命令を解読するための命令デコーダ、１０２は、
命令デコーダ１０１によって解読された命令に従って所
定の情報処理を実行するための命令実行回路、１２３〜
１２５は、中央処理装置の命令に従って所定の単位情報
処理動作を実行する複数の機能回路（被制御機能回
路）、１０３はアドレスバス、１０４はデータバス、１
１５はクロック信号Ｓckの発生回路、１０５〜１０７
は、被制御機能回路１２３〜１２５のそれぞれに対応し
てデータバス１０４に接続された複数の１ビットレジス
タ、１１１は、レジスタ１０５〜１０７に対する書込制
御信号Ｓwcを生成するためのアドレスデコーダ、１１７
〜１１９は、レジスタ１０５〜１０７の出力信号（クロ
ック供給制御信号Ｓcc）とクロック信号Ｓckとの論理積
を求めて被制御機能回路１２３〜１２５のそれぞれに供
給するためのＡＮＤゲートをそれぞれ示す。<Embodiment 1> In the apparatus of the embodiment shown in FIG. 1, 101 is an instruction decoder for decoding an instruction given from a central processing unit (not shown), and 102 is
An instruction execution circuit for executing predetermined information processing according to the instruction decoded by the instruction decoder 101, 123 to
Reference numeral 125 is a plurality of functional circuits (controlled functional circuits) that execute a predetermined unit information processing operation in accordance with an instruction from the central processing unit, 103 is an address bus, 104 is a data bus, 1
Reference numeral 15 is a clock signal Sck generation circuit, 105 to 107
Is a plurality of 1-bit registers connected to the data bus 104 corresponding to each of the controlled function circuits 123 to 125. 111 is an address decoder for generating a write control signal Swc for the registers 105 to 107.
Reference numerals 119 to 119 respectively denote AND gates for obtaining a logical product of the output signals (clock supply control signal Scc) of the registers 105 to 107 and the clock signal Sck and supplying them to the controlled function circuits 123 to 125, respectively.

【００１３】本実施例装置の動作を図２のタイミングチ
ャートを用いて説明する。機能回路１２３（図１右端）
は、ＡＮＤゲート１１７の出力信号である個別クロック
信号Ｓck-Aを受けて動作する。１ビットレジスタ１０５
の内容が「１」の時、クロック供給制御信号Ｓcc-Aがイ
ネーブル状態となり、クロック信号ＳckがＡＮＤゲート
１１７を通過し、個別タイミングクロック信号Ｓck-Aと
して機能回路１２３に供給される。レジスタ１０５は、
アドレス空間上にメモリマップ化されたレジスタであ
り、通常のメモリと同様の方法でその書込／読出の動作
を制御することができる。レジスタ１０５の書き換え
は、命令実行回路１０２が所望のアドレスに制御データ
を書き込む命令を実行することによって行なわれる。The operation of the apparatus of this embodiment will be described with reference to the timing chart of FIG. Functional circuit 123 (right end of FIG. 1)
Operates by receiving the individual clock signal Sck-A which is the output signal of the AND gate 117. 1-bit register 105
Is "1", the clock supply control signal Scc-A is enabled, the clock signal Sck passes through the AND gate 117, and is supplied to the functional circuit 123 as the individual timing clock signal Sck-A. Register 105
It is a memory-mapped register in the address space, and its write / read operation can be controlled in the same manner as a normal memory. The register 105 is rewritten by the instruction execution circuit 102 executing an instruction to write control data to a desired address.

【００１４】即ち、レジスタ１０５に割り当てたアドレ
スに制御データを書き込む命令が実行された場合は、当
該アドレスの値がアドレスバス１０３を経由してアドレ
スデコーダ１１１に供給されると同時に、命令実行回路
１０２から同デコーダに供給されている書込イネーブル
信号Ｓenがイネーブル状態となる結果、同デコーダの出
力である書込制御信号Ｓwc-Aがイネーブル状態となり、
命令実行回路１０２から出力された制御データがデータ
バス１０４を経由してレジスタ１０５に入力される。That is, when an instruction to write control data to the address assigned to the register 105 is executed, the value of the address is supplied to the address decoder 111 via the address bus 103, and at the same time, the instruction execution circuit 102. As a result, the write enable signal Sen supplied to the same decoder from is enabled, and the write control signal Swc-A which is the output of the decoder is enabled.
The control data output from the instruction execution circuit 102 is input to the register 105 via the data bus 104.

【００１５】図２において、アドレスバス１０３の信号
波形に付記した記号Ａは、割り当てられたアドレスの番
地を示しており、かつ、データバス１０４の信号波形に
付記した記号ｈ’００００は、レジスタ１０５に書き込
む制御データが「０」であることを示している。本実施
例の場合は、１ビットレジスタ１０５を用いているの
で、命令実行回路１０２から出力される制御データは、
必要な１ビットのみが正確であれば良い。図２は、最下
位のビットを制御データ転送ビットとして割り当て、残
りのビットは常にゼロ詰めとしている。なお、レジスタ
１０５は、読み出しも可能であるが、本発明の動作とは
無関係であるので、図１では、読出用制御信号の表示を
省略した。In FIG. 2, the symbol A added to the signal waveform of the address bus 103 indicates the address of the assigned address, and the symbol h'0000 added to the signal waveform of the data bus 104 is the register 105. It indicates that the control data to be written in is 0. In the case of the present embodiment, since the 1-bit register 105 is used, the control data output from the instruction execution circuit 102 is
It suffices if only the required 1 bit is accurate. In FIG. 2, the least significant bit is assigned as a control data transfer bit, and the remaining bits are always zero-padded. Note that the register 105 can be read, but since it is unrelated to the operation of the present invention, the display of the read control signal is omitted in FIG.

【００１６】１ビットレジスタ１０５の内容が「１」か
ら「０」に変わった場合（ｈ’００００が書き込まれた
場合）は、一定の遅延時間の後、その出力であるクロッ
ク供給制御信号Ｓcc-Aがディセーブル状態となり、機能
回路１２３に対する個別タイミングクロック信号Ｓck-A
がロー状態で停止する（図２中の点線枠で示した期間ｐ
の波形を参照）。反対に、１ビットレジスタ１０５の内
容が「０」から「１」に変わった場合（ｈ’０００１が
書き込まれた場合）は、一定の遅延時間の後、クロック
供給制御信号Ｓcc-Aがイネーブル状態となり、機能回路
１２３に対する個別タイミングクロック信号Ｓck-Aがク
ロック供給状態になる（図２中の点線枠で示した期間ｑ
の波形を参照）。なお、レジスタ１０５の内容による制
御データの定義は、本発明を特に限定するものではな
く、例えば「１」と「０」の定義を逆にしても良いこと
は言うまでもない。When the content of the 1-bit register 105 is changed from "1" to "0" (when h'0000 is written), the clock supply control signal Scc-, which is its output, is output after a certain delay time. A becomes the disabled state, and the individual timing clock signal Sck-A for the functional circuit 123
Stops in the low state (the period p shown by the dotted frame in FIG. 2)
See the waveform). On the contrary, when the content of the 1-bit register 105 changes from "0" to "1" (when h'0001 is written), the clock supply control signal Scc-A is enabled after a certain delay time. Then, the individual timing clock signal Sck-A to the functional circuit 123 enters the clock supply state (the period q shown by the dotted line frame in FIG. 2).
See the waveform). The definition of the control data based on the contents of the register 105 does not particularly limit the present invention, and it goes without saying that the definitions of "1" and "0" may be reversed.

【００１７】他の機能回路１２４及び１２５について
も、機能回路１２３の場合と同様のクロック供給制御が
それぞれ実行される。但し、図２は、機能回路１２４に
対するクロック供給制御信号Ｓcc-Bが常にイネーブル状
態であり、個別タイミングクロック信号Ｓck-Bがクロッ
ク供給状態になっている場合を示している（機能回路１
２５についての図示は省略）。レジスタ１０５〜１０７
のそれぞれには、互いに異なるアドレスが割り当てられ
ており、別々にアクセスされる。従って、命令実行回路
１０２は、動作を停止させたい機能回路のレジスタに対
して「０」を書き込み、動作を開始させたい機能回路の
レジスタに対して「１」を書き込むことにより、個々の
機能回路に対するクロック供給を任意に許可／停止する
ことができる。しかも、この種のクロック信号の供給制
御は、特別な制御命令の追加を伴わず、各制御レジスタ
に割り当てられたアドレスに対してメモリの書き込み命
令を単に実行するだけで実現することができるので、構
造が複雑である命令デコード回路１０１や命令実行回路
１０２は、設計変更等を全く考慮する必要がない。For the other functional circuits 124 and 125, the same clock supply control as in the case of the functional circuit 123 is executed. However, FIG. 2 shows a case where the clock supply control signal Scc-B for the functional circuit 124 is always enabled and the individual timing clock signal Sck-B is in the clock supplied state (functional circuit 1
Illustration of 25 is omitted). Registers 105-107
, Are assigned different addresses and are accessed separately. Therefore, the instruction execution circuit 102 writes "0" to the register of the functional circuit whose operation is desired to be stopped and "1" to the register of the functional circuit whose operation is to be started, to thereby obtain the individual functional circuits. The clock supply to the can be arbitrarily permitted / stopped. Moreover, this kind of clock signal supply control can be realized by simply executing a memory write command to an address assigned to each control register, without adding a special control command. The instruction decoding circuit 101 and the instruction execution circuit 102, which have a complicated structure, do not need to consider design changes at all.

【００１８】〈実施例２〉図３に示した第２の実施例の
装置において、３００は、複数ビットのデータを書き込
むマルチビットレジスタである。データのビット毎に各
機能回路の制御ビットが割り当てられている。<Embodiment 2> In the device of the second embodiment shown in FIG. 3, 300 is a multi-bit register for writing a plurality of bits of data. A control bit of each functional circuit is assigned to each bit of data.

【００１９】本実施例の動作を図４の波形図を用いて説
明する。機能回路１２３（図３右端）は実施例１と同様
に、ＡＮＤゲート回路１１７で生成された個別タイミン
グクロック信号Ｓck-Aによって動作する。レジスタ３０
０の０ビット目を機能回路１２３に対応する制御ビット
として、その内容が「１」の時に、クロック供給制御信
号Ｓcc-Aはイネーブル状態となり、クロック信号Ｓckが
ＡＮＤゲート１１７を通過して機能回路１２３に個別タ
イミングクロック信号Ｓck-Aが供給される。レジスタ３
００は、図１のレジスタ１０５と同様にメモリマップ領
域に割り当てられたレジスタであり、メモリと同様の方
式で書き込み／読み出しが制御される。The operation of this embodiment will be described with reference to the waveform chart of FIG. The functional circuit 123 (right end in FIG. 3) operates by the individual timing clock signal Sck-A generated by the AND gate circuit 117, as in the first embodiment. Register 30
The 0th bit of 0 is used as a control bit corresponding to the functional circuit 123, and when the content is “1”, the clock supply control signal Scc-A is enabled, the clock signal Sck passes through the AND gate 117, and the functional circuit The individual timing clock signal Sck-A is supplied to 123. Register 3
Reference numeral 00 is a register allocated to the memory map area, like the register 105 in FIG. 1, and writing / reading is controlled in the same manner as the memory.

【００２０】レジスタ３００に割り当てられたアドレス
値にデータを書き込む命令が実行されると、アドレスバ
ス１０３を経由してアドレス値がアドレスデコード回路
１１１に供給され、さらに書込イネーブル信号Ｓenがイ
ネーブル状態となり、書込制御信号Ｓwcがイネーブル状
態となって命令実行回路１０２から出力されたデータが
データバス１０４を経由してレジスタ３００に入力され
る。なお、レジスタ３００は、メモリマップ領域のＢに
割り当てられている。When an instruction to write data to the address value assigned to the register 300 is executed, the address value is supplied to the address decoding circuit 111 via the address bus 103, and the write enable signal Sen is enabled. The write control signal Swc is enabled, and the data output from the instruction execution circuit 102 is input to the register 300 via the data bus 104. The register 300 is assigned to B in the memory map area.

【００２１】本実施例ではレジスタ３００単独で全ての
機能回路のクロック供給制御を行っているので、一度に
全ての機能回路のクロック制御状態を設定することがで
きるという特徴がある。例えば図４では０ビット目と１
ビット目を変化させることにより、同時に２つの機能回
路１２３及び１２４のクロック供給を制御している。な
お、レジスタ３００は、レジスタ１０５と同様に読み出
しも可能であるが、本発明の動作とは無関係であるので
読み出し用の制御信号は省略している。In this embodiment, since the clock supply control of all the functional circuits is performed by the register 300 alone, the clock control states of all the functional circuits can be set at one time. For example, in FIG. 4, 0th bit and 1
By changing the bit number, clock supply to the two functional circuits 123 and 124 is controlled at the same time. Note that the register 300 can be read similarly to the register 105, but the control signal for reading is omitted because it is unrelated to the operation of the present invention.

【００２２】レジスタ３００の０ビット目及び１ビット
目の内容がともに「１」から「０」に変わった時（ｈ’
ＦＦＦＣが書き込まれる。本例では、制御に関係しない
全ビットを常時１に固定した）、クロック供給制御信号
Ｓcc-A，Ｓcc-Bは、ある一定の遅延時間の後にディセー
ブル状態となり、機能回路１２３，１２４への個別タイ
ミングクロック信号Ｓck-A，Ｓck-Bはともにロー状態で
停止する。レジスタ３００の０ビット目及び１ビット目
の内容がともに「０」から「１」に変わった時（ｈ’Ｆ
ＦＦＦが書き込まれる）、クロック供給制御信号Ｓcc-
A,Ｓcc-Bは、ある一定の遅延時間の後にイネーブル状態
となり、機能回路１２３，１２４への個別タイミングク
ロック信号Ｓck-A，Ｓck-Bはいずれもクロック供給状態
となる。このレジスタ３００の０ビット目および１ビッ
ト目の内容による制御の定義は、レジスタ１０５の場合
と同様に本発明を特に限定するものではなく、例えば
「１」と「０」の定義を逆にしても良いことは言うまで
もない。When the contents of the 0th bit and the 1st bit of the register 300 both change from "1" to "0" (h '
FFFC is written. In this example, all bits not related to control are always fixed to 1), and the clock supply control signals Scc-A and Scc-B are disabled after a certain delay time, and the clock signals to the functional circuits 123 and 124 are supplied. The individual timing clock signals Sck-A and Sck-B both stop in the low state. When the contents of the 0th bit and the 1st bit of the register 300 both change from "0" to "1"(h'F
FFF is written), clock supply control signal Scc-
A and Scc-B are enabled after a certain delay time, and the individual timing clock signals Sck-A and Sck-B to the functional circuits 123 and 124 are both clock supplied. The definition of control according to the contents of the 0th bit and the 1st bit of the register 300 does not particularly limit the present invention as in the case of the register 105. For example, the definitions of "1" and "0" are reversed. It goes without saying that it is also good.

【００２３】機能回路１２５についても、クロック供給
制御信号Ｓcc-Cが機能回路１２３と同一のレジスタ３０
０の別のビットに割り当てられている点を除いて、上記
機能回路１２３，１２４の場合と同様にクロックの供給
制御が行われる。従って命令実行回路１０２は、レジス
タ３００内のクロックの供給を停止したい機能回路の制
御ビットには「０」を書き込み、クロックを供給して所
定の動作をさせたい機能回路の制御ビットには「１」を
書き込むことによって任意にクロックの供給を機能回路
毎に制御することができる。この制御方法は、実施例１
と同様に特別な制御命令の追加を伴わず、単に全制御レ
ジスタ３００に割り当てられたアドレスに対してメモリ
の書き込み命令を発行するだけで実現されるので、複雑
な命令デコード回路１０１や命令実行回路１０２には全
く設計変更等の影響を与えずに実現される。Regarding the functional circuit 125, the register 30 whose clock supply control signal Scc-C is the same as that of the functional circuit 123 is also used.
The clock supply control is performed in the same manner as in the case of the functional circuits 123 and 124 except that it is assigned to another bit of 0. Therefore, the instruction execution circuit 102 writes "0" in the control bit of the functional circuit whose supply of the clock in the register 300 is desired to be stopped, and "1" in the control bit of the functional circuit which supplies the clock and performs a predetermined operation. Can be arbitrarily controlled for each functional circuit by writing "." This control method is the first embodiment.
Similar to the above, it is realized by simply issuing a memory write command to the addresses assigned to all the control registers 300 without adding a special control command, and thus a complicated command decoding circuit 101 and a command execution circuit are executed. It is realized without any influence of design change or the like on the device 102.

【００２４】〈実施例３〉図５において、Ｓ'cc-A，Ｓ'
cc-B，Ｓ'cc-Cは、実施例１，２とは異なるタイプのク
ロック供給制御信号、５０３、５０４、５０５は論理和
回路（以下「ＯＲゲート」という）、Ｓ'ck-A，Ｓ'ck-
B，Ｓ'ck-Cは、実施例１，２とは異なるタイプの個別タ
イミングクロック信号を示す。<Embodiment 3> In FIG. 5, S'cc-A, S '
cc-B and S'cc-C are clock supply control signals of a type different from those of the first and second embodiments, 503, 504 and 505 are OR circuits (hereinafter referred to as "OR gates"), S'ck-A, S'ck-
B and S'ck-C indicate different types of individual timing clock signals from the first and second embodiments.

【００２５】本実施例は、基本的には実施例２と同じで
あるが、クロック停止時の状態が異なっている。即ち、
図６に示しているように、個別タイミングクロック信号
Ｓ'ck-A，Ｓ'ck-B，Ｓ'ck-Cがクロック供給状態である
ときに、対応するクロック供給制御信号Ｓ'cc-A，Ｓ'cc
-B，Ｓ'cc-Cは、ローでイネーブル状態となっており、
ハイになるとＯＲゲート５０３，５０４，５０５によっ
て個別タイミングクロック信号Ｓ'ck-A，Ｓ'ck-B，Ｓ'c
k-Cは、ハイ状態で停止する。機能回路５０９，５１
０，５１１は、停止状態では、クロック信号がハイにな
っているのが適している回路である。その他の動作は、
実施例２と同様である。This embodiment is basically the same as the second embodiment, but the state when the clock is stopped is different. That is,
As shown in FIG. 6, when the individual timing clock signals S'ck-A, S'ck-B, and S'ck-C are in the clock supply state, the corresponding clock supply control signal S'cc-A , S'cc
-B and S'cc-C are enabled at low,
When it goes high, the individual timing clock signals S'ck-A, S'ck-B, S'c are controlled by the OR gates 503, 504 and 505.
kC stops in the high state. Functional circuit 509, 51
Circuits 0 and 511 are suitable for the clock signal to be high in the stopped state. Other operations are
This is similar to the second embodiment.

【００２６】なお、本実施例のような制御方式は、実施
例１のタイプの個別制御レジスタ方式でも適用可能なこ
とは言うまでもない。また、実施例１、２のように、個
別のクロック信号がローで停止状態になるのが適してい
る機能回路と、本例のようにハイで停止状態になるのが
適している機能回路が混在しても、それぞれに実施例１
〜３の手法を適用することで実現可能である。Needless to say, the control system of this embodiment can be applied to the individual control register system of the type of the first embodiment. In addition, as in the first and second embodiments, a functional circuit in which it is suitable that the individual clock signal is in the stopped state when it is low, and a functional circuit in which it is suitable that the individual clock signal is in the stopped state when it is high are provided. Even if mixed, Example 1 is applied to each.
It can be realized by applying the methods of 3 to 3.

【００２７】〈実施例４〉本実施例は、２相のタイミン
グクロック信号を採用したデータ処理装置に本発明を適
用した例である。図７において、Ｓ1ck，Ｓ2ckは２相の
クロック信号、７０２，７０３，７０４は、一方の入力
が反転するＯＲゲート、７１１，７１２，７１３は、そ
れぞれ２相の個別タイミングクロック信号Ｓ1ck-A・Ｓ2
ck-A，Ｓ1ck-B・Ｓ2ck-B，Ｓ1ck-C・Ｓ2ck-Cによって動
作する機能回路である。<Embodiment 4> This embodiment is an example in which the present invention is applied to a data processing device which employs a two-phase timing clock signal. In FIG. 7, S1ck and S2ck are two-phase clock signals, 702, 703 and 704 are OR gates in which one input is inverted, and 711, 712 and 713 are two-phase individual timing clock signals S1ck-A.S2.
It is a functional circuit operated by ck-A, S1ck-B / S2ck-B, S1ck-C / S2ck-C.

【００２８】本実施例は、基本的には実施例２，３と同
じであるが、タイミングクロック信号が２相あり、一方
がハイ状態、他方がロー状態で停止する例を示してい
る。すなわち図８に示したように、クロック供給制御信
号Ｓcc-A，Ｓcc-B，Ｓcc-Cは、ハイでイネーブル状態と
なっており、その点では実施例１，２と同様であるが、
クロック供給制御信号Ｓcc-A，Ｓcc-B，Ｓcc-Cがローに
なった時、対応するタイミングクロック信号のＳ1ck-
A，Ｓ1ck-B，Ｓ1ck-Cは、ハイ状態で停止し、Ｓ2ck-A，
Ｓ2ck-B，Ｓ2ck-Cは、ロー状態で停止している。その他
の動作は、他の実施例と同様である。なお、本実施例の
ような制御方式は、図１のタイプの１ビットレジスタ方
式でも適用可能なことは言うまでもない。また、２相ク
ロック方式でも停止時に、双方ともハイ状態或いは双方
ともロー状態で停止する方式についても、今までの実施
例の組合せで容易に実現するこができる。This embodiment is basically the same as the second and third embodiments, but shows an example in which there are two phases of the timing clock signals, one of which is in a high state and the other is in a low state. That is, as shown in FIG. 8, the clock supply control signals Scc-A, Scc-B, and Scc-C are high and enabled, which is the same as in the first and second embodiments.
When the clock supply control signals Scc-A, Scc-B, Scc-C become low, the corresponding timing clock signal S1ck-
A, S1ck-B, S1ck-C stop in the high state, S2ck-A,
S2ck-B and S2ck-C are stopped in the low state. Other operations are similar to those of the other embodiments. It goes without saying that the control system as in this embodiment is also applicable to the 1-bit register system of the type shown in FIG. Further, even in the two-phase clock system, a system in which both are in a high state or both are in a low state when stopped can be easily realized by combining the embodiments described above.

【００２９】図９は、図８のオーバラップ型の２相クロ
ック信号に対してノン・オーバラップ型の２相クロック
信号を採用した場合の動作タイミングを示す波形図であ
る。本装置は、クロックの波形が異なる他は図８に示し
た例と同じ波形、タイミングで動作するものであり、容
易に本発明を適用することができる。FIG. 9 is a waveform diagram showing the operation timing when a non-overlap type two-phase clock signal is adopted for the overlap type two-phase clock signal of FIG. The present apparatus operates with the same waveform and timing as the example shown in FIG. 8 except that the clock waveform is different, and the present invention can be easily applied.

【００３０】[0030]

【発明の効果】本発明によれば、機能回路毎にクロック
の供給の許可／停止を実施して必要な機能回路のみを動
作させるので、処理に必要な消費電力を低減させること
ができる。しかも、クロック供給の制御は、プログラム
中の命令によって実行するようにしたので、制御機構
は、命令実行回路が既に備えているメモリの書き込み／
読み出し機能で実現可能となり、コア部分（命令デコー
ド回路やＬＳＩ全体の動作を制御する回路等）の回路は
全く変更せずに済む。その結果、特に既設計のデータ処
理装置に適用する場合に、短期間で容易に実施すること
ができる。According to the present invention, the clock supply is enabled / stopped for each functional circuit and only the necessary functional circuits are operated, so that the power consumption required for processing can be reduced. Moreover, since the control of clock supply is executed by the instruction in the program, the control mechanism writes / writes the memory already provided in the instruction execution circuit.
This can be realized by the read function, and the circuit of the core part (instruction decoding circuit, circuit for controlling the operation of the entire LSI, etc.) does not have to be changed at all. As a result, it can be easily implemented in a short period of time, especially when applied to an already designed data processing device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係わる低消費電力装置の第１の実施例
を説明するための回路構成図。FIG. 1 is a circuit configuration diagram for explaining a first embodiment of a low power consumption device according to the present invention.

【図２】第１の実施例の動作タイミングを説明するため
の波形図。FIG. 2 is a waveform diagram for explaining the operation timing of the first embodiment.

【図３】本発明の第２の実施例を説明するための回路構
成図。FIG. 3 is a circuit configuration diagram for explaining a second embodiment of the present invention.

【図４】第２の実施例の動作タイミングを説明するため
の波形図。FIG. 4 is a waveform diagram for explaining the operation timing of the second embodiment.

【図５】本発明の第３の実施例を説明するための回路構
成図。FIG. 5 is a circuit configuration diagram for explaining a third embodiment of the present invention.

【図６】第３の実施例の動作タイミングを説明するため
の波形図。FIG. 6 is a waveform chart for explaining the operation timing of the third embodiment.

【図７】本発明の第４の実施例を説明するための回路構
成図。FIG. 7 is a circuit configuration diagram for explaining a fourth embodiment of the present invention.

【図８】第４の実施例の動作タイミングの例を説明する
ための波形図。FIG. 8 is a waveform chart for explaining an example of operation timing of the fourth embodiment.

【図９】第四の実施例の動作タイミングの別の例を説明
するための波形図。FIG. 9 is a waveform chart for explaining another example of the operation timing of the fourth embodiment.

【符号の説明】 １００……データ処理装置 １０１……命令デコード回路 １０２……命令実行回路 １０３……アドレスバス １０４……データバス １０５〜１０７，３００……レジスタ １１１……アドレスデコード回路 １１５……クロック発生回路 １１７〜１１９……ＡＮＤゲート １２３〜１２５，５０９〜５１１，７１１〜７１３…機
能回路 ５０３〜５０５……ＯＲゲート ７０２〜７０４……１つが反転入力のＯＲゲート Ｓen……書込イネーブル信号 Ｓwc……書込制御信号 Ｓcc，Ｓ'cc……クロック供給制御信号 Ｓck，Ｓ'ck，Ｓ1ck，Ｓ2ck……クロック信号[Explanation of Codes] 100 ... Data Processing Device 101 ... Instruction Decoding Circuit 102 ... Instruction Execution Circuit 103 ... Address Bus 104 ... Data Bus 105-107, 300 ... Register 111 ... Address Decoding Circuit 115 ... Clock generation circuit 117 to 119 ... AND gate 123 to 125, 509 to 511, 711 to 713 ... Functional circuit 503 to 505 ... OR gate 702 to 704 ... One OR gate with inverted input Sen. Swc ... Write control signal Scc, S'cc ... Clock supply control signal Sck, S'ck, S1ck, S2ck ... Clock signal

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】中央処理装置の命令に従って所定の単位情
報処理動作を実行する複数の被制御機能回路（消費電力
制御の対象である機能回路）と、当該機能回路の動作に
必要なクロック信号を発生するためのクロック発生回路
と、個々の機能回路に対するクロック信号の供給を個別
に制御するためのクロック供給制御手段を少なくとも具
備してなる低消費電力型データ処理装置において、 前記クロック供給制御手段は、個々の機能回路に対する
クロック信号の供給を許可／停止するための複数のクロ
ック制御用ゲート回路と、個々のゲート回路の動作を定
義づける制御データを記録するためのゲート制御用レジ
スタ回路と、当該レジスタ回路に対する前記データの書
き込みを制御するためのアドレスデコーダ回路を備えた
ものであり、 前記レジスタ回路は、メモリマップ領域に割り付けられ
た固有のアドレスを有するものであり、 前記アドレスデコーダ回路は、当該回路に入力された書
込イネーブル信号に基づき、アドレスバスを経由して供
給された前記レジスタ回路のアドレス値を解読して書込
制御信号を生成するものであり、 前記レジスタ回路は、中央処理装置の主記憶装置等とと
もにメモリマップ化され、かつ、前記書込制御信号に基
づき、データバスを経由して供給された個々の機能回路
の制御データを記録してクロック供給制御信号として出
力するものであり、更に、 前記ゲート回路は、前記クロック供給制御信号に基づ
き、クロック発生回路から出力されたクロック信号の各
機能回路に対する供給を個別に許可／停止するものであ
ることを特徴とする低消費電力型データ処理装置。1. A plurality of controlled functional circuits (functional circuits which are the targets of power consumption control) for executing a predetermined unit information processing operation according to an instruction of a central processing unit, and a clock signal required for the operation of the functional circuits. In a low power consumption type data processing device comprising at least a clock generation circuit for generating and a clock supply control means for individually controlling supply of a clock signal to each functional circuit, the clock supply control means is A plurality of clock control gate circuits for permitting / stopping supply of a clock signal to each functional circuit, a gate control register circuit for recording control data defining the operation of each gate circuit, and An address decoder circuit for controlling writing of the data to the register circuit is provided. The star circuit has a unique address assigned to a memory map area, and the address decoder circuit supplies the register supplied via an address bus based on a write enable signal input to the circuit. A register control circuit decodes an address value of a circuit to generate a write control signal, and the register circuit is memory-mapped together with a main memory device of a central processing unit, and based on the write control signal, a data bus. The control data of the individual functional circuits supplied via the circuit is recorded and output as a clock supply control signal, and further, the gate circuit outputs from the clock generation circuit based on the clock supply control signal. A low power consumption type data input / output device that enables / stops the supply of a clock signal to each functional circuit individually. Data processing equipment. 【請求項２】前記ゲート制御用レジスタ回路は、機能回
路毎に１ビットレジスタを用いて構成され、同レジスタ
に書き込む１ビットの制御データが機能回路毎に割り当
てられていることを特徴とする請求項１に記載の低消費
電力型データ処理装置。2. The gate control register circuit is configured by using a 1-bit register for each functional circuit, and 1-bit control data to be written in the register is assigned to each functional circuit. Item 2. A low power consumption type data processing device according to Item 1. 【請求項３】前記ゲート制御用レジスタ回路は、複数ビ
ットのデータを書き込むことができるマルチビットレジ
スタを用いて構成され、同データのビット毎に各機能回
路の制御ビットが割り当てられていることを特徴とする
請求項１に記載の低消費電力型データ処理装置。3. The gate control register circuit is configured by using a multi-bit register capable of writing a plurality of bits of data, and a control bit of each functional circuit is assigned to each bit of the same data. The low power consumption type data processing device according to claim 1. 【請求項４】前記クロック供給制御信号の少なくとも一
は、ハイレベルをクロック供給停止状態、ローレベルを
クロック供給許可状態の制御情報として設定されている
ことを特徴とする請求項１〜請求項３のいずれか一に記
載の低消費電力型データ処理装置。4. The clock supply control signal according to claim 1, wherein at least one of the clock supply control signals is set as control information of a high level as a clock supply stop state and a low level as a clock supply enable state. 2. A low power consumption type data processing device according to any one of 1. 【請求項５】前記クロック供給制御手段は、クロック供
給停止時にクロック信号の少なくとも一をハイ状態で固
定するものであることを特徴とする請求項１〜請求項４
のいずれか一に記載の低消費電力型データ処理装置。5. The clock supply control means fixes at least one of the clock signals in a high state when the clock supply is stopped.
2. A low power consumption type data processing device according to any one of 1.