JPH08236762A - 逆阻止型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、プレーナ型の逆阻止型半導体装置の
信頼性向上及び低コスト化を目的とする。 【構成】端部領域の厚みを薄くした半導体基体が、ｐ+
型半導体領域１０ａと、これに隣接するｎ型半導体領域
６０と、半導体基体の端部領域においてｐ+ 型半導体領
域１０ａと連結するｐ+ 型半導体領域１０ｂとを持って
いる。 【効果】半導体基体の端部を薄くしているので、逆阻止
接合を形成するための熱処理時間を大幅に短縮できる。
従って、製造工程が短縮されるとともに、熱処理が特性
に及ぼす影響を緩和できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特に
高耐圧で高信頼を有するプレーナ型の逆阻止型半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】プレーナ型の半導体装置（少なくとも１
個のｐｎ接合が主表面に露出している半導体装置）を高
耐圧化するために従来から種々の技術が提案されてい
る。

【０００３】例えば、特公平1−20549 号公報に記載さ
れた技術が知られている。この従来技術は、プレーナ型
の主接合を環状に取り囲む複数の電界制限リング領域を
設け、電界制限リング領域と接触する電極が絶縁膜を介
して主接合から遠いｐｎ接合表面を覆うように形成さ
れ、これによっていわゆるフィールドプレート効果を電
界制限リング領域に与え、さらに電極を覆うよう最終絶
縁保護膜が形成された構成となっている。この従来技術
は、電界制限リングだけでは達成できなかった高耐圧化
を、電界制限リング領域にフィールドプレートを付加す
ることにより、半導体表面の電界をいっそう緩和して実
現するようにしたものである。また最終絶縁保護膜を形
成することにより、フィールドプレート間の放電が防止
でき、阻止特性がソフト波形からハード波形に改善さ
れ、阻止特性に関するチップ歩留りの向上が図れるもの
である。

【０００４】また、上記従来技術と同様のフィールドプ
レートの効果を利用した技術として、特開昭63−38259
号公報に記載された技術が知られている。この従来技術
はフィールドプレートと半導体表面の間に介在する絶縁
膜が電界制限リングのコンタクト窓の外周近傍におい
て、該フィールドプレートの外周縁近傍より薄く形成さ
れることにより、耐圧の向上を図るようにしたものであ
る。

【０００５】さらに、プレーナ型半導体装置の高耐圧化
に関する他の従来技術として、特公平3−58185号公報に
記載された技術が知られている。この従来技術は、プレ
ーナ型の主接合を環状に取り囲む複数の電界制限リング
を設け、電界制限リング領域と接触する電極が、絶縁膜
を介して主接合から近いｐｎ接合表面を覆うように形成
して、特公平1−20549号公報に記載された技術とは逆の
フィールドプレート効果を電界制限リング領域に付加し
た構成となっている。この従来技術は、外部雰囲気等の
影響、例えば、プラスチックやレジン中の電荷や水分等
の影響に対する高信頼性に関して、最終保護膜上に基板
のｎ型半導体領域表面に対して負の極性を有する電荷が
蓄積されると、ｎ型半導体表面が反転し阻止特性が劣化
することを防止する効果がある。

【０００６】一方、逆阻止能力を有する電圧制御型のＩ
ＧＢＴでは、いわゆるノンパンチスルー型として特公平
6−20141号公報に記載された技術が知られている。この
従来技術では、大電流領域までラッチアップ現象を生じ
ない効果があるとされている。

【０００７】さらに、逆阻止能力を有する電流制御型の
ＧＴＯでも、いわゆるノンパンチスルー型として特開平
4−320374 号公報に記載された技術が知られている。こ
の従来技術では、ゲート電極上の面に絶縁膜を設け、金
属薄膜の厚みに絶縁膜の厚みを加えた厚みがカソード金
属電極の厚みより薄くすることにより、大きなアノ−ド
電流を短時間でターンオフできるとされている。

【０００８】また、順方向及び逆方向共に電圧阻止能力
があり、それぞれの接合端部が同一平面上にあるプレー
ナ型サイリスタとして特公昭56−53226 号公報に記載さ
れた技術が知られている。この従来技術では、ゲート層
の周辺部にゲート層より深くグラフトベースとなる反対
導電型領域を形成することにより、高耐圧化を図ってい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来技術には次のような課題が存在している。

【００１０】即ち、上記特公平6−20141号公報あるいは
特開平4−320374 号公報に記載された技術において、順
方向及び逆方向とも電圧阻止能力を備えるためには、上
記特公平1−20549号公報，特開昭63−38259 号公報，特
公平3−58185号公報等のプレーナ技術を一対の主表面に
形成する必要があり、一対の主電極形成及び組立てが煩
雑になることが配慮されていなかった。

【００１１】また、上記特公昭56−53226 号公報に記載
された技術においては、表裏面を貫通してサイリスタの
陽極層となるｐ型領域を形成するが、拡散して押し込み
を行う熱処理時間が極めて長くなる。

【００１２】このように、従来技術では、順方向及び逆
方向とも電圧阻止能力を有する構造を得るには、高耐圧
化と製造プロセスコストの両立が困難となる問題があ
る。

【００１３】本発明の目的は、従来構造の問題点を解決
した高耐圧，高信頼を有するプレーナ型の逆阻止型半導
体装置及びその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の逆阻止型半導体
装置では、半導体基体の端部領域の厚みを内側領域より
も薄くしている。さらに、この半導体基体が、第１導電
型の第１半導体領域と、この半導体領域に隣接し半導体
基体の端部領域を貫通する第２導電型の第２半導体領域
を有している。なお、この第２半導体領域は、第１半導
体領域に隣接する領域と、これに連結され端部領域に位
置する領域を含んでいてもよい。

【００１５】また、本発明の逆阻止型半導体装置の製造
方法は、第１導電型の半導体基体の端部領域を部分的に
除去する第１の工程と、第１の工程後、半導体基体の一
方の主表面の全面及び他方の主表面の端部領域に、第２
導電型の不純物を拡散する第２の工程を含んでいる。こ
れらの工程により、本発明の逆阻止型半導体装置におけ
る第２半導体領域を形成する。

【００１６】

【作用】本発明の半導体装置及びその製造方法によれ
ば、半導体基体の端部領域を貫通する第２半導体領域を
形成するための熱処理時間が大幅に短縮できる。従っ
て、熱処理が特性に及ぼす影響が緩和されかつ工程が短
縮されるので、高信頼かつ低コストのプレーナ型の逆阻
止型半導体装置を実現できる。

【００１７】

【実施例】以下、本発明を実施例として示した図面によ
り詳細に説明する。

【００１８】図１は本発明の逆阻止型半導体装置の一実
施例としてのＩＧＢＴ（InsulatedGate Bipolar Transi
storの略称）を示す概略断面図である。

【００１９】図１において、１０ａと１０ｂはそれぞれ
ｐ+ 型半導体領域であり導通時において正孔を注入する
半導体領域、１０ｃは１０ａに隣接して形成されている
ｐ+型多結晶半導体領域、６０はｎ型半導体領域、２０
はｎ+ 型半導体領域であり導通時において電子を注入す
る半導体領域、３０はｐ+ 型半導体領域でありゲート電
極３直下のｐ+ 型半導体領域３０の表面ではゲート電極
３に正電圧を印加すると絶縁膜８を介して電界効果作用
が働き表面にチャネルが形成され導通する半導体領域、
４０ａと４０ｂはそれぞれ順方向阻止電圧，逆方向阻止
電圧が印加された場合表面電界を緩和するｐ+ 型電界制
限リング領域、５０は表面に拡がる空乏層を止めるｎ+
型リング領域である。

【００２０】さらに、１はｐ+ 型多結晶半導体領域１０
ｃに接続されているコレクタ電極、２はｎ+ 型半導体領
域２０およびｐ+ 型半導体領域３０と部分的に接続され
ているエミッタ電極、３は多結晶シリコン等で形成され
ているゲート電極、４ａ及び４ｂはそれぞれｐ+ 型電界
制限リング領域４０ａおよび４０ｂと接続されているフ
ィールドプレート、５はｎ+ 型リング領域５０に接続さ
れている補助電極である。

【００２１】図２は図１に示した逆阻止型ＩＧＢＴの他
方の主表面（図１の上方）からみた平面図であり、他方
の主表面に形成されたコレクタ電極１ａ，フィールドプ
レート４ａ〜４ｂ，補助電極５，エミッタ電極２、さら
にエミッタとゲートの電極取り出し部となるボンディン
グパッド２００および３００を示している。なお、図２
において、Ａ−Ａ′部で示した個所の断面の概略図が図
１に相当する。

【００２２】上図１が示すように、高耐圧半導体装置を
得るためにｎ型半導体領域を厚く形成しても連結するｐ
+ 型半導体領域１０ａと１０ｂをｎ型半導体領域の厚さ
より薄く形成できるので例えばアルミニウム，ガリウ
ム，ボロン等のｐ型不純物によりｐ+ 型半導体領域１０
ａと１０ｂを形成するための熱処理時間を大幅に短縮で
きる。

【００２３】次に、本発明による逆阻止半導体装置の製
造方法の一例を図３を用いて説明する。

【００２４】図３において、(ａ)，(ｂ)，(ｃ)，(ｄ)，
(ｅ)及び(ｆ)はそれぞれ図１に示した逆阻止型ＩＧＢＴ
の製造方法の各工程を示している。

【００２５】(ａ)は例えば抵抗率が２５０Ωcmで厚さが
８００μｍのｎ型の半導体基板６０を熱酸化し酸化膜１
７形成した後、一方の主表面を通常のホトエッチングに
より部分的に残し、ＫＯＨ等を用いたアルカリエッチン
グあるいはドライエッチングにより約４００μｍ程度半
導体基板６０′を除去する工程である。本工程により、
端部領域の厚みが内側領域よりも薄い半導体基体を準備
できる。

【００２６】次に、(ｂ)が示すように上記の半導体基体
の一方の主表面（図３(ｂ)の下方）からは全面に、他方
の主表面（図３（ｂ）の上方）からは厚みが薄い端部領
域に選択的にアルミニウム等の不純物を１２５０℃で約
９５時間拡散してｐ+ 型半導体領域１０ａ及び１０ｂが
連結するように形成する。ここで、従来の製造方法の場
合、半導体基体の両主表面より４００μｍずつの厚さ
（あわせて８００μｍの厚さ）を突き抜け拡散するため
に、約３７５時間の熱処理が必要である。従って、本発
明によれば、熱処理時間を従来の約１／４に短縮でき
る。

【００２７】続いて(ｃ)が示すように一方の主表面から
モノシランガスを主成分としジボラン等のドーピングガ
スを混入しｐ+ 型の多結晶半導体領域１０ｃを約５００
μｍ形成し、約４００μｍ平面研削して一方の主表面を
平坦にする。なお本発明では、(ｃ)に示したようにｐ+
型の多結晶半導体領域１０ｃを形成する工程を示した
が、この工程は無くても半導体装置の動作を損ねること
は無いので不必要なら省略しても構わない。更に、積層
したｐ+ 型の多結晶半導体領域１０ｃを所定の厚みを平
面研削して一方の主表面を平坦にする工程を示したが、
平坦化しなくても半導体装置の動作を損ねることがない
場合は、平坦化する工程を省略しても構わない。以上の
工程より、ＩＧＢＴのコレクタとなる半導体領域１０
ａ，１０ｂ、及び１０ｃが形成される。

【００２８】以上の工程を経た後、(ｄ)が示すように通
常のホトエッチング技術により、ｐ+型半導体領域３
０，ｎ+ 型リング領域５０，ｐ+型電界制限リング領域
４０ａ及び４０ｂを形成し、多結晶半導体で選択的に形
成されるゲート電極３を利用したセルファライン拡散技
術によりｎ+ 型半導体領域２０を形成する。

【００２９】その後、(ｅ)が示すように所定の電極と接
続される半導体表面を露出するため通常のホトエッチン
グ技術により、絶縁膜７に開口部７′を設ける。

【００３０】最後に(ｆ)が示すように他方の主表面にア
ルミニウムの金属を蒸着し、さらに一方の主表面にはア
ルミニウムあるいはクロム，ニッケル，銀等から成る多
層金属膜を蒸着しコレクタ電極１を形成し、他方の主表
面に形成されたアルミニウムは通常のホトエッチング技
術により所定の形状にパターニングし、フィールドプレ
ート４ａ及び４ｂ，補助電極５，エミッタ電極１を形成
する。

【００３１】以上述べたような製造方法によれば、順方
向及び逆方向ともに耐圧が４０００Ｖ程度の値を示すプ
レーナ型の高耐圧逆阻止型ＩＧＢＴを得ることができ
る。

【００３２】図４は本発明の高耐圧自己消弧型半導体装
置の他の実施例としてのＧＴＯサイリスタ（Gate Turn-
off Thyristorの略称）を示す概略断面図である。

【００３３】図４において、１１０ａと１１０ｂはそれ
ぞれｐ+ 型半導体領域であり導通時において正孔を注入
する半導体領域、１１０ｃは１１０ａに隣接して形成さ
れているｐ+ 型多結晶半導体領域、６０はｎ型半導体領
域、１２０はｎ+ 型半導体領域であり、導通時において
電子を注入する半導体領域、１３０はｐ+ 型半導体領
域、４０ａ，４０ｂはそれぞれ順方向阻止電圧，逆方向
阻止電圧が印加された場合表面電界を緩和するｐ+ 型電
界制限リング領域、５０は表面に拡がる空乏層を止める
ｎ+ 型リング領域である。

【００３４】さらに、１１はｐ+ 型多結晶半導体領域１
１０ｃに接続されているアノード電極、１２はｎ+ 型半
導体領域１２０と部分的に接続されているエミッタ電
極、１３はｐ+ 型半導体領域１３０と電気的に接続され
ているゲート電極、４ａ及び４ｂはそれぞれｐ+ 型電界
制限リング領域４０ａおよび４０ｂと接続されているフ
ィールドプレート、５はｎ+ 型リング領域５０に接続さ
れている補助電極である。

【００３５】図５は本発明の図４に示した逆阻止型ＧＴ
Ｏサイリスタの他方の主表面（図４の上方）からみた平
面図であり、他方の主表面に形成されたアノード電極１
１ａ，フィールドプレート４ａと４ｂ，補助電極５，カ
ソード電極１２，ゲート電極１３、さらにカソードとゲ
ートの電極取り出し部となるボンディングパッド12ａお
よび１３ａを示している。なお、図５において、Ｂ−
Ｂ′部で示した個所の断面の概略図が図４に相当する。
このような構成にすることにより、順方向及び逆方向と
もに耐圧が４０００Ｖの値を示すプレーナ型の高耐圧型
ＧＴＯサイリスタを得ることができる。

【００３６】以上ＩＧＢＴ及びＧＴＯサイリスタの実施
例について述べたが、本発明はこれらの実施例に限ら
ず、一般の電流制御型のサイリスタやＭＯＳ制御型サイ
リスタなど他の逆阻止スイッチング素子やダイオードに
も適用できる。

【００３７】また、逆阻止性能を持たない従来のプレー
ナ型のスイッチング素子を電流型インバータに用いる
と、各スイッチング素子に直列にダイオードを接続する
必要が有るが、本発明を適用したスイッチング素子によ
れば、このようなダイオードは不要になる。従って、装
置の部品点数が低減し、装置の小型化及び低コスト化が
可能になるとともに、スイッチング素子の特性上の信頼
性が向上するので、装置自身も高信頼のものとなる。

【００３８】

【発明の効果】以上詳述したように、本発明によれば、
逆方向にも順方向と同等の電圧阻止能力を有し、かつ高
信頼で低コストのプレーナ型半導体装置が実現できる。

【図面の簡単な説明】

【図１】本発明を実施したＩＧＢＴの概略断面図であ
る。

【図２】本発明を実施したＩＧＢＴの概略平面図であ
る。

【図３】本発明を実施したＩＧＢＴの製造方法の一例を
示す工程図である。

【図４】本発明を実施したＧＴＯサイリスタの概略断面
図である。

【図５】本発明を実施したＧＴＯサイリスタの概略平面
図である。

【符号の説明】

１，１ａ…コレクタ電極、２…エミッタ電極、３，１３
…ゲート電極、４ａ，４ｂ…フィールドプレート、５…
補助電極、７，８…絶縁膜、７′…絶縁膜の開口部、１
０ａ，１０ｂ，３０，１１０ａ，１１０ｂ，１３０…ｐ
+ 型半導体領域、１０ｃ…ｐ+ 型多結晶半導体領域、１
１，１１ａ…アノード電極、１２…カソード電極、１２
ａ，１２ｂ，２００，３００…ボンディングパッド、２
０…ｎ+型半導体領域、４０ａ，４０ｂ…ｐ+ 型電界制
限リング領域、５０…ｎ+ 型リング領域、６０…ｎ型半
導体領域。

Claims (5)

【特許請求の範囲】
1. 【請求項１】端部領域の厚みが内側領域よりも薄い半導
   体基体を備え、 この半導体基体が、 第１導電型の第１半導体領域と、 第１半導体領域に隣接し半導体基体の端部領域を貫通す
   る第２導電型の第２半導体領域と、を有することを特徴
   とする逆阻止型半導体装置。
2. 【請求項２】端部領域の厚みが内側領域よりも薄い半導
   体基体を備え、 この半導体基体が、 第１導電型の第１半導体領域と、 第１半導体領域に隣接する第２導電型の第２半導体領域
   と、 半導体基体の端部領域に位置し、第２半導体領域に連結
   される第３半導体領域と、を有することを特徴とする逆
   阻止型半導体装置。
3. 【請求項３】請求項１または請求項２において、逆阻止
   型半導体装置が逆阻止型スイッチング素子であり、前記
   第２半導体領域が逆阻止型スイッチング素子のコレクタ
   領域又はエミッタ領域であることを特徴とする逆阻止型
   半導体装置。
4. 【請求項４】請求項１または請求項２において、前記第
   ２半導体領域に隣接し、第１半導体領域とは反対側に位
   置する多結晶半導体領域を有することを特徴とする逆阻
   止型半導体装置。
5. 【請求項５】第１導電型の半導体基体の端部領域を部分
   的に除去する第１の工程と、 第１の工程後、半導体基体の一方の主表面の全面及び他
   方の主表面の端部領域に、第２導電型の不純物を拡散す
   る第２の工程と、を含むことを特徴とする逆阻止型半導
   体装置の製造方法。