JPH08236762A - 逆阻止型半導体装置及びその製造方法 - Google Patents
逆阻止型半導体装置及びその製造方法Info
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- JPH08236762A JPH08236762A JP3968695A JP3968695A JPH08236762A JP H08236762 A JPH08236762 A JP H08236762A JP 3968695 A JP3968695 A JP 3968695A JP 3968695 A JP3968695 A JP 3968695A JP H08236762 A JPH08236762 A JP H08236762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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Abstract
(57)【要約】
【目的】本発明は、プレーナ型の逆阻止型半導体装置の
信頼性向上及び低コスト化を目的とする。 【構成】端部領域の厚みを薄くした半導体基体が、p+
型半導体領域10aと、これに隣接するn型半導体領域
60と、半導体基体の端部領域においてp+ 型半導体領
域10aと連結するp+ 型半導体領域10bとを持って
いる。 【効果】半導体基体の端部を薄くしているので、逆阻止
接合を形成するための熱処理時間を大幅に短縮できる。
従って、製造工程が短縮されるとともに、熱処理が特性
に及ぼす影響を緩和できる。
信頼性向上及び低コスト化を目的とする。 【構成】端部領域の厚みを薄くした半導体基体が、p+
型半導体領域10aと、これに隣接するn型半導体領域
60と、半導体基体の端部領域においてp+ 型半導体領
域10aと連結するp+ 型半導体領域10bとを持って
いる。 【効果】半導体基体の端部を薄くしているので、逆阻止
接合を形成するための熱処理時間を大幅に短縮できる。
従って、製造工程が短縮されるとともに、熱処理が特性
に及ぼす影響を緩和できる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に
高耐圧で高信頼を有するプレーナ型の逆阻止型半導体装
置及びその製造方法に関する。
高耐圧で高信頼を有するプレーナ型の逆阻止型半導体装
置及びその製造方法に関する。
【0002】
【従来の技術】プレーナ型の半導体装置(少なくとも1
個のpn接合が主表面に露出している半導体装置)を高
耐圧化するために従来から種々の技術が提案されてい
る。
個のpn接合が主表面に露出している半導体装置)を高
耐圧化するために従来から種々の技術が提案されてい
る。
【0003】例えば、特公平1−20549 号公報に記載さ
れた技術が知られている。この従来技術は、プレーナ型
の主接合を環状に取り囲む複数の電界制限リング領域を
設け、電界制限リング領域と接触する電極が絶縁膜を介
して主接合から遠いpn接合表面を覆うように形成さ
れ、これによっていわゆるフィールドプレート効果を電
界制限リング領域に与え、さらに電極を覆うよう最終絶
縁保護膜が形成された構成となっている。この従来技術
は、電界制限リングだけでは達成できなかった高耐圧化
を、電界制限リング領域にフィールドプレートを付加す
ることにより、半導体表面の電界をいっそう緩和して実
現するようにしたものである。また最終絶縁保護膜を形
成することにより、フィールドプレート間の放電が防止
でき、阻止特性がソフト波形からハード波形に改善さ
れ、阻止特性に関するチップ歩留りの向上が図れるもの
である。
れた技術が知られている。この従来技術は、プレーナ型
の主接合を環状に取り囲む複数の電界制限リング領域を
設け、電界制限リング領域と接触する電極が絶縁膜を介
して主接合から遠いpn接合表面を覆うように形成さ
れ、これによっていわゆるフィールドプレート効果を電
界制限リング領域に与え、さらに電極を覆うよう最終絶
縁保護膜が形成された構成となっている。この従来技術
は、電界制限リングだけでは達成できなかった高耐圧化
を、電界制限リング領域にフィールドプレートを付加す
ることにより、半導体表面の電界をいっそう緩和して実
現するようにしたものである。また最終絶縁保護膜を形
成することにより、フィールドプレート間の放電が防止
でき、阻止特性がソフト波形からハード波形に改善さ
れ、阻止特性に関するチップ歩留りの向上が図れるもの
である。
【0004】また、上記従来技術と同様のフィールドプ
レートの効果を利用した技術として、特開昭63−38259
号公報に記載された技術が知られている。この従来技術
はフィールドプレートと半導体表面の間に介在する絶縁
膜が電界制限リングのコンタクト窓の外周近傍におい
て、該フィールドプレートの外周縁近傍より薄く形成さ
れることにより、耐圧の向上を図るようにしたものであ
る。
レートの効果を利用した技術として、特開昭63−38259
号公報に記載された技術が知られている。この従来技術
はフィールドプレートと半導体表面の間に介在する絶縁
膜が電界制限リングのコンタクト窓の外周近傍におい
て、該フィールドプレートの外周縁近傍より薄く形成さ
れることにより、耐圧の向上を図るようにしたものであ
る。
【0005】さらに、プレーナ型半導体装置の高耐圧化
に関する他の従来技術として、特公平3−58185号公報に
記載された技術が知られている。この従来技術は、プレ
ーナ型の主接合を環状に取り囲む複数の電界制限リング
を設け、電界制限リング領域と接触する電極が、絶縁膜
を介して主接合から近いpn接合表面を覆うように形成
して、特公平1−20549号公報に記載された技術とは逆の
フィールドプレート効果を電界制限リング領域に付加し
た構成となっている。この従来技術は、外部雰囲気等の
影響、例えば、プラスチックやレジン中の電荷や水分等
の影響に対する高信頼性に関して、最終保護膜上に基板
のn型半導体領域表面に対して負の極性を有する電荷が
蓄積されると、n型半導体表面が反転し阻止特性が劣化
することを防止する効果がある。
に関する他の従来技術として、特公平3−58185号公報に
記載された技術が知られている。この従来技術は、プレ
ーナ型の主接合を環状に取り囲む複数の電界制限リング
を設け、電界制限リング領域と接触する電極が、絶縁膜
を介して主接合から近いpn接合表面を覆うように形成
して、特公平1−20549号公報に記載された技術とは逆の
フィールドプレート効果を電界制限リング領域に付加し
た構成となっている。この従来技術は、外部雰囲気等の
影響、例えば、プラスチックやレジン中の電荷や水分等
の影響に対する高信頼性に関して、最終保護膜上に基板
のn型半導体領域表面に対して負の極性を有する電荷が
蓄積されると、n型半導体表面が反転し阻止特性が劣化
することを防止する効果がある。
【0006】一方、逆阻止能力を有する電圧制御型のI
GBTでは、いわゆるノンパンチスルー型として特公平
6−20141号公報に記載された技術が知られている。この
従来技術では、大電流領域までラッチアップ現象を生じ
ない効果があるとされている。
GBTでは、いわゆるノンパンチスルー型として特公平
6−20141号公報に記載された技術が知られている。この
従来技術では、大電流領域までラッチアップ現象を生じ
ない効果があるとされている。
【0007】さらに、逆阻止能力を有する電流制御型の
GTOでも、いわゆるノンパンチスルー型として特開平
4−320374 号公報に記載された技術が知られている。こ
の従来技術では、ゲート電極上の面に絶縁膜を設け、金
属薄膜の厚みに絶縁膜の厚みを加えた厚みがカソード金
属電極の厚みより薄くすることにより、大きなアノ−ド
電流を短時間でターンオフできるとされている。
GTOでも、いわゆるノンパンチスルー型として特開平
4−320374 号公報に記載された技術が知られている。こ
の従来技術では、ゲート電極上の面に絶縁膜を設け、金
属薄膜の厚みに絶縁膜の厚みを加えた厚みがカソード金
属電極の厚みより薄くすることにより、大きなアノ−ド
電流を短時間でターンオフできるとされている。
【0008】また、順方向及び逆方向共に電圧阻止能力
があり、それぞれの接合端部が同一平面上にあるプレー
ナ型サイリスタとして特公昭56−53226 号公報に記載さ
れた技術が知られている。この従来技術では、ゲート層
の周辺部にゲート層より深くグラフトベースとなる反対
導電型領域を形成することにより、高耐圧化を図ってい
る。
があり、それぞれの接合端部が同一平面上にあるプレー
ナ型サイリスタとして特公昭56−53226 号公報に記載さ
れた技術が知られている。この従来技術では、ゲート層
の周辺部にゲート層より深くグラフトベースとなる反対
導電型領域を形成することにより、高耐圧化を図ってい
る。
【0009】
【発明が解決しようとする課題】しかしながら、上記従
来技術には次のような課題が存在している。
来技術には次のような課題が存在している。
【0010】即ち、上記特公平6−20141号公報あるいは
特開平4−320374 号公報に記載された技術において、順
方向及び逆方向とも電圧阻止能力を備えるためには、上
記特公平1−20549号公報,特開昭63−38259 号公報,特
公平3−58185号公報等のプレーナ技術を一対の主表面に
形成する必要があり、一対の主電極形成及び組立てが煩
雑になることが配慮されていなかった。
特開平4−320374 号公報に記載された技術において、順
方向及び逆方向とも電圧阻止能力を備えるためには、上
記特公平1−20549号公報,特開昭63−38259 号公報,特
公平3−58185号公報等のプレーナ技術を一対の主表面に
形成する必要があり、一対の主電極形成及び組立てが煩
雑になることが配慮されていなかった。
【0011】また、上記特公昭56−53226 号公報に記載
された技術においては、表裏面を貫通してサイリスタの
陽極層となるp型領域を形成するが、拡散して押し込み
を行う熱処理時間が極めて長くなる。
された技術においては、表裏面を貫通してサイリスタの
陽極層となるp型領域を形成するが、拡散して押し込み
を行う熱処理時間が極めて長くなる。
【0012】このように、従来技術では、順方向及び逆
方向とも電圧阻止能力を有する構造を得るには、高耐圧
化と製造プロセスコストの両立が困難となる問題があ
る。
方向とも電圧阻止能力を有する構造を得るには、高耐圧
化と製造プロセスコストの両立が困難となる問題があ
る。
【0013】本発明の目的は、従来構造の問題点を解決
した高耐圧,高信頼を有するプレーナ型の逆阻止型半導
体装置及びその製造方法を提供することにある。
した高耐圧,高信頼を有するプレーナ型の逆阻止型半導
体装置及びその製造方法を提供することにある。
【0014】
【課題を解決するための手段】本発明の逆阻止型半導体
装置では、半導体基体の端部領域の厚みを内側領域より
も薄くしている。さらに、この半導体基体が、第1導電
型の第1半導体領域と、この半導体領域に隣接し半導体
基体の端部領域を貫通する第2導電型の第2半導体領域
を有している。なお、この第2半導体領域は、第1半導
体領域に隣接する領域と、これに連結され端部領域に位
置する領域を含んでいてもよい。
装置では、半導体基体の端部領域の厚みを内側領域より
も薄くしている。さらに、この半導体基体が、第1導電
型の第1半導体領域と、この半導体領域に隣接し半導体
基体の端部領域を貫通する第2導電型の第2半導体領域
を有している。なお、この第2半導体領域は、第1半導
体領域に隣接する領域と、これに連結され端部領域に位
置する領域を含んでいてもよい。
【0015】また、本発明の逆阻止型半導体装置の製造
方法は、第1導電型の半導体基体の端部領域を部分的に
除去する第1の工程と、第1の工程後、半導体基体の一
方の主表面の全面及び他方の主表面の端部領域に、第2
導電型の不純物を拡散する第2の工程を含んでいる。こ
れらの工程により、本発明の逆阻止型半導体装置におけ
る第2半導体領域を形成する。
方法は、第1導電型の半導体基体の端部領域を部分的に
除去する第1の工程と、第1の工程後、半導体基体の一
方の主表面の全面及び他方の主表面の端部領域に、第2
導電型の不純物を拡散する第2の工程を含んでいる。こ
れらの工程により、本発明の逆阻止型半導体装置におけ
る第2半導体領域を形成する。
【0016】
【作用】本発明の半導体装置及びその製造方法によれ
ば、半導体基体の端部領域を貫通する第2半導体領域を
形成するための熱処理時間が大幅に短縮できる。従っ
て、熱処理が特性に及ぼす影響が緩和されかつ工程が短
縮されるので、高信頼かつ低コストのプレーナ型の逆阻
止型半導体装置を実現できる。
ば、半導体基体の端部領域を貫通する第2半導体領域を
形成するための熱処理時間が大幅に短縮できる。従っ
て、熱処理が特性に及ぼす影響が緩和されかつ工程が短
縮されるので、高信頼かつ低コストのプレーナ型の逆阻
止型半導体装置を実現できる。
【0017】
【実施例】以下、本発明を実施例として示した図面によ
り詳細に説明する。
り詳細に説明する。
【0018】図1は本発明の逆阻止型半導体装置の一実
施例としてのIGBT(InsulatedGate Bipolar Transi
storの略称)を示す概略断面図である。
施例としてのIGBT(InsulatedGate Bipolar Transi
storの略称)を示す概略断面図である。
【0019】図1において、10aと10bはそれぞれ
p+ 型半導体領域であり導通時において正孔を注入する
半導体領域、10cは10aに隣接して形成されている
p+型多結晶半導体領域、60はn型半導体領域、20
はn+ 型半導体領域であり導通時において電子を注入す
る半導体領域、30はp+ 型半導体領域でありゲート電
極3直下のp+ 型半導体領域30の表面ではゲート電極
3に正電圧を印加すると絶縁膜8を介して電界効果作用
が働き表面にチャネルが形成され導通する半導体領域、
40aと40bはそれぞれ順方向阻止電圧,逆方向阻止
電圧が印加された場合表面電界を緩和するp+ 型電界制
限リング領域、50は表面に拡がる空乏層を止めるn+
型リング領域である。
p+ 型半導体領域であり導通時において正孔を注入する
半導体領域、10cは10aに隣接して形成されている
p+型多結晶半導体領域、60はn型半導体領域、20
はn+ 型半導体領域であり導通時において電子を注入す
る半導体領域、30はp+ 型半導体領域でありゲート電
極3直下のp+ 型半導体領域30の表面ではゲート電極
3に正電圧を印加すると絶縁膜8を介して電界効果作用
が働き表面にチャネルが形成され導通する半導体領域、
40aと40bはそれぞれ順方向阻止電圧,逆方向阻止
電圧が印加された場合表面電界を緩和するp+ 型電界制
限リング領域、50は表面に拡がる空乏層を止めるn+
型リング領域である。
【0020】さらに、1はp+ 型多結晶半導体領域10
cに接続されているコレクタ電極、2はn+ 型半導体領
域20およびp+ 型半導体領域30と部分的に接続され
ているエミッタ電極、3は多結晶シリコン等で形成され
ているゲート電極、4a及び4bはそれぞれp+ 型電界
制限リング領域40aおよび40bと接続されているフ
ィールドプレート、5はn+ 型リング領域50に接続さ
れている補助電極である。
cに接続されているコレクタ電極、2はn+ 型半導体領
域20およびp+ 型半導体領域30と部分的に接続され
ているエミッタ電極、3は多結晶シリコン等で形成され
ているゲート電極、4a及び4bはそれぞれp+ 型電界
制限リング領域40aおよび40bと接続されているフ
ィールドプレート、5はn+ 型リング領域50に接続さ
れている補助電極である。
【0021】図2は図1に示した逆阻止型IGBTの他
方の主表面(図1の上方)からみた平面図であり、他方
の主表面に形成されたコレクタ電極1a,フィールドプ
レート4a〜4b,補助電極5,エミッタ電極2、さら
にエミッタとゲートの電極取り出し部となるボンディン
グパッド200および300を示している。なお、図2
において、A−A′部で示した個所の断面の概略図が図
1に相当する。
方の主表面(図1の上方)からみた平面図であり、他方
の主表面に形成されたコレクタ電極1a,フィールドプ
レート4a〜4b,補助電極5,エミッタ電極2、さら
にエミッタとゲートの電極取り出し部となるボンディン
グパッド200および300を示している。なお、図2
において、A−A′部で示した個所の断面の概略図が図
1に相当する。
【0022】上図1が示すように、高耐圧半導体装置を
得るためにn型半導体領域を厚く形成しても連結するp
+ 型半導体領域10aと10bをn型半導体領域の厚さ
より薄く形成できるので例えばアルミニウム,ガリウ
ム,ボロン等のp型不純物によりp+ 型半導体領域10
aと10bを形成するための熱処理時間を大幅に短縮で
きる。
得るためにn型半導体領域を厚く形成しても連結するp
+ 型半導体領域10aと10bをn型半導体領域の厚さ
より薄く形成できるので例えばアルミニウム,ガリウ
ム,ボロン等のp型不純物によりp+ 型半導体領域10
aと10bを形成するための熱処理時間を大幅に短縮で
きる。
【0023】次に、本発明による逆阻止半導体装置の製
造方法の一例を図3を用いて説明する。
造方法の一例を図3を用いて説明する。
【0024】図3において、(a),(b),(c),(d),
(e)及び(f)はそれぞれ図1に示した逆阻止型IGBT
の製造方法の各工程を示している。
(e)及び(f)はそれぞれ図1に示した逆阻止型IGBT
の製造方法の各工程を示している。
【0025】(a)は例えば抵抗率が250Ωcmで厚さが
800μmのn型の半導体基板60を熱酸化し酸化膜1
7形成した後、一方の主表面を通常のホトエッチングに
より部分的に残し、KOH等を用いたアルカリエッチン
グあるいはドライエッチングにより約400μm程度半
導体基板60′を除去する工程である。本工程により、
端部領域の厚みが内側領域よりも薄い半導体基体を準備
できる。
800μmのn型の半導体基板60を熱酸化し酸化膜1
7形成した後、一方の主表面を通常のホトエッチングに
より部分的に残し、KOH等を用いたアルカリエッチン
グあるいはドライエッチングにより約400μm程度半
導体基板60′を除去する工程である。本工程により、
端部領域の厚みが内側領域よりも薄い半導体基体を準備
できる。
【0026】次に、(b)が示すように上記の半導体基体
の一方の主表面(図3(b)の下方)からは全面に、他方
の主表面(図3(b)の上方)からは厚みが薄い端部領
域に選択的にアルミニウム等の不純物を1250℃で約
95時間拡散してp+ 型半導体領域10a及び10bが
連結するように形成する。ここで、従来の製造方法の場
合、半導体基体の両主表面より400μmずつの厚さ
(あわせて800μmの厚さ)を突き抜け拡散するため
に、約375時間の熱処理が必要である。従って、本発
明によれば、熱処理時間を従来の約1/4に短縮でき
る。
の一方の主表面(図3(b)の下方)からは全面に、他方
の主表面(図3(b)の上方)からは厚みが薄い端部領
域に選択的にアルミニウム等の不純物を1250℃で約
95時間拡散してp+ 型半導体領域10a及び10bが
連結するように形成する。ここで、従来の製造方法の場
合、半導体基体の両主表面より400μmずつの厚さ
(あわせて800μmの厚さ)を突き抜け拡散するため
に、約375時間の熱処理が必要である。従って、本発
明によれば、熱処理時間を従来の約1/4に短縮でき
る。
【0027】続いて(c)が示すように一方の主表面から
モノシランガスを主成分としジボラン等のドーピングガ
スを混入しp+ 型の多結晶半導体領域10cを約500
μm形成し、約400μm平面研削して一方の主表面を
平坦にする。なお本発明では、(c)に示したようにp+
型の多結晶半導体領域10cを形成する工程を示した
が、この工程は無くても半導体装置の動作を損ねること
は無いので不必要なら省略しても構わない。更に、積層
したp+ 型の多結晶半導体領域10cを所定の厚みを平
面研削して一方の主表面を平坦にする工程を示したが、
平坦化しなくても半導体装置の動作を損ねることがない
場合は、平坦化する工程を省略しても構わない。以上の
工程より、IGBTのコレクタとなる半導体領域10
a,10b、及び10cが形成される。
モノシランガスを主成分としジボラン等のドーピングガ
スを混入しp+ 型の多結晶半導体領域10cを約500
μm形成し、約400μm平面研削して一方の主表面を
平坦にする。なお本発明では、(c)に示したようにp+
型の多結晶半導体領域10cを形成する工程を示した
が、この工程は無くても半導体装置の動作を損ねること
は無いので不必要なら省略しても構わない。更に、積層
したp+ 型の多結晶半導体領域10cを所定の厚みを平
面研削して一方の主表面を平坦にする工程を示したが、
平坦化しなくても半導体装置の動作を損ねることがない
場合は、平坦化する工程を省略しても構わない。以上の
工程より、IGBTのコレクタとなる半導体領域10
a,10b、及び10cが形成される。
【0028】以上の工程を経た後、(d)が示すように通
常のホトエッチング技術により、p+型半導体領域3
0,n+ 型リング領域50,p+型電界制限リング領域
40a及び40bを形成し、多結晶半導体で選択的に形
成されるゲート電極3を利用したセルファライン拡散技
術によりn+ 型半導体領域20を形成する。
常のホトエッチング技術により、p+型半導体領域3
0,n+ 型リング領域50,p+型電界制限リング領域
40a及び40bを形成し、多結晶半導体で選択的に形
成されるゲート電極3を利用したセルファライン拡散技
術によりn+ 型半導体領域20を形成する。
【0029】その後、(e)が示すように所定の電極と接
続される半導体表面を露出するため通常のホトエッチン
グ技術により、絶縁膜7に開口部7′を設ける。
続される半導体表面を露出するため通常のホトエッチン
グ技術により、絶縁膜7に開口部7′を設ける。
【0030】最後に(f)が示すように他方の主表面にア
ルミニウムの金属を蒸着し、さらに一方の主表面にはア
ルミニウムあるいはクロム,ニッケル,銀等から成る多
層金属膜を蒸着しコレクタ電極1を形成し、他方の主表
面に形成されたアルミニウムは通常のホトエッチング技
術により所定の形状にパターニングし、フィールドプレ
ート4a及び4b,補助電極5,エミッタ電極1を形成
する。
ルミニウムの金属を蒸着し、さらに一方の主表面にはア
ルミニウムあるいはクロム,ニッケル,銀等から成る多
層金属膜を蒸着しコレクタ電極1を形成し、他方の主表
面に形成されたアルミニウムは通常のホトエッチング技
術により所定の形状にパターニングし、フィールドプレ
ート4a及び4b,補助電極5,エミッタ電極1を形成
する。
【0031】以上述べたような製造方法によれば、順方
向及び逆方向ともに耐圧が4000V程度の値を示すプ
レーナ型の高耐圧逆阻止型IGBTを得ることができ
る。
向及び逆方向ともに耐圧が4000V程度の値を示すプ
レーナ型の高耐圧逆阻止型IGBTを得ることができ
る。
【0032】図4は本発明の高耐圧自己消弧型半導体装
置の他の実施例としてのGTOサイリスタ(Gate Turn-
off Thyristorの略称)を示す概略断面図である。
置の他の実施例としてのGTOサイリスタ(Gate Turn-
off Thyristorの略称)を示す概略断面図である。
【0033】図4において、110aと110bはそれ
ぞれp+ 型半導体領域であり導通時において正孔を注入
する半導体領域、110cは110aに隣接して形成さ
れているp+ 型多結晶半導体領域、60はn型半導体領
域、120はn+ 型半導体領域であり、導通時において
電子を注入する半導体領域、130はp+ 型半導体領
域、40a,40bはそれぞれ順方向阻止電圧,逆方向
阻止電圧が印加された場合表面電界を緩和するp+ 型電
界制限リング領域、50は表面に拡がる空乏層を止める
n+ 型リング領域である。
ぞれp+ 型半導体領域であり導通時において正孔を注入
する半導体領域、110cは110aに隣接して形成さ
れているp+ 型多結晶半導体領域、60はn型半導体領
域、120はn+ 型半導体領域であり、導通時において
電子を注入する半導体領域、130はp+ 型半導体領
域、40a,40bはそれぞれ順方向阻止電圧,逆方向
阻止電圧が印加された場合表面電界を緩和するp+ 型電
界制限リング領域、50は表面に拡がる空乏層を止める
n+ 型リング領域である。
【0034】さらに、11はp+ 型多結晶半導体領域1
10cに接続されているアノード電極、12はn+ 型半
導体領域120と部分的に接続されているエミッタ電
極、13はp+ 型半導体領域130と電気的に接続され
ているゲート電極、4a及び4bはそれぞれp+ 型電界
制限リング領域40aおよび40bと接続されているフ
ィールドプレート、5はn+ 型リング領域50に接続さ
れている補助電極である。
10cに接続されているアノード電極、12はn+ 型半
導体領域120と部分的に接続されているエミッタ電
極、13はp+ 型半導体領域130と電気的に接続され
ているゲート電極、4a及び4bはそれぞれp+ 型電界
制限リング領域40aおよび40bと接続されているフ
ィールドプレート、5はn+ 型リング領域50に接続さ
れている補助電極である。
【0035】図5は本発明の図4に示した逆阻止型GT
Oサイリスタの他方の主表面(図4の上方)からみた平
面図であり、他方の主表面に形成されたアノード電極1
1a,フィールドプレート4aと4b,補助電極5,カ
ソード電極12,ゲート電極13、さらにカソードとゲ
ートの電極取り出し部となるボンディングパッド12aお
よび13aを示している。なお、図5において、B−
B′部で示した個所の断面の概略図が図4に相当する。
このような構成にすることにより、順方向及び逆方向と
もに耐圧が4000Vの値を示すプレーナ型の高耐圧型
GTOサイリスタを得ることができる。
Oサイリスタの他方の主表面(図4の上方)からみた平
面図であり、他方の主表面に形成されたアノード電極1
1a,フィールドプレート4aと4b,補助電極5,カ
ソード電極12,ゲート電極13、さらにカソードとゲ
ートの電極取り出し部となるボンディングパッド12aお
よび13aを示している。なお、図5において、B−
B′部で示した個所の断面の概略図が図4に相当する。
このような構成にすることにより、順方向及び逆方向と
もに耐圧が4000Vの値を示すプレーナ型の高耐圧型
GTOサイリスタを得ることができる。
【0036】以上IGBT及びGTOサイリスタの実施
例について述べたが、本発明はこれらの実施例に限ら
ず、一般の電流制御型のサイリスタやMOS制御型サイ
リスタなど他の逆阻止スイッチング素子やダイオードに
も適用できる。
例について述べたが、本発明はこれらの実施例に限ら
ず、一般の電流制御型のサイリスタやMOS制御型サイ
リスタなど他の逆阻止スイッチング素子やダイオードに
も適用できる。
【0037】また、逆阻止性能を持たない従来のプレー
ナ型のスイッチング素子を電流型インバータに用いる
と、各スイッチング素子に直列にダイオードを接続する
必要が有るが、本発明を適用したスイッチング素子によ
れば、このようなダイオードは不要になる。従って、装
置の部品点数が低減し、装置の小型化及び低コスト化が
可能になるとともに、スイッチング素子の特性上の信頼
性が向上するので、装置自身も高信頼のものとなる。
ナ型のスイッチング素子を電流型インバータに用いる
と、各スイッチング素子に直列にダイオードを接続する
必要が有るが、本発明を適用したスイッチング素子によ
れば、このようなダイオードは不要になる。従って、装
置の部品点数が低減し、装置の小型化及び低コスト化が
可能になるとともに、スイッチング素子の特性上の信頼
性が向上するので、装置自身も高信頼のものとなる。
【0038】
【発明の効果】以上詳述したように、本発明によれば、
逆方向にも順方向と同等の電圧阻止能力を有し、かつ高
信頼で低コストのプレーナ型半導体装置が実現できる。
逆方向にも順方向と同等の電圧阻止能力を有し、かつ高
信頼で低コストのプレーナ型半導体装置が実現できる。
【図1】本発明を実施したIGBTの概略断面図であ
る。
る。
【図2】本発明を実施したIGBTの概略平面図であ
る。
る。
【図3】本発明を実施したIGBTの製造方法の一例を
示す工程図である。
示す工程図である。
【図4】本発明を実施したGTOサイリスタの概略断面
図である。
図である。
【図5】本発明を実施したGTOサイリスタの概略平面
図である。
図である。
1,1a…コレクタ電極、2…エミッタ電極、3,13
…ゲート電極、4a,4b…フィールドプレート、5…
補助電極、7,8…絶縁膜、7′…絶縁膜の開口部、1
0a,10b,30,110a,110b,130…p
+ 型半導体領域、10c…p+ 型多結晶半導体領域、1
1,11a…アノード電極、12…カソード電極、12
a,12b,200,300…ボンディングパッド、2
0…n+型半導体領域、40a,40b…p+ 型電界制
限リング領域、50…n+ 型リング領域、60…n型半
導体領域。
…ゲート電極、4a,4b…フィールドプレート、5…
補助電極、7,8…絶縁膜、7′…絶縁膜の開口部、1
0a,10b,30,110a,110b,130…p
+ 型半導体領域、10c…p+ 型多結晶半導体領域、1
1,11a…アノード電極、12…カソード電極、12
a,12b,200,300…ボンディングパッド、2
0…n+型半導体領域、40a,40b…p+ 型電界制
限リング領域、50…n+ 型リング領域、60…n型半
導体領域。
Claims (5)
- 【請求項1】端部領域の厚みが内側領域よりも薄い半導
体基体を備え、 この半導体基体が、 第1導電型の第1半導体領域と、 第1半導体領域に隣接し半導体基体の端部領域を貫通す
る第2導電型の第2半導体領域と、を有することを特徴
とする逆阻止型半導体装置。 - 【請求項2】端部領域の厚みが内側領域よりも薄い半導
体基体を備え、 この半導体基体が、 第1導電型の第1半導体領域と、 第1半導体領域に隣接する第2導電型の第2半導体領域
と、 半導体基体の端部領域に位置し、第2半導体領域に連結
される第3半導体領域と、を有することを特徴とする逆
阻止型半導体装置。 - 【請求項3】請求項1または請求項2において、逆阻止
型半導体装置が逆阻止型スイッチング素子であり、前記
第2半導体領域が逆阻止型スイッチング素子のコレクタ
領域又はエミッタ領域であることを特徴とする逆阻止型
半導体装置。 - 【請求項4】請求項1または請求項2において、前記第
2半導体領域に隣接し、第1半導体領域とは反対側に位
置する多結晶半導体領域を有することを特徴とする逆阻
止型半導体装置。 - 【請求項5】第1導電型の半導体基体の端部領域を部分
的に除去する第1の工程と、 第1の工程後、半導体基体の一方の主表面の全面及び他
方の主表面の端部領域に、第2導電型の不純物を拡散す
る第2の工程と、を含むことを特徴とする逆阻止型半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3968695A JPH08236762A (ja) | 1995-02-28 | 1995-02-28 | 逆阻止型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3968695A JPH08236762A (ja) | 1995-02-28 | 1995-02-28 | 逆阻止型半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08236762A true JPH08236762A (ja) | 1996-09-13 |
Family
ID=12559958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3968695A Pending JPH08236762A (ja) | 1995-02-28 | 1995-02-28 | 逆阻止型半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08236762A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319676A (ja) * | 2000-08-09 | 2002-10-31 | Fuji Electric Co Ltd | 半導体装置とその製造方法およびその制御方法 |
JP2005191160A (ja) * | 2003-12-25 | 2005-07-14 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
JP2005236229A (ja) * | 2004-02-23 | 2005-09-02 | Sansha Electric Mfg Co Ltd | 高逆耐圧igbtの構造とその製造方法 |
JP2006278382A (ja) * | 2005-03-28 | 2006-10-12 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2012004174A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-02-28 JP JP3968695A patent/JPH08236762A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319676A (ja) * | 2000-08-09 | 2002-10-31 | Fuji Electric Co Ltd | 半導体装置とその製造方法およびその制御方法 |
JP2005191160A (ja) * | 2003-12-25 | 2005-07-14 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
JP2005236229A (ja) * | 2004-02-23 | 2005-09-02 | Sansha Electric Mfg Co Ltd | 高逆耐圧igbtの構造とその製造方法 |
US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8759870B2 (en) | 2004-08-19 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2006278382A (ja) * | 2005-03-28 | 2006-10-12 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2012004174A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
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