JP2004158844A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ガードリングの幅を縮小して、耐圧構造部の面積を低減すること。制御電極用ボンディングパッドの下に能動素子を形成して、高耐圧小電流素子においても活性領域の割合を高くすること。
【解決手段】基板表面に初期酸化膜１１ａ〜１１ｅを形成し、その初期酸化膜１１ａ〜１１ｅの、ガードリングの形成領域上の開口幅をレジストにより狭めた後、イオン注入および活性化熱処理によってガードリング５ａ〜５ｄを形成する。そして、アノード電極４、フィールドプレート６ａ〜６ｄおよびストッパー電極８を、同一の導電性薄膜により形成するとともに、アノード電極４に、導電性厚膜をパターニングして形成した厚膜電極１０を接触させた構成とすることによって、ガードリング５ａ，５ｂ，５ｃ，５ｄの幅を狭くする。ＩＧＢＴ等では、ゲート電極およびゲートパッドを導電性厚膜で形成し、それらの下に、絶縁膜を介してＩＧＢＴ等のセルを配置する。
【選択図】 図２

Description

本発明は、活性領域の外周に、ガードリングと呼ばれる深い不純物拡散層よりなる耐圧構造を備えた高耐圧の半導体装置および半導体装置の製造方法に関する。

一般に、ガードリングを備えた高耐圧半導体装置では、ｐｎ接合部から広がった空乏層がガードリングにパンチスルーすると、ガードリング側からｐｎ接合部側に向かってホールが流れる。そして、このホールの流れによって失われた正電荷を補うため、空乏層がガードリングの外側に伸びる。ガードリングがｎ本設けられていれば、上述したプロセスがｎ回繰り返される。このようにして、空乏層が広がることによって、ｐｎ接合部の曲面形状部分への電界集中が緩和されるので、耐圧が向上する。

また、ガードリング構造は、表面電荷や界面電荷などの外乱の影響を非常に受けやすいので、各ガードリングに、フィールドプレートと呼ばれる導電性の金属膜を接続し、ガードリング間の領域の一部をシールドする構造が一般的である。さらに、空乏層がチップ端に到達するのを防ぐため、ガードリング領域の外側に、ガードリングとは反対の導電型のチャネルストッパーと呼ばれる不純物拡散層が設けられることもある。

図３４は、従来のダイオードにおける耐圧構造の要部を示す断面図である。図３４に示すように、ｎ型半導体基板１０１の表面層に、活性領域となるｐ型半導体領域１０２と、その活性領域の外側を囲むように複数本、たとえば４本のｐ型のガードリング１０３ａ，１０３ｂ，１０３ｃ，１０３ｄが配置されている。ｐ型半導体領域１０２のすぐ外側に設けられた第１のガードリング１０３ａには、第１のフィールドプレート１０４ａがオーミック接触している。第１のフィールドプレート１０４ａの端部は、ｐ型半導体領域１０２と第１のガードリング１０３ａとの間のｎ型半導体部分の上に位置している。

第１のガードリング１０３ａのすぐ外側に設けられた第２のガードリング１０３ｂ、その外側に設けられた第３のガードリング１０３ｃ、さらにその外側に設けられた第４のガードリング１０３ｄには、それぞれそのすぐ内側のガードリングとの間のｎ型半導体部分の上に端部が位置する第２のフィールドプレート１０４ｂ、第３のフィールドプレート１０４ｃ、第４のフィールドプレート１０４ｄがオーミック接触している。

また、空乏層が、図示しないダイシングラインに到達するのを防ぐため、最も外側のガードリング１０３ｄの外側には、ｎ型のチャネルストッパー１０５が配置されている。このチャネルストッパー１０５には、ストッパー電極１０６がオーミック接触している。

上述した構成のダイオードでは、アノード電極１０７はｐ型半導体領域１０２にオーミック接触し、図示しないワイヤボンディング位置などの電極引き出し部まで続いている。したがって、活性部を流れる電流は、電極の引き出し部まではアノード電極１０７中を流れるので、アノード電極１０７を厚くして抵抗を下げるのが望ましい。また、超音波振動によるワイヤボンディングにより電極の引き出しをおこなう場合、アノード電極１０７が厚いほどボンディング時のパワーを上げることができるので、電極引き出し部の信頼性（パワーサイクルや引っ張り強度等）が向上する。これらの理由により、一般に、アノード電極１０７の厚さは３〜７μｍである。

ところで、半導体チップ表面を直接外部電極に加圧して接合する圧接型タイプの半導体装置に適したゲート構造を有し、かつチップ面積に占めるガードリング領域の割合が小さい半導体装置として、半導体能動領域に接合する主電極をバリアメタル層とアルミニウム電極で構成し、ガードリングに接合する電極をバリアメタル層で構成したものが公知である（たとえば、特許文献１参照。）。

特開２００１−４４４１４号公報

上述した従来の耐圧構造では、アノード電極１０７およびフィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄは、同一電極膜のパターニングにより形成されているため、フィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄもアノード電極１０７と同じ３〜７μｍの厚さとなる。たとえば、アノード電極１０７およびフィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄの厚さを５μｍとし、ウェットエッチングによるアノード電極１０７およびフィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄのサイドエッチング量を７μｍと仮定する。

その場合、サイドエッチング量や、フィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄをガードリング１０３ａ，１０３ｂ，１０３ｃ，１０３ｄに接触させることや、フィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄの端部をｎ型半導体部分の上に位置させることや、マスクずれおよびエッチングばらつきなどのプロセスマージンを考慮すると、各ガードリングの幅は３０μｍ程度となる。

実際には、各ガードリング間の空乏化したｎ型半導体領域で電圧を分担するので、ガードリング自体は、電流の導通に寄与しない不活性領域、すなわちデッドスペースとなる。また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合、制御電極であるゲート電極は、エミッタ電極と同じ電極膜のパターニングにより形成されるため、ゲート電極の下にＩＧＢＴセルを配置することができない。したがって、ゲート電極を外部に引き出すためにメタルワイヤがボンディングされるボンディングパッド部も不活性領域であり、デッドスペースとなる。

図３５は、電流密度１００Ａ／ｃｍ²のデバイスにおいて、長さ６３５μｍの耐圧構造部と、２ｍｍ×１ｍｍの大きさの制御電極用のボンディングパッドを形成した場合の、チップに占める活性領域の割合の電流定格依存性を示す特性図である。図３５から明らかなように、電流定格が小さくなると、ボンディングパッド部と耐圧構造部の面積の割合が大きくなるため、チップに占める活性領域の割合は低下する。したがって、近時、トレンチゲート構造の採用などにより活性部の性能が著しく向上しているにもかかわらず、高耐圧小電流デバイスでは、不活性領域の割合が大幅に増加するため、チップサイズを十分に小さくすることができないという問題点がある。

また、従来は、ガードリング１０３ａ，１０３ｂ，１０３ｃ，１０３ｄを形成する際のマスクとして、フィールドプレート１０４ａ，１０４ｂ，１０４ｃ，１０４ｄとドリフト領域（半導体基板）とを絶縁するために製造プロセスの最初に基板表面に形成された初期酸化膜１０８を用いるため、ガードリング１０３ａ，１０３ｂ，１０３ｃ，１０３ｄの幅を十分に小さくすることができないという問題点がある。また、初期酸化膜１０８のエッチングばらつきによって、ガードリング１０３ａ，１０３ｂ，１０３ｃ，１０３ｄの幅が変化してしまうという問題点がある。

本発明は、上記問題点に鑑みてなされたものであって、ガードリングの幅を縮小することにより、耐圧構造部の面積を低減することにより、また制御電極用ボンディングパッドの下に能動素子を形成することにより、高耐圧小電流素子においても活性領域の割合が高い半導体装置およびその半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、活性領域の外周にガードリングよりなる耐圧構造を備えたダイオードにおいて、活性領域に接触する電極、ガードリングに接触するフィールドプレート、およびガードリングの外周にチャネルストッパーが存在する場合にはそのチャネルストッパーに接触するストッパー電極を、同一の導電性薄膜により形成するとともに、活性領域に接触する電極には、導電性厚膜をパターニングして形成するか、またはめっきして形成した厚膜電極を接触させたことを特徴とする。

すなわち、請求項１の発明にかかる半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、を具備し、前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、前記第２の電極および前記フィールドプレートは、多層膜であることを特徴とする。

また、請求項２の発明にかかる半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記ガードリングから離れ、かつ前記ガードリングを囲むように、前記第１の半導体領域の表面層に選択的に形成された第１導電型のチャネルストッパーと、前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記チャネルストッパーに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うストッパー電極と、前記第２の電極に接触し、かつ前記第２の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された厚膜電極と、を具備し、前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、前記第２の電極、前記フィールドプレートおよび前記ストッパー電極は、多層膜であることを特徴とする。

請求項１または２の発明によれば、活性領域に接触する電極は厚くなるが、フィールドプレートは薄くなるため、フィールドプレートをパターニングする際のサイドエッチング量が小さくなり、ガードリングの幅を狭めることができる。

また、上述した課題を解決し、目的を達成するため、本発明は、活性領域の外周にガードリングよりなる耐圧構造を備えたＩＧＢＴにおいて、活性領域に接触する電極、ゲート領域に接続されたゲートランナーに接触するランナー電極、ガードリングに接触するフィールドプレート、およびガードリングの外周にチャネルストッパーが存在する場合にはそのチャネルストッパーに接触するストッパー電極を、同一の導電性薄膜により形成するとともに、活性領域に接触する電極およびランナー電極には、同一の導電性厚膜をパターニングして形成した厚膜電極をそれぞれ接触させるか、あるいは活性領域に接触する電極にめっきにより形成した厚膜電極を接触させたことを特徴とし、また、ランナー電極に接触する厚膜電極をゲート電極、およびワイヤボンディングをおこなうゲートパッドとし、ゲート電極およびゲートパッドの下に、絶縁膜を介して活性領域およびこれに接触する電極を配置したことを特徴とする。

すなわち、請求項３の発明にかかる半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域を囲むように、前記第１の半導体領域の表面上に絶縁膜を介して形成された第１導電型の第３の半導体領域と、前記第３の半導体領域から離れ、かつ前記第３の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触する第２の電極と、前記第３の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第３の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極、前記第３の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、前記第３の電極に接触し、かつ前記第２の電極、前記第３の電極および前記フィールドプレートよりも厚く形成された第２の厚膜電極と、を具備し、前記第２の厚膜電極の下に、絶縁膜を介して前記第２の電極および前記第２の半導体領域が形成されており、前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、前記第２の電極、前記第３の電極および前記フィールドプレートは、多層膜であることを特徴とする。

また、請求項４の発明にかかる半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域を囲むように、前記第１の半導体領域の表面上に絶縁膜を介して形成された第１導電型の第３の半導体領域と、前記第３の半導体領域から離れ、かつ前記第３の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記ガードリングから離れ、かつ前記ガードリングを囲むように、前記第１の半導体領域の表面層に選択的に形成された第１導電型のチャネルストッパーと、前記第２の半導体領域に接触する第２の電極と、前記第３の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第３の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記チャネルストッパーに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うストッパー電極と、前記第２の電極に接触し、かつ前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された厚膜電極と、前記第３の電極に接触し、かつ前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された第２の厚膜電極と、を具備し、前記第２の厚膜電極の下に、絶縁膜を介して前記第２の電極および前記第２の半導体領域が形成されており、前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極は、多層膜であることを特徴とする。

請求項３または４の発明によれば、活性領域に接触する電極およびゲート電極は厚くなるが、フィールドプレートは薄くなるため、フィールドプレートをパターニングする際のサイドエッチング量が小さくなり、ガードリングの幅を狭めることができる。また、ゲート電極およびゲートパッドの下にＩＧＢＴセルが配置される。

また、上述した課題を解決し、目的を達成するため、本発明は、活性領域の外周にガードリングよりなる耐圧構造を備えた半導体装置を製造するにあたって、基板表面に、ガードリングの形成領域上の部分を除いて初期酸化膜を形成し、その初期酸化膜の、ガードリングの形成領域上の開口幅をレジストにより狭めた後、イオン注入および活性化熱処理によってガードリングを形成することを特徴とする。

すなわち、請求項５の発明にかかる半導体装置の製造方法は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、を具備する半導体装置を製造するにあたって、前記第１の半導体領域の表面層に初期酸化膜を形成し、当該初期酸化膜の、前記ガードリングの形成領域上の部分を除去する工程と、前記第１の半導体領域の表面層にレジストを塗布し、当該レジストをパターニングして、前記初期酸化膜の、前記ガードリングの形成領域上の開口幅を狭める工程と、前記レジストをマスクとして前記ガードリングの形成領域に第２導電型の不純物をイオン注入する工程と、前記レジストを除去した後、熱処理をおこない、前記ガードリングの形成領域に注入された第２導電型の不純物を拡散させ、活性化させて、前記ガードリングを形成する工程と、を含むことを特徴とする。

請求項５の発明によれば、基板表面の初期酸化膜をマスクとして、ガードリング形成のためのイオン注入をおこなう場合に比べて、ガードリングの幅が狭くなる。

また、請求項６の発明にかかる半導体装置の製造方法は、第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触する第２の電極と、前記ガードリングに接触するフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、を具備する半導体装置を製造するにあたって、前記第１の半導体領域に前記ガードリングと前記第２の半導体領域を形成する工程と、前記第２の半導体領域および前記ガードリングのそれぞれに接触する前記第２の電極および前記フィールドプレートを形成する工程と、前記第２の電極の一部および前記フィールドプレートを絶縁膜で覆う工程と、前記絶縁膜で覆われていない前記第２の電極の露出部分に導電性厚膜をめっき法により形成し、前記第２の電極に接触する前記厚膜電極を形成する工程と、を含むことを特徴とする。

請求項６の発明によれば、絶縁膜で覆われていない第２の電極の露出部分に導電性厚膜がめっきされるので、第２の電極に接触する厚膜電極が選択的に形成される。したがって、第２の電極上に導電性厚膜を積層し、これをフォトリソグラフィーによってパターニングする必要がなくなるので、製造プロセスを簡略化することができる。

本発明によれば、活性領域に接触する電極や、制御用電極およびボンディングパッドは厚くなるが、フィールドプレートは薄くなるため、フィールドプレートをパターニングする際のサイドエッチング量が小さくなり、ガードリングの幅を狭めることができる。また、ガードリング形成のためのイオン注入マスクをレジストで形成することによって、従来よりも狭い開口幅のレジストマスクを用いてイオン注入をおこなうことができるので、ガードリングの幅を狭めることができる。

また、制御用電極およびボンディングパッドの下に絶縁膜を介して半導体装置のセルが配置される。したがって、耐圧構造部の面積を縮小することができるとともに、不活性領域が減るので、高耐圧小電流素子においても活性領域の割合を高くすることができる。

以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。なお、本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、その逆でも同様である。

実施の形態１．
実施の形態１は、本発明をダイオードに適用した例である。図１は、実施の形態１にかかるダイオードの平面構成の要部を示す平面図であり、図２は、図１のＡ−Ａ’における断面構成を示す縦断面図である。図１および図２に示すように、ｎ⁺型Ｓｉ基板１上に第１の半導体領域であるｎ^-型のドリフト領域２が形成されている。ドリフト領域２の、装置中央の表面層には、第２の半導体領域であるｐ型のアノード領域３が形成されている。アノード領域３は、第２の電極であるアノード電極４に接触している。

ドリフト領域２の、アノード領域３の外周部分の表面層には、アノード領域３を囲むように、アノード領域３と同じ導電型、すなわちｐ型のガードリング５ａ，５ｂ，５ｃ，５ｄがたとえば４本形成されている。ガードリング５ａ，５ｂ，５ｃ，５ｄの深さは、アノード領域３と同じか、またはそれよりも深い。各ガードリング５ａ，５ｂ，５ｃ，５ｄは、それぞれ独立した電極であるフィールドプレート６ａ，６ｂ，６ｃ，６ｄに接触している。

アノード領域３のすぐ外側に位置する第１のガードリング５ａに接触する第１のフィールドプレート６ａの内側の端部は、当該第１のガードリング５ａとアノード領域３との間に存在するドリフト領域２の上方に位置する。第１のガードリング５ａのすぐ外側に位置する第２のガードリング５ｂに接触する第２のフィールドプレート６ｂの内側の端部は、当該第２のガードリング５ｂとそのすぐ内側の第１のガードリング５ａとの間に存在するドリフト領域２の上方に位置する。第３のガードリング５ｃに接触する第３のフィールドプレート６ｃの内側の端部、および第４のガードリング５ｄに接触する第４のフィールドプレート６ｄの内側の端部についても同様である。

ドリフト領域２の、装置の外周端部の表面層には、ガードリング５ａ，５ｂ，５ｃ，５ｄを囲むように、アノード領域３と反対の導電型、すなわちｎ型のチャネルストッパー７が形成されている。チャネルストッパー７は、ストッパー電極８に接触している。ストッパー電極８、各フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびアノード電極４は、たとえば厚さが１μｍの同一の導電性薄膜のパターニングにより形成されている。この導電性薄膜の上には、アノード電極４の上を除いて、絶縁膜である窒化膜９が形成されている。そして、アノード電極４上にのみ、たとえば厚さが５μｍの導電性厚膜のパターニングにより形成された厚膜電極１０が積層されており、この厚膜電極１０はアノード電極４に接触している。この厚膜電極１０は、ワイヤボンディングをおこなう際のアノードパッドとなる。

ここで、ドリフト領域２の、アノード領域３と第１のガードリング５ａとの間の表面、第１のガードリング５ａと第２のガードリング５ｂとの間の表面、第２のガードリング５ｂと第３のガードリング５ｃとの間の表面、第３のガードリング５ｃと第４のガードリング５ｄとの間の表面、および第４のガードリング５ｄとチャネルストッパー７との間の表面は、各フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８と、ドリフト領域２とを絶縁するために、それぞれ絶縁膜である第１の初期酸化膜１１ａ、第２の初期酸化膜１１ｂ、第３の初期酸化膜１１ｃ、第４の初期酸化膜１１ｄおよび第５の初期酸化膜１１ｅにより覆われている。各初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、同一の酸化膜のパターニングにより形成されている。

各初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、絶縁膜であるＰＳＧ（燐ガラス）膜１２により被覆されている。また、窒化膜９およびアノードパッド部分を除く厚膜電極１０はパッシベーション膜１３により被覆されており、基板裏面には、第１の電極であるカソード電極１４が設けられている。

つぎに、図１および図２に示す構成のダイオードの製造プロセスについて説明する。図３〜図１２は、このダイオードの製造途中の状態を示す縦断面図である。まず、ｎ⁺型Ｓｉ基板１上のｎ^-型ドリフト領域２の表面に、厚さがたとえば約１μｍの酸化膜を熱酸化により形成する。そして、フォトリソグラフィーおよびエッチングにより、この熱酸化膜の、アノード領域、ガードリングおよびチャネルストッパーの各形成領域上の部分を除去し、基板表面に初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを形成する。つづいて、厚さがたとえば５０ｎｍのスクリーン酸化膜（図示省略）を形成して、先のエッチングにより露出した基板表面を覆う（図３）。

ついで、基板表面にレジストを塗布し、これをパターニングしてレジストマスク２１を形成する。このレジストマスク２１は、第１の初期酸化膜１１ａと第２の初期酸化膜１１ｂとの間、第２の初期酸化膜１１ｂと第３の初期酸化膜１１ｃとの間、第３の初期酸化膜１１ｃと第４の初期酸化膜１１ｄとの間、および第４の初期酸化膜１１ｄと第５の初期酸化膜１１ｅとの間に、それぞれ初期酸化膜による開口幅よりも狭い幅の開口部を有する。そして、たとえばドーズ量を１×１０¹⁵ｃｍ^-2とし、加速電圧を４５ｋｅＶとして、レジストマスク２１の開口部を介して、ドリフト領域２中にボロン（Ｂ）をイオン注入し、ボロンのイオン注入層２２を形成する（図４）。

レジストマスク２１を除去した後、再び基板表面にレジストを塗布し、これをパターニングして、チャネルストッパー形成領域上に開口部を有するレジストマスク２３を形成する。そして、たとえばドーズ量を１×１０¹⁵ｃｍ^-2とし、加速電圧を１００ｋｅＶとして、レジストマスク２３の開口部を介して、ドリフト領域２中にリン（Ｐ）をイオン注入し、リンのイオン注入層２４を形成する（図５）。

レジストマスク２３を除去した後、窒素雰囲気において１１５０℃で約５時間のアニールをおこなう。このアニールによって、イオン注入時にできた欠陥が回復するとともに、注入された不純物が拡散し、活性化して、ガードリング５ａ，５ｂ，５ｃ，５ｄおよびチャネルストッパー７が形成される（図６）。

ついで、再び基板表面にレジストを塗布し、これをパターニングして、アノード領域の形成領域上に開口部を有するレジストマスク２５を形成する。そして、たとえばドーズ量を７×１０¹³ｃｍ^-2とし、加速電圧を１００ｋｅＶとして、レジストマスク２５の開口部を介して、ドリフト領域２中にボロン（Ｂ）をイオン注入し、ボロンのイオン注入層２６を形成する（図７）。ここで、通常のＰｉＮダイオードの場合には、アノード領域の形成領域全面にボロンがイオン注入される。一方、ＭＰＳダイオードの場合には、アノード領域の形成領域上に部分的にレジストを残すことによりボロンが注入されない領域を作り、この部分をショットキー接合とする。

レジストマスク２５を除去した後、イオン注入による重金属汚染防止のため、図示しないスクリーン酸化膜を除去する。そして、再び５０ｎｍのスクリーン酸化膜（図示省略）を形成し、連続して窒素雰囲気において１１５０℃で約３時間のアニールをおこなう。このアニールによって、イオン注入時にできた欠陥が回復するとともに、注入された不純物が拡散し、活性化して、アノード領域３が形成される（図８）。この場合、アノード領域３はガードリング５ａ，５ｂ，５ｃ，５ｄよりも浅い拡散となる。

ついで、気相堆積法により、基板表面にＰＳＧ膜１２を約１μｍ成長させる。そして、フォトリソグラフィーおよびエッチングにより、ＰＳＧ膜１２および図示しないスクリーン酸化膜の、アノード領域３、ガードリング５ａ，５ｂ，５ｃ，５ｄおよびチャネルストッパー７の上の部分をそれぞれ一部除去し、各領域のシリコン表面を露出させる（図９）。

ついで、スパッタリング法により、基板表面に厚さ１μｍ程度のＡｌ−Ｓｉよりなる導電性薄膜を成長させる。あるいは、Ａｌ−Ｓｉの代わりに、Ａｌとバリアメタルの多層膜としてもよい。この導電性薄膜をフォトリソグラフィーによりパターニングし、アノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８を形成する（図１０）。あるいは、アノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８を異方性エッチングにより形成してもよい。アノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８は、それぞれＰＳＧ膜１２のパターニングにより露出したシリコン表面にオーミック接触する。

ついで、気相堆積法により、基板表面に厚さ１μｍ程度の窒化膜９を成長させる。そして、フォトリソグラフィーおよびエッチングにより、窒化膜９の、アノード領域３の上の部分を一部除去して、アノード電極４を露出させる（図１１）。なお、窒化膜９の代わりに酸化膜でもよい。

ついで、スパッタリング法により、基板表面に厚さ５μｍ程度のＡｌ−Ｓｉよりなる導電性厚膜を形成する。そして、フォトリソグラフィーにより導電性厚膜をパターニングし、アノード電極４上にのみ厚膜電極１０を形成する（図１２）。この厚膜電極１０は、窒化膜９のパターニングにより露出したアノード電極４に接触する。また、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８は、その上に積層された窒化膜９によって保護されるので、エッチングされずに残る。

ついで、基板表面にポリイミドを１０μｍの厚さで塗布し、これをフォトリソグラフィーによりパターニングしてボンディングエリアのみ除去した後、キュアによって安定化させ、パッシベーション膜１３とする。パッシベーション膜１３として、ポリイミドの代わりに窒化膜を用いてもよい。そして、基板裏面にカソード電極１４を形成し、図２に示す構成のダイオードが完成する。

上述した実施の形態１によれば、フィールドプレート６ａ，６ｂ，６ｃ，６ｄが薄いため、フィールドプレート６ａ，６ｂ，６ｃ，６ｄのサイドエッチング量が減少するので、ガードリング５ａ，５ｂ，５ｃ，５ｄの一本あたりの幅を狭くすることができる。また、大電流が流れ、ワイヤボンディングによるストレスがかかるアノード電極４に対しては、厚膜電極１０により、十分に厚くすることができる。

また、レジストマスク２１を用いてガードリング５ａ，５ｂ，５ｃ，５ｄを形成するため、露光装置の限界までガードリング５ａ，５ｂ，５ｃ，５ｄの窓幅を縮小することができるとともに、初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのエッチングばらつきの影響を受けずに済む。したがって、耐圧構造部の面積を縮小することができるとともに、不活性領域が減るので、活性領域の割合が高い高耐圧小電流素子が得られる。

なお、上述したダイオードでは、ガードリング５ａ，５ｂ，５ｃ，５ｄとチャネルストッパー７を異なる導電型としているが、ストッパー電極８を十分に長くすることによって、ガードリング５ａ，５ｂ，５ｃ，５ｄとチャネルストッパー７を同じ導電型とすることもできる。この場合には、チャネルストッパー７を形成するためのリンのイオン注入工程は不要となり、さらにＰｉＮダイオードの場合には、アノード形成用のマスクも不要となる。また、第１導電型がｐ型で、第２導電型のｎ型の場合には、上述した実施の形態１の説明において、アノードをカソードと読み替え、カソードをアノードと読み替えるものとする。

実施の形態２．
実施の形態２は、本発明をＩＧＢＴに適用した例である。図１３は、実施の形態２にかかるＩＧＢＴの平面構成の要部を示す平面図であり、図１４および図１５は、それぞれ図１３のゲートパッドを横切らないＢ−Ｂ’、およびゲートパッドを横切るＣ−Ｃ’における断面構成を示す縦断面図である。図１３〜図１５に示すように、ｎ^-型Ｓｉ基板に第１の半導体領域であるｎ^-型のドリフト領域５２が形成されている。

装置中央には、複数のＩＧＢＴセルが形成された活性領域がある。ＩＧＢＴセルは、ドリフト領域５２の表面上に絶縁膜であるゲート酸化膜（図示省略）を介して形成されたゲート領域７１、ドリフト領域５２の、ゲート領域７１を挟んだ両側の表面層に選択的に形成された第２の半導体領域であるｐ型のベース領域５３、およびベース領域５３の表面層に選択的に形成されたｎ型のエミッタ領域７２を有している。ベース領域５３およびエミッタ領域７２は、第２の電極であるエミッタ電極５４に接触している。また、ゲート領域７１とエミッタ電極５４は、層間絶縁膜であるＰＳＧ膜６２によって絶縁されている。

ドリフト領域５２の、活性領域外周の表面上には、図示省略したゲート酸化膜を介して第３の半導体領域であるｎ型のゲートランナー７３が形成されている。このゲートランナー７３は、ゲート領域７１と同様に、層間絶縁膜であるＰＳＧ膜６２によって、エミッタ電極５４から絶縁されている。ゲートランナー７３は、低抵抗化を図るため、第３の電極である金属のランナー電極７４に接続されている。

また、ドリフト領域５２の、ゲートランナー７３の下の表面層には、後述するガードリング５５ａ，５５ｂ，５５ｃと同じ導電型で同じ不純物濃度のウェル（以下、ゲートランナー下ウェルとする）７５が形成されている。なお、ゲート容量を低減するため、図示省略したゲート酸化膜のうち、ゲートランナー下ウェル７５とゲートランナー７３との間の部分の酸化膜を、ゲート領域７１の酸化膜よりも厚くすることもある。

ドリフト領域５２の、ゲートランナー下ウェル７５の外周部分、すなわちゲートランナー７３の外側部分の表面層には、ゲートランナー下ウェル７５を囲むように、ベース領域５３と同じ導電型のガードリング５５ａ，５５ｂ，５５ｃがたとえば３本形成されている。ここで、ベース領域５３はｐ型であるため、ガードリング５５ａ，５５ｂ，５５ｃはｐ型であり、したがって前記ゲートランナー下ウェル７５もｐ型である。ガードリング５５ａ，５５ｂ，５５ｃの深さは、ベース領域５３と同じか、またはそれよりも深い。各ガードリング５５ａ，５５ｂ，５５ｃは、それぞれ独立した電極であるフィールドプレート５６ａ，５６ｂ，５６ｃに接触している。

ゲートランナー下ウェル７５のすぐ外側に位置する第１のガードリング５５ａに接触する第１のフィールドプレート５６ａの内側の端部は、当該第１のガードリング５５ａとゲートランナー下ウェル７５との間に存在するドリフト領域５２の上方に位置する。第１のガードリング５５ａのすぐ外側に位置する第２のガードリング５５ｂに接触する第２のフィールドプレート５６ｂの内側の端部は、当該第２のガードリング５５ｂとそのすぐ内側の第１のガードリング５５ａとの間に存在するドリフト領域５２の上方に位置する。第３のガードリング５５ｃに接触する第３のフィールドプレート５６ｃの内側の端部についても同様である。

ドリフト領域５２の、装置の外周端部の表面層には、ガードリング５５ａ，５５ｂ，５５ｃを囲むように、ベース領域５３と反対の導電型、すなわちｎ型のチャネルストッパー５７が形成されている。チャネルストッパー５７は、ストッパー電極５８に接触している。ストッパー電極５８、各フィールドプレート５６ａ，５６ｂ，５６ｃ、ランナー電極７４およびエミッタ電極５４は、たとえば厚さが１μｍの同一の導電性薄膜のパターニングにより形成されている。この導電性薄膜の上には、エミッタ電極５４とランナー電極７４の上を除いて、絶縁膜である窒化膜５９が形成されている。

そして、エミッタ電極５４上にのみ、たとえば厚さが５μｍの第１の厚膜電極６０が積層されている。この第１の厚膜電極６０は、エミッタ電極５４に接触しており、ワイヤボンディングをおこなう際のエミッタパッドとなる。また、ランナー電極７４にのみ、たとえば厚さが５μｍの第２の厚膜電極７６が積層されている。この第２の厚膜電極７６は、ランナー電極７４に接触しており、ゲート電極となり、その一部は、ワイヤボンディングをおこなう際のゲートパッド７７となる。第１の厚膜電極６０および第２の厚膜電極７６は、たとえば厚さが５μｍの同一の導電性厚膜のパターニングにより形成されている。

図１５に示すように、第２の厚膜電極７６は、窒化膜５９によりエミッタ電極５４から絶縁されている。そのため、本実施の形態では、第２の厚膜電極７６、すなわちゲート電極およびゲートパッド７７の下に、エミッタ電極５４を設け、さらにこれに接触するエミッタ領域７２およびベース領域５３を設けることができる。つまり、ゲート電極およびゲートパッド７７の下に、ＩＧＢＴセルが配置されている。したがって、本実施の形態では、ゲート電極およびゲートパッド７７が設けられている領域は、不活性領域ではなく、活性領域となる。

ここで、図１４に示すように、ドリフト領域５２の、ゲートランナー下ウェル７５と第１のガードリング５５ａとの間の表面、第１のガードリング５５ａと第２のガードリング５５ｂとの間の表面、第２のガードリング５５ｂと第３のガードリング５５ｃとの間の表面、および第３のガードリング５５ｃとチャネルストッパー５７との間の表面は、各フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８と、ドリフト領域５２とを絶縁するために、それぞれ絶縁膜である第１の初期酸化膜６１ａ、第２の初期酸化膜６１ｂ、第３の初期酸化膜６１ｃおよび第４の初期酸化膜６１ｄにより覆われている。

各初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄは、同一の酸化膜のパターニングにより形成されている。各初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄは、絶縁膜であるＰＳＧ膜６２により被覆されている。また、窒化膜５９、エミッタパッド部分を除く第１の厚膜電極６０、およびゲートパッド７７を除く第２の厚膜電極７６は、パッシベーション膜６３により被覆されている。基板裏面には、ｎ⁺型のコレクタ層７８が設けられており、その表面に第１の電極であるコレクタ電極６４が設けられている。

つぎに、図１３〜図１５に示す構成のＩＧＢＴの製造プロセスについて説明する。図１６〜図２７は、このＩＧＢＴの製造途中の状態を示す縦断面図である。まず、ｎ^-型Ｓｉ基板のドリフト領域５２の表面に、厚さがたとえば約１μｍの酸化膜を熱酸化により形成する。そして、フォトリソグラフィーおよびエッチングにより、この熱酸化膜の、活性領域、ゲートランナー下ウェル、ガードリングおよびチャネルストッパーの各形成領域上の部分を除去し、基板表面に初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄを形成する。つづいて、厚さがたとえば５０ｎｍのスクリーン酸化膜（図示省略）を形成して、先のエッチングにより露出した基板表面を覆う（図１６）。

ついで、基板表面にレジストを塗布し、これをパターニングしてレジストマスク８１を形成する。このレジストマスク８１は、第１の初期酸化膜６１ａと第２の初期酸化膜６１ｂとの間、第２の初期酸化膜６１ｂと第３の初期酸化膜６１ｃとの間、および第３の初期酸化膜６１ｃと第４の初期酸化膜６１ｄとの間に、それぞれ初期酸化膜による開口幅よりも狭い幅の開口部と、ゲートランナー下ウェル形成領域上に開口部を有する。そして、たとえばドーズ量を１×１０¹⁵ｃｍ^-2とし、加速電圧を４５ｋｅＶとして、レジストマスク８１の開口部を介して、ドリフト領域５２中にボロン（Ｂ）をイオン注入し、ボロンのイオン注入層８２を形成する（図１７）。

レジストマスク８１を除去した後、再び基板表面にレジストを塗布し、これをパターニングして、チャネルストッパー形成領域上に開口部を有するレジストマスク８３を形成する。そして、たとえばドーズ量を１×１０¹⁵ｃｍ^-2とし、加速電圧を１００ｋｅＶとして、レジストマスク８３の開口部を介して、ドリフト領域５２中にリン（Ｐ）をイオン注入し、リンのイオン注入層８４を形成する（図１８）。

レジストマスク８３を除去した後、窒素雰囲気において１１５０℃で約５時間のアニールをおこなう。このアニールによって、イオン注入時にできた欠陥が回復するとともに、注入された不純物が拡散し、活性化して、ゲートランナー下ウェル７５、ガードリング５５ａ，５５ｂ，５５ｃおよびチャネルストッパー５７が形成される（図１９）。

図示しないスクリーン酸化膜を除去した後、基板表面にゲート酸化膜（図示省略）を形成する。つづいて、気相堆積法により、基板表面にポリシリコンを積層する。このポリシリコンにＰＨ₃をドープして低抵抗化した後、フォトリソグラフィーによりパターニングして、ゲート領域７１およびゲートランナー７３を形成する（図２０）。

ついで、再び基板表面にレジストを塗布し、これをパターニングして、ベース領域の形成領域上に開口部を有するレジストマスク８５を形成する。そして、たとえばドーズ量を１×１０¹⁴ｃｍ^-2とし、加速電圧を４５ｋｅＶとして、レジストマスク８５の開口部を介して、ドリフト領域５２中にボロン（Ｂ）をイオン注入し、ボロンのイオン注入層８６を形成する（図２１）。

レジストマスク８５を除去した後、ポリシリコンが除去された部分のゲート酸化膜を除去する。そして、再び５０ｎｍのスクリーン酸化膜（図示省略）を形成し、連続して窒素雰囲気において１１５０℃で約２時間のアニールをおこなう。このアニールによって、イオン注入時にできた欠陥が回復するとともに、注入された不純物が拡散し、活性化して、ベース領域５３が形成される（図２２）。この場合、ベース領域５３はガードリング５５ａ，５５ｂ，５５ｃよりも浅い拡散となる。

ついで、再び基板表面にレジストを塗布し、これをパターニングして、エミッタ領域の形成領域上に開口部を有するレジストマスク８７を形成する。そして、たとえばドーズ量を５×１０¹⁵ｃｍ^-2とし、加速電圧を１２０ｋｅＶとして、レジストマスク８７の開口部を介して、ドリフト領域５２中に砒素（Ａｓ）をイオン注入し、砒素のイオン注入層８８を形成する（図２３）。

レジストマスク８７を除去した後、気相堆積法により、基板表面にＰＳＧ膜６２を約１μｍ成長させる。つづいて、窒素雰囲気において９７０℃で２０分間のアニールをおこなう。このアニールによって、ＰＳＧ膜６２が安定化するとともに、イオン注入時にできた欠陥が回復する。また、注入された不純物が拡散し、活性化して、エミッタ領域７２が形成される。つづいて、フォトリソグラフィーおよびエッチングにより、ＰＳＧ膜６２および図示しないスクリーン酸化膜の、ベース領域５３、エミッタ領域７２、ゲートランナー７３、ガードリング５５ａ，５５ｂ，５５ｃおよびチャネルストッパー５７の上の部分をそれぞれ一部除去し、各領域のシリコン表面を露出させる（図２４）。

ついで、スパッタリング法により、基板表面に厚さ１μｍ程度のＡｌ−Ｓｉよりなる導電性薄膜を成長させる。あるいは、Ａｌ−Ｓｉの代わりに、Ａｌとバリアメタルの多層膜としてもよい。この導電性薄膜をフォトリソグラフィーによりパターニングし、エミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８を形成する（図２５）。あるいは、エミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８を異方性エッチングにより形成してもよい。エミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８は、それぞれＰＳＧ膜６２のパターニングにより露出したシリコン表面にオーミック接触する。

ついで、気相堆積法により、基板表面に厚さ１μｍ程度の窒化膜５９を成長させる。そして、フォトリソグラフィーおよびエッチングにより、窒化膜５９の、エミッタ電極５４およびランナー電極７４の上の部分をそれぞれ一部除去して、エミッタ電極５４およびランナー電極７４を露出させる（図２６）。なお、窒化膜５９の代わりに酸化膜でもよい。

ついで、スパッタリング法により、基板表面に厚さ５μｍ程度のＡｌ−Ｓｉよりなる導電性厚膜を形成する。そして、フォトリソグラフィーにより導電性厚膜をパターニングし、ベース領域５３の一部の領域上に第１の厚膜電極６０を形成し、またゲートランナー７３上に第２の厚膜電極７６を形成する（図２７）。第１の厚膜電極６０は、窒化膜５９のパターニングにより露出したエミッタ電極５４に接触する。第２の厚膜電極７６は、窒化膜５９のパターニングにより露出したランナー電極７４に接触し、さらに活性領域に広げられ、ゲート電極となる。このとき、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８は、その上に積層された窒化膜５９によって保護されるので、エッチングされずに残る。

ついで、基板表面にポリイミドを１０μｍの厚さで塗布し、これをフォトリソグラフィーによりパターニングしてボンディングエリアのみ除去した後、キュアによって安定化させ、パッシベーション膜６３とする。パッシベーション膜６３として、ポリイミドの代わりに窒化膜を用いてもよい。そして、基板裏面にコレクタ層７８およびコレクタ電極６４を形成し、図１４に示す構成のＩＧＢＴが完成する。

上述した実施の形態２によれば、導電性厚膜により構成されたゲート電極およびゲートパッド７７の下に、窒化膜５９を介して、導電性薄膜により構成されたエミッタ電極５４を配置することができるので、ゲート電極およびゲートパッド７７の下にＩＧＢＴセルを配置することができる。また、フィールドプレート５６ａ，５６ｂ，５６ｃが薄いため、フィールドプレート５６ａ，５６ｂ，５６ｃのサイドエッチング量が減少するので、ガードリング５５ａ，５５ｂ，５５ｃの一本あたりの幅を狭くすることができる。また、大電流が流れ、ワイヤボンディングによるストレスがかかるエミッタ電極５４およびゲート電極に対しては、第１および第２の厚膜電極６０，７６により、十分に厚くすることができる。

また、レジストマスク８１を用いてガードリング５５ａ，５５ｂ，５５ｃを形成するため、露光装置の限界までガードリング５５ａ，５５ｂ，５５ｃの窓幅を縮小することができるとともに、初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄのエッチングばらつきの影響を受けずに済む。したがって、耐圧構造部の面積を縮小することができるとともに、不活性領域が減るので、活性領域の割合が高い高耐圧小電流素子が得られる。

なお、上述したＩＧＢＴにおいて、ガードリング５５ａ，５５ｂ，５５ｃとチャネルストッパー５７を同じ導電型にしてもよく、その場合には、ベース領域５３を形成する際のマスクが不要となる。また、チャネルストッパー５７をエミッタ領域７２と同時に形成してもよく、その場合には、チャネルストッパー５７を形成するための工程が不要となる。また、第２の厚膜電極７６よりなるゲート電極下に、導電性薄膜よりなるランナー電極７４を配置してもよい。

また、必ずしもランナー電極７４上に第２の厚膜電極７６を設けなくてもよい。また、ゲートランナー７３を活性領域内部に形成してもよく、その場合には、ランナー電極７４はエミッタ電極５４の内側に形成される。また、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。

実施の形態３．
実施の形態３は、本発明をダイオードに適用した他の例である。図２８は、実施の形態３にかかるダイオードの平面構成の要部を示す平面図であり、図２９は、図２８のＤ−Ｄ’における断面構成を示す縦断面図である。図２８および図２９に示すように、実施の形態３のダイオードでは、パッシベーション膜１３は、第２の電極であるアノード電極４の一部、具体的には平面形状が略方形状のアノード電極４の周縁部と、フィールドプレート６ａ，６ｂ，６ｃ，６ｄとストッパー電極８の上を覆っている。

そして、アノード電極４の、パッシベーション膜１３に覆われていない露出部分、すなわちアノード電極４の、周縁部を除く略全面の上にのみ、たとえば厚さが５μｍの厚膜電極１０がめっき法により選択的に形成されている。実施の形態３では、アノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８の上には、窒化膜は設けられていない。実施の形態３のダイオードのその他の構成は、実施の形態１のダイオードと同じである。実施の形態１と同様の構成については、同一の符号を付して、説明を省略する。

つぎに、図２８および図２９に示す構成のダイオードの製造プロセスについて、図３〜図１０および図３０を用いて説明する。図３０は、このダイオードの製造途中の状態を示す縦断面図である。まず、ｎ^-型ドリフト領域２の表面に初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを形成した後、図示しないスクリーン酸化膜を形成する（図３）。ついで、隣り合う初期酸化膜１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ間の開口幅よりも狭い幅の開口部を有するレジストマスク２１を用いてイオン注入をおこない、ドリフト領域２中にボロンのイオン注入層２２を形成する（図４）。イオン注入条件は、実施の形態１と同じである。

レジストマスク２１を除去した後、チャネルストッパーを形成するためのレジストマスク２３を用いて、実施の形態１と同じ条件でイオン注入をおこない、ドリフト領域２中にリンのイオン注入層２４を形成する（図５）。レジストマスク２３を除去した後、実施の形態１と同じ条件でアニールをおこない、ガードリング５ａ，５ｂ，５ｃ，５ｄおよびチャネルストッパー７を形成する（図６）。

ついで、アノード領域を形成するためのレジストマスク２５を用いて、実施の形態１と同じ条件でイオン注入をおこない、ドリフト領域２中にボロンのイオン注入層２６を形成する（図７）。ここで、通常のＰｉＮダイオードの場合には、アノード領域の形成領域全面にボロンをイオン注入する。一方、ＭＰＳダイオードの場合には、アノード領域の形成領域上に部分的にレジストを残すことによりボロンが注入されない領域を作り、この部分をショットキー接合とする。

レジストマスク２５を除去した後、図示しないスクリーン酸化膜を除去する。再び図示しないスクリーン酸化膜を形成した後、連続して実施の形態１と同じ条件でアニールをおこない、アノード領域３を形成する（図８）。この場合、アノード領域３はガードリング５ａ，５ｂ，５ｃ，５ｄよりも浅い拡散となる。ついで、基板表面にＰＳＧ膜１２を成長させた後、ＰＳＧ膜１２および図示しないスクリーン酸化膜の一部を除去して、アノード領域３、ガードリング５ａ，５ｂ，５ｃ，５ｄおよびチャネルストッパー７のシリコン表面を露出させる（図９）。

ついで、厚さ１μｍ程度のＡｌ−Ｓｉなどよりなる導電性薄膜を成長させ、これをパターニングしてアノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８を形成する（図１０）。Ａｌ−Ｓｉの代わりに、Ａｌとバリアメタルの多層膜としてもよい。また、アノード電極４、フィールドプレート６ａ，６ｂ，６ｃ，６ｄおよびストッパー電極８を異方性エッチングにより形成することもできる。ついで、基板表面にポリイミドを１０μｍの厚さで塗布し、フォトリソグラフィーによりパターニングしてアノード電極４の略全面の上のポリイミドを除去する。その後、キュアによってポリイミドを安定化させ、パッシベーション膜１３とする（図３０）。パッシベーション膜１３を窒化膜で形成してもよい。

ついで、めっき法により、たとえば基板表面に厚さ５μｍ程度のＴｉ／Ｎｉ／Ａｕの３層構造よりなる金属厚膜を形成する。この金属厚膜は、導電性を有する露出部分に選択的に成長し、パッシベーション膜１３の上には成長しない。したがって、金属厚膜よりなる厚膜電極１０は、パッシベーション膜１３により覆われていないアノード電極４上にのみ選択的に形成される。そして、基板裏面にカソード電極１４を形成し、図２９に示す構成のダイオードが完成する。

上述した実施の形態３によれば、厚膜電極１０が、パッシベーション膜１３により覆われていないアノード電極４上にのみ選択的に形成されるので、アノード電極４とフィールドプレート６ａ，６ｂ，６ｃ，６ｄとストッパー電極８を絶縁膜で覆う工程、この絶縁膜をパターニングしてアノード電極４の一部を露出させる工程、および厚膜電極１０を形成するために導電性厚膜をパターニングする工程が不要となる。したがって、実施の形態１よりも簡略化した製造プロセスでもって実施の形態１と同様の効果を有する高耐圧小電流素子を製造することができる。

なお、実施の形態１と同様に、ストッパー電極８を十分に長くすることによって、ガードリング５ａ，５ｂ，５ｃ，５ｄとチャネルストッパー７を同じ導電型とすることもできる。この場合には、チャネルストッパー７を形成するためのリンのイオン注入工程は不要となり、さらにＰｉＮダイオードの場合には、アノード形成用のマスクも不要となる。また、第１導電型がｐ型で、第２導電型のｎ型の場合には、上述した実施の形態３の説明において、アノードをカソードと読み替え、カソードをアノードと読み替えるものとする。

実施の形態４．
実施の形態４は、本発明をＩＧＢＴに適用した他の例である。図３１は、実施の形態４にかかるＩＧＢＴの平面構成の要部を示す平面図であり、図３２は、図３１のゲートパッドを横切らないＥ−Ｅ’における断面構成を示す縦断面図である。図３１および図３２に示すように、実施の形態４のＩＧＢＴでは、パッシベーション膜６３は、第２の電極であるエミッタ電極５４の一部、具体的には平面形状が略方形状のエミッタ電極５４の周縁部と、ランナー電極７４とフィールドプレート５６ａ，５６ｂ，５６ｃとストッパー電極５８の上を覆っている。

そして、エミッタ電極５４の、パッシベーション膜６３に覆われていない露出部分、すなわちエミッタ電極５４の、周縁部を除く略全面の上にのみ、たとえば厚さが５μｍの厚膜電極６０がめっき法により選択的に形成されている。実施の形態４では、エミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８の上には、窒化膜は設けられていない。実施の形態４のＩＧＢＴのその他の構成は、実施の形態２のＩＧＢＴと同じである。実施の形態２と同様の構成については、同一の符号を付して、説明を省略する。

つぎに、図３１および図３２に示す構成のＩＧＢＴの製造プロセスについて、図１６〜図２５および図３３を用いて説明する。図３３は、このＩＧＢＴの製造途中の状態を示す縦断面図である。まず、ｎ^-型のドリフト領域５２の表面に初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄを形成した後、図示しないスクリーン酸化膜を形成する（図１６）。ついで、隣り合う初期酸化膜６１ａ，６１ｂ，６１ｃ，６１ｄ間の開口幅よりも狭い幅の開口部と、ゲートランナー下ウェル形成領域上に開口部を有するレジストマスク８１を用いてイオン注入をおこない、ドリフト領域５２中にボロンのイオン注入層８２を形成する（図１７）。イオン注入条件は、実施の形態２と同じである。

レジストマスク８１を除去した後、チャネルストッパーを形成するためのレジストマスク８３を用いて、実施の形態２と同じ条件でイオン注入をおこない、ドリフト領域５２中にリンのイオン注入層８４を形成する（図１８）。レジストマスク８３を除去した後、実施の形態２と同じ条件でアニールをおこない、ゲートランナー下ウェル７５、ガードリング５５ａ，５５ｂ，５５ｃおよびチャネルストッパー５７を形成する（図１９）。

図示しないスクリーン酸化膜を除去した後、基板表面に図示しないゲート酸化膜を形成し、その上にポリシリコンを積層する。このポリシリコンをＰＨ₃のドーピングにより低抵抗化した後、パターニングしてゲート領域７１およびゲートランナー７３を形成する（図２０）。ついで、ベース領域を形成するためのレジストマスク８５を用いて、実施の形態２と同じ条件でイオン注入をおこない、ドリフト領域５２中にボロンのイオン注入層８６を形成する（図２１）。

レジストマスク８５およびポリシリコンが除去された部分のゲート酸化膜を除去した後、再び図示しないスクリーン酸化膜を形成し、連続して実施の形態２と同じ条件でアニールをおこない、ベース領域５３を形成する（図２２）。この場合、ベース領域５３はガードリング５５ａ，５５ｂ，５５ｃよりも浅い拡散となる。ついで、エミッタ領域を形成するためのレジストマスク８７を用いて、実施の形態２と同じ条件でイオン注入をおこない、ドリフト領域５２中に砒素のイオン注入層８８を形成する（図２３）。

レジストマスク８７を除去し、基板表面にＰＳＧ膜６２を成長させた後、実施の形態２と同じ条件でアニールをおこない、ＰＳＧ膜６２を安定化させるとともに、エミッタ領域７２を形成する。ついで、ＰＳＧ膜６２および図示しないスクリーン酸化膜の一部を除去して、ベース領域５３、エミッタ領域７２、ゲートランナー７３、ガードリング５５ａ，５５ｂ，５５ｃおよびチャネルストッパー５７のシリコン表面を露出させる（図２４）。

ついで、厚さ１μｍ程度のＡｌ−Ｓｉなどよりなる導電性薄膜を成長させ、これをパターニングしてエミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８を形成する（図２５）。Ａｌ−Ｓｉの代わりに、Ａｌとバリアメタルの多層膜としてもよい。また、エミッタ電極５４、ランナー電極７４、フィールドプレート５６ａ，５６ｂ，５６ｃおよびストッパー電極５８を異方性エッチングにより形成することもできる。

ついで、基板表面にポリイミドを１０μｍの厚さで塗布し、フォトリソグラフィーによりパターニングしてエミッタ電極５４の略全面の上のポリイミドを除去する。その後、キュアによってポリイミドを安定化させ、パッシベーション膜６３とする（図３３）。パッシベーション膜６３を窒化膜で形成してもよい。

ついで、めっき法により、たとえば基板表面に厚さ５μｍ程度のＴｉ／Ｎｉ／Ａｕの３層構造よりなる金属厚膜を形成する。この金属厚膜は、導電性を有する露出部分に選択的に成長し、パッシベーション膜６３の上には成長しない。したがって、金属厚膜よりなる厚膜電極６０は、パッシベーション膜６３により覆われていないエミッタ電極５４上にのみ選択的に形成される。そして、基板裏面にコレクタ層７８およびコレクタ電極６４を形成し、図３２に示す構成のＩＧＢＴが完成する。

上述した実施の形態４によれば、厚膜電極６０が、パッシベーション膜６３により覆われていないエミッタ電極５４上にのみ選択的に形成されるので、エミッタ電極５４とランナー電極７４とフィールドプレート５６ａ，５６ｂ，５６ｃとストッパー電極５８を絶縁膜で覆う工程、この絶縁膜をパターニングしてエミッタ電極５４の一部を露出させる工程、および厚膜電極６０を形成するために導電性厚膜をパターニングする工程が不要となる。したがって、実施の形態２よりも簡略化した製造プロセスでもって実施の形態２と同様の効果を有する高耐圧小電流素子を製造することができる。

なお、実施の形態２と同様に、ガードリング５５ａ，５５ｂ，５５ｃとチャネルストッパー５７を同じ導電型とすることもできる。この場合には、ベース領域５３を形成する際のマスクが不要となる。また、チャネルストッパー５７をエミッタ領域７２と同時に形成してもよく、その場合には、チャネルストッパー５７を形成するための工程が不要となる。また、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、活性領域の外周に、ガードリングと呼ばれる深い不純物拡散層よりなる耐圧構造を備えた高耐圧の半導体装置に有用であり、特に、高耐圧のダイオードやＩＧＢＴに適している。

本発明の実施の形態１にかかるダイオードの平面構成の要部を示す平面図である。 図１のＡ−Ａ’における断面構成を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態１にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの平面構成の要部を示す平面図である。 図１３のＢ−Ｂ’（ゲートパッドが設けられていない領域）における断面構成を示す縦断面図である。 図１３のＣ−Ｃ’（ゲートパッドが設けられている領域）における断面構成を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態２にかかるＩＧＢＴの図１３のＢ−Ｂ’における製造途中の状態を示す縦断面図である。 本発明の実施の形態３にかかるダイオードの平面構成の要部を示す平面図である。 図２８のＤ−Ｄ’における断面構成を示す縦断面図である。 本発明の実施の形態３にかかるダイオードの製造途中の状態を示す縦断面図である。 本発明の実施の形態４にかかるＩＧＢＴの平面構成の要部を示す平面図である。 図３１のＥ−Ｅ’（ゲートパッドが設けられていない領域）における断面構成を示す縦断面図である。 本発明の実施の形態４にかかるＩＧＢＴの図３１のＥ−Ｅ’における製造途中の状態を示す縦断面図である。 従来のダイオードにおける耐圧構造の要部を示す断面図である。 チップに占める活性領域の割合の電流定格依存性を示す特性図である。

符号の説明

２，５２ 第１の半導体領域（ｎ^-型ドリフト領域）
３ 第２の半導体領域（ｐ型アノード領域）
４ 第２の電極（アノード電極）
５ａ〜５ｄ，５５ａ〜５５ｃ ｐ型ガードリング
６ａ〜６ｄ，５６ａ〜５６ｃ フィールドプレート
７，５７ ｎ型チャネルストッパー
８，５８ ストッパー電極
９，５９ 絶縁膜（窒化膜）
１０ 厚膜電極
１１ａ〜１１ｅ，６１ａ〜６１ｄ 絶縁膜（初期酸化膜）
１２，６２ 絶縁膜（ＰＳＧ膜）
１４ 第１の電極（カソード電極）
２１，８１ ガードリング形成用レジストマスク
５３ 第２の半導体領域（ｐ型ベース領域）
５４ 第２の電極（エミッタ電極）
６０ 第１の厚膜電極
６４ 第１の電極（コレクタ電極）
７３ 第３の半導体領域（ゲートランナー）
７４ 第３の電極（ランナー電極）
７６ 第２の厚膜電極

Claims (6)

1. 第１の電極と、
   前記第１の電極上に設けられた第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、
   前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、
   前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、
   前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、
   前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、
   を具備し、
   前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、
   前記第２の電極および前記フィールドプレートは、多層膜であることを特徴とする半導体装置。
2. 第１の電極と、
   前記第１の電極上に設けられた第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、
   前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、
   前記ガードリングから離れ、かつ前記ガードリングを囲むように、前記第１の半導体領域の表面層に選択的に形成された第１導電型のチャネルストッパーと、
   前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、
   前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、
   前記チャネルストッパーに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うストッパー電極と、
   前記第２の電極に接触し、かつ前記第２の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された厚膜電極と、
   を具備し、
   前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、
   前記第２の電極、前記フィールドプレートおよび前記ストッパー電極は、多層膜であることを特徴とする半導体装置。
3. 第１の電極と、
   前記第１の電極上に設けられた第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、
   前記第２の半導体領域を囲むように、前記第１の半導体領域の表面上に絶縁膜を介して形成された第１導電型の第３の半導体領域と、
   前記第３の半導体領域から離れ、かつ前記第３の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、
   前記第２の半導体領域に接触する第２の電極と、
   前記第３の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第３の電極と、
   前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、
   前記第２の電極に接触し、かつ前記第２の電極、前記第３の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、
   前記第３の電極に接触し、かつ前記第２の電極、前記第３の電極および前記フィールドプレートよりも厚く形成された第２の厚膜電極と、
   を具備し、
   前記第２の厚膜電極の下に、絶縁膜を介して前記第２の電極および前記第２の半導体領域が形成されており、
   前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、
   前記第２の電極、前記第３の電極および前記フィールドプレートは、多層膜であることを特徴とする半導体装置。
4. 第１の電極と、
   前記第１の電極上に設けられた第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、
   前記第２の半導体領域を囲むように、前記第１の半導体領域の表面上に絶縁膜を介して形成された第１導電型の第３の半導体領域と、
   前記第３の半導体領域から離れ、かつ前記第３の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、
   前記ガードリングから離れ、かつ前記ガードリングを囲むように、前記第１の半導体領域の表面層に選択的に形成された第１導電型のチャネルストッパーと、
   前記第２の半導体領域に接触する第２の電極と、
   前記第３の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第３の電極と、
   前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、
   前記チャネルストッパーに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うストッパー電極と、
   前記第２の電極に接触し、かつ前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された厚膜電極と、
   前記第３の電極に接触し、かつ前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極よりも厚く形成された第２の厚膜電極と、
   を具備し、
   前記第２の厚膜電極の下に、絶縁膜を介して前記第２の電極および前記第２の半導体領域が形成されており、
   前記ガードリングは、互いに離れた状態で複数形成されており、各ガードリングにそれぞれ個別にフィールドプレートが接触しており、
   前記第２の電極、前記第３の電極、前記フィールドプレートおよび前記ストッパー電極は、多層膜であることを特徴とする半導体装置。
5. 第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆う第２の電極と、前記ガードリングに接触し、かつ絶縁膜を介して前記第１の半導体領域の表面の一部を覆うフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、を具備する半導体装置を製造するにあたって、
   前記第１の半導体領域の表面層に初期酸化膜を形成し、当該初期酸化膜の、前記ガードリングの形成領域上の部分を除去する工程と、
   前記第１の半導体領域の表面層にレジストを塗布し、当該レジストをパターニングして、前記初期酸化膜の、前記ガードリングの形成領域上の開口幅を狭める工程と、
   前記レジストをマスクとして前記ガードリングの形成領域に第２導電型の不純物をイオン注入する工程と、
   前記レジストを除去した後、熱処理をおこない、前記ガードリングの形成領域に注入された第２導電型の不純物を拡散させ、活性化させて、前記ガードリングを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 第１の電極と、前記第１の電極上に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域から離れ、かつ前記第２の半導体領域を囲むように、前記第１の半導体領域の表面層に選択的に形成された第２導電型のガードリングと、前記第２の半導体領域に接触する第２の電極と、前記ガードリングに接触するフィールドプレートと、前記第２の電極に接触し、かつ前記第２の電極および前記フィールドプレートよりも厚く形成された厚膜電極と、を具備する半導体装置を製造するにあたって、
   前記第１の半導体領域に前記ガードリングと前記第２の半導体領域を形成する工程と、
   前記第２の半導体領域および前記ガードリングのそれぞれに接触する前記第２の電極および前記フィールドプレートを形成する工程と、
   前記第２の電極の一部および前記フィールドプレートを絶縁膜で覆う工程と、
   前記絶縁膜で覆われていない前記第２の電極の露出部分に導電性厚膜をめっき法により形成し、前記第２の電極に接触する前記厚膜電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。

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