JP3281194B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Description
IGBT等の電力用半導体素子に関する。
用半導体素子はその用途上大きな耐圧を必要としてい
る。これら電力用半導体素子は耐圧の観点からパンチス
ールー型とノンパンチスールー型に分けることができ
る。
用半導体素子の概略構成を示す素子断面図である。図
中、103は低不純物濃度のN- 型ベース層を示してお
り、その表面にはP型ベース層104が形成されてい
る。このP型ベース層104の表面には選択的にN型エ
ミッタ層105が形成されており、その表面にはカソー
ド電極106が設けられている。一方、N- 型ベース層
103の裏面にはP型エミッタ層102が形成されてお
り、その表面にはアノード電極101が設けられてい
る。
は、最大順方向電圧を印加しても、主接合から発生する
空乏層がP型エミッタ層102に達しないように設計さ
れているものである。具体的には、N- 型ベース層10
3を厚くして空乏層がP型エミッタ層102に到達しな
いようにする。なお、図6の素子の場合、主接合とは、
N- 型ベース層103とP型ベース層104との接合面
である。
は、逆方向電圧を印加しても、順方向電圧を印加した場
合と同じ逆方向耐圧が得られ、最大順方向電圧と最大逆
方向電圧は等しくなる。この場合、主接合はP型エミッ
タ層102とN- 型ベース層103との接合面になり、
この接合面から発生する空乏層はP型ベース層104に
達しない。
用半導体素子には以下のような問題がある。すなわち、
高抵抗半導体層であるN- 型ベース層103を厚くする
必要があるので、素子のオン抵抗が高くなったり、スイ
ッチング特性が良くないという問題がある。
導体素子の概略構成を示す素子断面図である。このパン
チスールー型電力用半導体素子が図6のノンパンチスー
ルー型電力用半導体素子と異なる点は、P型エミッタ層
102とN- 型ベース層103との間に高不純物濃度の
N型バッファ層107が設けられていることにある。
最大順方向電圧を印加すると、主接合から発生する空乏
層が高不純物濃度のN型バッファ層107に到達して停
止し、空乏層がP型エミッタ層102に達しないように
設計されているものである。
合、N- 型ベース層103の不純物濃度を下げることに
よって、N- 型ベース層103の厚さをノンパンチスー
ルー型電力用半導体素子のそれの約半分で、ノンパンチ
スールー型電力用半導体素子と同じ順方向耐圧が得られ
る。したがって、ノンパンチスールー型電力用半導体素
子よりも、低いオン抵抗、良好なスイッチング特性が得
られる。
導体素子の場合、逆方向電圧を印加すると、高不純物濃
度のN型バッファ層107が存在するため、逆方向耐圧
は非常に低いものとなる(具体的には、数〜数十V)。
ンパンチスールー型電力用半導体素子では、高い順方向
耐圧および逆方向耐圧が得られるが、N- 型ベース層が
厚いため、オン抵抗が高くなったり、スイッチング特性
が劣化するという問題がある。
体素子では、低いオン抵抗、良好なスイッチング特性が
得られるが、高不純物濃度のN型バッファ層が存在する
ため、逆方向耐圧が非常に低いという問題がある。
ので、その目的とするところは、オン抵抗が低く、スイ
ッチング特性が良好で、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を提供することにある。
めに、本発明の電力用半導体素子(請求項1)は、低不
純物濃度の第1導電型ベース層と、この第1導電型ベー
ス層の表面側および裏面側にそれぞれ形成された第2導
電型ベース層と、前記第2導電型ベース層の表面から前
記第1導電型ベース層に達し、かつゲート絶縁膜を介し
てゲート電極が埋込み形成された溝とを備えた電力用半
導体素子であって、前記各層がシリコンにより形成さ
れ、前記第1導電型ベース層の厚さW[cm]と、前記
第1導電型ベース層の比抵抗[Ωcm]との間に、R/
W≧10 4 の関係が成立していることを特徴とする。
求項2)は、上記本発明の電力用半導体装置(請求項
1)において、前記第1導電型ベース層の表面側および
裏面側の少なくとも一方には、前記第2導電型ベース層
が高不純物濃度の第1導電型ストッパ層を介して形成さ
れていることを特徴とする。
(定格電圧)を印加しても、溝によって、第1導電型ベ
ース層内に生じる空乏層は、第2導電型ベース層に達し
なくなる。
も、空乏層が第2導電型ベース層に達するのを防止で
き、また、高い順方向耐圧も得られる。第1導電型ベー
ス層を薄くできることによって、オン抵抗の低減化、ス
イッチング特性の改善を図れるようになる。
第2導電型ベース層との間に形成された素子構造は対称
性を有するので、最大順方向電圧を印加した場合の耐圧
と、最大逆方向電圧を印加した場合の耐圧とは同じ大き
さになる。
グ特性の劣化を招かず、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を実現できるようになる。
また、本発明(請求項2)によれば、第1導電型ベース
層から第2導電型ベース層に向かって生じる空乏層は、
第1導電型ストッパ層によって、パンチスールー型の場
合と同様に抑制される。
104 と設定することにより、第1導電型ベース層から
第2導電型ベース層に向かって生じる空乏層を効果的に
抑制できることが分かった。
電型ベース層に向かって生じる空乏層は、溝によっても
抑制される。一方、一つの第1導電型ベース層と二つの
第2導電型ベース層と二つの第1導電型ストッパ層との
間に形成される素子構造は対称性を有するので、最大順
方向電圧を印加した場合の耐圧と、最大逆方向電圧を印
加した場合の耐圧とは同じ大きさになる。したがって、
オン抵抗の上昇、スイッチング特性の劣化を招かず、高
い順方向耐圧および逆方向耐圧を有する電力用半導体素
子を実現できるようになる。
る。図1は、本発明の第1の実施例に係る電力用半導体
素子(IEGT)の素子断面図である。
ソード側とで対称な構造になっていおり、カソード側の
定不純物濃度のN- 型ベース層1上には高不純物濃度の
N+型ストッパ層2を介してP型ベース層3が形成され
ている。このP型ベース層3の表面にはN型ソース層4
が選択的に形成されている。このN型ソース層4および
P型ベース層3の表面にはカソード電極7が設けられて
いる。
ース層1に達するトレンチ溝9が形成されており、この
トレンチ溝9内には、ゲート絶縁膜5を介してゲート電
極6が埋込み形成されている。すなわち、ゲート電極
6、ゲート絶縁膜5、N型ソース層4、P型ベース層3
およびN+ 型ストッパ層2によりN型MOSFETが構
成されている。
1が形成されており、異なる点はカソード電極7の代わ
りにアノード電極8が設けられていることである。この
ように構成された電力用半導体素子をターンオンするに
は、アノード・カソード間に順方向電圧を印加するとも
に、ゲート端子G1にカソード端子Kに対して正の電圧
を印加してカソード側のN型MOSFETをオン状態に
し、一方、ゲート端子G2にアノード端子Aに対して負
の電圧を印加してアノード側のMOSFETをオフ状態
にする。
ソード側からアノードに向かって延びていくが、空乏層
は素子内に形成されたトレンチ溝9およびN+ 型ストッ
パ層2によってアノード側のP型ベース層3には達しな
い。
/W≧104 とすれば、空乏層がアンノード側のP型ベ
ース層3に達するのを防止できる。ここで、WはN- 型
ベース層1の厚さ(cm)、Rは比抵抗(Ωcm)であ
る。
他の領域の寸法を決定する。これにより、トレンチ溝9
の幾何学的形状により生じる空乏層抑制効果、例えば、
トレンチ溝9により形成されるピンチオフによって空乏
層の延びを停止できる。
パ層2がない場合、素子に定格電圧を印加して生じる素
子内の空乏層の長さがN- 型ベース層1の厚さより大き
くなるが、トレンチ溝9を設けることにより、上記空乏
層の延びがN- 型ベース層1の厚さより小さくなるよう
に、トレンチ溝9の幾何学的形状が決定されている。
9およびN+ 型ストッパ層2によって空乏層の延びを効
果的に抑制でき、高い順方向耐圧が得られる。換言すれ
ば、N+ 型ストッパ層2によってパンチスールーの場合
と同様に空乏層の延びを抑制でき、更に、トレンチ溝9
によって空乏層の延びが効果的に抑制される。
薄くでき、オン抵抗の低減およびスイッチング特性の改
善を図れるようになる。一方、逆方向電圧を印加して
も、本実施例の電力用半導体素子は、アノード側とカソ
ード側とで対称な構造になっているので、最大順方向電
圧を印加した場合と同じ耐圧が得られる。
は、オン抵抗の上昇、スイッチング特性の劣化を招かず
に、高い順方向耐圧および逆方向耐圧を達成できる。図
2は、本発明の第2の実施例に係る電力用半導体素子
(IEGT)の素子断面図である。なお、図1の電力用
半導体装置と対応する部分には図1と同一符号を付して
あり、詳細な説明は省略する(以下、同様)。
例のそれと異なる点は、N+ 型ストッパ層2を省いて素
子構造を簡略化したことにある。N+ 型ストッパ層2が
ないので、その分だけ耐圧向上の効果は先の実施例より
も劣るが、トレンチ溝9による耐圧向上は維持されるの
で、実用上問題がない程度の耐圧は確保できる。
用半導体素子(IEGT)の素子断面図である。本実施
例の電力用半導体素子が第2の実施例のそれと異なる点
は、アノード側のp型ベース層内3にN型ウェル10を
形成し、このN型ウェル10のアノード電極8側の表面
にゲート絶縁膜8に接するP型ドレイン層11を形成し
たことにある。
孔排出用のP型MOSFETを形成し、ターンオフ能力
の改善を図っている。なお、本実施例の場合、アノード
側の素子構造とカソード側の素子構造とが非対称になっ
ているため、順方向耐圧と逆方向耐圧とが若干異なって
しまうが、その差異は実用上問題がない程度のものであ
る。
用半導体素子(IEGT)の素子断面図である。本実施
例の電力用半導体素子が第3の実施例のそれと異なる点
は、カソード側のN- 型ベース層1とP型ベース層3と
の間にN+ 型ストッパ層2を設けたことにある。これに
より、第1の実施例の場合と同様に、逆方向電圧を印加
したときにアノード側からカソード側に延びてくる空乏
層を効果的に止めることができ、十分に大きな逆耐圧を
実現できるようになる。
用半導体素子(IEGT)の素子断面図である。本実施
例の電力用半導体素子が第1の実施例のそれと異なる点
は、カソード側のP型ベース層3の表面に、高不純物濃
度のN+ 型ウェル12を形成し、このN+ 型ウェル12
の表面にゲート絶縁膜5に接する高不純物濃度のP+ 型
ウェル13を形成したことにある。
と正孔排出用のP型MOSFETとをカソード側に設け
てある。電子注入用のN型MOSFETは、ゲート絶縁
膜5とゲート電極6とからなるゲート部、N+ 型ウェル
12、P型ベース層3およびトッパ層2により構成され
ている。一方、正孔排出用のP型MOSFETは、ゲー
ト部、P+ 型ウェル13、N+ 型ウェル12およびP型
ベース層3により構成されている。
SFETにより電子の注入効率が高くなるので、ターン
オン特性が改善される。また、正孔排出用のP型MOS
FETにより正孔の排出が速やかに行なわれるので、タ
ーンオフ特性が改善される。
るものではない。例えば、上記実施例では、電力用半導
体素子としてIEGTの場合について説明したが、他の
電力用半導体素子、例えば、GTO、IGBT,IET
T等でも良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
子構造が対称構造で、しかも、低不純物濃度の第1導電
型ベース層を薄くしても十分な耐圧が得られるので、オ
ン抵抗が低く、スイッチング特性が良く、そして、順方
向耐圧および逆方向耐圧が高い電力用半導体素子を提供
できるようになる。
の素子断面図
の素子断面図
の素子断面図
の素子断面図
の素子断面図
の概略構成を示す素子断面図
略構成を示す素子断面図
Claims (2)
- 【請求項1】低不純物濃度の第1導電型ベース層と、 この第1導電型ベース層の表面側および裏面側にそれぞ
れ形成された第2導電型ベース層と、 前記第2導電型ベース層の表面から前記第1導電型ベー
ス層に達し、かつゲート絶縁膜を介してゲート電極が埋
込み形成された溝とを具備してなる電力用半導体素子で
あって、前記各層はシリコンにより形成され、前記第1導電型ベ
ース層の厚さW[cm]と、前記第1導電型ベース層の
比抵抗[Ωcm]との間に、R/W≧10 4 の関係が成
立している ことを特徴とする電力用半導体素子。 - 【請求項2】前記第1導電型ベース層の表面側および裏
面側の少なくとも一方には、前記第2導電型ベース層が
高不純物濃度の第1導電型ストッパ層を介して形成され
ていることを特徴とする請求項1に記載の電力用半導体
素子。
Priority Applications (1)
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---|---|---|---|
JP22187694A JP3281194B2 (ja) | 1994-09-16 | 1994-09-16 | 電力用半導体素子 |
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Application Number | Priority Date | Filing Date | Title |
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JPH0888349A JPH0888349A (ja) | 1996-04-02 |
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ID=16773572
Family Applications (1)
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JP22187694A Expired - Lifetime JP3281194B2 (ja) | 1994-09-16 | 1994-09-16 | 電力用半導体素子 |
Country Status (1)
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Cited By (2)
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-
1994
- 1994-09-16 JP JP22187694A patent/JP3281194B2/ja not_active Expired - Lifetime
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