JPH08221164A

JPH08221164A - 試作支援装置、ｉｃ搭載用基板およびバス装置

Info

Publication number: JPH08221164A
Application number: JP7049194A
Authority: JP
Inventors: Satoru Arita; 悟有田; Shigeru Mitsugi; 茂身次
Original assignee: ARITETSUKU KK; KUMAMOTO TECHNO PORISU ZAIDAN
Current assignee: ARITETSUKU KK; KUMAMOTO TECHNO PORISU ZAIDAN
Priority date: 1995-02-14
Filing date: 1995-02-14
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】短い時間で安価に、且つ修正が容易で、信頼
性が高く、ディジタルＩＣを用いた装置を試作できるよ
うにし、複数のＩＣをバスで接続する装置の試作も可能
にする。【構成】試作支援装置は、バス装置１０と、バス装置
１０に接続されるＩＣ搭載用基板２０とを備えている。
バス装置１０は、複数のコネクタ１１と、コネクタ１１
を互いにバス接続するバス配線を有するバス基板１２と
を備えている。ＩＣ搭載用基板２０は、バス装置１０の
コネクタ１１と結合するためのコネクタ２１と、ＩＣを
挿すためのＩＣソケット２３と、ＩＣソケット２３とコ
ネクタ２１に接続されたＦＰＧＡ２２とを備えている。
任意のＩＣをＩＣ搭載用基板２０のＩＣソケット２３に
挿し、ＩＣ搭載用基板２０をバス装置１０に挿し、ＦＰ
ＧＡ２２をプログラムすることにより、ＩＣを用いた装
置を試作することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に代表されるディジタルＩＣ（集積回路）を用いた装置
を試作するのに適した試作支援装置と、これを構成する
ＩＣ搭載用基板およびバス装置に関する。

【０００２】

【従来の技術】従来、ディジタル回路やマイクロコンピ
ュータ応用回路のようなディジタルＩＣを用いた装置を
開発する場合、回路設計の後、手配線やラッピング接続
によって試作を行っていた。そして、試作で設計の検証
を行った後、プリント基板を作成し、量産を行うように
している。その他の試作方法としては、プリント基板を
いきなり作ってしまう方法や、ジャンパ線接続方式のブ
レッドボードを用いて試作する方法がある。

【０００３】

【発明が解決しようとする課題】しかしながら、手配線
やラッピング接続は時間がかかり、誤配線の可能性もあ
る。また、設計ミスや誤配線の場合の修正も大変であ
る。プリント基板をいきなり作ってしまう方法は高価で
あり、プリント基板設計・製作業者へ製作を依頼した場
合、納品までに１カ月程度を要することが多い。また、
設計ミスの修正の場合、多層プリント基板の内層の配線
を修正することは難しい。

【０００４】ブレッドボードは、多数の穴の開いた基板
にＩＣを挿し、ＩＣ間をジャンパ線でつなぐことによ
り、回路の試作を行う装置である。穴は接点になってい
て、ＩＣのピンやジャンパ線のピンを挿すことにより、
電気的な接続を得る。しかし、これは機械的な弱い接触
であり、ジャンパ線に触れてピンが動いた場合等に、電
気的な接続が不安定になり、回路にノイズが乗ることも
ある。また、ジャンパ線のピンが簡単に穴から抜けてし
まう。結局、ブレッドボードによる方法は信頼性の面で
問題がある。

【０００５】これに対処するに、例えば特開平１−２０
２０２６号公報には、複数のプログラマブルロジックＩ
Ｃを搭載した第１のボードと汎用ＩＣによるディジタル
回路を搭載した第２のボードとを組み合わせて所望の機
能を実現できるようにした技術が示されている。また、
特開平３−１８６９１６号公報には、プログラマブルロ
ジックデバイスを用いて、マイクロコンピュータと汎用
書き込み装置等との接続関係を任意に設定可能にした技
術が示されている。また、特開平５−８８８０１号公報
には、プログラマブルデバイスを用いて、マザーボード
とサブボードとの接続関係を任意に設定可能にした技術
が示されている。

【０００６】しかしながら、例えばマイクロコンピュー
タ応用回路を試作する場合には、ＣＰＵ（中央処理装
置）、ＲＯＭ（リード・オンリ・メモリ）、ＲＡＭ（ラ
ンダム・アクセス・メモリ）、入出力インタフェース等
を互いにバスで接続する必要がある。上記各公報に示さ
れる技術では、このような複数のＩＣをバスで接続する
装置を試作することができないという問題点がある。

【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、短い時間で安価に、ディジタルＩＣ
を用いた装置を試作でき、修正が容易で、信頼性が高
く、しかも複数のＩＣをバスで接続する装置の試作も可
能な試作支援装置、ＩＣ搭載用基板およびバス装置を提
供することにある。

【０００８】

【課題を解決するための手段】請求項１記載の試作支援
装置は、互いにバス接続された複数のバス接続用コネク
タを有するバス装置と、このバス装置に接続されるＩＣ
搭載用基板とを備え、ＩＣ搭載用基板が、バス接続用コ
ネクタと結合するためのバス装置接続用コネクタと、Ｉ
Ｃを挿すためのＩＣソケットと、一部の入出力端子がＩ
Ｃソケットの全ての端子にそれぞれ接続され、他の入出
力端子がバス装置接続用コネクタの端子に接続された、
結線と論理がプログラム可能なプログラマブルＩＣとを
有するものである。

【０００９】この試作支援装置では、ＩＣ搭載用基板の
ＩＣソケットに任意のＩＣを挿し、ＩＣ搭載用基板をバ
ス装置に接続し、プログラマブルＩＣの結線と論理をプ
ログラムすることによってＩＣを用いた任意の装置を試
作することが可能になる。

【００１０】請求項２記載の試作支援装置は、請求項１
記載の試作支援装置において、ＩＣ搭載用基板が、ＩＣ
ソケットに隣り合うように配置され、ＩＣソケットの端
子に接続された端子を含む補助ソケットと、電源に接続
された電源ソケットと、接地された接地ソケットとを更
に有するものである。

【００１１】この試作支援装置では、補助ソケットと、
電源ソケットおよび接地ソケットとを接続することによ
って、ＩＣソケットに挿したＩＣに電源を与えることが
可能になる。

【００１２】請求項３記載の試作支援装置は、請求項１
記載の試作支援装置において、ＩＣ搭載用基板が、ＩＣ
ソケットに隣り合うように配置され、ＩＣソケットの端
子に接続された端子を含む第１の補助ソケットと、電源
に接続された電源ソケットと、接地された接地ソケット
と、他の装置との接続のための装置接続用コネクタと、
この装置接続用コネクタの端子に接続された端子を含む
第２の補助ソケットと、この第２の補助ソケットに隣り
合うように配置され、ＩＣソケットの端子に接続された
端子を含む第３の補助ソケットとを更に有するものであ
る。

【００１３】この試作支援装置では、装置接続用コネク
タに他の装置を接続し、第２の補助ソケットと第３の補
助ソケットとを接続することにより、ＩＣソケットに挿
したＩＣと他の装置との接続が可能になる。

【００１４】請求項４記載の試作支援装置は、請求項１
ないし３のいずれか１に記載の試作支援装置において、
ＩＣ搭載用基板が、ＩＣソケットに並列に接続され、Ｉ
Ｃソケットと異なる形状の第２のＩＣソケットを更に有
するものである。

【００１５】この試作支援装置では、ＩＣソケットと第
２のＩＣソケットとによって、複数の形状のＩＣに対応
可能になる。

【００１６】請求項５記載の試作支援装置は、互いにバ
ス接続された複数のバス接続用コネクタを有するバス装
置と、このバス装置に接続されるＩＣ搭載用基板とを備
え、ＩＣ搭載用基板が、バス接続用コネクタと結合する
ためのバス装置接続用コネクタと、ＩＣを挿すための第
１のＩＣソケットと、一部の入出力端子が第１のＩＣソ
ケットの全ての端子にそれぞれ接続され、他の入出力端
子がバス装置接続用コネクタの端子に接続された、結線
と論理がプログラム可能なプログラマブルＩＣと、第１
のＩＣソケットに隣り合うように配置され、第１のＩＣ
ソケットの端子に接続された端子を含む第１の補助ソケ
ットと、電源に接続された電源ソケットと、接地された
接地ソケットと、他の装置との接続のための装置接続用
コネクタと、この装置接続用コネクタの端子に接続され
た端子を含む第２の補助ソケットと、この第２の補助ソ
ケットに隣り合うように配置され、第１のＩＣソケット
の端子に接続された端子を含む第３の補助ソケットと、
ＩＣを挿すための第２のＩＣソケットと、この第２のＩ
Ｃソケットに隣り合うように配置され、第２のＩＣソケ
ットの端子に接続された端子を含む第４の補助ソケット
とを有するものである。

【００１７】この試作支援装置では、ＩＣ搭載用基板の
第１のＩＣソケットに任意のＩＣを挿し、第２のＩＣソ
ケットに他のＩＣを挿し、ＩＣ搭載用基板をバス装置に
接続し、プログラマブルＩＣの結線と論理をプログラム
することによって複数のＩＣを用いた任意の装置を試作
することが可能になる。また、第１の補助ソケットおよ
び第４の補助ソケットと、電源ソケットおよび接地ソケ
ットとを接続することによって、第１のＩＣソケットに
挿したＩＣと第２のＩＣソケットに挿したＩＣとに電源
を与えることが可能になる。また、装置接続用コネクタ
に他の装置を接続し、第３の補助ソケットあるいは第４
の補助ソケットと第２の補助ソケットとを接続すること
により、第１のＩＣソケットに挿したＩＣあるいは第２
のＩＣソケットに挿したＩＣと他の装置との接続が可能
になる。

【００１８】請求項６記載の試作支援装置は、請求項５
記載の試作支援装置において、ＩＣ搭載用基板が、第１
のＩＣソケットに並列に接続され、第１のＩＣソケット
と異なる形状の第３のＩＣソケットを更に有するもので
ある。

【００１９】この試作支援装置では、第１のＩＣソケッ
トと第３のＩＣソケットとによって、複数の形状のＩＣ
に対応可能になる。

【００２０】請求項７記載の試作支援装置は、請求項３
ないし６のいずれか１に記載の試作支援装置において、
ＩＣ搭載用基板が、第２の補助ソケットに隣り合うよう
に配置され、接地された第２の接地ソケットを更に有す
るものである。

【００２１】この試作支援装置では、第２の補助ソケッ
トと第２の接地ソケットとを接続することによって、ノ
イズ対策のための接地が可能になる。

【００２２】請求項８記載の試作支援装置は、請求項１
ないし７のいずれか１に記載の試作支援装置において、
プログラマブルＩＣが複数設けられ、これら複数のプロ
グラマブルＩＣはバス装置接続用コネクタやＩＣソケッ
トへの接続を分担し、バス装置接続用コネクタやＩＣソ
ケットに接続していない互いの入出力端子同士が接続さ
れているものである。

【００２３】この試作支援装置では、１つのプログラマ
ブルＩＣの入出力端子の数がバス装置接続用コネクタや
ＩＣソケットの端子に比べて少ない場合に、複数のプロ
グラマブルＩＣで、バス装置接続用コネクタやＩＣソケ
ットへの接続を分担することが可能になる。

【００２４】請求項９記載の試作支援装置は、請求項１
ないし８のいずれか１に記載の試作支援装置において、
プログラマブルＩＣを、フィールド・プログラマブル・
ゲート・アレイとしたものである。

【００２５】請求項１０記載の試作支援装置は、請求項
１ないし８のいずれか１に記載の試作支援装置におい
て、プログラマブルＩＣを、プログラマブル・ロジック
・デバイスとしたものである。

【００２６】請求項１１記載の試作支援装置は、請求項
１ないし１０のいずれか１に記載の試作支援装置におい
て、バス装置の複数のバス接続用コネクタのうち、少な
くとも一つのバス接続用コネクタが、その接続方向が他
のバス接続用コネクタの接続方向に対して直角方向にな
るように配置されているものである。

【００２７】この試作支援装置では、バス装置の複数の
バス接続用コネクタに接続する複数のＩＣ搭載用基板の
うちの少なくとも一つを他のＩＣ搭載用基板に対して直
角方向に配置することが可能になり、デバッグや調整が
容易になる。

【００２８】請求項１２記載の試作支援装置は、請求項
１１記載の試作支援装置において、バス装置が、各バス
接続用コネクタの接続方向に合わせたＩＣ搭載用基板案
内用のガイドレールを更に有するものである。

【００２９】この試作支援装置では、ＩＣ搭載用基板を
ガイドレールに沿って案内して、バス装置のバス接続用
コネクタに接続することができ、バス装置に対するＩＣ
搭載用基板の接続が容易になる。

【００３０】請求項１３記載のＩＣ搭載用基板は、互い
にバス接続された複数のバス接続用コネクタを有するバ
ス装置と、このバス装置に接続されるＩＣ搭載用基板と
を備えた試作支援装置に用いられ、バス接続用コネクタ
と結合するためのバス装置接続用コネクタと、ＩＣを挿
すためのＩＣソケットと、一部の入出力端子がＩＣソケ
ットの全ての端子にそれぞれ接続され、他の入出力端子
がバス装置接続用コネクタの端子に接続された、結線と
論理がプログラム可能なプログラマブルＩＣとを備えた
ものである。

【００３１】このＩＣ搭載用基板では、ＩＣソケットに
任意のＩＣを挿し、ＩＣ搭載用基板をバス装置に接続
し、プログラマブルＩＣの結線と論理をプログラムする
ことによってＩＣを用いた任意の装置を試作することが
可能になる。

【００３２】請求項１４記載のＩＣ搭載用基板は、請求
項１３記載のＩＣ搭載用基板において、ＩＣソケットに
隣り合うように配置され、ＩＣソケットの端子に接続さ
れた端子を含む補助ソケットと、電源に接続された電源
ソケットと、接地された接地ソケットとを更に備えたも
のである。

【００３３】このＩＣ搭載用基板では、補助ソケットと
電源ソケットおよび接地ソケットとを接続することによ
って、ＩＣソケットに挿したＩＣに電源を与えることが
可能になる。

【００３４】請求項１５記載のＩＣ搭載用基板は、請求
項１３記載のＩＣ搭載用基板において、ＩＣソケットに
隣り合うように配置され、ＩＣソケットの端子に接続さ
れた端子を含む第１の補助ソケットと、電源に接続され
た電源ソケットと、接地された接地ソケットと、他の装
置との接続のための装置接続用コネクタと、この装置接
続用コネクタの端子に接続された端子を含む第２の補助
ソケットと、この第２の補助ソケットに隣り合うように
配置され、ＩＣソケットの端子に接続された端子を含む
第３の補助ソケットとを更に備えたものである。

【００３５】このＩＣ搭載用基板では、装置接続用コネ
クタに他の装置を接続し、第２の補助ソケットと第３の
補助ソケットとを接続することにより、ＩＣソケットに
挿したＩＣと他の装置との接続が可能になる。

【００３６】請求項１６記載のＩＣ搭載用基板は、請求
項１３ないし１５のいずれか１に記載のＩＣ搭載用基板
において、ＩＣソケットに並列に接続され、ＩＣソケッ
トと異なる形状の第２のＩＣソケットを更に備えたもの
である。

【００３７】このＩＣ搭載用基板では、ＩＣソケットと
第２のＩＣソケットとによって、複数の形状のＩＣに対
応可能になる。

【００３８】請求項１７記載のＩＣ搭載用基板は、互い
にバス接続された複数のバス接続用コネクタを有するバ
ス装置と、このバス装置に接続されるＩＣ搭載用基板と
を備えた試作支援装置に用いられ、バス接続用コネクタ
と結合するためのバス装置接続用コネクタと、ＩＣを挿
すための第１のＩＣソケットと、一部の入出力端子が第
１のＩＣソケットの全ての端子にそれぞれ接続され、他
の入出力端子がバス装置接続用コネクタの端子に接続さ
れた、結線と論理がプログラム可能なプログラマブルＩ
Ｃと、第１のＩＣソケットに隣り合うように配置され、
第１のＩＣソケットの端子に接続された端子を含む第１
の補助ソケットと、電源に接続された電源ソケットと、
接地された接地ソケットと、他の装置との接続のための
装置接続用コネクタと、この装置接続用コネクタの端子
に接続された端子を含む第２の補助ソケットと、この第
２の補助ソケットに隣り合うように配置され、第１のＩ
Ｃソケットの端子に接続された端子を含む第３の補助ソ
ケットと、ＩＣを挿すための第２のＩＣソケットと、こ
の第２のＩＣソケットに隣り合うように配置され、第２
のＩＣソケットの端子に接続された端子を含む第４の補
助ソケットとを備えたものである。

【００３９】このＩＣ搭載用基板では、第１のＩＣソケ
ットに任意のＩＣを挿し、第２のＩＣソケットに他のＩ
Ｃを挿し、ＩＣ搭載用基板をバス装置に接続し、プログ
ラマブルＩＣの結線と論理をプログラムすることによっ
て複数のＩＣを用いた任意の装置を試作することが可能
になる。また、第１の補助ソケットおよび第４の補助ソ
ケットと電源ソケットおよび接地ソケットとを接続する
ことによって、第１のＩＣソケットに挿したＩＣと第２
のＩＣソケットに挿したＩＣとに電源を与えることが可
能になる。また、装置接続用コネクタに他の装置を接続
し、第３の補助ソケットあるいは第４の補助ソケットと
第２の補助ソケットとを接続することにより、第１のＩ
Ｃソケットに挿したＩＣあるいは第２のＩＣソケットに
挿したＩＣと他の装置との接続が可能になる。

【００４０】請求項１８記載のＩＣ搭載用基板は、請求
項１７記載のＩＣ搭載用基板において、第１のＩＣソケ
ットに並列に接続され、第１のＩＣソケットと異なる形
状の第３のＩＣソケットを更に備えたものである。

【００４１】このＩＣ搭載用基板では、第１のＩＣソケ
ットと第３のＩＣソケットとによって、複数の形状のＩ
Ｃに対応可能になる。

【００４２】請求項１９記載のＩＣ搭載用基板は、請求
項１５ないし１８のいずれか１に記載のＩＣ搭載用基板
において、第２の補助ソケットに隣り合うように配置さ
れ、接地された第２の接地ソケットを更に備えたもので
ある。

【００４３】このＩＣ搭載用基板では、第２の補助ソケ
ットと第２の接地ソケットとを接続することによって、
ノイズ対策のための接地が可能になる。

【００４４】請求項２０記載のＩＣ搭載用基板は、請求
項１３ないし１９のいずれか１に記載のＩＣ搭載用基板
において、プログラマブルＩＣが複数設けられ、これら
複数のプログラマブルＩＣはバス装置接続用コネクタや
ＩＣソケットへの接続を分担し、バス装置接続用コネク
タやＩＣソケットに接続していない互いの入出力端子が
接続されているものである。

【００４５】このＩＣ搭載用基板では、１つのプログラ
マブルＩＣの入出力端子の数がバス装置接続用コネクタ
やＩＣソケットの端子に比べて少ない場合に、複数のプ
ログラマブルＩＣで、バス装置接続用コネクタやＩＣソ
ケットへの接続を分担することが可能になる。

【００４６】請求項２１記載のＩＣ搭載用基板は、請求
項１３ないし２０のいずれか１に記載のＩＣ搭載用基板
において、プログラマブルＩＣを、フィールド・プログ
ラマブル・ゲート・アレイとしたものである。

【００４７】請求項２２記載のＩＣ搭載用基板は、請求
項１３ないし２０のいずれか１に記載のＩＣ搭載用基板
において、プログラマブルＩＣを、プログラマブル・ロ
ジック・デバイスとしたものである。

【００４８】請求項２３記載のバス装置は、コネクタ、
ＩＣを挿すためのＩＣソケット、および、一部の入出力
端子がＩＣソケットの全ての端子にそれぞれ接続され、
他の入出力端子がコネクタの端子に接続された、結線と
論理がプログラム可能なプログラマブルＩＣを有するＩ
Ｃ搭載用基板と、複数のＩＣ搭載用基板のコネクタ同士
をバス接続するためのバス装置とを備えた試作支援装置
に用いられ、互いにバス接続され、それぞれＩＣ搭載用
基板のコネクタと結合するための複数のバス接続用コネ
クタを備え、この複数のバス接続用コネクタのうち、少
なくとも一つのバス接続用コネクタは、その接続方向が
他のバス接続用コネクタの接続方向に対して直角方向に
なるように配置されているものである。

【００４９】このバス装置では、バス装置の複数のバス
接続用コネクタに接続する複数のＩＣ搭載用基板のうち
の少なくとも一つを他のＩＣ搭載用基板に対して直角方
向に配置することが可能になり、デバッグや調整が容易
になる。

【００５０】請求項２４記載のバス装置は、請求項２３
記載のバス装置において、各バス接続用コネクタの接続
方向に合わせたＩＣ搭載用基板案内用のガイドレールを
更に備えたものである。

【００５１】このバス装置では、ＩＣ搭載用基板をガイ
ドレールに沿って案内して、バス装置のバス接続用コネ
クタに接続することができ、バス装置に対するＩＣ搭載
用基板の接続が容易になる。

【００５２】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。

【００５３】図１は本発明の第１の実施例に係る試作支
援装置の外観を示す斜視図、図２は図１におけるＩＣ搭
載用基板の平面図、図３は図１に示した試作支援装置の
ブロック図である。これらの図に示すように、本実施例
の試作支援装置は、バス装置１０と、このバス装置１０
に接続されるＩＣ搭載用基板２０とを備えている。バス
装置１０は、複数、例えば３つのコネクタ１１と、これ
らのコネクタ１１を互いにバス接続するバス配線ＢＵＳ
１〜ＢＵＳｍを有するバス基板１２とを備えている。Ｉ
Ｃ搭載用基板２０は、バス装置１０のコネクタ１１と結
合するためのコネクタ２１と、ユーザが任意のディジタ
ルＩＣを挿すためのＩＣソケット２３と、一部の入出力
端子がＩＣソケット２３の全ての端子にそれぞれ接続さ
れ、他の入出力端子がコネクタ２１の端子に接続された
ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレ
イ；Field Programmable Gate Array ）２２とを備えて
いる。ＦＰＧＡ２２は、内部の結線と論理がユーザの手
元で自由にプログラム可能なプログラマブルＩＣであ
る。

【００５４】図２に示したように、ＩＣ搭載用基板２０
のコネクタ２１はＩＣ搭載用基板２０の長手方向の端部
に設けられ、バス装置１０のコネクタ１１とＩＣ搭載用
基板２０のコネクタ２１の接続方向はバス基板１２に対
して直角方向であり、ＩＣ搭載用基板２０をバス装置１
０に接続した状態では、図１に示したように、ＩＣ搭載
用基板２０は垂直になる。

【００５５】図４は図１におけるバス装置１０の回路図
である。バス装置１０の複数のコネクタ１１は、ｍ本の
バス配線ＢＵＳ１〜ＢＵＳｍによって互いにバス接続さ
れている。

【００５６】図５は図１におけるＩＣ搭載用基板２０の
回路図である。ＩＣ搭載用基板２０のコネクタ２１のｍ
本のピンは、ＦＰＧＡ２２の入出力端子ＩＯａ１〜ＩＯ
ａｍと配線で結ばれている。ＩＣソケット２３のｎ本の
ピンは、ＦＰＧＡ２２の入出力端子ＩＯｂ１〜ＩＯｂｎ
と配線で結ばれている。ここで、ＩＣソケット２３の全
てのピンがＦＰＧＡ２２の入出力端子と結ばれている。
これは、ＩＣソケット２３に挿す任意のＩＣがどのよう
なＩＣであっても対応できるようにするためである。Ｉ
Ｃのどのピンにどういった信号を割り振るかは、ＩＣに
よってまちまちである。

【００５７】図６は図１におけるＦＰＧＡ２２の構造の
一例を示すブロック図である。この図に示す例では、Ｆ
ＰＧＡ２２は、規則正しく配列された多数の論理ブロッ
ク（Ａ〜Ｉ）３１と、隣接する論理ブロック３１間に設
けられたクロスポイントスイッチ３２と、四方のクロス
ポイントスイッチ３２の任意の端子間を接続するスイッ
チマトリックス３３とを備えている。クロスポイントス
イッチ３２は、四方の入出力端子３２１間の接続関係を
任意に設定することができるようになっている。図６で
は、論理ブロックＡの端子ＯＵＴ２と論理ブロックＥの
端子ａ２とを、クロスポイントスイッチ３２とスイッチ
マトリックス３３を介して接続している例を示してい
る。

【００５８】図７は図６における論理ブロック３１の構
成の一例を示すブロック図である。この図に示す例で
は、論理ブロック３１は、ルックアップテーブル３１１
とセレクタ３１２とフリップフロップ３１３とスリース
テートバッファ３１４，３１５とを備えている。ルック
アップテーブル３１１の３つの入力端子は論理ブロック
３１の入力端子ａ１〜ａ３に接続され、ルックアップテ
ーブル３１１の出力端子はスリーステートバッファ３１
４の入力端子に接続されていると共に、セレクタ３１２
の一方の入力端子に接続されている。セレクタ３１２の
他方の入力端子は論理ブロック３１の入力端子ｂに接続
されている。セレクタ３１２の切り換えのための制御入
力端子は論理ブロック３１の入力端子ｃに接続されてい
る。セレクタ３１２の出力端子はフリップフロップ３１
３の入力端子Ｄに接続され、フリップフロップ３１３の
出力端子はスリーステートバッファ３１５の入力端子に
接続されている。フリップフロップ３１３のクロック入
力端子は論理ブロック３１のクロック入力端子ＣＬＫに
接続されている。スリーステートバッファ３１４，３１
５の各出力制御入力端子はそれぞれ論理ブロック３１の
入力端子ＯＥ１，ＯＥ２に接続されている。スリーステ
ートバッファ３１４，３１５の各出力端子はそれぞれ論
理ブロック３１の出力端子ＯＵＴ１，ＯＵＴ２に接続さ
れている。ルックアップテーブル３１１は、３つの入力
の組合せに対して出力を任意に定義することができる。
ルックアップテーブル３１１の内容やセレクタ３１２の
切り換えのための情報は、論理ブロック３１内に配置さ
れている図示しないヒューズやＲＯＭあるいはＳＲＡＭ
（スタティックＲＡＭ）によって保持されるようになっ
ている。そして、外部からこの内容を設定することによ
り、論理ブロック３１の機能をプログラムすることがで
きるようになっている。

【００５９】図８は図６におけるクロスポイントスイッ
チ３２の構成の一例を示すブロック図である。この図に
示す例では、クロスポイントスイッチ３２は、端子ａ１
１〜ａ１３と端子ｃ１１〜ｃ１３を結ぶ配線と、端子ｂ
１１〜ｂ１３と端子ｄ１１〜ｄ１３を結ぶ配線と、各配
線の交差する点に設けられ、交差する配線を接続可能な
スイッチＳ１〜Ｓ９と、各スイッチＳ１〜Ｓ９の制御端
子に接続され、各スイッチＳ１〜Ｓ９のオン、オフの情
報を記憶した記憶素子（ヒューズやＲＯＭあるいはＳＲ
ＡＭ）Ｍ１〜Ｍ９とを備えている。このクロスポイント
スイッチ３２では、例えば、スイッチＳ７を閉じること
によって端子ａ１３，ｃ１３と端子ｂ１１，ｄ１１が結
ばれる。そして、外部からスイッチＳ１〜Ｓ９のオン，
オフを、記憶素子Ｍ１〜Ｍ９に設定することにより、複
数の論理ブロック３１間の端子の接続関係をプログラム
することができるようになっている。

【００６０】図９は図６におけるスイッチマトリックス
３３の構成の一例を示すブロック図である。この図に示
す例では、スイッチマトリックス３３は、各端子ａ２１
〜ａ２３，ｂ２１〜ｂ２３，ｃ２１〜ｃ２３，ｄ２１〜
ｄ２３毎に、自身と他の全ての端子とをスイッチ３３１
を介して結んだものである。なお、図９では、端子ｂ２
１からの接続のみを示し、他を省略している。各スイッ
チ３３１のオン，オフは、スイッチマトリックス３３内
に設けられた図示しない記憶素子（ヒューズやＲＯＭあ
るいはＳＲＡＭ）によって設定されるようになってお
り、外部から各スイッチ３３１のオン，オフを、記憶素
子に設定することにより、複数の論理ブロック３１間の
端子の接続関係をプログラムすることができるようにな
っている。

【００６１】図１０は図５に示したＦＰＧＡ２２の結線
と論理のプログラムの一例を示す説明図である。ＦＰＧ
Ａ２２は、入出力端子ＩＯａ１〜ＩＯａｍ，ＩＯｂ１〜
ＩＯｂｎ間を自由に結線することができ、また、結線の
間に論理回路を入れることもできる。図１０に示す例で
は、入出力端子ＩＯａ２からＩＯｂ３へバッファ４１を
介して接続し、入出力端子ＩＯｂｊからＩＯａ１へバッ
ファ４２を介して接続し、アンドゲート４３によって入
出力端子ＩＯａｉとＩＯａi+2 の論理積をとって入出力
端子ＩＯｂj+1 へ出力している。このような結線と論理
の指示は、電源投入時に外部からＦＰＧＡ２２のプログ
ラム端子に結線および論理データを入れることにより行
われる。結線および論理データは、例えば、パーソナル
コンピュータ上のスクリーンエディタを使ってソースプ
ログラムを作り、このソースプログラムをＦＰＧＡ専用
のコンパイラにかけることにより作成することができ
る。従って、ソースプログラムを変更することにより、
ＦＰＧＡ２２の結線および論理を変更することができ
る。

【００６２】次に、マイクロコンピュータを試作する場
合を例にとり、本実施例の試作支援装置の作用について
説明する。

【００６３】図１１は本実施例の試作支援装置を用いて
試作するマイクロコンピュータの構成を示す回路図であ
る。このマイクロコンピュータは、ＣＰＵ５１としてＺ
８０（米国ザイログ社の商標）と、ＰＲＯＭ（プログラ
マブルＲＯＭ）５２としての２７２５６と、負論理のア
ンドゲート５３としてのＳＮ７４ＬＳ３２とによって構
成されている。なお、クロック回路、リセット回路等の
周辺回路は省略している。ＣＰＵ５１のピンＤ０〜Ｄ７
はＰＲＯＭ５２のピンＤ０〜Ｄ７に接続され、ＣＰＵ５
１のピンＡ０〜Ａ１４はＰＲＯＭ５２のピンＡ０〜Ａ１
４に接続され、ＣＰＵ５１のピンＡ１５はＰＲＯＭ５２
のピンＣＥ^*（“^*”は負論理であることを表す。）に
接続されている。ＣＰＵ５１のピンＭＲＥＱ^*とピンＲ
Ｄ^*は負論理のアンドゲート５３の各入力端子に接続さ
れ、負論理のアンドゲート５３の出力端子（信号名ＭＥ
ＭＲＤ^*）はＰＲＯＭ５２のピンＯＥ^*に接続されて
いる。図１１において、ＣＰＵ５１とＰＲＯＭ５２の各
ピンの外側に記してある数字は、ＩＣ搭載用基板２０に
挿す場合のＩＣソケット２３のピン番号を表している。

【００６４】以下、本実施例の試作支援装置を用いて図
１１に示したマイクロコンピュータを試作する場合の組
み立て、バス配線ＢＵＳ１〜ＢＵＳｍへの信号の割り当
て、ＦＰＧＡ２２のプログラム、マイクロコンピュータ
の動作について順に説明する。

【００６５】（１）組み立て１枚のＩＣ搭載用基板２０のＩＣソケット２３には、Ｃ
ＰＵ５１としてのＺ８０を挿す。他のＩＣ搭載用基板２
０のＩＣソケット２３には、ＰＲＯＭ５２としての２７
２５６を挿す。ＰＲＯＭ５２としての２７２５６には、
適宜の方法で、ＣＰＵ５１としてのＺ８０で実行するプ
ログラムが書き込まれているものとする。この２枚のＩ
Ｃ搭載用基板２０の各コネクタ２１を、バス装置１０の
２つのコネクタ１１に挿し、それぞれコネクタ２１とコ
ネクタ１１を結合させる。この結合により、バス装置１
０のバス配線ＢＵＳ１〜ＢＵＳｍを介して、２枚のＩＣ
搭載用基板２０のコネクタ２１の同一番号のピンは互い
に接続される。図１は、以上の組み立てが完了した状態
を示している。

【００６６】（２）バス配線ＢＵＳ１〜ＢＵＳｍへの信
号の割り当て試作支援装置を用いて試作するマイクロコンピュータで
は、ＣＰＵ５１のピンとＰＲＯＭ５２のピンとをＦＰＧ
Ａ２２とバス装置１０を介して接続する。ここで、ＣＰ
Ｕ５１やＰＲＯＭ５２の信号をピン番号通りにコネクタ
２１に出したのでは、ＣＰＵ５１とＰＲＯＭ５２の間は
図１１に示した回路図のようには接続されない。そこ
で、ＣＰＵ５１を挿したＩＣ搭載用基板２０のコネクタ
２１と、ＰＲＯＭ５２を挿したＩＣ搭載用基板２０のコ
ネクタ２１の同一番号のピンは、互いにバス装置１０を
介して接続されることを考慮し、ＣＰＵ５１とＰＲＯＭ
５２の間が図１１に示した回路図の通りに接続されるよ
うに、各ＦＰＧＡ２２内部の結線と論理をプログラムす
る。そのため、図１２に示すように、各ＩＣ搭載用基板
２０のコネクタ２１のピンおよびバス装置１０のバス配
線ＢＵＳ１〜ＢＵ２５に、信号Ａ０〜Ａ１５，Ｄ０〜Ｄ
７，ＭＥＭＲＤ^*を割り当てる。

【００６７】（３）ＦＰＧＡのプログラム各ＩＣ搭載用基板２０上のＩＣ、すなわち、２つのＦＰ
ＧＡ２２とＣＰＵ５１とＰＲＯＭ５２には、適宜の方法
で電源を供給する。また、ＦＰＧＡ２２のプログラム端
子に結線および論理データを入れることで、２つのＦＰ
ＧＡ２２のプログラムを行う。

【００６８】図１３および図１４はＣＰＵ５１としての
Ｚ８０を挿したＩＣ搭載用基板２０のＦＰＧＡ２２のプ
ログラムの内容を示したものである。これらの図におい
て、バス配線、割当信号名、コネクタピン番号は図１２
と同じものである。ＣＰＵ５１を挿したＩＣ搭載用基板
２０のＦＰＧＡ２２では、ＦＰＧＡ２２の端子ＩＯｂ３
０〜ＩＯｂ４０，ＩＯｂ１〜ＩＯｂ５から端子ＩＯａ１
〜ＩＯａ１６へ、それぞれバッファ６１を介して接続
し、端子ＩＯａ１７〜ＩＯａ２４と端子ＩＯｂ１４，Ｉ
Ｏｂ１５，ＩＯｂ１２，ＩＯｂ８，ＩＯｂ７，ＩＯｂ
９，ＩＯｂ１０，ＩＯｂ１３間は、それぞれ双方向バッ
ファ６２を介して接続している。ＦＰＧＡ２２の端子Ｉ
Ｏｂ２１は、各双方向バッファ６２の端子ＩＯｂ１４〜
ＩＯｂ１３側から端子ＩＯａ１７〜ＩＯａ２４側へ信号
を出力するバッファの制御端子に接続していると共に、
ノットゲート６３の入力端子に接続している。ノットゲ
ート６３の出力端子は、各双方向バッファ６２の端子Ｉ
Ｏａ１７〜ＩＯａ２４側から端子ＩＯｂ１４〜ＩＯｂ１
３側へ信号を出力するバッファの制御端子に接続してい
る。ＦＰＧＡ２２の端子ＩＯｂ２１，ＩＯｂ１９は負論
理のアンドゲート６４の各入力端子に接続し、負論理の
アンドゲート６４の出力端子はＦＰＧＡ２２の端子ＩＯ
ａ２５に接続している。負論理のアンドゲート６４は図
１１における負論理のアンドゲート５３に対応するもの
である。

【００６９】図１５および図１６はＰＲＯＭ５２として
の２７２５６を挿したＩＣ搭載用基板２０のＦＰＧＡ２
２のプログラムの内容を示したものである。これらの図
において、バス配線、割当信号名、コネクタピン番号は
図１２と同じものである。ＰＲＯＭ５２を挿したＩＣ搭
載用基板２０のＦＰＧＡ２２では、ＦＰＧＡ２２の端子
ＩＯａ１〜ＩＯａ１５から端子ＩＯｂ１０〜ＩＯｂ３，
ＩＯｂ２５，ＩＯｂ２４，ＩＯｂ２１，ＩＯｂ２３，Ｉ
Ｏｂ２，ＩＯｂ２６，ＩＯｂ２７へバッファ６５を介し
て接続している。また、ＦＰＧＡ２２内部に標準ＴＴＬ
（トランジスタ・トランジスタ・ロジック）のＬＳ２４
５に相当する双方向バスバッファ６６を構成し、ＦＰＧ
Ａ２２の端子ＩＯａ１７〜ＩＯａ２４を双方向バスバッ
ファ６６の入出力端子Ａ１〜Ａ８に接続し、ＦＰＧＡ２
２の端子ＩＯｂ１１〜ＩＯｂ１３，ＩＯｂ１５〜ＩＯｂ
１９を双方向バスバッファ６６の入出力端子Ｂ１〜Ｂ８
に接続している。また、ＦＰＧＡ２２の端子ＩＯａ１
６，ＩＯａ２５をそれぞれバッファ６７，６８の入力端
子に接続し、バッファ６７の出力端子を双方向バスバッ
ファ６６のイネーブル、ディセーブルを制御する制御端
子ＧとＦＰＧＡ２２の端子ＩＯｂ２０に接続し、バッフ
ァ６８の出力端子を双方向バスバッファ６６の信号の入
出力方向を制御する制御端子ＤＩＲとＦＰＧＡ２２の端
子ＩＯｂ２２に接続している。

【００７０】このように、ＣＰＵ５１を挿したＩＣ搭載
用基板２０のＦＰＧＡ２２と、ＰＲＯＭ５２を挿したＩ
Ｃ搭載用基板２０のＦＰＧＡ２２の結線と論理を図１３
ないし図１６に示したようにプログラムすることによ
り、ＣＰＵ５１とＰＲＯＭ５２の間を図１１に示した回
路図の通りに接続することができる。

【００７１】（４）マイクロコンピュータの動作適宜の方法で、ＣＰＵ５１のリセットを解除し、ＣＰＵ
５１の動作をスタートさせると、ＣＰＵ５１は、ＰＲＯ
Ｍ５２から命令を読み込み、その命令に従って動作す
る。

【００７２】以上説明したように本実施例によれば、任
意のＩＣをＩＣ搭載用基板２０のＩＣソケット２３に挿
し、ＩＣ搭載用基板２０をバス装置１０に挿し、エディ
タでＦＰＧＡ２２のプログラムを作成し、コンパイル
し、ＦＰＧＡ２２をプログラムすることにより、ＩＣを
用いた装置を試作することができるので、短い時間でデ
ィジタル回路およびマイクロコンピュータ応用回路を試
作することが可能となる。しかも、試作のためにプリン
ト基板を新たに作成する方法や、半田付けやラッピング
接続による配線を行うのに比べて短い時間で済むと共
に、安価である。また、信頼性の落ちるジャンパ線での
接続は少量で済み、全体をジャンパ線で接続する方式の
ブレッドボードによる試作に比べて信頼性が高くなる。

【００７３】また、本実施例によれば、ＦＰＧＡ２２の
プログラムをエディタで修正すると、ＦＰＧＡ２２の結
線や論理を変更することができるので、回路の修正が容
易である。また、ＦＰＧＡ２２やＩＣ搭載用基板２０
は、プログラムやＩＣを入れ換えて何度でも使うことが
できる。

【００７４】また、本実施例によれば、ＩＣ搭載用基板
２０が複数に別れてモジュール化され、使用時は立体構
造をとるため、１枚の大きなプリント基板にＦＰＧＡや
ＩＣソケットを数多く並べる方法に比べて、面積をとら
ず、バス配線の長さも短くて済む。

【００７５】また、本実施例によれば、複数のＩＣをバ
スで接続する装置の試作も可能になる。

【００７６】次に、図１７ないし図３３を用いて、本発
明の第２の実施例について説明する。本実施例は、第１
の実施例に比べて、より具体的にそして、より使い易く
したものである。

【００７７】図１７は本発明の第２の実施例に係る試作
支援装置の外観を示す斜視図である。本実施例における
バス装置１０は、複数、例えば４つのコネクタ１１ａ，
１１ａ，１１ａ，１１ｂと、これらのコネクタ１１ａ，
１１ａ，１１ａ，１１ｂを互いにバス接続するバス配線
を有するバス基板１２と、このバス基板１２の一方の側
部に垂直に取り付けられたガイド用板１３と、このガイ
ド用板１３に設けられた４つのガイドレール１４ａ，１
４ａ，１４ａ，１４ｂとを備えている。バス基板１２の
外側寄りの３つのコネクタ１１ａはＩＣ搭載用基板２０
のコネクタ２１との接続方向がバス基板１２に対して垂
直方向であり、バス基板１２の中央側の他の１つのコネ
クタ１１ｂはＩＣ搭載用基板２０のコネクタ２１との接
続方向がバス基板１２に対して平行な方向になってい
る。ガイドレール１４ａは、ＩＣ搭載用基板２０をコネ
クタ１１ａに挿す際にＩＣ搭載用基板２０を案内するも
のであり、ガイドレール１４ｂは、ＩＣ搭載用基板２０
をコネクタ１１ｂに挿す際にＩＣ搭載用基板２０を案内
するものである。ＩＣ搭載用基板２０をコネクタ１１ａ
に挿す場合には、ＩＣ搭載用基板２０をガイドレール１
４ａに沿って、バス基板１２に対して垂直方向に挿す。
ＩＣ搭載用基板２０をコネクタ１１ｂに挿す場合には、
ＩＣ搭載用基板２０をガイドレール１４ｂに沿って、バ
ス基板１２に対して平行な方向に挿す。

【００７８】図１８は図１７におけるＩＣ搭載用基板２
０の平面図である。本実施例におけるＩＣ搭載用基板２
０は、バス装置１０のコネクタ１１（１１ａ，１１ｂを
代表する。）と結合するためのコネクタ２１１と、内部
の結線と論理を自由にプログラム可能なＦＰＧＡ２２
と、ユーザが任意のＩＣを挿すためのＩＣソケット２３
１，２３２，２３３と、他のＩＣ搭載用基板２０等の他
の装置との接続のための装置接続用コネクタ２１２とを
備えている。ＩＣ搭載用基板２０は、更に、ＩＣソケッ
ト２３１に隣り合うように配置され、ジャンパ線を挿す
ための第１の補助ソケットとしての丸ピンソケット２４
１，２４２と、コネクタ２１２に隣り合うように配置さ
れた第２の補助ソケットとしての丸ピンソケット２４４
と、この丸ピンソケット２４４に隣り合うように配置さ
れ、丸ピンソケット２４４との間で互いに短絡ピンで接
続するための第３の補助ソケットとしての丸ピンソケッ
ト２４３と、ＩＣソケット２３２に隣り合うように配置
され、ジャンパ線を挿すための第４の補助ソケットとし
ての丸ピンソケット２４５，２４６と、ＩＣソケット２
３３に隣り合うように配置され、ジャンパ線を挿すため
の第４の補助ソケットとしての丸ピンソケット２４７，
２４８，２４９，２４１０とを備えている。ＩＣ搭載用
基板２０は、更に、電源に接続され、丸ピンソケットで
構成された電源ソケット２５１と、接地され、丸ピンソ
ケットで構成された接地ソケット２５２とを備えてい
る。

【００７９】図１９は図１８に示したＩＣ搭載用基板２
０のブロック図である。コネクタ２１１、ＩＣソケット
２３１、丸ピンソケット２４１〜２４３はＦＰＧＡ２２
に接続されている。丸ピンソケット２４４は装置接続用
コネクタ２１２に接続されている。丸ピンソケット２４
５，２４６はＩＣソケット２３２に接続されている。丸
ピンソケット２４７，２４８，２４９，２４１０はＩＣ
ソケット２３３に接続されている。

【００８０】図２０は図１９におけるコネクタ２１１、
ＩＣソケット２３１、丸ピンソケット２４１〜２４３と
ＦＰＧＡ２２との接続関係を示す回路図である。コネク
タ２１１のｍ本のピンはＦＰＧＡ２２の入出力端子ＩＯ
ａ１〜ＩＯａｍと配線で結ばれている。ＩＣソケット２
３１のピン１〜ｎはＦＰＧＡ２２の入出力端子ＩＯｂ１
〜ＩＯｂｎと配線で結ばれている。また、ＩＣソケット
２３１のピン１〜ｎ／２は丸ピンソケット２４１のピン
１〜ｎ／２と配線で結ばれ、ＩＣソケット２３１のピン
ｎ／２＋１〜ｎは丸ピンソケット２４２のピン１〜ｎ／
２と配線で結ばれている。丸ピンソケット２４３のピン
１〜ｐはＦＰＧＡ２２の入出力端子ＩＯｂ１〜ＩＯｂｐ
と配線で結ばれている。

【００８１】図２１は図１９におけるコネクタ２１１、
ＩＣソケット２３１、丸ピンソケット２４１〜２４３、
ＦＰＧＡ２２以外の配線を示す回路図である。コネクタ
２１２のｐ本のピンは丸ピンソケット２４４のピン１〜
ｐと配線で結ばれている。ＩＣソケット２３２のピン１
〜ｑ／２は丸ピンソケット２４５のピン１〜ｑ／２と配
線で結ばれ、ＩＣソケット２３２のピンｑ／２＋１〜ｑ
は丸ピンソケット２４６のピン１〜ｑ／２と配線で結ば
れている。ＩＣソケット２３３のピン１〜ｑ／２は丸ピ
ンソケット２４７，２４８のピン１〜ｑ／２と配線で結
ばれ、ＩＣソケット２３３のピンｑ／２＋１〜ｑは丸ピ
ンソケット２４９，２４１０のピン１〜ｑ／２と配線で
結ばれている。電源ソケット２５１のピン１〜ｒは＋５
Ｖの電源に接続され、接地ソケット２５２のピン１〜ｒ
は接地されている。

【００８２】次に、マイクロコンピュータを試作する場
合を例にとり、本実施例の試作支援装置の作用について
説明する。

【００８３】図２２および図２３は本実施例の試作支援
装置を用いて試作するマイクロコンピュータの構成を示
す回路図である。このマイクロコンピュータは、ＣＰＵ
５１としてＺ８０と、ＰＲＯＭ５２としての２７２５６
と、ＳＲＡＭ７１としての６２６４と、パラレルインタ
フェースＩＣ７２としての８２５５とを備えている。Ｃ
ＰＵ５１のクロック入力ピンＣＬＫには水晶発振モジュ
ール７３が接続されている。ＣＰＵ５１のリセット入力
ピンＲＥＳＥＴ^*にはリセット回路７４が接続されてい
る。リセット回路７４は、抵抗器７４１とリセットスイ
ッチ７４２とダイオード７４３とコンデンサ７４４とで
構成されている。抵抗器７４１の一端には電源電圧ＶＣ
Ｃが印加され、抵抗器７４１の他端はリセットスイッチ
７４２の一端に接続され、リセットスイッチ７４２の他
端は接地されている。抵抗器７４１の両端間には、カソ
ードが電源電圧側となるようにダイオード７４３が接続
され、リセットスイッチ７４２の両端間には、正極が電
源電圧側となるようにコンデンサ７４４が接続されてい
る。抵抗器７４１とリセットスイッチ７４２の接続点
は、ＣＰＵ５１のリセット入力ピンＲＥＳＥＴ^*に接続
されていると共に、ノットゲート７５を介してパラレル
インタフェースＩＣ７２のリセット入力ピンＲＥＳＥＴ
に接続されている。

【００８４】ＣＰＵ５１のピンＤ０〜Ｄ７は、ＰＲＯＭ
５２のピンＤ０〜Ｄ７と、ＳＲＡＭ７１のピンＤ０〜Ｄ
７と、パラレルインタフェースＩＣ７２のピンＤ０〜Ｄ
７とに接続されている。ＣＰＵ５１のピンＡ０〜Ａ１４
はＰＲＯＭ５２のピンＡ０〜Ａ１４に接続され、ＣＰＵ
５１のピンＡ１５はＰＲＯＭ５２のピンＣＥ^*に接続さ
れている。ＣＰＵ５１のピンＡ０〜Ａ１２はＳＲＡＭ７
１のピンＡ０〜Ａ１２に接続され、ＣＰＵ５１のピンＡ
１５はノットゲート７６を介してＳＲＡＭ７１のピンＣ
Ｓ１^*に接続されている。ＣＰＵ５１のピンＡ０〜Ａ２
はパラレルインタフェースＩＣ７２のピンＡ０，Ａ１，
ＣＳ^*に接続されている。

【００８５】ＣＰＵ５１のピンＭＲＥＱ^*とピンＲＤ^*
は負論理のアンドゲート７７の各入力端子に接続され、
負論理のアンドゲート７７の出力端子（信号名ＭＥＭ
ＲＤ ^*）はＰＲＯＭ５２のピンＯＥ^*とＳＲＡＭ７１の
ピンＯＥ^*とに接続されている。ＣＰＵ５１のピンＭＲ
ＥＱ^*とピンＷＲ^*は負論理のアンドゲート７８の各入
力端子に接続され、負論理のアンドゲート７８の出力端
子（信号名ＭＥＭＷＲ^*）はＳＲＡＭ７１のピンＷＥ
^*に接続されている。ＣＰＵ５１のピンＩＯＲＱ^*とピ
ンＲＤ^*は負論理のアンドゲート７９の各入力端子に接
続され、負論理のアンドゲート７９の出力端子（信号名
ＩＯＲＤ^*）はパラレルインタフェースＩＣ７２のピ
ンＲＤ^*に接続されている。ＣＰＵ５１のピンＩＯＲＱ
^*とピンＷＲ^*は負論理のアンドゲート８０の各入力端
子に接続され、負論理のアンドゲート８０の出力端子
（信号名ＩＯＷＲ^*）はパラレルインタフェースＩＣ
７２のピンＷＲ^*に接続されている。

【００８６】パラレルインタフェースＩＣ７２のピンＰ
Ａ０〜ＰＡ７はポート８１のピン２，４，…，１４，１
６に接続され、ポート８１のピン１，３，…，１５，１
７は接地されている。なお、図２２および図２３におい
て、ＣＰＵ５１、ＰＲＯＭ５２、ＳＲＡＭ７１、パラレ
ルインタフェースＩＣ７２の各ピンの外側に記してある
数字は、ＩＣ搭載用基板２０に挿す場合のＩＣソケット
２３１のピン番号を表し、水晶発振モジュール７３のピ
ンの外側に記してある数字はＩＣソケット２３２のピン
番号を表している。

【００８７】以下、本実施例の試作支援装置を用いて図
２２および図２３に示したマイクロコンピュータを試作
する場合の配線および組み立て、バス配線ＢＵＳ１〜Ｂ
ＵＳｍへの信号の割り当て、ＦＰＧＡ２２のプログラ
ム、マイクロコンピュータの動作および調整について順
に説明する。

【００８８】（１）配線および組み立てまず、４枚のＩＣ搭載用基板２０のＩＣソケット２３１
に、それぞれ、ＣＰＵ５１としてのＺ８０、ＰＲＯＭ５
２としての２７２５６、ＳＲＡＭ７１としての６２６
４、パラレルインタフェースＩＣ７２としての８２５５
を挿す。ＰＲＯＭ５２としての２７２５６には、適宜の
方法で、ＣＰＵ５１としてのＺ８０で実行するプログラ
ムが書き込まれているものとする。

【００８９】次に、図２４に示すように、ＣＰＵ５１を
挿したＩＣ搭載用基板２０上で、ＣＰＵ５１の電源入力
ピンに対応する丸ピンソケット２４１のピン（ピン番号
１１）と電源ソケット２５１のピンとをジャンパ線８３
を介して接続し、ＣＰＵ５１の接地ピンに対応する丸ピ
ンソケット２４２のピン（ピン番号２９）と接地ソケッ
ト２５２のピンとをジャンパ線８３を介して接続する。
次に、ＣＰＵ５１の周辺回路であるクロック回路および
リセット回路を作成する。すなわち、ＩＣソケット２３
２に水晶発振モジュール７３を挿し、水晶発振モジュー
ル７３の電源入力ピンに対応する丸ピンソケット２４６
のピン（ピン番号１４）と電源ソケット２５１のピンと
をジャンパ線８３を介して接続し、水晶発振モジュール
７３の接地ピンに対応する丸ピンソケット２４５のピン
（ピン番号７）と接地ソケット２５２のピンとをジャン
パ線８３を介して接続する。また、水晶発振モジュール
７３の出力ピンに対応する丸ピンソケット２４６のピン
（ピン番号８）と、ＣＰＵ５１のピンＣＬＫに接続され
た丸ピンソケット２４１のピン（ピン番号６）とをジャ
ンパ線８３を介して接続する。

【００９０】また、ＩＣを挿していないＩＣソケット２
３３の所定のピンに、リセット回路７４を構成する抵抗
器７４１、リセットスイッチ７４２、ダイオード７４
３、コンデンサ７４４を挿し、これらに接続された丸ピ
ンソケット２４８，２４９のピンを図２４に示すように
ジャンパ線８３で接続することにより、抵抗器７４１と
ダイオード７４３の両端、リセットスイッチ７４２とコ
ンデンサ７４４の両端を、それぞれ接続する。また、ダ
イオード７４３とリセットスイッチ７４２に接続された
丸ピンソケット２４７のピン間をジャンパ線８３で接続
することにより、抵抗器７４１およびダイオード７４３
と、リセットスイッチ７４２およびコンデンサ７４４と
を接続する。更に、抵抗器７４１に接続された丸ピンソ
ケット２４１０のピンと電源ソケット２５１のピンとを
ジャンパ線８３を介して接続し、リセットスイッチ７４
２に接続された丸ピンソケット２４１０のピンと接地ソ
ケット２５２のピンとをジャンパ線８３を介して接続す
る。また、抵抗器７４１に接続された丸ピンソケット２
４７のピンと、ＣＰＵ５１のピンＲＥＳＥＴ^*に接続さ
れた丸ピンソケット２４２のピン（ピン番号２６）とを
ジャンパ線８３を介して接続する。

【００９１】次に、図２５に示すように、パラレルイン
タフェースＩＣ７２を挿したＩＣ搭載用基板２０上で、
パラレルインタフェースＩＣ７２の出力を外部の装置に
送るため、パラレルインタフェースＩＣ７２のピンＰＡ
０〜ＰＡ７に接続された丸ピンソケット２４３のピン
と、これに隣接する丸ピンソケット２４４のピンとを短
絡ピン８４を介して接続する。

【００９２】次に、図１７に示したように、それぞれＰ
ＲＯＭ５２、ＳＲＡＭ７１、パラレルインタフェースＩ
Ｃ７２を挿した３枚のＩＣ搭載用基板２０を、ガイドレ
ール１４ａに沿って案内して、各コネクタ２１１をバス
装置１０のコネクタ１１ａに挿す。また、ＣＰＵ５１を
挿した１枚のＩＣ搭載用基板２０を、ガイドレール１４
ｂに沿って案内して、コネクタ２１１をバス装置１０の
コネクタ１１ｂに挿す。この結合により、バス装置１０
のバス配線ＢＵＳ１〜ＢＵＳｍを介して、４枚のＩＣ搭
載用基板２０のコネクタ２１１の同一番号のピンは互い
に接続される。ＣＰＵ５１を挿したＩＣ搭載用基板２０
は水平に設置され、部品面が上にあるので、ジャンパ線
８３の抜き挿し等のデバッグや、測定器のプローブ等を
回路に接触させて行う調整が行い易くなっている。ま
た、ＣＰＵ５１を挿したＩＣ搭載用基板２０の隣に垂直
に立っているＩＣ搭載用基板２０は、基板の半田面が見
えているので、半田面からのデバッグや調整が行い易く
なっている。他のＩＣ搭載用基板２０を、ＣＰＵ５１を
挿したＩＣ搭載用基板２０と入れ換えれば、他のＩＣ搭
載用基板２０のデバッグや調整もできる。

【００９３】（２）バス配線ＢＵＳ１〜ＢＵＳｍへの信
号の割り当て試作支援装置を用いて試作するマイクロコンピュータで
は、ＣＰＵ５１、ＰＲＯＭ５２、ＳＲＡＭ７１、パラレ
ルインタフェースＩＣ７２の各ピンを、ＦＰＧＡ２２と
バス装置１０を介して接続する。ここで、ＣＰＵ５１、
ＰＲＯＭ５２、ＳＲＡＭ７１、パラレルインタフェース
ＩＣ７２の信号をピン番号通りにＩＣ搭載用基板２０の
コネクタ２１１に出したのでは、ＣＰＵ５１、ＰＲＯＭ
５２、ＳＲＡＭ７１、パラレルインタフェースＩＣ７２
の間は図２２および図２３に示した回路図のようには接
続されない。そこで、各ＩＣ搭載用基板２０のコネクタ
２１１の同一番号のピンは、互いにバス装置１０を介し
て接続されることを考慮し、ＣＰＵ５１、ＰＲＯＭ５
２、ＳＲＡＭ７１、パラレルインタフェースＩＣ７２の
間が図２２および図２３に示した回路図の通りに接続さ
れるように、各ＦＰＧＡ２２内部の結線と論理をプログ
ラムする。そのため、図２６に示すように、各ＩＣ搭載
用基板２０のコネクタ２１１のピンおよびバス装置１０
のバス配線ＢＵＳ１〜ＢＵ２９に、信号Ａ０〜Ａ１５，
Ｄ０〜Ｄ７，ＭＥＭＲＤ^*，ＭＥＭＷＲ^*，ＩＯＲ
Ｄ^*，ＩＯＷＲ^*，ＲＥＳＥＴを割り当てる。

【００９４】（３）ＦＰＧＡのプログラム各ＩＣ搭載用基板２０上の４つのＦＰＧＡ２２には、適
宜の方法で電源を供給する。各ＩＣ搭載用基板２０上の
ＣＰＵ５１等の他のＩＣには、電源ソケット２５１に挿
したジャンパ線８３を通して電源が供給される。また、
各ＦＰＧＡ２２のプログラム端子に結線および論理デー
タを入れることで、各ＦＰＧＡ２２のプログラムを行
う。

【００９５】図２７および図２８はＣＰＵ５１としての
Ｚ８０を挿したＩＣ搭載用基板２０のＦＰＧＡ２２のプ
ログラムの内容を示したものである。これらの図におい
て、バス配線、割当信号名、コネクタピン番号は図２６
と同じものである（図２９〜図３３においても同様）。
ＣＰＵ５１を挿したＩＣ搭載用基板２０のＦＰＧＡ２２
では、ＦＰＧＡ２２の端子ＩＯｂ３０〜ＩＯｂ４０，Ｉ
Ｏｂ１〜ＩＯｂ５から端子ＩＯａ１〜ＩＯａ１６へ、そ
れぞれバッファ６１を介して接続し、端子ＩＯａ１７〜
ＩＯａ２４と端子ＩＯｂ１４，ＩＯｂ１５，ＩＯｂ１
２，ＩＯｂ８，ＩＯｂ７，ＩＯｂ９，ＩＯｂ１０，ＩＯ
ｂ１３間は、それぞれ双方向バッファ６２を介して接続
している。ＦＰＧＡ２２の端子ＩＯｂ２１は、各双方向
バッファ６２の端子ＩＯｂ１４〜ＩＯｂ１３側から端子
ＩＯａ１７〜ＩＯａ２４側へ信号を出力するバッファの
制御端子に接続していると共に、ノットゲート６３の入
力端子に接続している。ノットゲート６３の出力端子
は、各双方向バッファ６２の端子ＩＯａ１７〜ＩＯａ２
４側から端子ＩＯｂ１４〜ＩＯｂ１３側へ信号を出力す
るバッファの制御端子に接続している。ＦＰＧＡ２２の
端子ＩＯｂ１９，ＩＯｂ２１は負論理のアンドゲート８
５の各入力端子に接続し、負論理のアンドゲート８５の
出力端子はＦＰＧＡ２２の端子ＩＯａ２５に接続してい
る。ＦＰＧＡ２２の端子ＩＯｂ１９，ＩＯｂ２２は負論
理のアンドゲート８６の各入力端子に接続し、負論理の
アンドゲート８６の出力端子はＦＰＧＡ２２の端子ＩＯ
ａ２６に接続している。ＦＰＧＡ２２の端子ＩＯｂ２
０，ＩＯｂ２１は負論理のアンドゲート８７の各入力端
子に接続し、負論理のアンドゲート８７の出力端子はＦ
ＰＧＡ２２の端子ＩＯａ２７に接続している。ＦＰＧＡ
２２の端子ＩＯｂ２０，ＩＯｂ２２は負論理のアンドゲ
ート８８の各入力端子に接続し、負論理のアンドゲート
８８の出力端子はＦＰＧＡ２２の端子ＩＯａ２８に接続
している。負論理のアンドゲート８５〜８８は図２２に
おける負論理のアンドゲート７７〜８０に対応するもの
である。

【００９６】図２９および図３０はＰＲＯＭ５２として
の２７２５６を挿したＩＣ搭載用基板２０のＦＰＧＡ２
２のプログラムの内容を示したものである。ＰＲＯＭ５
２を挿したＩＣ搭載用基板２０のＦＰＧＡ２２では、Ｆ
ＰＧＡ２２の端子ＩＯａ１〜ＩＯａ１５から端子ＩＯｂ
１０〜ＩＯｂ３，ＩＯｂ２５，ＩＯｂ２４，ＩＯｂ２
１，ＩＯｂ２３，ＩＯｂ２，ＩＯｂ２６，ＩＯｂ２７へ
バッファ６５を介して接続している。また、ＦＰＧＡ２
２内部に標準ＴＴＬのＬＳ２４５に相当する双方向バス
バッファ６６を構成し、ＦＰＧＡ２２の端子ＩＯａ１７
〜ＩＯａ２４を双方向バスバッファ６６の入出力端子Ａ
１〜Ａ８に接続し、ＦＰＧＡ２２の端子ＩＯｂ１１〜Ｉ
Ｏｂ１３，ＩＯｂ１５〜ＩＯｂ１９を双方向バスバッフ
ァ６６の入出力端子Ｂ１〜Ｂ８に接続している。また、
ＦＰＧＡ２２の端子ＩＯａ１６，ＩＯａ２５をそれぞれ
バッファ６７，６８の入力端子に接続し、バッファ６７
の出力端子を双方向バスバッファ６６の制御端子ＧとＦ
ＰＧＡ２２の端子ＩＯｂ２０に接続し、バッファ６８の
出力端子を双方向バスバッファ６６の制御端子ＤＩＲと
ＦＰＧＡ２２の端子ＩＯｂ２２に接続している。

【００９７】図３１および図３２はＳＲＡＭ７１として
の６２６４を挿したＩＣ搭載用基板２０のＦＰＧＡ２２
のプログラムの内容を示したものである。ＳＲＡＭ７１
を挿したＩＣ搭載用基板２０のＦＰＧＡ２２では、ＦＰ
ＧＡ２２の端子ＩＯａ１〜ＩＯａ１３，ＩＯａ２６から
端子ＩＯｂ１０〜ＩＯｂ３，ＩＯｂ２５，ＩＯｂ２４，
ＩＯｂ２１，ＩＯｂ２３，ＩＯｂ２，ＩＯｂ２７へバッ
ファ９０を介して接続している。また、ＦＰＧＡ２２内
部に標準ＴＴＬのＬＳ２４５に相当する双方向バスバッ
ファ９１を構成し、ＦＰＧＡ２２の端子ＩＯａ１７〜Ｉ
Ｏａ２４を双方向バスバッファ９１の入出力端子Ａ１〜
Ａ８に接続し、ＦＰＧＡ２２の端子ＩＯｂ１１〜ＩＯｂ
１３，ＩＯｂ１５〜ＩＯｂ１９を双方向バスバッファ９
１の入出力端子Ｂ１〜Ｂ８に接続している。また、ＦＰ
ＧＡ２２の端子ＩＯａ１６をノットゲート９２の入力端
子に接続し、ノットゲート９２の出力端子を双方向バス
バッファ６６の制御端子ＧとＦＰＧＡ２２の端子ＩＯｂ
２０に接続している。また、ＦＰＧＡ２２の端子ＩＯａ
２５をバッファ９３の入力端子に接続し、バッファ９３
の出力端子を双方向バスバッファ９１の制御端子ＤＩＲ
とＦＰＧＡ２２の端子ＩＯｂ２２に接続している。

【００９８】図３３はパラレルインタフェースＩＣ７２
としての８２５５を挿したＩＣ搭載用基板２０のＦＰＧ
Ａ２２のプログラムの内容を示したものである。パラレ
ルインタフェースＩＣ７２を挿したＩＣ搭載用基板２０
のＦＰＧＡ２２では、ＦＰＧＡ２２の端子ＩＯａ１，Ｉ
Ｏａ２，ＩＯａ２８，ＩＯａ２９から端子ＩＯｂ９，Ｉ
Ｏｂ８，ＩＯｂ３６，ＩＯｂ３５へバッファ９４を介し
て接続している。また、ＦＰＧＡ２２内部に標準ＴＴＬ
のＬＳ２４５に相当する双方向バスバッファ９５を構成
し、ＦＰＧＡ２２の端子ＩＯａ１７〜ＩＯａ２４を双方
向バスバッファ９５の入出力端子Ａ１〜Ａ８に接続し、
ＦＰＧＡ２２の端子ＩＯｂ３４〜ＩＯｂ２７を双方向バ
スバッファ９５の入出力端子Ｂ１〜Ｂ８に接続してい
る。また、ＦＰＧＡ２２の端子ＩＯａ３をバッファ９６
の入力端子に接続し、バッファ９６の出力端子を双方向
バスバッファ９５の制御端子ＧとＦＰＧＡ２２の端子Ｉ
Ｏｂ６に接続している。また、ＦＰＧＡ２２の端子ＩＯ
ａ２７をバッファ９７の入力端子に接続し、バッファ９
７の出力端子を双方向バスバッファ９５の制御端子ＤＩ
ＲとＦＰＧＡ２２の端子ＩＯｂ５に接続している。

【００９９】このように、ＣＰＵ５１、ＰＲＯＭ５２、
ＳＲＡＭ７１、パラレルインタフェースＩＣ７２を挿し
た各ＩＣ搭載用基板２０のＦＰＧＡ２２の結線と論理を
図２７ないし図３３に示したようにプログラムすること
により、ＣＰＵ５１、ＰＲＯＭ５２、ＳＲＡＭ７１、パ
ラレルインタフェースＩＣ７２の間を図２２および図２
３に示した回路図の通りに接続することができる。

【０１００】（４）マイクロコンピュータの動作ＣＰＵ５１を挿したＩＣ搭載用基板２０上のリセットス
イッチ７４２を押して、ＣＰＵ５１の初期化と動作のス
タートを行わせると、ＣＰＵ５１は、ＰＲＯＭ５２から
命令を読み込み、その命令に従って動作し、ＳＲＡＭ７
１やパラレルインタフェースＩＣ７２にアクセスする。

【０１０１】以上説明したように本実施例によれば、任
意のＩＣや部品をＩＣ搭載用基板２０のＩＣソケット２
３１，２３２，２３３に挿し、必要に応じてジャンパ線
８３で接続を行い、ＩＣ搭載用基板２０をバス装置１０
に挿し、エディタでＦＰＧＡ２２のプログラムを作成
し、コンパイルし、ＦＰＧＡ２２をプログラムすること
により、ＩＣを用いた装置を試作することができる。ま
た、ＩＣ搭載用基板２０をバス装置１０に挿す方向に、
垂直方向と水平方向とがあるため、ＩＣ搭載用基板２０
のデバッグや調整が行い易い。本実施例のその他の構
成、作用および効果は第１の実施例と同様である。

【０１０２】なお、本発明は上記各実施例に限定され
ず、例えば、以下の図３４ないし図３７に示すような変
形が可能である。

【０１０３】図３４は、ＦＰＧＡ２２の入出力端子の数
が、コネクタ２１（またはコネクタ２１１）およびＩＣ
ソケット２３（またはコネクタ２３１）のピン数に比べ
て少ない場合に、複数のＦＰＧＡを用いた例である。図
３４では、２つのＦＰＧＡ２２１，２２２で、それぞれ
コネクタ２１とＩＣソケット２３のピンを半分ずつ分担
している。更に、２つのＦＰＧＡ２２１，２２２間で、
コネクタ２１やＩＣソケット２３に接続していない入出
力端子ＩＯｃ１〜ＩＯｃｕ同士を配線で結んでいる。こ
れは、互いに相手が担当しているコネクタ２１やＩＣソ
ケット２３のピンに信号を送ることができるようにする
ためである。

【０１０４】図３５は、ＦＰＧＡ２２に接続されたＩＣ
ソケットとして、互いに異なる形状の複数（図３５では
２つ）のＩＣソケット２３Ａ，２３Ｂを設けた例であ
る。図３５では、ＩＣソケット２３Ａのピン１〜ｎはＦ
ＰＧＡ２２の入出力端子ＩＯｂ１〜ＩＯｂｎに接続さ
れ、ＩＣソケット２３Ｂのピン１〜ｖはＦＰＧＡ２２の
入出力端子ＩＯｂ１〜ＩＯｂｖに接続されている。この
ように複数のＩＣソケットを設けることにより、１種類
のＩＣ搭載用基板２０で、複数の形状のＩＣに対応する
ことができる。ただし、ＩＣはそのうちの１つのＩＣソ
ケットにしか挿すことができない。

【０１０５】図３６では、第２の実施例におけるＩＣ搭
載用基板２０のコネクタ２１２に接続された丸ピンソケ
ット２４４の横に平行して、接地された接地ソケット２
５３を設けたものである。コネクタ２１２にフラットケ
ーブルを接続する場合、ノイズ対策のためフラットケー
ブルの心線を１つおきに接地する。この場合、丸ピンソ
ケット２４４の横に接地ソケット２５３があれば、図３
６に示したように、短絡ピン８４を丸ピンソケット２４
４と接地ソケット２５３に挿すことにより、簡単に接地
することができる。

【０１０６】また、結線と論理がプログラム可能なプロ
グラマブルＩＣとしては、ＦＰＧＡ２２の代わりに、Ｐ
ＬＤ（プログラマブル・ロジック・デバイス；Programm
ableLogic Device ）を用いても良い。図３７はＰＬＤ
の構造の一例を示したものである。このＰＬＤは、入力
端子１０１に接続された複数のノットゲート１０２と、
多入力アンドゲート１０３と、出力端が出力端子１０５
に接続された多入力オアゲート１０４を、この順で、配
線が交差するように配列して構成したものである。そし
て、配線の交差点を任意に接続することにより、入出力
数の許す限りどのような多項式からなる組み合せ回路で
も構成することができるようになっている。配線の交差
点のオン、オフの情報は、ＰＬＤの内部に設けられたヒ
ューズやＲＯＭあるいはＳＲＡＭ等によって保持され
る。外部からこの内容を設定することにより、ＰＬＤの
機能をプログラムすることができる。また、結線と論理
がプログラム可能なプログラマブルＩＣとしては、ＰＬ
Ｄを論理ブロックとしてチップ内に複数配置し、ＦＰＧ
Ａと同様に、クロスポイントスイッチ等でこれらの接続
をプログラム可能にした複合ＰＬＤを用いても良い。

【０１０７】

【発明の効果】請求項１ないし１２のいずれか１に記載
の試作支援装置によれば、互いにバス接続された複数の
バス接続用コネクタを有するバス装置と、このバス装置
に接続されるＩＣ搭載用基板とを設け、ＩＣ搭載用基板
には、バス接続用コネクタと結合するためのバス装置接
続用コネクタと、ＩＣを挿すためのＩＣソケットと、一
部の入出力端子がＩＣソケットの全ての端子にそれぞれ
接続され、他の入出力端子がバス装置接続用コネクタの
端子に接続された、結線と論理がプログラム可能なプロ
グラマブルＩＣとを設けたので、ＩＣ搭載用基板のＩＣ
ソケットに任意のＩＣを挿し、ＩＣ搭載用基板をバス装
置に接続し、プログラマブルＩＣの結線と論理をプログ
ラムすることによって、短い時間で安価に、ディジタル
ＩＣを用いた装置を試作でき、修正が容易で、信頼性が
高く、しかも複数のＩＣをバスで接続する装置の試作も
可能になるという効果がある。

【０１０８】請求項２記載の試作支援装置によれば、請
求項１記載の試作支援装置において、ＩＣ搭載用基板
に、ＩＣソケットの端子に接続された端子を含む補助ソ
ケットと、電源ソケットと、接地ソケットとを設けたの
で、請求項１記載の試作支援装置の効果に加え、補助ソ
ケットと電源ソケットおよび接地ソケットとを接続する
ことによって、ＩＣソケットに挿したＩＣに電源を与え
ることが可能になるという効果がある。

【０１０９】請求項３記載の試作支援装置によれば、請
求項１記載の試作支援装置において、ＩＣ搭載用基板
に、ＩＣソケットの端子に接続された端子を含む第１の
補助ソケットと、電源ソケットと、接地ソケットと、装
置接続用コネクタと、装置接続用コネクタの端子に接続
された端子を含む第２の補助ソケットと、第２の補助ソ
ケットに隣り合うように配置され、ＩＣソケットの端子
に接続された端子を含む第３の補助ソケットとを設けた
ので、請求項１記載の試作支援装置の効果に加え、装置
接続用コネクタに他の装置を接続し、第２の補助ソケッ
トと第３の補助ソケットとを接続することにより、ＩＣ
ソケットに挿したＩＣと他の装置との接続が可能になる
という効果がある。

【０１１０】請求項４記載の試作支援装置によれば、請
求項１ないし３のいずれか１に記載の試作支援装置にお
いて、ＩＣ搭載用基板に、ＩＣソケットと異なる形状の
第２のＩＣソケットを設けたので、請求項１ないし３の
いずれか１に記載の試作支援装置の効果に加え、複数の
形状のＩＣに対応可能になるという効果がある。

【０１１１】請求項５記載の試作支援装置によれば、Ｉ
Ｃ搭載用基板に、第１のＩＣソケットと第２のＩＣソケ
ットとを設けたので、請求項１記載の試作支援装置の効
果に加え、複数のＩＣを用いた任意の装置を試作するこ
とが可能になるという効果がある。また、第１の補助ソ
ケットおよび第４の補助ソケットと電源ソケットおよび
接地ソケットとを接続することによって、第１のＩＣソ
ケットに挿したＩＣと第２のＩＣソケットに挿したＩＣ
とに電源を与えることが可能になるという効果がある。
また、装置接続用コネクタに他の装置を接続し、第３の
補助ソケットあるいは第４の補助ソケットと第２の補助
ソケットとを接続することにより、第１のＩＣソケット
に挿したＩＣあるいは第２のＩＣソケットに挿したＩＣ
と他の装置との接続が可能になるという効果がある。

【０１１２】請求項６記載の試作支援装置によれば、請
求項５記載の試作支援装置において、ＩＣ搭載用基板
に、第１のＩＣソケットと異なる形状の第３のＩＣソケ
ットを設けたので、請求項５記載の試作支援装置の効果
に加え、複数の形状のＩＣに対応可能になるという効果
がある。

【０１１３】請求項７記載の試作支援装置によれば、請
求項３ないし６のいずれか１に記載の試作支援装置にお
いて、ＩＣ搭載用基板に、第２の補助ソケットに隣り合
うように配置された第２の接地ソケットを設けたので、
請求項３ないし６のいずれか１に記載の試作支援装置の
効果に加え、第２の補助ソケットと第２の接地ソケット
とを接続することによって、ノイズ対策のための接地が
可能になるという効果がある。

【０１１４】請求項８記載の試作支援装置によれば、請
求項１ないし７のいずれか１に記載の試作支援装置にお
いて、複数のプログラマブルＩＣによってバス装置接続
用コネクタやＩＣソケットへの接続を分担するようにし
たので、請求項１ないし７のいずれか１に記載の試作支
援装置の効果に加え、１つのプログラマブルＩＣの入出
力端子の数がバス装置接続用コネクタやＩＣソケットの
端子に比べて少ない場合に、複数のプログラマブルＩＣ
で、バス装置接続用コネクタやＩＣソケットへの接続を
分担することが可能になるという効果がある。

【０１１５】請求項１１記載の試作支援装置によれば、
請求項１ないし１０のいずれか１に記載の試作支援装置
において、バス装置の複数のバス接続用コネクタのう
ち、少なくとも一つのバス接続用コネクタを、その接続
方向が他のバス接続用コネクタの接続方向に対して直角
方向になるように配置したので、請求項１ないし１０の
いずれか１に記載の試作支援装置の効果に加え、バス装
置の複数のバス接続用コネクタに接続する複数のＩＣ搭
載用基板のうちの少なくとも一つを他のＩＣ搭載用基板
に対して直角方向に配置することが可能となり、デバッ
グや調整が容易になるという効果がある。

【０１１６】請求項１２記載の試作支援装置によれば、
請求項１１記載の試作支援装置において、バス装置に、
各バス接続用コネクタの接続方向に合わせたＩＣ搭載用
基板案内用のガイドレールを設けたので、請求項１１記
載の試作支援装置の効果に加え、ＩＣ搭載用基板をガイ
ドレールに沿って案内して、バス装置のバス接続用コネ
クタに接続することができ、バス装置に対するＩＣ搭載
用基板の接続が容易になるという効果がある。

【０１１７】また、請求項１３ないし２２の記載のＩＣ
搭載用基板によれば、それぞれ、請求項１ないし１０記
載の試作支援装置と同様の効果がある。

【０１１８】また、請求項２３または２４記載のバス装
置によれば、それぞれ、請求項１１または１２記載の試
作支援装置と同様の効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る試作支援装置の外
観を示す斜視図である。

【図２】図１におけるＩＣ搭載用基板の平面図である。

【図３】図１に示した試作支援装置のブロック図であ
る。

【図４】図１におけるバス装置の回路図である。

【図５】図１におけるＩＣ搭載用基板の回路図である。

【図６】図１におけるＦＰＧＡの構造の一例を示すブロ
ック図である。

【図７】図６における論理ブロックの構成の一例を示す
ブロック図である。

【図８】図６におけるクロスポイントスイッチの構成の
一例を示すブロック図である。

【図９】図６におけるスイッチマトリックスの構成の一
例を示すブロック図である。

【図１０】図５に示したＦＰＧＡの結線と論理のプログ
ラムの一例を示す説明図である。

【図１１】本発明の第１の実施例に係る試作支援装置を
用いて試作するマイクロコンピュータの構成を示す回路
図である。

【図１２】図１における各ＩＣ搭載用基板のコネクタの
ピンおよびバス装置のバス配線への信号の割り当てを示
す説明図である。

【図１３】図１においてＣＰＵを挿したＩＣ搭載用基板
のＦＰＧＡのプログラムの内容を示す説明図である。

【図１４】図１においてＣＰＵを挿したＩＣ搭載用基板
のＦＰＧＡのプログラムの内容を示す説明図である。

【図１５】図１においてＰＲＯＭを挿したＩＣ搭載用基
板のＦＰＧＡのプログラムの内容を示す説明図である。

【図１６】図１においてＰＲＯＭを挿したＩＣ搭載用基
板のＦＰＧＡのプログラムの内容を示す説明図である。

【図１７】本発明の第２の実施例に係る試作支援装置の
外観を示す斜視図である。

【図１８】図１７におけるＩＣ搭載用基板の平面図であ
る。

【図１９】図１８に示したＩＣ搭載用基板のブロック図
である。

【図２０】図１９におけるコネクタ、ＩＣソケット、丸
ピンソケットとＦＰＧＡとの接続関係を示す回路図であ
る。

【図２１】図１９における図２０以外の部分の配線を示
す回路図である。

【図２２】本発明の第２の実施例に係る試作支援装置を
用いて試作するマイクロコンピュータの構成を示す回路
図である。

【図２３】本発明の第２の実施例に係る試作支援装置を
用いて試作するマイクロコンピュータの構成を示す回路
図である。

【図２４】図１８に示したＩＣ搭載用基板における配線
の一例を示す説明図である。

【図２５】図１８に示したＩＣ搭載用基板における配線
の一例を示す説明図である。

【図２６】図１７における各ＩＣ搭載用基板のコネクタ
のピンおよびバス装置のバス配線への信号の割り当てを
示す説明図である。

【図２７】図１７においてＣＰＵを挿したＩＣ搭載用基
板のＦＰＧＡのプログラムの内容を示す説明図である。

【図２８】図１７においてＣＰＵを挿したＩＣ搭載用基
板のＦＰＧＡのプログラムの内容を示す説明図である。

【図２９】図１７においてＰＲＯＭを挿したＩＣ搭載用
基板のＦＰＧＡのプログラムの内容を示す説明図であ
る。

【図３０】図１７においてＰＲＯＭを挿したＩＣ搭載用
基板のＦＰＧＡのプログラムの内容を示す説明図であ
る。

【図３１】図１７においてＳＲＡＭを挿したＩＣ搭載用
基板のＦＰＧＡのプログラムの内容を示す説明図であ
る。

【図３２】図１７においてＳＲＡＭを挿したＩＣ搭載用
基板のＦＰＧＡのプログラムの内容を示す説明図であ
る。

【図３３】図１７においてパラレルインタフェースＩＣ
を挿したＩＣ搭載用基板のＦＰＧＡのプログラムの内容
を示す説明図である。

【図３４】本発明の実施例における第１の変形例に係る
ＩＣ搭載用基板の一部を示す回路図である。

【図３５】本発明の実施例における第２の変形例に係る
ＩＣ搭載用基板の一部を示す回路図である。

【図３６】本発明の実施例における第３の変形例に係る
丸ピンソケットと接地ソケットを示す説明図である。

【図３７】本発明の実施例における第４の変形例に係る
ＰＬＤの構造を示す回路図である。

【符号の説明】

１０バス装置１１コネクタ１２バス基板２０ＩＣ搭載用基板２１コネクタ２２ＦＰＧＡ２３ＩＣソケット５１ＣＰＵ５２ＰＲＯＭ

Claims

【特許請求の範囲】

【請求項１】互いにバス接続された複数のバス接続用
コネクタを有するバス装置と、このバス装置に接続され
るＩＣ搭載用基板とを備え、前記ＩＣ搭載用基板は、バス接続用コネクタと結合する
ためのバス装置接続用コネクタと、ＩＣを挿すためのＩ
Ｃソケットと、一部の入出力端子がＩＣソケットの全て
の端子にそれぞれ接続され、他の入出力端子がバス装置
接続用コネクタの端子に接続された、結線と論理がプロ
グラム可能なプログラマブルＩＣとを有することを特徴
とする試作支援装置。
【請求項２】前記ＩＣ搭載用基板は、ＩＣソケットに
隣り合うように配置され、ＩＣソケットの端子に接続さ
れた端子を含む補助ソケットと、電源に接続された電源
ソケットと、接地された接地ソケットとを更に有するこ
とを特徴とする請求項１記載の試作支援装置。
【請求項３】前記ＩＣ搭載用基板は、ＩＣソケットに
隣り合うように配置され、ＩＣソケットの端子に接続さ
れた端子を含む第１の補助ソケットと、電源に接続され
た電源ソケットと、接地された接地ソケットと、他の装
置との接続のための装置接続用コネクタと、この装置接
続用コネクタの端子に接続された端子を含む第２の補助
ソケットと、この第２の補助ソケットに隣り合うように
配置され、ＩＣソケットの端子に接続された端子を含む
第３の補助ソケットとを更に有することを特徴とする請
求項１記載の試作支援装置。
【請求項４】前記ＩＣ搭載用基板は、ＩＣソケットに
並列に接続され、ＩＣソケットと異なる形状の第２のＩ
Ｃソケットを更に有することを特徴とする請求項１ない
し３のいずれか１に記載の試作支援装置。
【請求項５】互いにバス接続された複数のバス接続用
コネクタを有するバス装置と、このバス装置に接続され
るＩＣ搭載用基板とを備え、前記ＩＣ搭載用基板は、バス接続用コネクタと結合する
ためのバス装置接続用コネクタと、ＩＣを挿すための第
１のＩＣソケットと、一部の入出力端子が第１のＩＣソ
ケットの全ての端子にそれぞれ接続され、他の入出力端
子がバス装置接続用コネクタの端子に接続された、結線
と論理がプログラム可能なプログラマブルＩＣと、第１
のＩＣソケットに隣り合うように配置され、第１のＩＣ
ソケットの端子に接続された端子を含む第１の補助ソケ
ットと、電源に接続された電源ソケットと、接地された
接地ソケットと、他の装置との接続のための装置接続用
コネクタと、この装置接続用コネクタの端子に接続され
た端子を含む第２の補助ソケットと、この第２の補助ソ
ケットに隣り合うように配置され、第１のＩＣソケット
の端子に接続された端子を含む第３の補助ソケットと、
ＩＣを挿すための第２のＩＣソケットと、この第２のＩ
Ｃソケットに隣り合うように配置され、第２のＩＣソケ
ットの端子に接続された端子を含む第４の補助ソケット
とを有することを特徴とする試作支援装置。
【請求項６】前記ＩＣ搭載用基板は、第１のＩＣソケ
ットに並列に接続され、第１のＩＣソケットと異なる形
状の第３のＩＣソケットを更に有することを特徴とする
請求項５記載の試作支援装置。
【請求項７】前記ＩＣ搭載用基板は、第２の補助ソケ
ットに隣り合うように配置され、接地された第２の接地
ソケットを更に有することを特徴とする請求項３ないし
６のいずれか１に記載の試作支援装置。
【請求項８】前記プログラマブルＩＣは複数設けら
れ、これら複数のプログラマブルＩＣはバス装置接続用
コネクタやＩＣソケットへの接続を分担し、バス装置接
続用コネクタやＩＣソケットに接続していない互いの入
出力端子同士が接続されていることを特徴とする請求項
１ないし７のいずれか１に記載の試作支援装置。
【請求項９】前記プログラマブルＩＣは、フィールド
・プログラマブル・ゲート・アレイであることを特徴と
する請求項１ないし８のいずれか１に記載の試作支援装
置。
【請求項１０】前記プログラマブルＩＣは、プログラ
マブル・ロジック・デバイスであることを特徴とする請
求項１ないし８のいずれか１に記載の試作支援装置。
【請求項１１】前記バス装置の複数のバス接続用コネ
クタのうち、少なくとも一つのバス接続用コネクタは、
その接続方向が他のバス接続用コネクタの接続方向に対
して直角方向になるように配置されていることを特徴と
する請求項１ないし１０のいずれか１に記載の試作支援
装置。
【請求項１２】前記バス装置は、各バス接続用コネク
タの接続方向に合わせたＩＣ搭載用基板案内用のガイド
レールを更に有することを特徴とする請求項１１記載の
試作支援装置。
【請求項１３】互いにバス接続された複数のバス接続
用コネクタを有するバス装置と、このバス装置に接続さ
れるＩＣ搭載用基板とを備えた試作支援装置に用いら
れ、バス接続用コネクタと結合するためのバス装置接続用コ
ネクタと、ＩＣを挿すためのＩＣソケットと、一部の入出力端子がＩＣソケットの全ての端子にそれぞ
れ接続され、他の入出力端子がバス装置接続用コネクタ
の端子に接続された、結線と論理がプログラム可能なプ
ログラマブルＩＣとを備えたことを特徴とするＩＣ搭載
用基板。
【請求項１４】ＩＣソケットに隣り合うように配置さ
れ、ＩＣソケットの端子に接続された端子を含む補助ソ
ケットと、電源に接続された電源ソケットと、接地され
た接地ソケットとを更に備えたことを特徴とする請求項
１３記載のＩＣ搭載用基板。
【請求項１５】ＩＣソケットに隣り合うように配置さ
れ、ＩＣソケットの端子に接続された端子を含む第１の
補助ソケットと、電源に接続された電源ソケットと、接
地された接地ソケットと、他の装置との接続のための装
置接続用コネクタと、この装置接続用コネクタの端子に
接続された端子を含む第２の補助ソケットと、この第２
の補助ソケットに隣り合うように配置され、ＩＣソケッ
トの端子に接続された端子を含む第３の補助ソケットと
を更に備えたことを特徴とする請求項１３記載のＩＣ搭
載用基板。
【請求項１６】ＩＣソケットに並列に接続され、ＩＣ
ソケットと異なる形状の第２のＩＣソケットを更に備え
たことを特徴とする請求項１３ないし１５のいずれか１
に記載のＩＣ搭載用基板。
【請求項１７】互いにバス接続された複数のバス接続
用コネクタを有するバス装置と、このバス装置に接続さ
れるＩＣ搭載用基板とを備えた試作支援装置に用いら
れ、バス接続用コネクタと結合するためのバス装置接続用コ
ネクタと、ＩＣを挿すための第１のＩＣソケットと、一部の入出力端子が第１のＩＣソケットの全ての端子に
それぞれ接続され、他の入出力端子がバス装置接続用コ
ネクタの端子に接続された、結線と論理がプログラム可
能なプログラマブルＩＣと、第１のＩＣソケットに隣り合うように配置され、第１の
ＩＣソケットの端子に接続された端子を含む第１の補助
ソケットと、電源に接続された電源ソケットと、接地された接地ソケットと、他の装置との接続のための装置接続用コネクタと、この装置接続用コネクタの端子に接続された端子を含む
第２の補助ソケットと、この第２の補助ソケットに隣り合うように配置され、第
１のＩＣソケットの端子に接続された端子を含む第３の
補助ソケットと、ＩＣを挿すための第２のＩＣソケットと、この第２のＩＣソケットに隣り合うように配置され、第
２のＩＣソケットの端子に接続された端子を含む第４の
補助ソケットとを備えたことを特徴とするＩＣ搭載用基
板。
【請求項１８】第１のＩＣソケットに並列に接続さ
れ、第１のＩＣソケットと異なる形状の第３のＩＣソケ
ットを更に備えたことを特徴とする請求項１７記載のＩ
Ｃ搭載用基板。
【請求項１９】第２の補助ソケットに隣り合うように
配置され、接地された第２の接地ソケットを更に備えた
ことを特徴とする請求項１５ないし１８のいずれか１に
記載のＩＣ搭載用基板。
【請求項２０】前記プログラマブルＩＣは複数設けら
れ、これら複数のプログラマブルＩＣはバス装置接続用
コネクタやＩＣソケットへの接続を分担し、バス装置接
続用コネクタやＩＣソケットに接続していない互いの入
出力端子が接続されていることを特徴とする請求項１３
ないし１９のいずれか１に記載のＩＣ搭載用基板。
【請求項２１】前記プログラマブルＩＣは、フィール
ド・プログラマブル・ゲート・アレイであることを特徴
とする請求項１３ないし２０のいずれか１に記載のＩＣ
搭載用基板。
【請求項２２】前記プログラマブルＩＣは、プログラ
マブル・ロジック・デバイスであることを特徴とする請
求項１３ないし２０のいずれか１に記載のＩＣ搭載用基
板。
【請求項２３】コネクタ、ＩＣを挿すためのＩＣソケ
ット、および、一部の入出力端子がＩＣソケットの全て
の端子にそれぞれ接続され、他の入出力端子がコネクタ
の端子に接続された、結線と論理がプログラム可能なプ
ログラマブルＩＣを有するＩＣ搭載用基板と、複数のＩ
Ｃ搭載用基板のコネクタ同士をバス接続するためのバス
装置とを備えた試作支援装置に用いられ、互いにバス接続され、それぞれＩＣ搭載用基板のコネク
タと結合するための複数のバス接続用コネクタを備え、
この複数のバス接続用コネクタのうち、少なくとも一つ
のバス接続用コネクタは、その接続方向が他のバス接続
用コネクタの接続方向に対して直角方向になるように配
置されていることを特徴とするバス装置。
【請求項２４】各バス接続用コネクタの接続方向に合
わせたＩＣ搭載用基板案内用のガイドレールを更に備え
たことを特徴とする請求項２３記載のバス装置。