JP3148712B2 - 論理検証装置 - Google Patents
論理検証装置Info
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- JP3148712B2 JP3148712B2 JP06595698A JP6595698A JP3148712B2 JP 3148712 B2 JP3148712 B2 JP 3148712B2 JP 06595698 A JP06595698 A JP 06595698A JP 6595698 A JP6595698 A JP 6595698A JP 3148712 B2 JP3148712 B2 JP 3148712B2
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Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の模擬動
作を高速に行う論理検証装置に関するものである。
作を高速に行う論理検証装置に関するものである。
【０００２】
【従来の技術】半導体技術の進歩により、論理ＬＳＩの
集積度は年々向上し、大規模システムを１チップに集積
することが可能となり、また１チップまたは複数のＬＳ
Ｉで電子機器等のシステムを構築することが可能になり
つつある。しかし、論理回路の設計時にその論理の正当
性を評価する場合、大規模な論理、例えば１０万ゲート
以上のＬＳＩやＬＳＩを含んだシステム全体を対象とし
て、その機能を検証する場合、アプリケーションレベル
で機能を検証しなければ設計品質の向上は望めない。ワ
ークステーション（以下、「ＥＷＳ」と記す）等を用い
たソフトウェアによるシミュレーションでは、画像や通
信関連のアプリケーションを実行する場合においてはス
テップ数が非常に膨大であり、処理時間の面からは事実
上不可能である。また、ＣＰＵ等の汎用部品のソフトウ
ェアモデル化が困難であり、システム全体を忠実にシミ
ュレーションすることは困難である。そのため大規模な
ＬＳＩやシステム全体を検証してその論理の正当性を評
価するための手段として、機械語レベルのプログラムを
実行して他のコンピュータの動作を模擬する論理検証装
置が注目されている。
集積度は年々向上し、大規模システムを１チップに集積
することが可能となり、また１チップまたは複数のＬＳ
Ｉで電子機器等のシステムを構築することが可能になり
つつある。しかし、論理回路の設計時にその論理の正当
性を評価する場合、大規模な論理、例えば１０万ゲート
以上のＬＳＩやＬＳＩを含んだシステム全体を対象とし
て、その機能を検証する場合、アプリケーションレベル
で機能を検証しなければ設計品質の向上は望めない。ワ
ークステーション（以下、「ＥＷＳ」と記す）等を用い
たソフトウェアによるシミュレーションでは、画像や通
信関連のアプリケーションを実行する場合においてはス
テップ数が非常に膨大であり、処理時間の面からは事実
上不可能である。また、ＣＰＵ等の汎用部品のソフトウ
ェアモデル化が困難であり、システム全体を忠実にシミ
ュレーションすることは困難である。そのため大規模な
ＬＳＩやシステム全体を検証してその論理の正当性を評
価するための手段として、機械語レベルのプログラムを
実行して他のコンピュータの動作を模擬する論理検証装
置が注目されている。
【０００３】論理エミュレーションは、ＬＳＩの部分を
論理デバイス（Field ProgrammableGate Array ，以
下、「ＦＰＧＡ」と記す）等で構成されたエミュレータ
によって実現され、ＣＰＵやメモリ等の汎用部品をプリ
ント基板に実装し、エミュレータとプリント基板を接続
し、実際の論理回路に近い動作速度で回路を動作させて
論理回路を検証するものである。尚、特開平８−７７２
１６号公報、特開平７−２９６０２０号公報、特開平６
−３４８７８６号公報、特開平４−１５５７８号公報に
は、論理を構成するＦＰＧＡとＦＰＧＡ間を接続するＦ
ＰＩＤにより論理エミュレーションを構成するシステム
が開示されている。
論理デバイス（Field ProgrammableGate Array ，以
下、「ＦＰＧＡ」と記す）等で構成されたエミュレータ
によって実現され、ＣＰＵやメモリ等の汎用部品をプリ
ント基板に実装し、エミュレータとプリント基板を接続
し、実際の論理回路に近い動作速度で回路を動作させて
論理回路を検証するものである。尚、特開平８−７７２
１６号公報、特開平７−２９６０２０号公報、特開平６
−３４８７８６号公報、特開平４−１５５７８号公報に
は、論理を構成するＦＰＧＡとＦＰＧＡ間を接続するＦ
ＰＩＤにより論理エミュレーションを構成するシステム
が開示されている。
【０００４】かかる論理エミュレーションシステムの構
成を図２７に示す。この図２７において、１１はＥＷ
Ｓ、１２はエミュレータ、１３はエミュレータ１２に搭
載されたＦＰＧＡ、１４はエミュレータ１２に搭載され
たスイッチアレイ素子（FieldProgrammable Interconne
ct Device，以下、「ＦＰＩＤ」と記す）、１５はプリ
ント基板、１６はプリント基板１５に搭載されたＣＰ
Ｕ、１７はプリント基板１５に搭載されたメモリ、１８
はプリント基板１５に搭載されたＡＳＩＣ、２１は開発
対象のＬＳＩの設計データ、２２はシステムの設計デー
タである。エミュレータ１２には、ＦＰＧＡ１３とＦＰ
ＩＤ１４が複数搭載されている。そして、プリント基板
１５のＬＳＩ部にエミュレータ１２が接続されてエミュ
レーションが行われる。また、図２８は論理エミュレー
ションの手順を示す工程説明図であり、この図におい
て、２３はコンパイラ、２４はダウンロード部、２５は
ＦＰＧＡ１３のプログラムデータ、２６はＦＰＩＤ１４
のプログラムデータである。
成を図２７に示す。この図２７において、１１はＥＷ
Ｓ、１２はエミュレータ、１３はエミュレータ１２に搭
載されたＦＰＧＡ、１４はエミュレータ１２に搭載され
たスイッチアレイ素子（FieldProgrammable Interconne
ct Device，以下、「ＦＰＩＤ」と記す）、１５はプリ
ント基板、１６はプリント基板１５に搭載されたＣＰ
Ｕ、１７はプリント基板１５に搭載されたメモリ、１８
はプリント基板１５に搭載されたＡＳＩＣ、２１は開発
対象のＬＳＩの設計データ、２２はシステムの設計デー
タである。エミュレータ１２には、ＦＰＧＡ１３とＦＰ
ＩＤ１４が複数搭載されている。そして、プリント基板
１５のＬＳＩ部にエミュレータ１２が接続されてエミュ
レーションが行われる。また、図２８は論理エミュレー
ションの手順を示す工程説明図であり、この図におい
て、２３はコンパイラ、２４はダウンロード部、２５は
ＦＰＧＡ１３のプログラムデータ、２６はＦＰＩＤ１４
のプログラムデータである。
【０００５】次に動作について説明する。図２７におい
て、ＥＷＳ１１は、開発対象のＬＳＩの設計データ２
１、２２を入力し、機械語に変換し、エミュレータ１２
に送信する。エミュレータ１２は、設計データ２１、２
２に基づいて以下のようにＬＳＩの模擬動作を行う。即
ち、図２８に示すように、コンパイラ２３はＬＳＩ設計
データ２１を読み込み、ＦＰＧＡ１３にプログラムする
プログラムデータ２５とＦＰＧＡ同士を接続するために
ＦＰＩＤ１４にプログラムするプログラムデータ２６を
生成する。生成されたプログラムデータ２５、２６はダ
ウンロード部２４によりエミュレータ１２に送信され、
ＦＰＧＡ１３，ＦＰＩＤ１４によりプログラムが実行さ
れる。
て、ＥＷＳ１１は、開発対象のＬＳＩの設計データ２
１、２２を入力し、機械語に変換し、エミュレータ１２
に送信する。エミュレータ１２は、設計データ２１、２
２に基づいて以下のようにＬＳＩの模擬動作を行う。即
ち、図２８に示すように、コンパイラ２３はＬＳＩ設計
データ２１を読み込み、ＦＰＧＡ１３にプログラムする
プログラムデータ２５とＦＰＧＡ同士を接続するために
ＦＰＩＤ１４にプログラムするプログラムデータ２６を
生成する。生成されたプログラムデータ２５、２６はダ
ウンロード部２４によりエミュレータ１２に送信され、
ＦＰＧＡ１３，ＦＰＩＤ１４によりプログラムが実行さ
れる。
【０００６】
【発明が解決しようとする課題】従来の論理検証装置は
以上のように構成されているので、エミュレーション対
象がシステム全体であっても実際にエミュレータで実現
するものはＬＳＩのみであり、ＬＳＩ以外の回路は、従
来のブレッドボード等による試作基板と変わらず、ＬＳ
Ｉ内部での論理変更は設計データを変更し、ＦＰＧＡや
ＦＰＩＤに再度プログラムすることで実現でき、エミュ
レータ１２そのものについては、他の論理回路を使って
論理検証を行うことは可能である。しかし、プリント基
板１５については、ＬＳＩ以外、例えばメモリの容量を
変更したり、ＬＳＩの入出力端子を変更したりした場
合、他の基板を流用することができず、プリント基板１
５を改修したり、場合によってはプリント基板１５を論
理回路毎に再製作したりしなければならなず、これらの
点を解決したいという課題があった。
以上のように構成されているので、エミュレーション対
象がシステム全体であっても実際にエミュレータで実現
するものはＬＳＩのみであり、ＬＳＩ以外の回路は、従
来のブレッドボード等による試作基板と変わらず、ＬＳ
Ｉ内部での論理変更は設計データを変更し、ＦＰＧＡや
ＦＰＩＤに再度プログラムすることで実現でき、エミュ
レータ１２そのものについては、他の論理回路を使って
論理検証を行うことは可能である。しかし、プリント基
板１５については、ＬＳＩ以外、例えばメモリの容量を
変更したり、ＬＳＩの入出力端子を変更したりした場
合、他の基板を流用することができず、プリント基板１
５を改修したり、場合によってはプリント基板１５を論
理回路毎に再製作したりしなければならなず、これらの
点を解決したいという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、製品毎にプリント基板を製作しな
くても、エミュレーション対象をＬＳＩだけでなく、シ
ステム全体とし、ＬＳＩ以外の部分での論理変更も容易
に実現可能な論理検証装置を得ることを目的とする。ま
た、論理検証時の波形観測等も可能で論理エミュレーシ
ョンの効率化を図ることが可能な論理検証装置を得るこ
とを目的とする。
めになされたもので、製品毎にプリント基板を製作しな
くても、エミュレーション対象をＬＳＩだけでなく、シ
ステム全体とし、ＬＳＩ以外の部分での論理変更も容易
に実現可能な論理検証装置を得ることを目的とする。ま
た、論理検証時の波形観測等も可能で論理エミュレーシ
ョンの効率化を図ることが可能な論理検証装置を得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る論理検証
装置は、プログラムにより論理の変更が可能な論理デバ
イスを含む論理回路及び論理接続素子から配線されたコ
ネクタを実装したマザーボードと、プログラムにより論
理の変更が可能な論理デバイスを含む論理回路及び論理
回路から配線されたコネクタを実装し、当該コネクタと
マザーボードのコネクタが接続されてマザーボードに搭
載されたドータボードとを備えたものである。
装置は、プログラムにより論理の変更が可能な論理デバ
イスを含む論理回路及び論理接続素子から配線されたコ
ネクタを実装したマザーボードと、プログラムにより論
理の変更が可能な論理デバイスを含む論理回路及び論理
回路から配線されたコネクタを実装し、当該コネクタと
マザーボードのコネクタが接続されてマザーボードに搭
載されたドータボードとを備えたものである。
【０００９】この発明に係る論理検証装置は、マザーボ
ードは、実装された論理接続素子を経由する第１の配線
と、論理接続素子を経由しない第２の配線と、該第１の
配線と第２の配線とを切り替える切替手段とを備えたも
のである。
ードは、実装された論理接続素子を経由する第１の配線
と、論理接続素子を経由しない第２の配線と、該第１の
配線と第２の配線とを切り替える切替手段とを備えたも
のである。
【００１０】この発明に係る論理検証装置は、マザーボ
ードに接続するコネクタを有し、論理動作を確認するた
めの波形観測装置をマザーボードに接続するように配線
された波形観測装置Ｉ／Ｆ用ボードを備えたものであ
る。
ードに接続するコネクタを有し、論理動作を確認するた
めの波形観測装置をマザーボードに接続するように配線
された波形観測装置Ｉ／Ｆ用ボードを備えたものであ
る。
【００１１】この発明に係る論理検証装置は、波形観測
装置Ｉ／Ｆ用ボードが、ドータボードに接続するコネク
タと、プログラムを施すことにより回路上の信号ライン
と接続する第２の論理接続素子と、波形観測装置と第２
の論理接続素子とに接続された信号観測用のプローブと
を備えたものである。
装置Ｉ／Ｆ用ボードが、ドータボードに接続するコネク
タと、プログラムを施すことにより回路上の信号ライン
と接続する第２の論理接続素子と、波形観測装置と第２
の論理接続素子とに接続された信号観測用のプローブと
を備えたものである。
【００１２】この発明に係る論理検証装置は、マザーボ
ードが、論理デバイスと論理接続素子とに施したプログ
ラムを記憶して論理デバイスと論理接続素子とを制御す
る制御手段を備えたものである。
ードが、論理デバイスと論理接続素子とに施したプログ
ラムを記憶して論理デバイスと論理接続素子とを制御す
る制御手段を備えたものである。
【００１３】この発明に係る論理検証装置は、ドータボ
ードまたはマザーボードがクロック信号を発生する発振
器を備え、ドータボードは、マザーボード又はドータボ
ードに実装された発振器から発生したクロック信号と、
外部装置から入力される外部クロック信号とを切り替え
るように構成されたものである。
ードまたはマザーボードがクロック信号を発生する発振
器を備え、ドータボードは、マザーボード又はドータボ
ードに実装された発振器から発生したクロック信号と、
外部装置から入力される外部クロック信号とを切り替え
るように構成されたものである。
【００１４】この発明に係る論理検証装置は、論理接続
素子が、複数の信号ラインを１組にして所定ビット数の
バスラインと接続するように構成されたものである。
素子が、複数の信号ラインを１組にして所定ビット数の
バスラインと接続するように構成されたものである。
【００１５】この発明に係る論理検証装置は、ドータボ
ードに搭載されて予め信号入出力端子が決まっている端
子固定部品に論理接続素子を接続し、論理接続素子に接
続された端子固定部品に応じて論理デバイスの入出力端
子を決定し、複数の論理デバイスを１つの論理接続素子
に接続するプログラム手段を備えたものである。
ードに搭載されて予め信号入出力端子が決まっている端
子固定部品に論理接続素子を接続し、論理接続素子に接
続された端子固定部品に応じて論理デバイスの入出力端
子を決定し、複数の論理デバイスを１つの論理接続素子
に接続するプログラム手段を備えたものである。
【００１６】この発明に係る論理検証装置は、マザーボ
ードに搭載された論理接続素子の接続構成を変更せずに
配線して複数のマザーボードを接続するジョイントボー
ドを備えたものである。
ードに搭載された論理接続素子の接続構成を変更せずに
配線して複数のマザーボードを接続するジョイントボー
ドを備えたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は本発明の実施の形態１に係る論理
検証装置の構成図であり、図１において、１０１はＥＷ
Ｓ（プログラム手段）、１０２はエミュレーションを実
際に実行するエミュレータ、１１１はエミュレータ１０
２に内蔵されたマザーボード、１１２はこのマザーボー
ド１１１に搭載されるドータボードである。また、１２
１はドータボード１１２に搭載されたＦＰＧＡ（論理デ
バイス）、１２２はドータボード１１２に搭載されたＣ
ＰＵ、１２３はドータボード１１２に搭載されたメモリ
であり、ドータボード１１２に搭載されたＦＰＧＡ１２
１やＣＰＵ１２２、メモリ１２３等によって論理回路が
構成される。そして、１３１はドータボード１１２同士
を接続するためにマザーボード１１１に実装されたＦＰ
ＩＤ（論理接続素子）であり、ＥＷＳ１０１はマザーボ
ード１１１やドータボード１１２に搭載されたＦＰＧＡ
１２１やＦＰＩＤ１３１にプログラムデータを送信す
る。尚、２１０はＬＳＩ設計データ、２１１はシステム
設計データである。
説明する。 実施の形態１．図１は本発明の実施の形態１に係る論理
検証装置の構成図であり、図１において、１０１はＥＷ
Ｓ（プログラム手段）、１０２はエミュレーションを実
際に実行するエミュレータ、１１１はエミュレータ１０
２に内蔵されたマザーボード、１１２はこのマザーボー
ド１１１に搭載されるドータボードである。また、１２
１はドータボード１１２に搭載されたＦＰＧＡ（論理デ
バイス）、１２２はドータボード１１２に搭載されたＣ
ＰＵ、１２３はドータボード１１２に搭載されたメモリ
であり、ドータボード１１２に搭載されたＦＰＧＡ１２
１やＣＰＵ１２２、メモリ１２３等によって論理回路が
構成される。そして、１３１はドータボード１１２同士
を接続するためにマザーボード１１１に実装されたＦＰ
ＩＤ（論理接続素子）であり、ＥＷＳ１０１はマザーボ
ード１１１やドータボード１１２に搭載されたＦＰＧＡ
１２１やＦＰＩＤ１３１にプログラムデータを送信す
る。尚、２１０はＬＳＩ設計データ、２１１はシステム
設計データである。
【００１８】図２はマザーボード１１１の平面図であ
り、この図において、１３２はＦＰＩＤ１３１やＦＰＧ
Ａ１２１にプログラムするための制御部（制御手段）、
１３３は半導体デバイス等で構成されたバススイッチ
（切替手段）、１４１Ａはドータボード１１２と接続す
るためのコネクタ、１４１Ｂは同じくドータボード１１
２を搭載するためにマザーボード１１１に搭載されたコ
ネクタ、１４１Ｐは同じくドータボード１１２を搭載す
るためにマザーボード１１１に搭載されたコネクタ、１
４２は外部装置と接続するためのＩ／Ｏコネクタであ
る。
り、この図において、１３２はＦＰＩＤ１３１やＦＰＧ
Ａ１２１にプログラムするための制御部（制御手段）、
１３３は半導体デバイス等で構成されたバススイッチ
（切替手段）、１４１Ａはドータボード１１２と接続す
るためのコネクタ、１４１Ｂは同じくドータボード１１
２を搭載するためにマザーボード１１１に搭載されたコ
ネクタ、１４１Ｐは同じくドータボード１１２を搭載す
るためにマザーボード１１１に搭載されたコネクタ、１
４２は外部装置と接続するためのＩ／Ｏコネクタであ
る。
【００１９】この例では、マザーボード１１１には、コ
ネクタ１４１Ａ、コネクタ１４１Ｂ、コネクタ１４１Ｐ
がそれぞれ１２個ずつ計３６個、ＦＰＩＤ１３１が６
個、Ｉ／Ｏコネクタ１４２が１２個搭載されている。図
３は、ドータボード１１２をマザーボード１１１に搭載
したときの側面図である。
ネクタ１４１Ａ、コネクタ１４１Ｂ、コネクタ１４１Ｐ
がそれぞれ１２個ずつ計３６個、ＦＰＩＤ１３１が６
個、Ｉ／Ｏコネクタ１４２が１２個搭載されている。図
３は、ドータボード１１２をマザーボード１１１に搭載
したときの側面図である。
【００２０】尚、コネクタ１４１ＡはＦＰＩＤ１３１と
バススイッチ１３３との論理接続用、コネクタ１４１Ｂ
はすべての信号とＦＰＩＤ１３１との論理接続用、コネ
クタ１４１Ｐは論理的な接続情報以外、例えば、マザー
ボード１１１に搭載されたドータボード１１２等への電
源の供給、ドータボード１１２に搭載されたＦＰＧＡ１
２１へのコンフィグレーション信号、リセット信号、ク
ロック信号等の送受信用に用いられる。但し、コネクタ
１４１Ａ，１４１Ｂ，１４１Ｐを１つにまとめてよい
し、コネクタの数はこの実施の形態１に限られるもので
はない。
バススイッチ１３３との論理接続用、コネクタ１４１Ｂ
はすべての信号とＦＰＩＤ１３１との論理接続用、コネ
クタ１４１Ｐは論理的な接続情報以外、例えば、マザー
ボード１１１に搭載されたドータボード１１２等への電
源の供給、ドータボード１１２に搭載されたＦＰＧＡ１
２１へのコンフィグレーション信号、リセット信号、ク
ロック信号等の送受信用に用いられる。但し、コネクタ
１４１Ａ，１４１Ｂ，１４１Ｐを１つにまとめてよい
し、コネクタの数はこの実施の形態１に限られるもので
はない。
【００２１】図４は、ＦＰＩＤ１３１をプログラムする
ことにより、ドータボード１１２に搭載されたＬＳＩの
入出力端子や部品間を接続した例を示す。この図におい
て、ＦＰＩＤ１３１にはプログラムにより３２０本の信
号線の接続が可能であり、ＦＰＩＤ１３１は、コネクタ
１４１Ｂにそれぞれ４信号ずつ計９６本、コネクタ１４
１Ａ、バススイッチ１３３にそれぞれ４信号ずつ計９６
本、Ｉ／Ｏコネクタ１４２に１８本、他の１１個のＦＰ
ＩＤ１３１にそれぞれ１０本ずつ計１１０本によって接
続されている。
ことにより、ドータボード１１２に搭載されたＬＳＩの
入出力端子や部品間を接続した例を示す。この図におい
て、ＦＰＩＤ１３１にはプログラムにより３２０本の信
号線の接続が可能であり、ＦＰＩＤ１３１は、コネクタ
１４１Ｂにそれぞれ４信号ずつ計９６本、コネクタ１４
１Ａ、バススイッチ１３３にそれぞれ４信号ずつ計９６
本、Ｉ／Ｏコネクタ１４２に１８本、他の１１個のＦＰ
ＩＤ１３１にそれぞれ１０本ずつ計１１０本によって接
続されている。
【００２２】ドータボード１１２のコネクタ１４１Ａ、
コネクタ１４１ＢからＦＰＩＤ１３１を経由して他のド
ータボード１１２のコネクタ１４１Ａ、コネクタ１４１
Ｂに接続される。そして、かかるコネクタ１４１Ａ、コ
ネクタ１４１Ｂ、Ｉ／Ｏコネクタ１４２及びバススイッ
チ１３３の接続はＥＷＳ１０１によるプログラムによっ
て行われる。尚、２つのドータボード１１２は基本的に
１個のＦＰＩＤ１３１のみを経由して接続される。
コネクタ１４１ＢからＦＰＩＤ１３１を経由して他のド
ータボード１１２のコネクタ１４１Ａ、コネクタ１４１
Ｂに接続される。そして、かかるコネクタ１４１Ａ、コ
ネクタ１４１Ｂ、Ｉ／Ｏコネクタ１４２及びバススイッ
チ１３３の接続はＥＷＳ１０１によるプログラムによっ
て行われる。尚、２つのドータボード１１２は基本的に
１個のＦＰＩＤ１３１のみを経由して接続される。
【００２３】以上のように、この実施の形態１によれ
ば、ドータボード１１２に搭載されたＣＰＵ１２２等の
ＬＳＩ内部の論理を変更した場合は、ドータボード１１
２に搭載されたＦＰＧＡ１２１を再プログラムすればよ
く、それ以外の論理変更、例えばＬＳＩの入出力端子の
変更や部品間接続の変更を行った場合には、マザーボー
ド１１１に搭載されたＦＰＩＤ１３１を再プログラムす
ることで、容易にＬＳＩやシステムの論理を変更するこ
とができる。また、システムで使用する部品を変更した
り、部品の増減があったりした場合は、ドータボード１
１２を交換、追加、削除することにより対応することが
でき、プリント基板の改修、プリント基板の再製作とい
った手間を省くこともできる。さらに対象論理回路が全
く異なっている場合でも同一のエミュレーションシステ
ムを利用することが可能であり、コストを低減すること
ができる。
ば、ドータボード１１２に搭載されたＣＰＵ１２２等の
ＬＳＩ内部の論理を変更した場合は、ドータボード１１
２に搭載されたＦＰＧＡ１２１を再プログラムすればよ
く、それ以外の論理変更、例えばＬＳＩの入出力端子の
変更や部品間接続の変更を行った場合には、マザーボー
ド１１１に搭載されたＦＰＩＤ１３１を再プログラムす
ることで、容易にＬＳＩやシステムの論理を変更するこ
とができる。また、システムで使用する部品を変更した
り、部品の増減があったりした場合は、ドータボード１
１２を交換、追加、削除することにより対応することが
でき、プリント基板の改修、プリント基板の再製作とい
った手間を省くこともできる。さらに対象論理回路が全
く異なっている場合でも同一のエミュレーションシステ
ムを利用することが可能であり、コストを低減すること
ができる。
【００２４】実施の形態２．図５は実施の形態２を示す
図であり、ＦＰＩＤ１３１の論理変更を行うことにより
マザーボード１１１上のコネクタ１４１Ａ、コネクタ１
４１Ｂ、コネクタ１４１Ｐを接続した別の接続例を示
す。全体構成は図１の実施の形態１の構成と同じであ
り、接続構成を変えたものである。この図において、各
ＦＰＩＤ１３１−１〜１３１−１２にはコネクタ１４１
Ｂからそれぞれ４本ずつ計４８本の信号線が接続されて
いる。またコネクタ１４１Ａからは、各ＦＰＩＤ１３１
に３本ずつ計３６本と、バススイッチ１３３に１２本の
信号線が接続されている。１５１はバスラインであり、
バスライン１５１はＦＰＩＤ１３１を経由せずにドータ
ボード１１２間を接続する１２ビットの信号線が６本で
計７２ビットの信号線によって構成され、このバスライ
ン１５１は高速バス等に使用される。ＦＰＩＤ１３１か
らの信号とコネクタ１４１Ａからの信号がバススイッチ
１３３によって切り換えられ、バスライン１５１に接続
される。
図であり、ＦＰＩＤ１３１の論理変更を行うことにより
マザーボード１１１上のコネクタ１４１Ａ、コネクタ１
４１Ｂ、コネクタ１４１Ｐを接続した別の接続例を示
す。全体構成は図１の実施の形態１の構成と同じであ
り、接続構成を変えたものである。この図において、各
ＦＰＩＤ１３１−１〜１３１−１２にはコネクタ１４１
Ｂからそれぞれ４本ずつ計４８本の信号線が接続されて
いる。またコネクタ１４１Ａからは、各ＦＰＩＤ１３１
に３本ずつ計３６本と、バススイッチ１３３に１２本の
信号線が接続されている。１５１はバスラインであり、
バスライン１５１はＦＰＩＤ１３１を経由せずにドータ
ボード１１２間を接続する１２ビットの信号線が６本で
計７２ビットの信号線によって構成され、このバスライ
ン１５１は高速バス等に使用される。ＦＰＩＤ１３１か
らの信号とコネクタ１４１Ａからの信号がバススイッチ
１３３によって切り換えられ、バスライン１５１に接続
される。
【００２５】以上のように、実施の形態２によれば、Ｆ
ＰＩＤ１３１の論理変更を行うことにより、部品等の変
更、増減を行うことなく１つのＦＰＩＤ１３１を経由し
てすべての信号を接続したり、ＦＰＩＤ１３１を経由し
ないでバスライン１５１でドータボード１１２間を接続
したりすることができる。従って、ＦＰＩＤ１３１を経
由しないときはエミュレーションの動作周波数を低減す
ることなく、最終製品の実動作周波数で動作させること
が可能となる。
ＰＩＤ１３１の論理変更を行うことにより、部品等の変
更、増減を行うことなく１つのＦＰＩＤ１３１を経由し
てすべての信号を接続したり、ＦＰＩＤ１３１を経由し
ないでバスライン１５１でドータボード１１２間を接続
したりすることができる。従って、ＦＰＩＤ１３１を経
由しないときはエミュレーションの動作周波数を低減す
ることなく、最終製品の実動作周波数で動作させること
が可能となる。
【００２６】実施の形態３．図６は実施の形態３を示す
図であり、マザーボード１１１を外部装置と接続した例
を示す。この図６において、１０３は外部装置であり、
外部装置１０３はＩ／Ｏコネクタ１４２に接続される。
Ｉ／Ｏコネクタ１４２は１２個あり、各ＦＰＩＤ１３１
からそれぞれ１８本ずつが接続される。１２個のＩ／Ｏ
コネクタ１４２をケーブル等でパラレル接続することで
１８ビットバス１５２として使用することも可能であ
る。
図であり、マザーボード１１１を外部装置と接続した例
を示す。この図６において、１０３は外部装置であり、
外部装置１０３はＩ／Ｏコネクタ１４２に接続される。
Ｉ／Ｏコネクタ１４２は１２個あり、各ＦＰＩＤ１３１
からそれぞれ１８本ずつが接続される。１２個のＩ／Ｏ
コネクタ１４２をケーブル等でパラレル接続することで
１８ビットバス１５２として使用することも可能であ
る。
【００２７】以上のように、この実施の形態３によれ
ば、ＦＰＩＤ１３１をプログラムすることにより、部品
等の変更、増減を行うことなく容易に外部装置１０３と
の接続が可能となる。そして、エミュレーションシステ
ムだけでなく、実際の装置やシステムと結合させて論理
検証を行うこともできる。
ば、ＦＰＩＤ１３１をプログラムすることにより、部品
等の変更、増減を行うことなく容易に外部装置１０３と
の接続が可能となる。そして、エミュレーションシステ
ムだけでなく、実際の装置やシステムと結合させて論理
検証を行うこともできる。
【００２８】実施の形態４．図７は実施の形態４を示す
図であり、マザーボード１１１をクロックラインと接続
した例を示す。この図において、１０４はマザーボード
１１１又はドータボード１１２に実装された水晶発振器
（発振器）、１５３は外部クロックライン、１５４は内
部クロックラインである。クロックラインをデータ等一
般の信号ラインと同様にＦＰＩＤ１３１やバススイッチ
１３３を経由して接続すると、波形が乱れたり、各ドー
タボード１１２間のスキューが増大する等の問題が発生
する。このため専用のクロックラインを有する。クロッ
クラインとしては、水晶発振器１０４からの出力である
外部クロックライン１５３と、ドータボード１１２から
の出力である内部クロックライン１５４の２種類を有す
る。クロック信号ラインはマザーボード１１１からコネ
クタ１４１Ｐよりドータボード１１２に接続される。ク
ロックの切り替えはドータボード１１２上で行われる。
図であり、マザーボード１１１をクロックラインと接続
した例を示す。この図において、１０４はマザーボード
１１１又はドータボード１１２に実装された水晶発振器
（発振器）、１５３は外部クロックライン、１５４は内
部クロックラインである。クロックラインをデータ等一
般の信号ラインと同様にＦＰＩＤ１３１やバススイッチ
１３３を経由して接続すると、波形が乱れたり、各ドー
タボード１１２間のスキューが増大する等の問題が発生
する。このため専用のクロックラインを有する。クロッ
クラインとしては、水晶発振器１０４からの出力である
外部クロックライン１５３と、ドータボード１１２から
の出力である内部クロックライン１５４の２種類を有す
る。クロック信号ラインはマザーボード１１１からコネ
クタ１４１Ｐよりドータボード１１２に接続される。ク
ロックの切り替えはドータボード１１２上で行われる。
【００２９】以上のように、この実施の形態４によれ
ば、ＦＰＩＤ１３１をプログラムすることにより、部品
等の変更、増減を行うことなく容易に外部クロックライ
ン１５３、内部クロックライン１５４と選択的に接続す
ることができる。
ば、ＦＰＩＤ１３１をプログラムすることにより、部品
等の変更、増減を行うことなく容易に外部クロックライ
ン１５３、内部クロックライン１５４と選択的に接続す
ることができる。
【００３０】実施の形態５．図８及び図９は実施の形態
５を示す図であり、波形観測のためのロジックアナライ
ザを接続した例を示す。ロジックアナライザＩ／Ｆ用ボ
ードの平面図である図８において、１０５は波形観測用
のロジックアナライザ（波形観測装置）、１１３はロジ
ックアナライザ１０５をマザーボード１１１に接続する
ためのロジックアナライザＩ／Ｆ用ボード（以後、「ロ
ジアナＩ／Ｆボード」と記す）、１３１−１３は、ロジ
アナＩ／Ｆボード１１３に搭載されたＦＰＩＤ（第２の
論理接続素子）、１４３はロジックアナライザ１０５と
ロジアナＩ／Ｆボード１１３とを接続するためのコネク
タである。
５を示す図であり、波形観測のためのロジックアナライ
ザを接続した例を示す。ロジックアナライザＩ／Ｆ用ボ
ードの平面図である図８において、１０５は波形観測用
のロジックアナライザ（波形観測装置）、１１３はロジ
ックアナライザ１０５をマザーボード１１１に接続する
ためのロジックアナライザＩ／Ｆ用ボード（以後、「ロ
ジアナＩ／Ｆボード」と記す）、１３１−１３は、ロジ
アナＩ／Ｆボード１１３に搭載されたＦＰＩＤ（第２の
論理接続素子）、１４３はロジックアナライザ１０５と
ロジアナＩ／Ｆボード１１３とを接続するためのコネク
タである。
【００３１】このＦＰＩＤ１３１−１３には回路上のす
べての信号波形を観測できるように信号観測用のプロー
ブ（図示せず）が接続されている。また、ロジアナＩ／
Ｆボード１１３をマザーボード１１１に搭載したときの
側面図である図９に示すように、ロジアナＩ／Ｆボード
１１３をドータボード１１２とマザーボード１１１の間
に接続し、ロジアナＩ／Ｆボード１１３上のコネクタ１
４１Ｐを介してロジックアナライザ１０５と接続する。
ＦＰＩＤ１３１及びロジアナＩ／Ｆボード１１３上のＦ
ＰＩＤ１３１−１３のプログラムは、ＥＷＳ１０１によ
って行われ、ＦＰＩＤ１３１のプログラム信号はコネク
タ１４１Ｐから入力される。
べての信号波形を観測できるように信号観測用のプロー
ブ（図示せず）が接続されている。また、ロジアナＩ／
Ｆボード１１３をマザーボード１１１に搭載したときの
側面図である図９に示すように、ロジアナＩ／Ｆボード
１１３をドータボード１１２とマザーボード１１１の間
に接続し、ロジアナＩ／Ｆボード１１３上のコネクタ１
４１Ｐを介してロジックアナライザ１０５と接続する。
ＦＰＩＤ１３１及びロジアナＩ／Ｆボード１１３上のＦ
ＰＩＤ１３１−１３のプログラムは、ＥＷＳ１０１によ
って行われ、ＦＰＩＤ１３１のプログラム信号はコネク
タ１４１Ｐから入力される。
【００３２】以上のように、この実施の形態５によれ
ば、ロジアナＩ／Ｆボード１１３をドータボード１１２
とマザーボード１１１の間に接続してＦＰＩＤ１３１及
びロジアナＩ／Ｆボード１１３上のＦＰＩＤ１３１−１
３をプログラムすることにより、部品等の変更、増減を
行うことなく容易にロジックアナライザ１０５を接続す
ることができる。また、ロジアナＩ／Ｆボード１１３に
プローブが備えられているので、回路上のすべての信号
波形を容易に観測することができる。
ば、ロジアナＩ／Ｆボード１１３をドータボード１１２
とマザーボード１１１の間に接続してＦＰＩＤ１３１及
びロジアナＩ／Ｆボード１１３上のＦＰＩＤ１３１−１
３をプログラムすることにより、部品等の変更、増減を
行うことなく容易にロジックアナライザ１０５を接続す
ることができる。また、ロジアナＩ／Ｆボード１１３に
プローブが備えられているので、回路上のすべての信号
波形を容易に観測することができる。
【００３３】実施の形態６．図１０及び図１１は実施の
形態６を示す図であり、マザーボード同士を接続した例
を示す。図１０において、１１４はマザーボード１１１
−１、１１１−２同士を接続するためにコネクタ１４１
Ａ、１４１Ｂ、１４１Ｐが配置されたジョイントボード
であり、側面図である図１１に示すように、マザーボー
ド１１１−１、１１１−２を２枚並べ、その上にジョイ
ントボード１１４を搭載してマザーボード１１１−１、
１１１−２を接続する。ドータボード１１２−１、１１
２−２はジョイントボード１１４上に搭載される。ジョ
イントボード１１４上ではコネクタ１４１Ｐの接続が逆
になるため、マザーボード１１１−１、１１１−２を２
枚接続してもＦＰＩＤ１３１とドータボード１１２−
１、１１２−２（コネクタ１４１Ａ、コネクタ１４１
Ｂ）の接続構成は変更されないように配線され、ドータ
ボード１１２−１、１１２−２上の信号ラインはすべて
のＦＰＩＤ１３１に接続されている。
形態６を示す図であり、マザーボード同士を接続した例
を示す。図１０において、１１４はマザーボード１１１
−１、１１１−２同士を接続するためにコネクタ１４１
Ａ、１４１Ｂ、１４１Ｐが配置されたジョイントボード
であり、側面図である図１１に示すように、マザーボー
ド１１１−１、１１１−２を２枚並べ、その上にジョイ
ントボード１１４を搭載してマザーボード１１１−１、
１１１−２を接続する。ドータボード１１２−１、１１
２−２はジョイントボード１１４上に搭載される。ジョ
イントボード１１４上ではコネクタ１４１Ｐの接続が逆
になるため、マザーボード１１１−１、１１１−２を２
枚接続してもＦＰＩＤ１３１とドータボード１１２−
１、１１２−２（コネクタ１４１Ａ、コネクタ１４１
Ｂ）の接続構成は変更されないように配線され、ドータ
ボード１１２−１、１１２−２上の信号ラインはすべて
のＦＰＩＤ１３１に接続されている。
【００３４】以上のように、この実施の形態６によれ
ば、ジョイントボード１１４を備えることにより、容易
に２枚のマザーボード１１１−１、１１１−２をジョイ
ントボード１１４で接続し、システムを拡張することが
できる。
ば、ジョイントボード１１４を備えることにより、容易
に２枚のマザーボード１１１−１、１１１−２をジョイ
ントボード１１４で接続し、システムを拡張することが
できる。
【００３５】実施の形態７．図１２〜図２０は実施の形
態７にかかるピン配置を示す図である。ＦＰＩＤ１３１
のピン配置は、基本的には、任意の信号に対してピン固
定部品（ＣＰＵ１２２、メモリ１２３等、信号の入出力
ピンが予め固定された端子固定部品）のピン配置から必
然的に決定され、入出力ピンを可変できるＦＰＧＡ１２
１のピンは同じＦＰＩＤ１３１に接続されるピンによっ
て決定される。複数のピン固定部品が１つのＦＰＩＤ１
３１に接続される場合は、ＦＰＧＡ１２１のピンも同じ
ＦＰＩＤ１３１に接続され、複数のピン固定部品が異な
るＦＰＩＤ１３１に接続される場合は、後述するドータ
ボード接続情報でピンの優先順位を指定し、指定された
ピンの優先順位の高い方のＦＰＩＤ１３１にＦＰＧＡ１
２１のピンが接続される。また、複数のＦＰＧＡ１２１
を接続する場合は、複数のＦＰＧＡ１２１はすべて同一
のＦＰＩＤ１３１に割り当てられる。以上により、ピン
固定部品が１個のときはＦＰＩＤ１個で接続されること
になる。尚、この接続は、ＥＷＳ１０１によってプログ
ラムされることにより行われる。
態７にかかるピン配置を示す図である。ＦＰＩＤ１３１
のピン配置は、基本的には、任意の信号に対してピン固
定部品（ＣＰＵ１２２、メモリ１２３等、信号の入出力
ピンが予め固定された端子固定部品）のピン配置から必
然的に決定され、入出力ピンを可変できるＦＰＧＡ１２
１のピンは同じＦＰＩＤ１３１に接続されるピンによっ
て決定される。複数のピン固定部品が１つのＦＰＩＤ１
３１に接続される場合は、ＦＰＧＡ１２１のピンも同じ
ＦＰＩＤ１３１に接続され、複数のピン固定部品が異な
るＦＰＩＤ１３１に接続される場合は、後述するドータ
ボード接続情報でピンの優先順位を指定し、指定された
ピンの優先順位の高い方のＦＰＩＤ１３１にＦＰＧＡ１
２１のピンが接続される。また、複数のＦＰＧＡ１２１
を接続する場合は、複数のＦＰＧＡ１２１はすべて同一
のＦＰＩＤ１３１に割り当てられる。以上により、ピン
固定部品が１個のときはＦＰＩＤ１個で接続されること
になる。尚、この接続は、ＥＷＳ１０１によってプログ
ラムされることにより行われる。
【００３６】かかる接続構成を図１２〜図２０に基づい
て説明する。図１２では、３つのＦＰＧＡ１２１−１〜
１２１−３を１つのＦＰＩＤ１３１に接続した例を示し
ている。図１３において、１２４は信号の入出力ピンが
予め固定されたピン固定部品（図中、「ＰＦＩＸ」と記
す）であり、１つのピン固定部品と２つのＦＰＧＡ１２
１−１、１２１−２とを１つのＦＰＩＤ１３１に接続し
ている。ＦＰＧＡ１２１のピンはピン固定部品１２４に
合わせて決定される。
て説明する。図１２では、３つのＦＰＧＡ１２１−１〜
１２１−３を１つのＦＰＩＤ１３１に接続した例を示し
ている。図１３において、１２４は信号の入出力ピンが
予め固定されたピン固定部品（図中、「ＰＦＩＸ」と記
す）であり、１つのピン固定部品と２つのＦＰＧＡ１２
１−１、１２１−２とを１つのＦＰＩＤ１３１に接続し
ている。ＦＰＧＡ１２１のピンはピン固定部品１２４に
合わせて決定される。
【００３７】図１４では、２つのピン固定部品１２４−
１、１２４−２を同一のＦＰＩＤ１３１に接続してお
り、ＦＰＧＡ１２１のピンはピン固定部品１２４−１、
１２４−２に合わせて決定される。図１５，図１６で
は、３つのピン固定部品１２４−１〜１２４−３を異な
るＦＰＩＤ１３１−１〜１３１−３にそれぞれ接続して
いる。ピン固定部品１２４−１〜１２４−３には優先順
位が設定され、ＦＰＧＡ１２１のピン配置情報は、優先
順位が高いピン固定部品１２４が接続されているＦＰＩ
Ｄ１３１に合わせて決定される。
１、１２４−２を同一のＦＰＩＤ１３１に接続してお
り、ＦＰＧＡ１２１のピンはピン固定部品１２４−１、
１２４−２に合わせて決定される。図１５，図１６で
は、３つのピン固定部品１２４−１〜１２４−３を異な
るＦＰＩＤ１３１−１〜１３１−３にそれぞれ接続して
いる。ピン固定部品１２４−１〜１２４−３には優先順
位が設定され、ＦＰＧＡ１２１のピン配置情報は、優先
順位が高いピン固定部品１２４が接続されているＦＰＩ
Ｄ１３１に合わせて決定される。
【００３８】図１７〜図２０では、１つのＦＰＩＤ１３
１に１つあるいは複数のＦＰＧＡ１２１又は１つあるい
は複数のピン固定部品１２４を接続し、さらに複数のＦ
ＰＩＤ１３１を接続した例を示している。以上のよう
に、この実施の形態７によれば、簡単な配線から複雑な
配線まで、ＦＰＩＤ１３１をプログラムすることにより
あらゆる接続に対応することができる。
１に１つあるいは複数のＦＰＧＡ１２１又は１つあるい
は複数のピン固定部品１２４を接続し、さらに複数のＦ
ＰＩＤ１３１を接続した例を示している。以上のよう
に、この実施の形態７によれば、簡単な配線から複雑な
配線まで、ＦＰＩＤ１３１をプログラムすることにより
あらゆる接続に対応することができる。
【００３９】実施の形態８．図２１は、本発明の実施の
形態８による論理の構築手順を示す工程説明図である。
この図において、２１０はＬＳＩ設計データ、２１１は
部品間の接続を示すシステム設計データ、２１２は接続
したマザーボード１１１を示すマザーボード接続情報、
２１３は接続したドータボード１１２を示すドータボー
ド接続情報、２１４はボード、デバイス名等を定義する
ユーザ定義情報、２１５はＦＰＩＤ１３１の物理的な接
続を指定するＦＰＩＤ接続情報、２１６はＦＰＧＡ１２
１のピン配置を指定するＦＰＧＡピン配置情報、２１７
はＦＰＩＤ１３１のピン配置を指定するＦＰＩＤピン配
置情報、２１８は論理変更情報、２１９はＦＰＩＤ１３
１のネットリスト、２２０はＦＰＧＡ１２１の配線を設
定するＦＰＧＡプログラムデータ、２２１はＦＰＩＤ１
３１の配線を設定するＦＰＩＤプログラムデータ、２２
２は波形観測定義情報である。
形態８による論理の構築手順を示す工程説明図である。
この図において、２１０はＬＳＩ設計データ、２１１は
部品間の接続を示すシステム設計データ、２１２は接続
したマザーボード１１１を示すマザーボード接続情報、
２１３は接続したドータボード１１２を示すドータボー
ド接続情報、２１４はボード、デバイス名等を定義する
ユーザ定義情報、２１５はＦＰＩＤ１３１の物理的な接
続を指定するＦＰＩＤ接続情報、２１６はＦＰＧＡ１２
１のピン配置を指定するＦＰＧＡピン配置情報、２１７
はＦＰＩＤ１３１のピン配置を指定するＦＰＩＤピン配
置情報、２１８は論理変更情報、２１９はＦＰＩＤ１３
１のネットリスト、２２０はＦＰＧＡ１２１の配線を設
定するＦＰＧＡプログラムデータ、２２１はＦＰＩＤ１
３１の配線を設定するＦＰＩＤプログラムデータ、２２
２は波形観測定義情報である。
【００４０】また、２０１はＬＳＩ設計データ２１０と
システム設計データ２１１とを読み込む設計データ入力
部、２０２はユーザ定義情報２１４を読み込むライブラ
リ情報入力部、２０３はＦＰＧＡ１２１及びＦＰＩＤ１
３１のピン配置を決定するピン情報生成部、２０４はデ
バッグ時に論理変更情報２１８を読み込んで任意の信号
を所定の値に一時的に変更する論理変更部、２０５はＦ
ＰＧＡプログラムデータを生成するＦＰＧＡツール、２
０６はＦＰＩＤプログラムデータを生成するＦＰＩＤツ
ール、２０７はＦＰＧＡ１２１／ＦＰＩＤ１３１ヘプロ
グラムデータをダウンロードするダウンロード部、２０
８は波形観測用ＦＰＩＤ１３１のプログラムデータを生
成してダウンロードする波形観測部である。
システム設計データ２１１とを読み込む設計データ入力
部、２０２はユーザ定義情報２１４を読み込むライブラ
リ情報入力部、２０３はＦＰＧＡ１２１及びＦＰＩＤ１
３１のピン配置を決定するピン情報生成部、２０４はデ
バッグ時に論理変更情報２１８を読み込んで任意の信号
を所定の値に一時的に変更する論理変更部、２０５はＦ
ＰＧＡプログラムデータを生成するＦＰＧＡツール、２
０６はＦＰＩＤプログラムデータを生成するＦＰＩＤツ
ール、２０７はＦＰＧＡ１２１／ＦＰＩＤ１３１ヘプロ
グラムデータをダウンロードするダウンロード部、２０
８は波形観測用ＦＰＩＤ１３１のプログラムデータを生
成してダウンロードする波形観測部である。
【００４１】図２２にユーザ定義情報２１４の一例を、
図２３にマザーボード１１１の接続情報２１２の一例
を、図２４にドータボード１１２の接続情報２１３の一
例を、図２５に論理変更情報２１８の一例を、図２６に
波形観測定義情報２２２の一例を、それぞれ示す。
図２３にマザーボード１１１の接続情報２１２の一例
を、図２４にドータボード１１２の接続情報２１３の一
例を、図２５に論理変更情報２１８の一例を、図２６に
波形観測定義情報２２２の一例を、それぞれ示す。
【００４２】ユーザ定義情報２１４を示す図２２におい
て、３０１はマザーボードの指定、３０２はドータボー
ド１１２に配置されたデバイス定義、３０３は定義され
たデバイスのデバイス配置定義、３０４はバスライン１
５１の使用の有無等を示すバスライン使用定義、３０５
はバスライン信号名定義、３０６はＩ／Ｏコネクタ信号
名定義、３０７は波形観測装置接続定義である。
て、３０１はマザーボードの指定、３０２はドータボー
ド１１２に配置されたデバイス定義、３０３は定義され
たデバイスのデバイス配置定義、３０４はバスライン１
５１の使用の有無等を示すバスライン使用定義、３０５
はバスライン信号名定義、３０６はＩ／Ｏコネクタ信号
名定義、３０７は波形観測装置接続定義である。
【００４３】マザーボード１１１の接続情報２１２を示
す図２３において、３１１はデバイス定義、３１２はＦ
ＰＩＤ１３１と各コネクタ間の接続定義、３１３はＦＰ
ＩＤ間の接続定義、３１４はＦＰＩＤ１３１とＩ／Ｏコ
ネクタ１４２との接続定義、３１５はバスライン１５１
と各コネクタとの接続定義であり、デバイス定義３１１
には、マザーボード１１１に搭載されているＦＰＩＤ１
３１、コネクタ１４１Ａ、コネクタ１４１Ｂ、Ｉ／Ｏコ
ネクタ１４２が定義され、接続定義３１２には、ＦＰＩ
Ｄ１３１とコネクタ１４１Ａ、コネクタ１４１Ｂとの物
理的な接続が定義されている。また、接続定義３１５に
は、バスライン１５１とコネクタ１４１Ａとの物理的な
接続が定義されている。
す図２３において、３１１はデバイス定義、３１２はＦ
ＰＩＤ１３１と各コネクタ間の接続定義、３１３はＦＰ
ＩＤ間の接続定義、３１４はＦＰＩＤ１３１とＩ／Ｏコ
ネクタ１４２との接続定義、３１５はバスライン１５１
と各コネクタとの接続定義であり、デバイス定義３１１
には、マザーボード１１１に搭載されているＦＰＩＤ１
３１、コネクタ１４１Ａ、コネクタ１４１Ｂ、Ｉ／Ｏコ
ネクタ１４２が定義され、接続定義３１２には、ＦＰＩ
Ｄ１３１とコネクタ１４１Ａ、コネクタ１４１Ｂとの物
理的な接続が定義されている。また、接続定義３１５に
は、バスライン１５１とコネクタ１４１Ａとの物理的な
接続が定義されている。
【００４４】ドータボード１１２の接続情報２１３を示
す図２４において、ドータボード１１２の接続情報とし
ては、ドータボード１１２に搭載されている部品がＦＰ
ＧＡ１２１か、汎用のピン固定部品かの明示、及び各端
子名と優先順位が記載されている。
す図２４において、ドータボード１１２の接続情報とし
ては、ドータボード１１２に搭載されている部品がＦＰ
ＧＡ１２１か、汎用のピン固定部品かの明示、及び各端
子名と優先順位が記載されている。
【００４５】論理変更情報２１８を示す図２５では、指
定された信号(SINGNAL_NAME)の値を「ＬＯＷ」、「ＨＩ
ＧＨ」、または「オープン」に論理変更することを示し
ている。波形観測定義情報２２２を示す図２６では、信
号名とその信号を観測するために接続されるプローブＮ
ｏが記載されている。
定された信号(SINGNAL_NAME)の値を「ＬＯＷ」、「ＨＩ
ＧＨ」、または「オープン」に論理変更することを示し
ている。波形観測定義情報２２２を示す図２６では、信
号名とその信号を観測するために接続されるプローブＮ
ｏが記載されている。
【００４６】次に、図２１のフローチャートに従って手
順を説明する。まず、設計データ入力部２０１では、Ｌ
ＳＩ設計データ２１０とシステム設計データ２１１を取
り込み、ライブラリ情報入力部２０２では、ユーザ定義
情報２１４を取り込む。ユーザ定義情報２１４には、図
２４に示すようにマザーボードの指定３０１が記述され
ており、ライブラリ情報入力部２０２は、ここで指定さ
れたマザーボード１１１をマザーボード接続情報２１２
として取り込む。このマザーボード接続情報２１２によ
り、ＦＰＩＤ１３１、コネクタの個数や配線情報が得ら
れる。次に、ライブラリ情報入力部２０２は、デバイス
定義３０２に従って、使用するドータボード１１２の種
類を指定し、指定されたドータボード１１２をドータボ
ード接続情報２１３として取り込む。
順を説明する。まず、設計データ入力部２０１では、Ｌ
ＳＩ設計データ２１０とシステム設計データ２１１を取
り込み、ライブラリ情報入力部２０２では、ユーザ定義
情報２１４を取り込む。ユーザ定義情報２１４には、図
２４に示すようにマザーボードの指定３０１が記述され
ており、ライブラリ情報入力部２０２は、ここで指定さ
れたマザーボード１１１をマザーボード接続情報２１２
として取り込む。このマザーボード接続情報２１２によ
り、ＦＰＩＤ１３１、コネクタの個数や配線情報が得ら
れる。次に、ライブラリ情報入力部２０２は、デバイス
定義３０２に従って、使用するドータボード１１２の種
類を指定し、指定されたドータボード１１２をドータボ
ード接続情報２１３として取り込む。
【００４７】そして、デバイス配置定義３０３に従って
どのコネクタにドータボード１１２が配置されたかが認
識される。次に、バスライン使用定義３０４に従ってバ
スライン１５１の使用の有無を認識し、バスライン信号
名定義３０５に従って、ＦＰＧＡ１２１を搭載したドー
タボード１１２においてバスライン１５１に接続する信
号名、ＦＰＧＡ１２１のピン配置が決定され、Ｉ／Ｏコ
ネクタ信号名定義３０６に従ってＩ／Ｏコネクタ１４２
に接続された信号ラインを認識し、波形観測装置接続定
義３０７に従って、ロジアナＩ／Ｆボード１１３の接続
の有無を認識する。
どのコネクタにドータボード１１２が配置されたかが認
識される。次に、バスライン使用定義３０４に従ってバ
スライン１５１の使用の有無を認識し、バスライン信号
名定義３０５に従って、ＦＰＧＡ１２１を搭載したドー
タボード１１２においてバスライン１５１に接続する信
号名、ＦＰＧＡ１２１のピン配置が決定され、Ｉ／Ｏコ
ネクタ信号名定義３０６に従ってＩ／Ｏコネクタ１４２
に接続された信号ラインを認識し、波形観測装置接続定
義３０７に従って、ロジアナＩ／Ｆボード１１３の接続
の有無を認識する。
【００４８】そして、ライブラリ情報入力部２０２はド
ータボード１１２とマザーボード１１１上のＦＰＩＤ１
３１の物理的な接続を示すＦＰＩＤ接続情報２１５を生
成する。ピン情報生成部２０３では、ＦＰＩＤ接続情報
２１５に基づいてＦＰＧＡピン配置情報２１６とＦＰＩ
Ｄピン配置情報２１７とを生成する。
ータボード１１２とマザーボード１１１上のＦＰＩＤ１
３１の物理的な接続を示すＦＰＩＤ接続情報２１５を生
成する。ピン情報生成部２０３では、ＦＰＩＤ接続情報
２１５に基づいてＦＰＧＡピン配置情報２１６とＦＰＩ
Ｄピン配置情報２１７とを生成する。
【００４９】論理変更部２０４では、論理変更が行われ
た場合には論理変更情報２１８に従って、システム設計
データ２１１、ＦＰＩＤ接続情報２１５及びＦＰＩＤピ
ン配置情報２１７に対してＦＰＩＤ１３１のネットリス
ト２１９を変更する。
た場合には論理変更情報２１８に従って、システム設計
データ２１１、ＦＰＩＤ接続情報２１５及びＦＰＩＤピ
ン配置情報２１７に対してＦＰＩＤ１３１のネットリス
ト２１９を変更する。
【００５０】ＦＰＧＡツール２０５は、ピン情報生成部
２０３で生成されたＦＰＧＡピン配置情報２１６とＬＳ
Ｉ設計データ２１０とを処理してＦＰＧＡ１２１への配
線を決定するＦＰＧＡプログラムデータ２２０を生成す
る。また、ＦＰＩＤツール２０６は、ピン情報生成部２
０３で生成されたＦＰＩＤピン配置情報２１７と論理変
更部２０４で修正されたＦＰＩＤ１３１のネットリスト
２１９とを処理してＦＰＩＤ１３１の配線を決定するＦ
ＰＩＤプログラムデータ２２１を生成する。
２０３で生成されたＦＰＧＡピン配置情報２１６とＬＳ
Ｉ設計データ２１０とを処理してＦＰＧＡ１２１への配
線を決定するＦＰＧＡプログラムデータ２２０を生成す
る。また、ＦＰＩＤツール２０６は、ピン情報生成部２
０３で生成されたＦＰＩＤピン配置情報２１７と論理変
更部２０４で修正されたＦＰＩＤ１３１のネットリスト
２１９とを処理してＦＰＩＤ１３１の配線を決定するＦ
ＰＩＤプログラムデータ２２１を生成する。
【００５１】ダウンロード部２０７は、生成されたＦＰ
ＧＡプログラムデータ２２０とＦＰＩＤプログラムデー
タ２２１に従って、マザーボード１１１上のＦＰＩＤ１
３１の配線をプログラミングし、ドータボード１１２上
のＦＰＧＡ１２１の論理変更を実行する。
ＧＡプログラムデータ２２０とＦＰＩＤプログラムデー
タ２２１に従って、マザーボード１１１上のＦＰＩＤ１
３１の配線をプログラミングし、ドータボード１１２上
のＦＰＧＡ１２１の論理変更を実行する。
【００５２】また、ロジックアナライザ１０５が接続さ
れているとき、波形観測部２０８は、波形観測装置接続
定義３０７に基いてロジアナＩ／Ｆボード１１３上のＦ
ＰＩＤ１３１−１３のネットリストを生成し、ＦＰＩＤ
１３１−１３へのプログラムを行う。これにより、コネ
クタ１４１Ａ、コネクタ１４１Ｂとロジックアナライザ
１０５との接続をプログラムで容易に変更でき、任意の
信号を観測することができる。
れているとき、波形観測部２０８は、波形観測装置接続
定義３０７に基いてロジアナＩ／Ｆボード１１３上のＦ
ＰＩＤ１３１−１３のネットリストを生成し、ＦＰＩＤ
１３１−１３へのプログラムを行う。これにより、コネ
クタ１４１Ａ、コネクタ１４１Ｂとロジックアナライザ
１０５との接続をプログラムで容易に変更でき、任意の
信号を観測することができる。
【００５３】以上のように、実施の形態８によれば、Ｆ
ＰＧＡプログラムデータ２２０とＦＰＩＤプログラムデ
ータ２２１とを生成することにより論理変更を行うこと
ができる。尚、ＦＰＧＡ１２１，ＦＰＩＤ１３１のプロ
グラムをＥＷＳ１０１からダウンロードすることができ
るだけでなく、生成されたＦＰＧＡプログラムデータ２
２０とＦＰＩＤプログラムデータ２２１とをマザーボー
ド１１１の制御部１３２に内蔵されたメモリに格納する
ことも可能であり、一旦メモリに格納すれば、電源投入
時にＥＷＳ１０１がなくても、メモリからダウンロード
することも可能となる。
ＰＧＡプログラムデータ２２０とＦＰＩＤプログラムデ
ータ２２１とを生成することにより論理変更を行うこと
ができる。尚、ＦＰＧＡ１２１，ＦＰＩＤ１３１のプロ
グラムをＥＷＳ１０１からダウンロードすることができ
るだけでなく、生成されたＦＰＧＡプログラムデータ２
２０とＦＰＩＤプログラムデータ２２１とをマザーボー
ド１１１の制御部１３２に内蔵されたメモリに格納する
ことも可能であり、一旦メモリに格納すれば、電源投入
時にＥＷＳ１０１がなくても、メモリからダウンロード
することも可能となる。
【００５４】
【発明の効果】以上のように、この発明によれば、プロ
グラムにより論理を構築する論理デバイスと、論理デバ
イスを含む論理回路の接続構成をプログラムにより構築
する論理接続素子とを備えた論理検証装置において、前
記論理接続素子及び論理接続素子から配線されたコネク
タを実装したマザーボードと、前記論理回路及び論理回
路から配線されたコネクタを実装し、当該コネクタとマ
ザーボードのコネクタが接続されてマザーボードに搭載
されたドータボードとを備えたので、システム全体の検
証が可能で、論理回路の素子内部だけでなく、システム
の部品変更を含む論理変更も容易に行うことが可能であ
り、プログラマブルな論理接続素子の段数を最少限に抑
えることができ、論理検証の効率化を図ることができ
る。また、論理変更に伴ってプリント基板の改修、プリ
ント基板の再製作といった手間がなくなり、さらに対象
論理回路が全く異なっている場合でも同一のエミュレー
ションシステムを利用することが可能であり、コストを
低減することができる。
グラムにより論理を構築する論理デバイスと、論理デバ
イスを含む論理回路の接続構成をプログラムにより構築
する論理接続素子とを備えた論理検証装置において、前
記論理接続素子及び論理接続素子から配線されたコネク
タを実装したマザーボードと、前記論理回路及び論理回
路から配線されたコネクタを実装し、当該コネクタとマ
ザーボードのコネクタが接続されてマザーボードに搭載
されたドータボードとを備えたので、システム全体の検
証が可能で、論理回路の素子内部だけでなく、システム
の部品変更を含む論理変更も容易に行うことが可能であ
り、プログラマブルな論理接続素子の段数を最少限に抑
えることができ、論理検証の効率化を図ることができ
る。また、論理変更に伴ってプリント基板の改修、プリ
ント基板の再製作といった手間がなくなり、さらに対象
論理回路が全く異なっている場合でも同一のエミュレー
ションシステムを利用することが可能であり、コストを
低減することができる。
【００５５】この発明によれば、マザーボードは、実装
された論理接続素子を経由する第１の配線と、論理接続
素子を経由しない第２の配線と、該第１の配線と第２の
配線とを切り替える切替手段とを備えているので、動作
周波数の低下を防ぐことができる。
された論理接続素子を経由する第１の配線と、論理接続
素子を経由しない第２の配線と、該第１の配線と第２の
配線とを切り替える切替手段とを備えているので、動作
周波数の低下を防ぐことができる。
【００５６】この発明によれば、マザーボードに接続す
るコネクタを有し、論理動作を確認するための波形観測
装置をマザーボードに接続するように配線された波形観
測装置Ｉ／Ｆ用ボードを備えているので、波形観測信号
の変更等を行うことができる。
るコネクタを有し、論理動作を確認するための波形観測
装置をマザーボードに接続するように配線された波形観
測装置Ｉ／Ｆ用ボードを備えているので、波形観測信号
の変更等を行うことができる。
【００５７】この発明によれば、波形観測装置Ｉ／Ｆ用
ボードが、ドータボードに接続するコネクタと、プログ
ラムを施すことにより回路上の信号ラインと接続する第
２の論理接続素子と、波形観測装置と第２の論理接続素
子とに接続された信号観測用のプローブとを備えている
ので、回路上のすべての信号波形を容易に観測すること
ができる。
ボードが、ドータボードに接続するコネクタと、プログ
ラムを施すことにより回路上の信号ラインと接続する第
２の論理接続素子と、波形観測装置と第２の論理接続素
子とに接続された信号観測用のプローブとを備えている
ので、回路上のすべての信号波形を容易に観測すること
ができる。
【００５８】この発明によれば、マザーボードが、論理
デバイスと論理接続素子とに施したプログラムを記憶し
て論理デバイスと論理接続素子とを制御する制御手段を
備えているので、電源投入時等にプログラムをダウンロ
ードすることなく、すぐに論理検証を実行することがで
きる。
デバイスと論理接続素子とに施したプログラムを記憶し
て論理デバイスと論理接続素子とを制御する制御手段を
備えているので、電源投入時等にプログラムをダウンロ
ードすることなく、すぐに論理検証を実行することがで
きる。
【００５９】この発明によれば、ドータボードまたはマ
ザーボードはクロック信号を発生する発振器を備え、ド
ータボードは、マザーボード又はドータボードに実装さ
れた発振器から発生したクロック信号と、外部装置から
入力される外部クロック信号とを切り替えるように構成
されているので、動作周波数を低下を防ぐことができ
る。
ザーボードはクロック信号を発生する発振器を備え、ド
ータボードは、マザーボード又はドータボードに実装さ
れた発振器から発生したクロック信号と、外部装置から
入力される外部クロック信号とを切り替えるように構成
されているので、動作周波数を低下を防ぐことができ
る。
【００６０】この発明によれば、論理接続素子は、複数
の信号ラインを１組にして所定ビット数のバスラインと
接続するように構成されているので、容易に外部装置と
の接続が可能となる。そして、論理検証装置だけでな
く、実際の装置やシステムと結合させて論理検証を行う
こともできる。
の信号ラインを１組にして所定ビット数のバスラインと
接続するように構成されているので、容易に外部装置と
の接続が可能となる。そして、論理検証装置だけでな
く、実際の装置やシステムと結合させて論理検証を行う
こともできる。
【００６１】この発明によれば、ドータボードに搭載さ
れて予め信号入出力端子が決まっている端子固定部品に
論理接続素子を接続し、論理接続素子に接続された端子
固定部品に応じて論理デバイスの入出力端子を決定し、
複数の論理デバイスを１つの論理接続素子に接続するプ
ログラム手段を備えているので、端子固定部品が１個の
ときは論理接続素子１個で接続することができる。
れて予め信号入出力端子が決まっている端子固定部品に
論理接続素子を接続し、論理接続素子に接続された端子
固定部品に応じて論理デバイスの入出力端子を決定し、
複数の論理デバイスを１つの論理接続素子に接続するプ
ログラム手段を備えているので、端子固定部品が１個の
ときは論理接続素子１個で接続することができる。
【００６２】この発明によれば、マザーボードに搭載さ
れた論理接続素子の接続構成を変更せずに配線して複数
のマザーボードを接続するジョイントボードを備えてい
るので、マザーボードを容易に接続してシステムを拡張
することができる。
れた論理接続素子の接続構成を変更せずに配線して複数
のマザーボードを接続するジョイントボードを備えてい
るので、マザーボードを容易に接続してシステムを拡張
することができる。
【図１】 この発明の実施の形態１による構成論理検証
装置の図である。
装置の図である。
【図２】 図１の論理検証装置に内蔵されたマザーボー
ドの平面図である。
ドの平面図である。
【図３】 図２のマザーボードにドータボードを搭載し
たときの側面図である。
たときの側面図である。
【図４】 ドータボードに搭載されたデバイス等を接続
した例を示す実施の形態１の詳細図である。
した例を示す実施の形態１の詳細図である。
【図５】 この発明の実施の形態２によるコネクタ部の
接続例を示す詳細図である。
接続例を示す詳細図である。
【図６】 この発明の実施の形態３による外部装置の接
続例を示す詳細図である。
続例を示す詳細図である。
【図７】 この発明の実施の形態４によるクロックライ
ンの接続例を示す詳細図である。
ンの接続例を示す詳細図である。
【図８】 この発明の実施の形態５によるロジアナＩ／
Ｆボードの平面図である。
Ｆボードの平面図である。
【図９】 この発明の実施の形態５によるロジアナＩ／
Ｆボードの接続例を示す側面図である。
Ｆボードの接続例を示す側面図である。
【図１０】 この発明の実施の形態６によるジョイント
ボードの平面図である。
ボードの平面図である。
【図１１】 この発明の実施の形態６によるジョイント
ボードの接続例を示す側面図である。
ボードの接続例を示す側面図である。
【図１２】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１３】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１４】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１５】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１６】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１７】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１８】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図１９】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図２０】 この発明の実施の形態７によるピン配置決
定処理を説明するための構成図である。
定処理を説明するための構成図である。
【図２１】 この発明の実施の形態８による実際にデバ
イス等を接続するときの手順を示すフローチャートであ
る。
イス等を接続するときの手順を示すフローチャートであ
る。
【図２２】 図２１のユーザ定義情報の一例を示すプロ
グラムの図である。
グラムの図である。
【図２３】 図２１のマザーボード接続情報のプログラ
ムの一例を示す説明図である。
ムの一例を示す説明図である。
【図２４】 図２１のドータボード接続情報のプログラ
ムの一例を示す説明図である。
ムの一例を示す説明図である。
【図２５】 図２１の論理変更情報のプログラムの一例
を示す説明図である。
を示す説明図である。
【図２６】 図２１の波形観測定義情報のプログラムの
一例を示す説明図である。
一例を示す説明図である。
【図２７】 従来の論理検証装置の構成図である。
【図２８】 従来の論理検証の手順を示すフローチャー
トである。
トである。
１０１ ＥＷＳ（プログラム手段）、１０４ 水晶発振
器（発振器）、１０５ロジックアナライザ（波形観測装
置）、１１１ マザーボード、１１２ ドータボード、
１１４ ジョイントボード、１２１ ＦＰＧＡ（論理デ
バイス）、１３１ ＦＰＩＤ（論理接続素子）、１３１
−１３ ＦＰＩＤ（第２の論理接続素子）、１３２ 制
御部（制御手段）、１３３ バススイッチ（切替手
段）、１４１Ａ，１４１Ｂ，１４１Ｐ，１４３ コネク
タ、１５１ バスライン。
器（発振器）、１０５ロジックアナライザ（波形観測装
置）、１１１ マザーボード、１１２ ドータボード、
１１４ ジョイントボード、１２１ ＦＰＧＡ（論理デ
バイス）、１３１ ＦＰＩＤ（論理接続素子）、１３１
−１３ ＦＰＩＤ（第２の論理接続素子）、１３２ 制
御部（制御手段）、１３３ バススイッチ（切替手
段）、１４１Ａ，１４１Ｂ，１４１Ｐ，１４３ コネク
タ、１５１ バスライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 君島 達也 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平４−198777（ＪＰ，Ａ) 特開 平８−221164（ＪＰ，Ａ) 特開 平６−110722（ＪＰ，Ａ) 特開 平５−88801（ＪＰ，Ａ) 特開 平10−10196（ＪＰ，Ａ) 特開 平７−287720（ＪＰ，Ａ) ”ＡＴＭノードシステムにおけるフレ キシブルハードウェア設計法の検討”, 電子情報通信学会技術研究報告，1997年 ２月，ＳＳＥ96−165，ｐ．17−22 ”教育用ＲＩＳＣ型マイクロプロセッ サＤＬＸ−ＦＰＧＡとそのラピッドシス テムプロトタイピング”，電子情報通信 学会技術研究報告，1995年４月，ＣＰＳ Ｙ95−20，ｐ．71−78 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 G06F 17/50
Claims (9)
- 【請求項１】 プログラムにより論理を構築する論理デ
バイスと、論理デバイスを含む論理回路の接続構成をプ
ログラムにより構築する論理接続素子とを備えた論理検
証装置において、 前記論理接続素子及び論理接続素子から配線されたコネ
クタを実装したマザーボードと、 前記論理回路及び論理回路から配線されたコネクタを実
装し、当該コネクタとマザーボードのコネクタが接続さ
れてマザーボードに搭載されたドータボードとを備えた
ことを特徴とする論理検証装置。 - 【請求項２】 マザーボードは、実装された論理接続素
子を経由する第１の配線と、論理接続素子を経由しない
第２の配線と、該第１の配線と第２の配線とを切り替え
る切替手段とを備えていることを特徴とする請求項１記
載の論理検証装置。 - 【請求項３】 マザーボードに接続するコネクタを有
し、論理動作を確認するための波形観測装置をマザーボ
ードに接続するように配線された波形観測装置Ｉ／Ｆ用
ボードを備えたことを特徴とする請求項１または請求項
２記載の論理検証装置。 - 【請求項４】 波形観測装置Ｉ／Ｆ用ボードは、ドータ
ボードに接続するコネクタと、プログラムを施すことに
より回路上の信号ラインと接続する第２の論理接続素子
と、波形観測装置と第２の論理接続素子とに接続された
信号観測用のプローブとを備えたことを特徴とする請求
項３記載の論理検証装置。 - 【請求項５】 マザーボードは、論理デバイスと論理接
続素子とに施したプログラムを記憶して論理デバイスと
論理接続素子とを制御する制御手段を備えたことを特徴
とする請求項１から請求項４のうちのいずれか１項記載
の論理検証装置。 - 【請求項６】 ドータボードまたはマザーボードはクロ
ック信号を発生する発振器を備え、ドータボードは、マ
ザーボード又はドータボードに実装された発振器から発
生したクロック信号と、外部装置から入力される外部ク
ロック信号とを切り替えるように構成されたことを特徴
とする請求項１から請求項５のうちのいずれか１項記載
の論理検証装置。 - 【請求項７】 論理接続素子は、複数の信号ラインを１
組にして所定ビット数のバスラインと接続するように構
成されたことを特徴とする請求項１から請求項６のうち
のいずれか１項記載の論理検証装置。 - 【請求項８】 ドータボードに搭載されて予め信号入出
力端子が決まっている端子固定部品に論理接続素子を接
続し、論理接続素子に接続された端子固定部品に応じて
論理デバイスの入出力端子を決定し、複数の論理デバイ
スを１つの論理接続素子に接続するプログラム手段を備
えたことを特徴とする請求項１から請求項７のうちのい
ずれか１項記載の論理検証装置。 - 【請求項９】 マザーボードに搭載された論理接続素子
の接続構成を変更せずに配線して複数のマザーボードを
接続するジョイントボードを備えたことを特徴とする請
求項１から請求項８のうちのいずれか１項記載の論理検
証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06595698A JP3148712B2 (ja) | 1998-03-16 | 1998-03-16 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06595698A JP3148712B2 (ja) | 1998-03-16 | 1998-03-16 | 論理検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265299A JPH11265299A (ja) | 1999-09-28 |
| JP3148712B2 true JP3148712B2 (ja) | 2001-03-26 |
Family
ID=13301957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06595698A Expired - Lifetime JP3148712B2 (ja) | 1998-03-16 | 1998-03-16 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148712B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
| CN1938949A (zh) | 2004-03-30 | 2007-03-28 | 日本电气株式会社 | 电路验证装置、电路验证方法以及用于其的信号分发方法 |
| JP4264422B2 (ja) | 2005-03-16 | 2009-05-20 | 富士通株式会社 | 負荷制御機能付き速度変換装置 |
| JP2017129544A (ja) * | 2016-01-22 | 2017-07-27 | 東京エレクトロン株式会社 | 基板検査装置及びプログラム |
-
1998
- 1998-03-16 JP JP06595698A patent/JP3148712B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| "ＡＴＭノードシステムにおけるフレキシブルハードウェア設計法の検討"，電子情報通信学会技術研究報告，１９９７年２月，ＳＳＥ９６−１６５，ｐ．１７−２２ |
| "教育用ＲＩＳＣ型マイクロプロセッサＤＬＸ−ＦＰＧＡとそのラピッドシステムプロトタイピング"，電子情報通信学会技術研究報告，１９９５年４月，ＣＰＳＹ９５−２０，ｐ．７１−７８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11265299A (ja) | 1999-09-28 |
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