JPS6349831A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS6349831A JPS6349831A JP61193219A JP19321986A JPS6349831A JP S6349831 A JPS6349831 A JP S6349831A JP 61193219 A JP61193219 A JP 61193219A JP 19321986 A JP19321986 A JP 19321986A JP S6349831 A JPS6349831 A JP S6349831A
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- Japan
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- logic
- memory element
- wiring
- logic devices
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Links
- 230000006870 function Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 238000010618 wire wrap Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各種の論理機能を実現するために、必要に応
じて内部の配線を自由に組換えることができる電子装置
に関するものである。
じて内部の配線を自由に組換えることができる電子装置
に関するものである。
従来の技術
−ｉに、ＬＳＩを開発する途中の段階において、実時間
の機能検証を行うための試作回路基板が作られることが
多い。しかし、通常、ＬＳＩは集積規模が大きく、内蔵
する論理回路の量も多いため、それと等価な回路基板を
制作する作業には多大の時間と費用とマンパワーを必要
とする。試作回路基板は多くの場合、小規模な標準論理
装置、すなわちＳＳＩまたはＭＳＩを多数組合せて実現
される。このようにして構成された回路基板はおうおう
にして基板面積や基板枚数が大きくなる傾向にある上、
回路の修正が困難である。
の機能検証を行うための試作回路基板が作られることが
多い。しかし、通常、ＬＳＩは集積規模が大きく、内蔵
する論理回路の量も多いため、それと等価な回路基板を
制作する作業には多大の時間と費用とマンパワーを必要
とする。試作回路基板は多くの場合、小規模な標準論理
装置、すなわちＳＳＩまたはＭＳＩを多数組合せて実現
される。このようにして構成された回路基板はおうおう
にして基板面積や基板枚数が大きくなる傾向にある上、
回路の修正が困難である。
このようなＳＳ１．’ＭＳＩの問題点を補うものとして
ＰＲ＜）Ｍ （プログラマブル・リード・オンリ・メモ
リ）またはＰＬＡ（プログラマブル・ロジック・アレイ
）等のフェーズ型論理装置が用いられていた。これは論
理装置の製造後、使用者の要求する論理機能に応じ、論
理装置に内蔵されたフェーズのうち、特定のもののみを
外部から溶断し、目的の論理回路を得るものである。
ＰＲ＜）Ｍ （プログラマブル・リード・オンリ・メモ
リ）またはＰＬＡ（プログラマブル・ロジック・アレイ
）等のフェーズ型論理装置が用いられていた。これは論
理装置の製造後、使用者の要求する論理機能に応じ、論
理装置に内蔵されたフェーズのうち、特定のもののみを
外部から溶断し、目的の論理回路を得るものである。
ＦＲＯＭあるいはＰＬＡ等のフェーズ型論理装置を用い
ることによって試作回路基板の基板面積を小さくするこ
とができるようになった。
ることによって試作回路基板の基板面積を小さくするこ
とができるようになった。
第５図にＰＲＯＭ、ＰＬＡ、３３１およびＭＳｌ等を用
いた従来の試作回路基板の回路の一例を示す。図におい
て、９ａ〜９ｅはＰＲＯＭ、ＰＬＡ。
いた従来の試作回路基板の回路の一例を示す。図におい
て、９ａ〜９ｅはＰＲＯＭ、ＰＬＡ。
ＳＳＩおよびＭＳＩ等の論理装置であり、これらの論理
装置の間に特定の接続が規定されている。
装置の間に特定の接続が規定されている。
この論理装置間の特定の接続は、試作回路基板上では特
定の配線という形で実現され、所望の論理機能が得られ
るものとなる。
定の配線という形で実現され、所望の論理機能が得られ
るものとなる。
発明が解決しようとする問題点
しかしながら上記のような構成では、ＰＲＯＭ。
ＰＬＡ、ＳＳＩおよびＭＳｌ等の論理装置間の接続関係
を特定の配線によって実現するので、まずワイアーラッ
ピング、半田付け、配線のプリント等の配線実現の作業
が必要となる。これらの作業の多くの部分は人手で行わ
れるために、多くの時間を必要とする上に、誤りの混入
が避けられない。
を特定の配線によって実現するので、まずワイアーラッ
ピング、半田付け、配線のプリント等の配線実現の作業
が必要となる。これらの作業の多くの部分は人手で行わ
れるために、多くの時間を必要とする上に、誤りの混入
が避けられない。
また、−旦配線が行われてしまうと、論理の大幅な変更
が困難であるという欠点もあった。
が困難であるという欠点もあった。
本発明は上記問題点に鑑み、各種の論理機能を実現する
ために、必要に応じて内部の配線を自由に組換えること
ができる電子装置を提供するものである。
ために、必要に応じて内部の配線を自由に組換えること
ができる電子装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の電子装置は、複数
の論理装置と、これらの論理装置間の接続関係を規定す
る記憶素子とを備えたものである。
の論理装置と、これらの論理装置間の接続関係を規定す
る記憶素子とを備えたものである。
作用
本発明は上記した構成によって、電子装置に内蔵された
記憶素子の記憶内容を外部から書換えることにより、容
易に各種の論理機能を実現することができることとなる
。
記憶素子の記憶内容を外部から書換えることにより、容
易に各種の論理機能を実現することができることとなる
。
実施例
以下本発明の一実施例の電子装置について図面を参照し
ながら説明する。第１図ないし第４図において同一符号
は同一または相当部分であることを示す。第１図は本発
明の一実施例における電子装置を示したものである。第
１図において、１は配線交換装置、２はあらかじめ付設
された配線である０本電子装置にはあらかじめ、ＰＬＡ
。
ながら説明する。第１図ないし第４図において同一符号
は同一または相当部分であることを示す。第１図は本発
明の一実施例における電子装置を示したものである。第
１図において、１は配線交換装置、２はあらかじめ付設
された配線である０本電子装置にはあらかじめ、ＰＬＡ
。
ＦＲＯＭ、ＭＳＩ等の論理装置を設置するためのソケッ
トが配置されており、これらソケット間を縦横に配線が
付設されている。そして配線の交叉箇所には配線交換装
置が配置されていて、任意に配線の交換ができる。第２
図に配線交換装置の構成例を示す、同図においてｌａ〜
１ｗ、２ａ〜２ｅは接続関係を記憶する記憶素子を備え
た接点である。同図の配線交換装置は四方向に各２本づ
つ計８本の配線の交換を行うことができる。ここで接続
関係を記憶する記憶素子の記憶内容を書換えることによ
り、任意の配線交換を行うことができる。
トが配置されており、これらソケット間を縦横に配線が
付設されている。そして配線の交叉箇所には配線交換装
置が配置されていて、任意に配線の交換ができる。第２
図に配線交換装置の構成例を示す、同図においてｌａ〜
１ｗ、２ａ〜２ｅは接続関係を記憶する記憶素子を備え
た接点である。同図の配線交換装置は四方向に各２本づ
つ計８本の配線の交換を行うことができる。ここで接続
関係を記憶する記憶素子の記憶内容を書換えることによ
り、任意の配線交換を行うことができる。
第３図（ａｌに配線交換装置の接点の構成例を示す。
同図において、ｌｌａ、ｌｌｂは接続関係を記憶するフ
リップ・フリップ、１２ａ、１２ｂはフリップ・フリッ
プｌｌａ、ｌｌｂの出力値によって開閉するゲートであ
る。フリップ・フロップｌｌａの出力は論理“０′であ
り、このとき、ゲート１２ａは閉じた状態であるので接
続関係は成立していない。この状態を第３図（ｂｌの交
点１ａのように単にＯ印をつけて表わすことにする。
リップ・フリップ、１２ａ、１２ｂはフリップ・フリッ
プｌｌａ、ｌｌｂの出力値によって開閉するゲートであ
る。フリップ・フロップｌｌａの出力は論理“０′であ
り、このとき、ゲート１２ａは閉じた状態であるので接
続関係は成立していない。この状態を第３図（ｂｌの交
点１ａのように単にＯ印をつけて表わすことにする。
一方、フリップ・フロップｌｌｂの出力は論理“１″で
あり、このとき、ゲート１２ｂは開いた状態であるので
接続関係が成立している。この状態を第３図（ｂｌの交
点ｌｂのようにＯ印をつけて表わすことにする。
あり、このとき、ゲート１２ｂは開いた状態であるので
接続関係が成立している。この状態を第３図（ｂｌの交
点ｌｂのようにＯ印をつけて表わすことにする。
次に、上記第３図の回路を用いて、実際に配線交換を実
現したものを第４図＋ａ＋に示す、第４図（ａｌでは各
交点の接続関係を記憶するフリップ・フロップのみを抜
出して一つのシフト・レジスタ１５にまとめている。こ
のシフト・レジスタ１５の各ビットの出力は、番号の対
応する交点へ接続されており、それぞれ第３図で示す回
路を構成している。
現したものを第４図＋ａ＋に示す、第４図（ａｌでは各
交点の接続関係を記憶するフリップ・フロップのみを抜
出して一つのシフト・レジスタ１５にまとめている。こ
のシフト・レジスタ１５の各ビットの出力は、番号の対
応する交点へ接続されており、それぞれ第３図で示す回
路を構成している。
このシフト・レジスタ１５に対し、シフト入力端子１２
とシフト・クロック端子１３を用いて、第４図ｆａ＋に
示すようなビット・パターンを入力すると、論理″１′
を出力しているビットに対応する２ａ〜２ｅにのみ接続
関係を生じ、１ ａ ＝ １ ｗの各交点では接続関係
を生じない。従って、第４図ｆａ＋のビット・パターン
の場合は、第４図（ｂｌの配線と等価になる。
とシフト・クロック端子１３を用いて、第４図ｆａ＋に
示すようなビット・パターンを入力すると、論理″１′
を出力しているビットに対応する２ａ〜２ｅにのみ接続
関係を生じ、１ ａ ＝ １ ｗの各交点では接続関係
を生じない。従って、第４図ｆａ＋のビット・パターン
の場合は、第４図（ｂｌの配線と等価になる。
シフト・レジスタ１５に入力するビット・パターンを変
えれば、他の配線接続を実現することができる。また、
シフト出力端子１４は、シフト・レジスタ１５に書込ん
だ内容を読出す場合や、他の配線交換６のシフト・レジ
スタとの接続のために用いる。
えれば、他の配線接続を実現することができる。また、
シフト出力端子１４は、シフト・レジスタ１５に書込ん
だ内容を読出す場合や、他の配線交換６のシフト・レジ
スタとの接続のために用いる。
発明の効果
以上のように本発明は、複数の論理装置と、これらの論
理装置間の接続関係を規定する記憶素子とを備えること
により、内蔵された記ｊＱ素子の内容を書換えるだけで
各種の論理機能を実現することができる。
理装置間の接続関係を規定する記憶素子とを備えること
により、内蔵された記ｊＱ素子の内容を書換えるだけで
各種の論理機能を実現することができる。
第１図は本発明の一実施例における電子装置の構成図、
第２図、第４図は第１図の配線交換装置の構成図、第３
図は第２図の接点の回路図、第５図は従来の電子装置の
回路図である。 １．４・・・・・・配線交換装置、２．３１〜３８・・
・・・・配線、１ ａ 〜１ ｗ、 ２ ａ〜２ ｅ
・・・・・−交点、ｌｌａ。 ｉｔｂ・・・・・・フリ７プ・フロップ、１２ａ、１２
ｂ・・・・・・ゲート。 代理人の氏名 弁理士 中尾敏男 ばか１名第３図 （（ａ、（（ｂ−ＪｈＬＭＥＭｔｖ イ１１１う２ソ、
７すＤ−，７−ずりａ、ｌ２ｂ−−−７４ノ＋ンγシー
ト（ＣＬ） （
ｂン第４図 第４図
第２図、第４図は第１図の配線交換装置の構成図、第３
図は第２図の接点の回路図、第５図は従来の電子装置の
回路図である。 １．４・・・・・・配線交換装置、２．３１〜３８・・
・・・・配線、１ ａ 〜１ ｗ、 ２ ａ〜２ ｅ
・・・・・−交点、ｌｌａ。 ｉｔｂ・・・・・・フリ７プ・フロップ、１２ａ、１２
ｂ・・・・・・ゲート。 代理人の氏名 弁理士 中尾敏男 ばか１名第３図 （（ａ、（（ｂ−ＪｈＬＭＥＭｔｖ イ１１１う２ソ、
７すＤ−，７−ずりａ、ｌ２ｂ−−−７４ノ＋ンγシー
ト（ＣＬ） （
ｂン第４図 第４図
Claims (1)
- 複数の論理装置と、これらの論理装置間の接続関係を規
定する記憶素子とを備え、これらの記憶素子の内容を外
部から書換える書換手段を具備したことを特徴とする電
子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193219A JPS6349831A (ja) | 1986-08-19 | 1986-08-19 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193219A JPS6349831A (ja) | 1986-08-19 | 1986-08-19 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349831A true JPS6349831A (ja) | 1988-03-02 |
Family
ID=16304293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193219A Pending JPS6349831A (ja) | 1986-08-19 | 1986-08-19 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290719A (ja) * | 1988-09-27 | 1990-03-30 | Kawasaki Steel Corp | プログラマブル配線スイツチ |
| US5386550A (en) * | 1992-01-24 | 1995-01-31 | Fujitsu Limited | Pseudo-LSI device and debugging system incorporating same |
| JPH07142996A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | フィールドプログラマブルゲートアレイ装置 |
-
1986
- 1986-08-19 JP JP61193219A patent/JPS6349831A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290719A (ja) * | 1988-09-27 | 1990-03-30 | Kawasaki Steel Corp | プログラマブル配線スイツチ |
| JPH0644709B2 (ja) * | 1988-09-27 | 1994-06-08 | 川崎製鉄株式会社 | プログラマブル配線スイツチ |
| US5386550A (en) * | 1992-01-24 | 1995-01-31 | Fujitsu Limited | Pseudo-LSI device and debugging system incorporating same |
| JPH07142996A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | フィールドプログラマブルゲートアレイ装置 |
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