JPH08212799A - テストパタン生成装置およびテストパタン生成方法 - Google Patents

Abstract

(57)【要約】 【目的】テストパタンの不確定値割当て入力端子数を増
大し、テストパタン系列を小規模化するテスパタン生成
装置およびテストパタン生成方法を提供する。 【構成】本発明のテストパタン生成装置は、回路情報・
故障情報入力手段１０１と、テストパタン入力発生手段
１０２と、テストパタン入力割当て手段１０３と、論理
シミュレーション手段１０４と、故障定義手段１０５
と、故障シミュレーション手段１０６と、故障抽出手段
１０７と、初期テストパタン抽出手段１０８と、初期テ
ストパタンに不確定値を割当てるテストパタン変換手段
１０９と、最終テストパタン抽出手段１１０と、テスト
パタン生成判定手段１１１と、全抽出テストパタン併合
手段１１２と、併合テストパタン出力手段４１３とを備
えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテストパタン生成装置お
よびテストパタン生成方法に関し、特に論理回路用のテ
ストパタンをパタン圧縮して生成するテストパタン生成
装置およびテストパタン生成方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩの論理回路に対して定義さ
れている故障群を検出するために使用されるテストパタ
ン系列としては、検出対象の論理回路をそのままＬＳＩ
試験機に入力せず、当該テストパタン系列における故障
検出率を低下させることなくテストパタン総数を減少さ
せるパタン圧縮という工程を経た後に、ＬＳＩ試験機に
入力するという形態が一般化しつつある。これは、近年
のＬＳＩの大規模化に伴い、当該ＬＳＩに対応するテス
トパタンの規模も大規模化してしているために、パタン
圧縮という工程を経ないと、大規模ＬＳＩに対するテス
トパタン系列をＬＳＩ試験機に入力することができない
状況になっているからである。

【０００３】一般に、従来のテストパタン圧縮の工程と
しては、以下に示す２段階のステップを踏んで行われて
いる。

【０００４】１．故障を検出するテストパタンに対し
て、そのテストパタンの故障検出能力を低下させない不
確定値（Ｘ値）の割当てを行う。

【０００５】２．不確定値が割当てられている複数のテ
ストパタンの併合化を試みる。

【０００６】これらのステップを踏むことにより、その
テストパタン系列による故障検出率が低下しないテスト
パタン圧縮が可能となる。このテストパタン圧縮の効果
を示す指標ならびにテストパタン圧縮率を向上させるた
めには、上記１項のステップにおけるテストパタンに対
する不確定値の割当率を高くしなければならない。な
お、このテストパタン圧縮率は下記の式により算出され
る。

【０００７】

【０００８】従来、この種の論理回路のテストパタン生
成装置においては、故障を検出するテストパタンに対す
る不確定値（Ｘ）の割当ては、特開平１−２１７２７７
号公報の１００頁に記載されているように、故障が検出
された出力端子に対する経路を持たない入力端子を不確
定値とする方法が採られている。以下に、従来のテスト
パタンに対する不確定値の割当てが、どのようにして行
われているかを図面を参照して説明する。

【０００９】図４は、従来の一般的なテストパタン生成
装置の機能構成を示すブロック図であり、図５は、特に
当該テストパタン生成装置の機能構成に含まれるテスト
パタン変換手段において行われる、テストパタンに対す
る不確定値の割当て処理手順のみを示す部分的なフロー
チャートである。また、図５は、従来のテストパタン生
成装置およびその方法により、当該テストパタン生成装
置に含まれるテストパタン変換手段において行われる、
論理回路のテストパタンに対する不確定値の割当ての適
用例を示す図である。

【００１０】図４に示されるように、本従来例のテスト
パタン生成装置は、論理回路の接続情報および故障定義
情報を含む回路情報を取り込んで入力する回路情報・故
障情報入力手段４０１と、故障を検出すべきテストパタ
ン用の入力データを発生するテストパタン入力発生手段
４０２と、所定の論理回路の入力端子に当該テストパタ
ン入力データを割当てるテストパタン入力割当手段４０
３と、前記入力端子に割当てられたテストパターン入力
データを基にして、当該入力データの信号値に対して、
前記論理回路の正常回路の各ゲートの論理値をシミュレ
ーションする論理シミュレーション手段４０４と、前記
故障定義情報に基づいて、検出対象となるテストパタン
の故障内容を定義する故障定義手段４０５と、当該故障
定義手段４０５を介して前記テストパタンにおける故障
回路に対して定義された故障を検出することができるか
否かを判定し確認する故障シミュレーション手段４０６
と、前記故障シミュレーションにより検出された故障を
抽出する故障抽出手段４０７と、故障が検出され且つ抽
出されたテストパタン入力を基にして、初期テストパタ
ンを抽出する初期テストパタン抽出手段４０８と、初期
テストパタン抽出手段４０８により抽出された初期テス
トパタンに、所定の不確定値を割当てるテストパタン変
換手段４０９と、当該不確定値が割当てられたテストパ
タンを抽出する最終テストパタン抽出手段４１０と、当
該最終テストパタン抽出手段４１０による抽出結果を受
けて、テストパタン生成を繰返して行うか否かを判定す
るテストパタン生成判定手段４１１と、当該テストパタ
ン生成判定手段４１１より出力されるテストパタン生成
を不要とする情報を受けて、これまでに生成された不確
定値付きのテストパタンの併合化を行う全抽出テストパ
タン併合手段４１２と、全抽出テストパタン併合手段４
１２により併合されたテストパタンを出力する併合テス
トパタン出力手段４１３とを備えて構成される。なお、
テストパタン生成判定手段４１１より、テストパタン生
成を必要とする情報が出力された場合には、当該情報は
テストパタン入力発生手段４０２に送られて、当該テス
トパタン入力発生手段４０２においては、再度故障を検
出すべきテストパタン用の入力データが発生される。

【００１１】次に、本従来例において、テストパタン変
換手段４０９により実行される、初期テストパタンに対
する不確定値を割当てる処理手順について説明する。本
従来例のテストパタン変換手段４０９による処理手順
は、図５のフローチャートに示されるとうりである。ま
ず、処理ステップ５０１においては、変換対象となるテ
ストパタンにより故障が検出された出力端子に対する抽
出処理が行われる。この処理ステップ５０１において抽
出される出力端子は、少なくとも１つ以上存在する。こ
れらの抽出された出力端子と接続関係にある入力端子を
探索するために、当該処理ステップ５０１に続いて、処
理ステップ５０２、処理ステップ５０３および処理ステ
ップ５０４を含む処理手順が逐次実行される。即ち、入
力端子、出力端子および論理ゲートをノードとして考え
て、以下のような探索処理が実行される。 (1) 処理ステップ５０２：抽出された１つまたは複数の
出力端子が、探索開始点ノードＣi （１≦ｉ≦ｎ：ｎ≧
１）として設定される。ここで、ｎは抽出された出力端
子数である。 (2) 処理ステップ５０３：前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）に対応する入力側ノードＰi （１≦ｊ≦
ｍ：ｍ≧１）が存在するか否かがチェックされる。

【００１２】このチェックの結果、当該入力側ノードが
１つ以上存在する時には処理ステップ５０４に進み、ま
た入力側ノードが１つも存在しない時には、ノードＣi
（１≦ｉ≦ｎ：ｎ≧１）が全て入力端子であるために、
この時点において当該探索処理は終了し、処理ステップ
５０５に移行する。 (3) 処理ステップ５０４：前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）の入力側ノードＰi （１≦ｊ≦ｍ：ｍ≧
１）に探索したことを示すマークＭを付けて、これらの
入力側ノードＰi （１≦ｊ≦ｍ：ｍ≧１）を、新たなノ
ードＣi （１≦ｉ≦ｎ：ｎ＝ｍ）として設定する。ここ
で、ｎは入力側ノード総数ｍと等しい数値となる。この
処理ステップ５０４の処理終了後には処理ステップ５０
３に戻り、再度上記の処理ステップ５０３および処理ス
テップ５０４の処理手順を含む探索処理が繰返して行わ
れる。

【００１３】そして、処理ステップ５０３において、最
終的に前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入力側
ノードＰi （１≦ｊ≦ｍ：ｍ≧１）が存在しないものと
判定される場合には当該探索処理は終了となり、処理ス
テップ５０５および処理ステップ５０６の処理手順が行
われる。処理ステップ５０５においては、前記探索処理
時において探索されなかった入力端子が抽出される。即
ち、処理ステップ５０５の処理が行われる時点において
は既に前記探索処理が終了しているために、探索処理時
にマークＭが付けられている入力端子が必ず存在してい
る。このマークＭの付いている入力端子は、故障が検出
された出力端子に対する接存経路が存在する入力端子で
あり、マークＭが付いていない入力端子が存在する場合
には、その入力端子は故障が検出された出力端子に対す
る接続経路を持たない入力端子である。このことを利用
して、処理ステップ５０５においては、故障が検出され
た出力端子に対する接続経路を持たない入力端子の抽出
処理が行われる。次いで処理ステップ５０６において
は、処理ステップ５０５において抽出された入力端子に
相当するテストパタンの値が不確定値（Ｘ値）に設定さ
れる。

【００１４】以上により、従来のテストパタン変換手段
による、初期テストパタンに対する不確定値の割当て処
理が終了する。

【００１５】次に、従来のテストパタン変換手段４０９
によるテストパタン変換処理動作が、実際の論理回路に
対してどのように行われるかを、図６に示される論理回
路を適用例として説明する。図６に示されるように、当
該論理回路は、入力端子６０１〜６０６および出力端子
６１７〜６２０に対応して、ＮＡＮＤゲート６０７およ
び６１５と、インバータ６０８および６１０と、ＯＲゲ
ート６０９および６１３と、ＮＯＲゲート６１１および
６１４と、ＡＮＤゲート６１２および６１６とを備えて
構成されており、ＡＮＤゲート６１２の出力側に故障点
６２１が存在している場合の１例である。本例において
は、故障点６２１による故障が出力端子６１８において
検出されたものとして、図５の処理手順に示される処理
ステップ５０２、処理ステップ５０３および処理ステッ
プ５０４に沿って、テストパタン変換処理の処理動作に
ついて説明する。

【００１６】処理ステップ５０２においては、出力端子
６１８を、ノード探索開始点ノードＣi （ｉ＝１：Ｃ1
＝出力端子６１８）として設定する。次いで、処理ステ
ップ５０３において、前記ノードＣi （ｉ＝１：Ｃ1 ＝
出力端子６１８）の入力側ノードＰj が存在するか否か
がチェックされる。図６の論理回路の場合には、入力側
ノードＰj （ｊ＝１：Ｐ1 ＝ＮＯＲゲート）が存在して
いるので、処理ステップ５０４に移行して、当該入力側
ノードＰj （ｊ＝１：Ｐ1 ＝ＮＯＲゲート）に探索した
ことを示すマークＭを付け、当該マークＭが付けられた
入力側ノードを、新たにノードＣi (ｉ＝１：Ｃ1＝ＮＯ
Ｒゲート６１４）として設定し、処理ステップ５０３に
戻る。

【００１７】処理ステップ５０３においては、同様に、
処理ステップ５０４において新たに設定されたノードＣ
i （ｉ＝１：Ｃ1＝ＮＯＲゲート６１４）の入力側ノー
ドＰj が存在するか否かがチェックされるが、図６の論
理回路の場合には、入力側ノードＰj （１≦ｊ≦２：Ｐ
1 ＝ＮＯＲゲート６１１、Ｐ2 ＝ＡＮＤゲート６１２）
が存在しているので、処理ステップ５０４に移行して、
当該入力側ノードＰj（ｊ＝１：Ｐ1 ＝ＮＯＲゲート）
に探索したことを示すマークＭを付け、当該マークＭが
付けられた入力側ノードを、新たにノードＣi （１≦ｊ
≦２：Ｐ1 ＝ＮＯＲゲート６１１、Ｐ2 ＝ＡＮＤゲート
６１２）として設定し、処理ステップ５０３に戻る。

【００１８】処理ステップ５０３においては、同様に、
新たに設定されたノードＣi （１≦ｊ≦２：Ｐ1 ＝ＮＯ
Ｒゲート６１１、Ｐ2 ＝ＡＮＤゲート６１２）の入力側
ノードＰj が存在するか否かがチェックされるが、入力
側ノードＰj （１≦ｊ≦３：Ｐ1 ＝ＡＮＤゲート６０
７、Ｐ2 ＝ＮＯＴゲート６０８、Ｐ3 ＝ＯＲゲート６０
９）が存在しているので、処理ステップ５０４に移行し
て、当該入力側ノードに探索したことを示すマークＭを
付け、マークＭが付けられた入力側ノードを、新たにノ
ードＣi （１≦ｊ≦３：Ｐ1 ＝ＡＮＤゲート６０７、Ｐ
2 ＝ＮＯＴゲート６０８、Ｐ3 ＝ＯＲゲート６０９）と
して設定し、処理ステップ５０３に戻る。

【００１９】処理ステップ５０３においては、同様に、
新たに設定されたノードＣi （１≦ｊ≦３：Ｐ1 ＝ＡＮ
Ｄゲート６０７、Ｐ2 ＝ＮＯＴゲート６０８、Ｐ3 ＝Ｏ
Ｒゲート６０９）の入力側ノードＰj が存在するか否か
がチェックされる。この場合には、入力側ノードＰj
（１≦ｊ≦５：Ｐ1 ＝入力端子６０１、Ｐ2 ＝入力端子
６０２、Ｐ3 ＝入力端子６０３、Ｐ4 ＝入力端子６０
４、Ｐ5 ＝入力端子６０５）が存在しているので、処理
ステップ５０４に移行して、当該入力側ノードに探索し
たことを示すマークＭを付け、マークＭが付けられた入
力側ノードを、新たにノードＣi （１≦ｊ≦５：Ｐ1 ＝
入力端子６０１、Ｐ2 ＝入力端子６０２、Ｐ3 ＝入力端
子６０３、Ｐ4 ＝入力端子６０４、Ｐ5 ＝入力端子６０
５）として設定し、処理ステップ５０３に戻る。この場
合においても、処理ステップ５０３においては、新たな
ノードＣi （１≦ｊ≦５：Ｐ1 ＝入力端子６０１、Ｐ2
＝入力端子６０２、Ｐ3 ＝入力端子６０３、Ｐ4 ＝入力
端子６０４、Ｐ5 ＝入力端子６０５）の入力側ノードの
存在の有無がチェックされるが、明らかに、この時点に
おいては入力側ノードは１つも存在しない。従って、こ
の時点において探索処理は終了する。

【００２０】次いで探索処理の終了後においては、処理
ステップ５０５において、マークＭが付いていない入力
端子が抽出されるが、図６の論理回路の場合には、入力
端子６０６のみがマークＭが付けられていないので、入
力端子６０６に相当するテストパタンの値に不確定値
（Ｘ値）が設定される。

【００２１】従来のテストパタン生成装置においては、
上述のようにテストパタン変換手段による不確定値の割
当てが行われるが、図６において破線にて囲まれている
領域は、従来の不確定値割当て方法による探索処理が影
響する範囲、即ち探索範囲６２２を示している。このよ
うに、従来のテストパタン変換手段４０９による探索処
理においては、当該変換処理の過程において、故障が検
出された出力端子と接続関係にある全ての入力端子を選
択することが必要とされており、このことは、従来のテ
ストパタン変換手段による探索処理においては、論理回
路の構成に１００％依存しているということを示しい
る。

【００２２】

【発明が解決しようとする課題】上述した従来のテスト
パタン生成装置およびテストパタン生成方法において
は、論理回路の故障を検出するために生成される初期の
テストパタンに対して、不確定値を割当てるために行わ
なければならない入力端子の選択処理が、当該論理回路
の構成に１００％依存することになるために、対象とす
る論理回路の回路構成の如何によっては、当該テストパ
タンに対する不確定値の割当てが少なくなり、これに起
因してテストパタン圧縮率も低下し、その結果として、
ＬＳＩ試験機に入力することが不可能となるような大規
模なテストパタン系列が生成されてしまうという欠点が
ある。

【００２３】

【課題を解決するための手段】本発明のテストパタン生
成装置は、論理回路の接続情報および故障定義情報を含
む情報を取込んで入力する回路情報・故障情報入力手段
と、前記論理回路の故障を検出するためのテストパタン
用の入力データを生成して出力するテストパタン入力発
生手段と、前記論理回路に含まれる入力端子に対して、
前記テストパタン入力データを割当てて設定するテスト
パタン入力割当手段と、前記入力端子に割当てられたテ
ストパタン入力データを基にして、前記論理回路の論理
シミュレーション操作を行い、当該論理シミュレーショ
ンにより得られる当該論理回路の各論理ゲートならびに
各入出力端子の論理値を格納保持する論理シミュレーシ
ョン手段と、前記故障定義情報内に含まれる故障情報の
内で、検出の対象とする故障情報を定義する故障定義手
段と、前記故障定義手段において検出対象となっている
全ての故障定義に対する故障シミュレーション操作を行
い、当該故障シミュレーション操作の過程において得ら
れる故障伝播経路上に位置する論理ゲートを示す故障伝
播経路情報、ならびに故障が検出された出力端子として
機能する端子を示す故障検出端子情報を格納保持する故
障シミュレーション手段と、前記故障シミュレーション
手段による故障シミュレーション操作を介して検出され
る故障を抽出するとともに、検出された当該故障を検出
対象の故障から削除する故障検出手段と、故障が検出さ
れたテストパタン入力データを基にして、入力端子とし
て機能する全ての端子から初期テストパタンを抽出する
初期テストパタン抽出手段と、前記初期テストパタン抽
出手段により抽出された初期テストパタンに不確定値を
割当てるテストパタン変換手段と、前記テストパタン変
換手段により不確定値を割当てられた初期テストパタン
を、不確定値付きテストパタンとして抽出して格納保持
する最終テストパタン抽出手段と、検出定義情報内に未
だ検出対象故障が存在しているか否かを確認して、検出
対象故障が存在する場合には、所定のテストパタン生成
指示情報を前記テストパタン入力発生手段に送出すると
ともに、検出対象故障が存在しない場合には、所定の併
合指示情報を出力するテストパタン生成判定手段と、前
記併合指示情報を介して、前記最終テストパタン抽出手
段より読出されて入力される不確定値付きテストパタン
の併合化処理を行い、所定のテストパタン系列を生成す
る全抽出テストパタン併合手段と、前記全抽出テストパ
タン併合手段において併合化されて生成されたテストパ
タン系列を出力する併合テストパタン出力手段と、を備
えて構成されることを特徴としている。

【００２４】また、本発明のテストパタン生成方法は、
論理回路のテストパタン生成方法において、故障が検出
されたテストパタン入力データを基にして抽出される初
期テストパタンに不確定値を割当てる処理手順として、
前記故障が検出された出力端子を抽出する第１の処理ス
テップと、前記第１の処理ステップにおいて抽出された
出力端子から、当該出力端子の論理値を固定化するため
に最低限必要となる入力端子を選択するために行う探索
処理の最初のカレントノードＣi （１≦ｉ≦ｎ：ｎ≧
１）として、前記出力端子を設定する第２の処理ステッ
プと、前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入力側
ノードＰj （１≦ｊ≦ｍ：ｍ≧１）が存在するか否かを
チェックする第３の処理ステップと、前記第３の処理ス
テップにおいて、前記ノードＣi （１≦ｉ≦ｎ：ｎ≧
１）の入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧１）が存在
する場合に、当該ノードＣi が故障伝播経路上に存在す
るか否かをチェックする第４の処理ステップと、前記第
４の処理ステップにおいて、前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）が故障伝播経路上に存在する場合に、当該
ノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入力側ノードＰj
（１≦ｊ≦ｍ：ｍ≧１）に、探索したことを示すマーク
Ｍを付けて、当該マークＭを付けた入力側ノードＰj
（１≦ｊ≦ｍ：ｍ≧１）を、新たなノードＣi （ａ≦ｉ
≦ｂ：ａ≧１，ｂ＝ａ＋ｍ−１）として設定し、ｉ＝ｎ
の場合には前記処理ステップ２０３に戻り、ｉ＜ｎの場
合には前記処理ステップ２０４に戻る第５の処理ステッ
プと、前記第４の処理ステップにおいて、前記ノードＣ
i （１≦ｉ≦ｎ：ｎ≧１）が故障伝播経路上に存在しな
い場合に、前記入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧
１）の中で、前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）を
論理値Ｌci（１≦ｉ≦ｎ：ｎ≧１）に固定するために最
低限必要な論理値Ｌpk（１≦ｋ≦ｔ：ｔ≦ｍ）を持つノ
ードＰk （１≦ｋ≦ｔ：ｔ≦ｍ）に前記マークＭを付け
て、当該マークＭを付けた入力側ノードＰk （１≦ｋ≦
ｔ：ｔ≦ｍ）を、新たなノードＣi （ａ≦ｉ≦ｂ：ａ≧
１，ｂ＝ａ＋ｔ−１）として設定し、ｉ＝ｎの場合には
前記処理ステップ２０３に戻り、ｉ＜ｎの場合には前記
処理ステップ２０４に戻る第６の処理ステップと、前記
第３の処理ステップにおいて、前記ノードＣi （１≦ｉ
≦ｎ：ｎ≧１）の入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧
１）が存在しない場合に、探索されることなく、前記マ
ークＭが付けられていない入力端子を抽出する第７の処
理ステップと、前記第７の処理ステップにおいて抽出さ
れた入力端子に所定の不確定値を設定することにより、
前記初期テストパタンに対して不確定値を割当てる第８
の処理ステップと、を有することを特徴としている。

【００２５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２６】図１は本発明の１実施例の機能構成を示す
ブロック図であり、図２は、特に本実施例に含まれるテ
ストパタン変換手段により行われる、テストパタンに対
する不確定値の割当て処理手順を示すフローチャートで
ある。また、図３は、本実施例により行われる、論理回
路のテストパタンに対する不確定値割当ての具体的な適
用例を示す図である。

【００２７】図１に示されるように、本実施例のテスト
パタン生成装置は、回路情報・故障情報入力手段１０１
と、テストパタン入力発生手段１０２と、テストパタン
入力割当て手段１０３と、論理シミュレーション手段１
０４と、故障定義手段１０５と、故障シミュレーション
手段１０６と、故障抽出手段１０７と、初期テストパタ
ン抽出手段１０８と、テストパタン変換手段１０９と、
最終テストパタン抽出手段１１０と、テストパタン生成
判定手段１１１と、全抽出テストパタン併合手段１１２
と、併合テストパタン出力手段４１３とを備えて構成さ
れる。

【００２８】図１において、回路情報・故障情報入力手
段１０１においては、対象とする論理回路の接続情報お
よび故障定義情報を含む回路情報が取り込まれて入力さ
れる。テストパタン入力発生手段１０２においては、回
路情報・故障情報入力手段１０１より入力される前記回
路情報を受けて、乱数値を利用したテストパタン入力デ
ータ、または或任意の故障定義に対して自動的に作成さ
れるテストパタン入力データが生成されて出力される。
テストパタン入力割当手段１０３においては、テストパ
タン入力発生手段１０２より出力されるテストパタン入
力データを入力して、当該入力データが論理回路の入力
端子に割当てられて設定される。論理シミュレーション
手段１０４においては、テストパタン入力割当手段１０
３において入力端子に割当てられたテストパターン入力
データを基にして、当該入力データの信号値に対応し
て、前記論理回路の正常回路における各ゲートの論理値
が論理シミュレーションされ、当該論理シミュレーショ
ンの実行過程において得られる故障伝播経路上の論理ゲ
ートおよび入出力端子における論理値が格納保持され
る。故障定義手段１０５においては、後工程において行
われる故障シミュレーション操作用として使用するため
に、前記故障定義情報に基づいて、検出対象となってい
るテストパタンの故障内容が定義される。そして、故障
シミュレーション手段１０６においては、故障定義手段
１０５を介して前記テストパタンにおける故障回路に対
して定義された故障が、実際に検出することができるか
否かを故障シミュレーションにより確認されるととも
に、当該故障シミュレーションの過程において得られ
る、故障伝播経路上の論理ゲートの論理値ならびに故障
が検出された出力端子として機能する端子が、故障伝播
経路情報として格納保持される。故障抽出手段１０７に
おいては、故障シミュレーション手段１０６による故障
シミュレーションの結果検出された故障が抽出されると
ともに、当該故障は検出対象故障より削除される。初期
テストパタン抽出手段１０８においては、前記故障シミ
ュレーションにより検出され且つ抽出されたテストパタ
ン入力を基にして、初期テストパタンが抽出されて出力
される。

【００２９】テストパタン変換手段１０９においては、
論理シミュレーション手段１０４より読み出されて送ら
れてくる前記故障伝播経路上の論理ゲートおよび入出力
端子における論理値と、故障シミュレーション手段１０
６より読み出されて送られてくる前記故障伝播経路情報
とを参照して、初期テストパタン抽出手段４０８により
抽出された初期テストパタンに対して、所定の不確定値
が割当てられる。この不確定値の割当て操作により、検
出された故障を検出するために不必要な入力端子として
機能する端子に対する選択処理が行われ、当該端子に相
当する初期テストパタンの値に当該不確定値が設定され
る。最終テストパタン抽出手段１１０においては、当該
不確定値が割当てられた初期テストパタンが、不確定値
付きテストパタンとして抽出されて格納保持される。テ
ストパタン生成判定手段１１１においては、最終テスト
パタン抽出手段１１０による最終テストパタンの抽出結
果に対応して、故障定義情報の内で未だ検出対象の故障
が存在しているか否かが確認され、再度繰返してテスト
パタン生成を繰返して行うかが判定されて、当該確認結
果により検出対象の故障が未だ存在する場合には、所定
のテストパタン入力指示情報が出力されてテストパタン
入力発生手段１０２に送られる。テストパタン入力発生
手段１０２においては、このテストパタン入力指示情報
の入力に対応して、回路情報・故障情報入力手段１０１
より入力される前記回路情報を受けて、再度テストパタ
ン入力データが生成されて出力される。以下、テストパ
タン入力割当手段１０３以降の動作は上述したとうりで
ある。全抽出テストパタン併合手段１１２においては、
テストパタン生成判定手段１１１より出力されるテスト
パタン生成を不要とする指示情報を受けて、最終テスト
パタン抽出手段１１０より逐次読出されて送られてく
る、不確定値が割当てられた初期テストパタン（不確定
値付きテストパタン）が、全て併合化処理されて出力さ
れる。この併合化された不確定値付きテストパタンは、
併合済みテストパタン出力手段１１３を介して出力され
る。

【００３０】次に、本発明を最も特徴付けるテストパタ
ン変換手段１０９による変換処理について、図２の処理
手順を示すフローチャートを参照して説明する。図２
は、初期テストパタン抽出手段１０８により抽出された
初期テストパタンに対して、テストパタン変換手段１０
９において、所定の不確定値を割当てる処理手順を示す
フローチャートである。以下、図２のフローチャートを
参照して、各処理ステップの処理内容を項目区分して説
明する。 (1) 処理ステップ２０１：変換対象となるテストパタン
により故障が検出された端子（出力端子として機能する
端子）の抽出処理が行われる。 (2) 処理ステップ２０２：処理ステップ２０１において
抽出された端子（出力端子として機能する端子）から、
これらの出力端子として機能する端子の論理値（論理シ
ミュレーション手段１０４において格納保持されている
論理値）を固定するために、最低限必要な端子（入力端
子として機能する端子）を選択するために行われる探索
処理の探索開始点として、これらの抽出された端子（出
力端子として機能する端子）が設定される。即ち、入力
端子、出力端子および論理ゲートを探索処理時に用いる
ノードとして考えて、探索処理の最初のカレントノード
Ｃi （１≦ｉ≦ｎ：ｎ≧１）として、故障が検出された
端子（出力端子として機能する端子）が設定される。こ
の場合、ｎの値は抽出された端子（出力端子として機能
する端子）数を意味している。 (3) 処理ステップ２０３：前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）との入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧
１）が存在するか否かがチェックされる。このチェック
の結果、入力側ノードが１つ以上存在する場合には、処
理ステップ２０４に進み、また、入力側ノードが１つも
存在しない場合には、前記ノードＣi（１≦ｉ≦ｎ：ｎ
≧１）が全て入力端子であるために、当該探索処理は終
了となり、処理ステップ２０７に移行する。 (4) 処理ステップ２０４：前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）が、故障シミュレーション手段１０６にお
いて格納保持されている故障伝播経路上のノードである
か否かがチェックされる。このチェックにおいて、ノー
ドＣi （１≦ｉ≦ｎ：ｎ≧１）が前記故障伝播経路上の
ノードである場合には、当該ノードに対してのみ処理ス
テップ２０５に進み、また前記故障伝播経路上のノード
でない場合には、そのノードに対してのみ処理ステップ
２０６に移行する。 (5) 処理ステップ２０５：処理ステップ２０４におい
て、前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）が前記故障
伝播経路上のノードである場合には、当該ノードＣi
（１≦ｉ≦ｎ：ｎ≧１）の全ての入力側ノードＰj （１
≦ｊ≦ｍ：ｍ≧１）に、探索したことを示すマークＭが
付けられて、これらの入力側ノードＰj（１≦ｊ≦ｍ：
ｍ≧１）が、新たにノードＣi （ａ≦ｉ≦ｂ：ａ≧１，
ｂ＝ａ＋ｍ＋１）として設定される。なお、この処理ス
テップ２０５においてｉ＝ｎであれば処理ステップ２０
３に戻り、再度処理ステップ２０３以降の処理手順が繰
返して行われ、また、ｉ＜ｎであれば、処理ステップ２
０４に戻り、再度処理ステップ２０４以降の処理手順が
繰返して行われる。 (6) 処理ステップ２０６：前記ノードＣi （１≦ｉ≦
ｎ：ｎ≧１）の入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧
１）の内で、ノードＣi （１≦ｉ≦ｎ：ｎ≧１）を、論
理シミュレーション手段１０４に格納保持されている論
理値Ｌci（１≦ｉ≦ｎ：ｎ≧１）に固定するために最低
限必要な論理値Ｌpk（１≦ｋ≦ｔ：ｔ≦ｍ）を持つノー
ドＰk （１≦ｋ≦ｔ：ｔ≦ｍ）に探索したこを示すマー
クＭを付けられて、それらのノードが、新たなノードＣ
i(ａ≦ｉ≦ｂ：ａ≧１，ｂ＝ａ＋ｔ−１）として設定さ
れる。なお、この処理ステップ２０６においてｉ＝ｎで
あれ ば処理ステップ２０３に戻り、再度処理ステップ
２０３以降の処理手順が繰返して行われ、また、ｉ＜ｎ
であれば、処理ステップ２０４に戻り、再度処理ステッ
プ２０４以降の処理手順が繰返して行われる。

【００３１】そして、前記処理ステップ２０４、処理ス
テップ２０５および処理ステップ２０６を含む処理手順
においては、各ノードＣi ごとに処理が行われ、当該ノ
ードＣi の個数（ｎ個）の相当する回数だけ繰返して実
行される。然る後に、前記処理ステップ２０３、処理ス
テップ２０４、処理ステップ２０５および処理ステップ
２０６を含む探索処理において、最終的に処理ステップ
２０３においてノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入
力側ノードＰj （１≦ｊ≦ｍ：ｍ≧１）が存在しないと
判定される場合には、処理ステップ２０７に処理が移行
する。 (7) 処理ステップ２０７：前記処理ステップ２０３にお
いて、最終的にノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入
力側ノードＰj （１≦ｊ≦ｍ：ｍ≧１）が存在しない場
合には、処理ステップ２０７において、探索処理時にお
いて探索されなかった入力端子が抽出される。なお、探
索処理時にマークＭが付けられなかった入力端子とは、
本発明においては、その時のテストパタン入力により検
出された故障に対して、必要でなかった端子（入力端子
として機能する端子）であることを示している。 (8) 処理ステップ２０８：前記処理ステップ２０７にお
いて抽出された端子（入力端子として機能する端子）に
対して不確定値を設定することにより、初期テストパタ
ンに対して不確定値（Ｘ値）が割当てられ、これにより
テストパタン変換処理を終了する。

【００３２】次に、本実施例のテストパタン変換手段１
０９によるテストパタン変換処理が、実際の論理回路に
対してどのように行われるかを、図３に示される論理回
路を適用例として説明する。本論理回路の構成は、前述
の従来例における適用例と同一の構成であり、図３に示
されるように、入力端子３０１〜３０６および出力端子
３１７〜３２０に対応して、ＮＡＮＤゲート３０７およ
び３１５と、ＮＯＴゲート３０８および３１０と、ＯＲ
ゲート３０９および３１３と、ＮＯＲゲート３１１およ
び３１４と、ＡＮＤゲート３１２および３１６とを備え
て構成されており、ＡＮＤゲート３１２の出力側に故障
点３２１が存在している場合の１例である。本論理回路
例においては、故障点３２１による故障が出力端子３１
８において検出されたものとして、図２の処理手順に示
されるステップ２０１よりステップ２０８を含むテスト
パタン変換処理手順について説明する。なお、この場合
における図３の論理回路の故障伝播経路上の論理ゲート
は、ＮＯＲゲート３１４および出力端子３１８である。

【００３３】処理ステップ２０１において、まず故障が
検出された出力端子が抽出される。本論理回路例におい
ては、処理ステップ２０１において抽出される出力端子
とは出力端子３１８そのものである。次いで処理ス例ッ
プ２０２においては、処理ステップ２０１において抽出
された出力端子３１８が、ノード探索開始点のノードＣ
i （ｉ＝１：Ｃ1＝出力端子３１８）として設定され
る。そして、処理ステップ２０３において、前記ノード
Ｃi （ｉ＝１：Ｃ1 ＝出力端子３１８）の入力側ノード
Ｐj が存在するか否かがチェックされる。図３の論理回
路の場合には、入力側ノードＰj （ｊ＝１：Ｐ1 ＝ＮＯ
Ｒゲート３１４）が存在しているので、処理ステップ３
０４に移行する。処理ステップ２０４においては、ノー
ドＣi (ｉ＝１：Ｃ1 ＝出力端子３１８）が、前記故障
伝播経路上に存在するか否かがチェックされる。この場
合には、当該ノードＣi （ｉ＝１：Ｃ1 ＝出力端子３１
８）が故障伝播経路上に位置しているために、処理ステ
ップ２０５に進む。処理ステップ２０５において、Ｃi
（ｉ＝１：Ｃ1 ＝出力端子３１８）の入力側ノードＰj
（ｊ＝１：Ｐ1 ＝ＮＯＲゲート３１４）に探索したこと
を示すマークＭを付け、当該マークＭが付けられた入力
側ノードを、新たにノードＣi （ｉ＝１：Ｃ1＝ＮＯＲ
ゲート３１４）として設定し、現在対象としているノー
ドＣが外に存在しないために処理ステップ２０３に戻
る。

【００３４】処理ステップ２０３においては、同様に、
処理ステップ２０４において新たに設定されたノードＣ
i （ｉ＝１：Ｃ1＝ＮＯＲゲート３１４）を現在の処理
対象ノードＣとし、当該ノードＣi （ｉ＝１：Ｃ1＝Ｎ
ＯＲゲート３１４）の入力側ノードＰj が存在するか否
かがチェックされる。図３の論理回路の場合には、入力
側ノードＰj （１≦ｊ≦２：Ｐ1 ＝ＮＯＲゲート３１
１，Ｐ2 ＝ＡＮＤゲート３１２）が存在しているので、
処理ステップ２０４に移行する。処理ステップ２０４に
おいては、ノードＣi （ｉ＝１：Ｃ1 ＝ＮＯＲゲート３
１４）が、故障伝播経路上に存在するか否かがチェック
される。この場合には、図３より明らかなように、当該
ノードＣi （ｉ＝１：Ｃ1 ＝ＮＯＲゲート３１４）が故
障伝播経路上に位置しているために、処理ステップ２０
５に移行する。処理ステップ２０５においては、Ｃi
（ｉ＝１：Ｃ1 ＝ＮＯＲゲート３１４）の入力側ノード
Ｐj （１≦ｊ≦２：Ｐ1 ＝ＮＯＲゲート３１１，Ｐ2 ＝
ＡＮＤゲート３１２）に探索したことを示すマークＭを
付け、当該マークＭが付けられた入力側ノードを、新た
にノードＣi （１≦ｉ≦２：Ｃ1＝ＮＯＲゲート３１
１，Ｃ2 ＝ＡＮＤゲート３１２）として設定し、現在対
象としているノードＣが外に存在しないために再度処理
ステップ２０３に戻る。

【００３５】処理ステップ２０３においては、上記の場
合と同様に、処理ステップ２０５において新たに設定さ
れたノードＣi （１≦ｉ≦２：Ｃ1 ＝ＮＯＲゲート３１
１，Ｃ2 ＝ＡＮＤゲート３１２）を現在の処理対象ノー
ドＣとし、当該ノードＣi （１≦ｉ≦２：Ｃ1 ＝ＮＯＲ
ゲート３１１，Ｃ2 ＝ＡＮＤゲート３１２）の何れかに
１つでも入力側ノードＰj が存在するか否かがチェック
される。図３の論理回路の場合には、入力側ノードＰj
（１≦ｊ≦３：Ｐ1 ＝ＮＡＮＤゲート３０７，Ｐ2 ＝Ｎ
ＯＴゲート３０８，Ｐ3 ＝ＯＲゲート３０９）が存在し
ているので、処理ステップ２０４に移行する。なお、こ
の論理回路の場合には、この現在時点において対象とす
るノードＣとしては、Ｃ1 ：ＮＯＲゲート３１１および
Ｃ2 ：ＡＮＤゲート３１２を含む２つのノードＣが存在
しているので、これらの２つのノードＣに対応して、処
理ステップ２０４、処理ステップ２０５および処理ステ
ップ２０６の処理手順が２回繰返して行われる。

【００３６】まず、ノードＣ1 ：ＮＯＲゲート３１１に
対する処理ステップ２０４、処理ステップ２０５および
処理ステップ２０６を含む処理手順が実行される。処理
ステップ２０４においては、ノードＣ1 ：ＮＯＲゲート
３１１が故障伝播経路上に存在するか否かがチェックさ
れるが、この場合には、図３より明らかなように、当該
ノードＣ1 ：ＮＯＲゲート３１１が故障伝播経路上に位
置していないために、処理ステップ２０６に移行する。
処理ステップ２０６においては以下のように処理が実行
される。本論理回路例の場合、図３に示されるように、
入力端子３０１、３０２、３０３、３０４、３０５およ
び３０６の各入力レベルに対応して、ＮＯＲゲート３１
１の出力側の論理値は“０”である。従って、当該ＮＯ
Ｒゲート３１１の入力側ノードの内で、論理値Ｌpk（１
≦ｋ≦２）が“１”である入力側ノードが１つだけ選択
されればよい。そうすることにより、ノードＣ1 ：ＮＯ
Ｒゲート３１１の論理値Ｌc1を“０”に固定するとがで
きる。従って、この例においては、論理値Ｌpkが“１”
である入力側ノードＰk はＮＡＮＤゲート３０７とな
る。即ち、選択すべき入力側ノードは、Ｐk （ｋ＝１：
Ｐ1 ＝ＮＡＮＤゲート３０７）ということになる。故
に、この入力側ノードＰk （ｋ＝１：Ｐ1 ＝ＮＡＮＤゲ
ート３０７）に探索したことを示すマークＭを付けて、
この入力側ノードＰk が、新たなノードＣi （ｉ＝１：
Ｃ1 ＝ＮＡＮＤゲート３０７）として設定される。そし
て、現在対象としているノードＣとしては、前記Ｃ2 ：
ＡＮＤゲート３１２が存在しているために、処理ステッ
プ２０４に戻る。

【００３７】処理ステップ２０４においては、現在対象
としているもう１つのノードＣ2 ：ＡＮＤゲート３１２
に対する処理が行われる。即ち、当該ノードＣ2 ：ＡＮ
Ｄゲート３１２が故障伝播経路上に存在するか否かがチ
ェックされる。この場合には、図３より、当該ノードＣ
2 ：ＡＮＤゲート３１２が故障伝播経路上に位置してい
ないために、処理ステップ２０６に移行する。処理ステ
ップ２０６においては以下のように処理が実行される。
この例においては、ノードＣ2 ：ＡＮＤゲート３１２の
論理値Ｌc2は“０”である。従って、当該ＡＮＤゲート
３１２の論理値が“０”であるためには、ＡＮＤゲート
３１２の入力側ノードの内で、論理値Ｌpk（１≦ｋ≦
２）が“０”である入力側ノードが１つだけ選択されれ
ばよい。そうすることにより、ノードＣ2 ：ＡＮＤゲー
ト３１２の論理値Ｌc2を“０”に固定するとができる。
しかしながら、この例においては、論理値Ｌpkが“０”
となる入力側ノードＰk としては、ＮＯＴゲート３０８
とＯＲゲート３０９の２つのノードが存在している。こ
こにおいて、これらの２つのノードの内の何れを選択す
るかという問題が発生する。この選択を行う際の尺度と
しては、これらの入力側ノードの論理値を固定化するた
めに必要な入力ノード数、およびこれらの入力側ノード
から入力端子に至るまでの段数等が参照される。この結
果において、この論理回路例において選択される入力側
ノードは、Ｐk （ｋ＝１：Ｐ1 ＝ＮＯＴゲート３０８）
となる。従って、この入力側ノードＰk （ｋ＝１：Ｐ1
＝ＮＯＴゲート３０８）に、探索したことを示すマーク
Ｍを付けて、新たなノードＣi （ｉ＝２：Ｃ2 ＝ＮＯＴ
ゲート３０８）が設定される。そして、現在対象として
いるノードＣが他に存在していないために、処理ステッ
プ２０３に戻る。

【００３８】処理ステップ２０３においては、先に新た
に設定されたノードＣi （１≦ｉ≦２：Ｃ1 ＝ＮＡＮＤ
ゲート３０７，Ｃ2 ＝ＮＯＴゲート３０８）を現在時点
における処理対象とし、これらのノードＣの何れか１つ
でも入力側ノードが存在するか否かがチェックされる。
この場合においては、入力側ノードＰj （１≦ｊ≦３：
Ｐ1 ＝入力端子３０１，Ｐ2 ＝入力端子３０２、Ｐ3 ＝
ＯＲゲート３０９）が存在するので、処理ステップ２０
４に移行する。この論理回路の場合には、この現在時点
において対象とするノードＣとしては、Ｃ1 ：ＮＡＮＤ
ゲート３０７およびＣ2 ：ＮＯＴゲート３０８を含む２
つのノードＣが存在しているので、これらの２つのノー
ドＣに対応して、処理ステップ２０４、処理ステップ２
０５および処理ステップ２０６の処理手順が２回繰返し
て行われる。

【００３９】まず、ノードＣi （ｉ＝２：Ｃ1 ＝ＮＡＮ
Ｄゲート３０７）に対する処理ステップ２０４、処理ス
テップ２０５および処理ステップ２０６を含む処理手順
が実行される。処理ステップ２０４においては、ノード
Ｃ1 ：ＮＡＮＤゲート３０７が故障伝播経路上に存在す
るか否かがチェックされるが、この場合には、図３より
明らかなように、当該ノードＣ1 ：ＮＡＮＤゲート３０
７が故障伝播経路上に位置していないために、処理ステ
ップ２０６に移行する。処理ステップ２０６においては
以下のように処理が実行される。本論理回路例の場合、
図３に示されるように、入力端子３０１、３０２、３０
３、３０４、３０５および３０６の各入力レベルに対応
して、ノードＣ1 ：ＮＡＮＤゲート３０７の出力側の論
理値Ｌc1は“１”である。従って、当該ＮＡＮＤゲート
３０７の論理値が“１”であるためには、ＮＡＮＤゲー
ト３０７の入力側ノードの内で、論理値Ｌpk（１≦ｋ≦
２）が“０”である入力側ノードが１つだけ選択されれ
ばよい。そうすることにより、ノードＣ1 ：ＮＡＮＤゲ
ート３０７の論理値Ｌc1を“１”に固定するとができ
る。従って、この例においては、論理値Ｌpkが“０”で
ある入力側ノードＰkは、Ｐk （ｋ＝１：Ｐ1 ＝入力端
子３０２）となる。即ち、選択すべき入力側ノードはＰ
k （ｋ＝１：Ｐ1 ＝入力端子３０２）ということにな
る。故に、この入力側ノードＰk （ｋ＝１：Ｐ1 ＝入力
端子３０２）に探索したことを示すマークＭを付けて、
新たなノードＣi （ｉ＝１：Ｃ1 ＝入力端子３０２）が
設定される。そして、現在対象としているノードＣとし
ては、前記Ｃ2 ：ＮＯＴゲート３０８が未だ存在してい
るために、再度処理ステップ２０４に戻る。

【００４０】処理ステップ２０４においては、現在対象
としているもう１つのノードＣi （ｉ＝２：Ｃ2 ＝ＮＯ
Ｔゲート３０８）に対する処理ステップ２０４、処理ス
テップ２０５および処理ステップ２０６を含む処理手順
が実行される。即ち、当該ノードＣ2 ：ＮＯＴゲート３
０８が故障伝播経路上に存在するか否かがチェックされ
るが、この場合には、図３より、当該ノードＣ2 ：ＮＯ
Ｔゲート３０８が故障伝播経路上に位置していないため
に、処理ステップ２０６に移行する。処理ステップ２０
６においては以下のように処理が実行される。この論理
回路例においては、ノードＣ2 はＮＯＴゲート３０８で
あり、当該ＮＯＴゲート３０８は１入力１出力ゲートで
あるために、必然的にその入力側ノードＰk としては入
力端子３０３が選択される。即ち、選択すべき入力側ノ
ードはＰk （ｋ＝１：Ｐ1 ＝入力端子３０３）となる。
故に、この入力側ノードＰk に探索したことを示すマー
クＭを付けて、新たにノードＣi （ｉ＝２：Ｃ2 ＝入力
端子３０３）が設定される。そして、現在対象としてい
るノードＣが他に存在していないために、処理ステップ
２０３に戻る。

【００４１】処理ステップ２０３においては、先に新た
に設定されたノードＣi （１≦ｉ≦２：Ｃ1 ＝入力端子
３０２，Ｃ2 ＝入力端子３０３）を現在時点における処
理対象とし、これらのノードＣの何れかに１つでも入力
側ノードが存在するか否かがチェックされる。この場合
においては、何れのノードＣi にも入力側ノードが存在
していないために、この時点において探索処理は終了と
なり、処理ステップ２０７に移行する。上記の探索処理
の結果においては、探索したことを示すマークＭが付い
ている入力端子と、当該マークＭが付いていない入力端
子とが存在しているが、処理ステップ２０７において
は、この内のマークＭが付いていない入力端子が抽出さ
れる。即ち、本論理回路例の場合には、入力端子３０
１、入力端子３０４、入力端子３０５および入力端子３
０６が抽出される。そして、処理ステップ２０８におい
ては、処理ステップ２０７において抽出されたマークＭ
の付いていない入力端子（入力端子３０１、入力端子３
０４、入力端子３０５および入力端子３０６）に相当す
るテストパタンの値として、不確定値（Ｘ値）が設定さ
れて、本発明に含まれるテストパタン変換手段による変
換処理が終了する。

【００４２】なお、図３において破線により示される探
索範囲３２２は、初期テストパタンに対する不確定値割
当てのための探索処理範囲である。

【００４３】また、最後に、図２のフローチャートにお
いて、処理ステップ２０６の処理手順において行われる
ノードＣi （１≦ｉ≦ｎ：ｎ≧１）を論理値Ｌc1（１≦
ｉ≦ｎ：ｎ≧）に固定するために、最低限必要な論理値
Ｌpk（１≦ｋ≦ｔ：ｔ≦ｍ）を持つ入力側ノードＰk
（１≦ｋ≦ｔ：ｔ≦ｍ）を選択する時の基本的な動作
を、数種類の論理素子について論理値ならびにその種類
ごとに説明すると、以下のようになる。

【００４４】ＡＮＤ ：Ｌci＝０：Ｌpk＝０である入力
側ノードＰk を１つ選択する。

【００４５】ＡＮＤ ：Ｌci＝１：全ての入力側ノード
Ｐを選択する。

【００４６】ＮＡＮＤ：Ｌci＝０：全ての入力側ノード
Ｐを選択する。

【００４７】ＮＡＮＤ：Ｌci＝１：Ｌpk＝０である入力
側ノードＰk を選択する。

【００４８】ＯＲ ：Ｌci＝０：全ての入力側ノード
Ｐを選択する。

【００４９】ＯＲ ：Ｌci＝１：Ｌpk＝１である入力
側ノードＰk を１つ選択する。

【００５０】ＮＯＲ ：Ｌci＝０：Ｌpk＝１である入力
側ノードＰk を１つ選択する。

【００５１】ＮＯＲ ：Ｌci＝１：全ての入力側ノード
Ｐを選択する。

【００５２】ＮＯＴ ：Ｌci＝０：全ての入力側ノード
Ｐを選択する。

【００５３】ＮＯＴ ：Ｌci＝１：全ての入力側ノード
Ｐを選択する。

【００５４】特に、論理値が“０”である時のＡＮＤゲ
ートおよびＮＯＲゲート、論理値が“０”である時のＮ
ＡＮＤゲートおよびＯＲゲートの場合には、その論理素
子の入力側ノードを１つだけ選択すれば、当該論理素子
の論理値を固定化することができるので、図２のフロー
チャートにおける探索処理の縮小化に役立たせることが
できる。

【００５５】

【発明の効果】以上説明したように、本発明のテストパ
タン生成装置およびテストパタン生成方法は、論理回路
に適用する際に、初期に生成されたテストパタンに対す
る不確定値の割当て処理時において、当該論理回路に対
して行われる論理シミュレーションおよび故障シミュレ
ーションの結果と、数種類の論理素子の論理値とを唯一
の入力値のみにより固定化することができるという性質
を当該処理手順に折込むことにより、不確定値を割当て
る際に行われる選択処理を、当該論理回路の構成に１０
０％依存することなく実行することが可能となり、これ
により、故障が検出された出力端子の論理値を固定化さ
せるために必要な入力端子を探索する範囲を大幅に縮小
することができ、不確定値を割当てる入力端子の数を大
幅に増加させることができるという効果がある。即ち、
論理回路の構成の如何によっては、テストパタンに対す
る不確定値の割当てが縮小化されるという従来の問題点
を排除することができるという効果がある。

【００５６】また、上記の効果に伴ない、テストパタン
の併合を行う際には、より多くのテストパタンを併合す
ることが可能となり、これにより、論理回路のテストを
行う際に必要となるテストパタン系列をより一層小規模
化することができるという効果があり、更に、このこと
により、所定のＬＳＩ試験機によりテストすることので
きる論理回路の規模を、より大きくすることができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の１実施例の機能構成を示すブロック図
である。

【図２】本発明の１実施例において、テストパタンに不
確定値を割当てる処理手順のフローチャートを示す図で
ある。

【図３】本発明の１実施例による、論理回路のテストパ
タンに対する不確定値割当て適用例を示す図である。

【図４】従来例の機能構成を示すブロック図である。

【図５】従来例において、テストパタンに不確定値を割
当てる処理手順のフローチャートを示す図である。

【図６】従来例による、論理回路のテストパタンに対す
る不確定値割当て適用例を示す図である。

【符号の説明】

１０１、４０１ 回路情報・故障情報入力手段 １０２、４０２ テストパタン入力発生手段 １０３、４０３ テストパタン入力割当手段 １０４、４０４ 論理シミュレーション手段 １０５、４０５ 故障定義手段 １０６、４０６ 故障シミュレーション手段 １０７、４０７ 故障検出手段 １０８、４０８ 初期テストパタン抽出手段 １０９、４０９ テストパタン変換手段 １１０、４１０ 最終テストパタン抽出手段 １１１、４１１ テストパタン生成判定手段 １１２、４１２ 全抽出テストパタン併合手段 １１３、４１３ 併合テストパタン出力手段 ２０１〜２０８、５０１〜５０６ 処理ステップ ３０１〜３０６、６０１〜６０６ 入力端子 ３０７、３１５、６０７、６１５ ＮＡＮＤゲート ３０８、３１０、６０８、６１０ ＮＯＴゲート ３０９、３１３、６０９、６１３ ＯＲゲート ３１１、３１４、６１１、６１４ ＮＯＲゲート ３１２、３１６、６１２、６１６ ＡＮＤゲート ３１７〜３２０、６１７〜６２０ 出力端子 ３２２、６２２ 探索範囲

Claims (2)

【特許請求の範囲】
1. 【請求項１】 論理回路の接続情報および故障定義情報
   を含む情報を取込んで入力する回路情報・故障情報入力
   手段と、 前記論理回路の故障を検出するためのテストパタン用の
   入力データを生成して出力するテストパタン入力発生手
   段と、 前記論理回路に含まれる入力端子に対して、前記テスト
   パタン入力データを割当てて設定するテストパタン入力
   割当手段と、 前記入力端子に割当てられたテストパタン入力データを
   基にして、前記論理回路の論理シミュレーション操作を
   行い、当該論理シミュレーションにより得られる当該論
   理回路の各論理ゲートならびに各入出力端子の論理値を
   格納保持する論理シミュレーション手段と、 前記故障定義情報内に含まれる故障情報の内で、検出の
   対象とする故障情報を定義する故障定義手段と、 前記故障定義手段において検出対象となっている全ての
   故障定義に対する故障シミュレーション操作を行い、当
   該故障シミュレーション操作の過程において得られる故
   障伝播経路上に位置する論理ゲートを示す故障伝播経路
   情報、ならびに故障が検出された出力端子として機能す
   る端子を示す故障検出端子情報を格納保持する故障シミ
   ュレーション手段と、 前記故障シミュレーション手段による故障シミュレーシ
   ョン操作を介して検出される故障を抽出するとともに、
   検出された当該故障を検出対象の故障から削除する故障
   検出手段と、 故障が検出されたテストパタン入力データを基にして、
   入力端子として機能する全ての端子から初期テストパタ
   ンを抽出する初期テストパタン抽出手段と、 前記初期テストパタン抽出手段により抽出された初期テ
   ストパタンに不確定値を割当てるテストパタン変換手段
   と、 前記テストパタン変換手段により不確定値を割当てられ
   た初期テストパタンを、不確定値付きテストパタンとし
   て抽出して格納保持する最終テストパタン抽出手段と、 検出定義情報内に未だ検出対象故障が存在しているか否
   かを確認して、検出対象故障が存在する場合には、所定
   のテストパタン生成指示情報を前記テストパタン入力発
   生手段に送出するとともに、検出対象故障が存在しない
   場合には、所定の併合指示情報を出力するテストパタン
   生成判定手段と、 前記併合指示情報を介して、前記最終テストパタン抽出
   手段より読出されて入力される不確定値付きテストパタ
   ンの併合化処理を行い、所定のテストパタン系列を生成
   する全抽出テストパタン併合手段と、 前記全抽出テストパタン併合手段において併合化されて
   生成されたテストパタン系列を出力する併合テストパタ
   ン出力手段と、 を備えて構成されることを特徴とするテストパタン生成
   装置。
2. 【請求項２】 論理回路のテストパタン生成方法におい
   て、故障が検出されたテストパタン入力データを基にし
   て抽出される初期テストパタンに不確定値を割当てる処
   理手順として、 前記故障が検出された出力端子を抽出する第１の処理ス
   テップと、 前記第１の処理ステップにおいて抽出された出力端子か
   ら、当該出力端子の論理値を固定化するために最低限必
   要となる入力端子を選択するために行う探索処理の最初
   のカレントノードＣi （１≦ｉ≦ｎ：ｎ≧１）として、
   前記出力端子を設定する第２の処理ステップと、 前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入力側ノード
   Ｐj （１≦ｊ≦ｍ：ｍ≧１）が存在するか否かをチェッ
   クする第３の処理ステップと、 前記第３の処理ステップにおいて、前記ノードＣi （１
   ≦ｉ≦ｎ：ｎ≧１）の入力側ノードＰj （１≦ｊ≦ｍ：
   ｍ≧１） が存在する場合に、当該ノードＣiが故障伝播
   経路上に存在するか否かをチェックする第４の処理ステ
   ップと、 前記第４の処理ステップにおいて、前記ノードＣi （１
   ≦ｉ≦ｎ：ｎ≧１）が故障伝播経路上に存在する場合
   に、当該ノードＣi （１≦ｉ≦ｎ：ｎ≧１）の入力側ノ
   ードＰj （１≦ｊ≦ｍ：ｍ≧１）に、探索したことを示
   すマークＭを付けて、当該マークＭを付けた入力側ノー
   ドＰj （１≦ｊ≦ｍ：ｍ≧１）を、新たなノードＣi
   （ａ≦ｉ≦ｂ：ａ≧１，ｂ＝ａ＋ｍ−１）として設定
   し、ｉ＝ｎの場合には前記処理ステップ２０３に戻り、
   ｉ＜ｎの場合には前記処理ステップ２０４に戻る第５の
   処理ステップと、 前記第４の処理ステップにおいて、前記ノードＣi （１
   ≦ｉ≦ｎ：ｎ≧１）が故障伝播経路上に存在しない場合
   に、前記入力側ノードＰj （１≦ｊ≦ｍ：ｍ≧１）の中
   で、前記ノードＣi （１≦ｉ≦ｎ：ｎ≧１）を論理値Ｌ
   ci（１≦ｉ≦ｎ：ｎ≧１）に固定するために最低限必要
   な論理値Ｌpk（１≦ｋ≦ｔ：ｔ≦ｍ）を持つノードＰk
   （１≦ｋ≦ｔ：ｔ≦ｍ）に前記マークＭを付けて、当該
   マークＭを付けた入力側ノードＰk （１≦ｋ≦ｔ：ｔ≦
   ｍ）を、新たなノードＣi （ａ≦ｉ≦ｂ：ａ≧１，ｂ＝
   ａ＋ｔ−１）として設定し、ｉ＝ｎの場合には前記処理
   ステップ２０３に戻り、ｉ＜ｎの場合には前記処理ステ
   ップ２０４に戻る第６の処理ステップと、 前記第３の処理ステップにおいて、前記ノードＣi （１
   ≦ｉ≦ｎ：ｎ≧１）の入力側ノードＰj （１≦ｊ≦ｍ：
   ｍ≧１）が存在しない場合に、探索されることなく、前
   記マークＭが付けられていない入力端子を抽出する第７
   の処理ステップと、 前記第７の処理ステップにおいて抽出された入力端子に
   所定の不確定値を設定することにより、前記初期テスト
   パタンに対して不確定値を割当てる第８の処理ステップ
   と、 を有することを特徴とするテストパタン生成方法。