JP2604606B2 - 回路試験装置 - Google Patents

回路試験装置

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JP2604606B2 JP62296995A JP29699587A JP2604606B2 JP 2604606 B2 JP2604606 B2 JP 2604606B2 JP 62296995 A JP62296995 A JP 62296995A JP 29699587 A JP29699587 A JP 29699587A JP 2604606 B2 JP2604606 B2 JP 2604606B2
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Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば半導体集積回路素子に組込まれたデ
ィジタル回路を試験することに適した回路試験装置に関
する。
「従来の技術」 第６図に回路試験装置の全体の構成を示す。図中100
は被試験回路を示す。この被試験回路100は例えばIC化
されたメモリ或はロジック回路等とすることができる。
この被試験回路100にはパターン発生器200から試験パ
ターン信号CPが与えられる。パターン発生器200は試験
パターン信号CPの他に期待値パターン信号EXPを出力
し、この期待値パターン信号EXPを論理比較器群400に与
え、この論理比較器群400で被試験回路100の応答出力信
号と期待値パターン信号EXPとを比較し、その一致、不
一致を出力端子500に出力し、必要に応じてその判定出
力を不良解析メモリ600に記憶させ、不良解析を行なう
ことができるように構成されている。
尚、被試験回路100と論理比較器群400との間にはレベ
ル比較器300が設けられ、このレベル比較器300で被試験
回路100の応答出力信号のレベルが正規のＨ論理レベルV
OH或は正規のＬ論理レベルVOLを具備しているか否かを
判定し、正規の論理レベルVOH又はVOLを具備している場
合にだけ応答出力が得られたものとして信号を出力し、
その信号を論理比較器群400に与えて論理比較を行なう
ようなっている。
レベル比較器300及び論理比較器群400は被試験回路10
0の出力端子の数だけ論理比較器が設けられる。LSIのよ
うなICを試験できるようにするためにはレベル比較器30
0及び論理比較器はLSIのピン数に対応して数100組程度
用意される。
ところで被試験回路100の応答速度が速いものと遅い
ものを選別するために従来より論理比較器群400におい
て論理判定出力信号の有無を検出する信号検出回路を複
数設け、この複数の信号検出回路にタイミングを異にす
るストローブ信号を与え、このストローブ信号の供給時
点で論理判定出力信号の有無を判定し、例えば読出指令
を与えてから早いタイミングで論理判定出力信号が存在
するか、遅いタイミングで論理判定出力信号が存在する
か否かを見て回路の応答速度が速いか遅いかを選別する
ことができる構造としたものがある。
第７図にその一例を示す。図中300はレベル比較器、4
00は論理比較器群を示す。レベル比較器300は一つの入
力端子301に対して二つのコンパレータ302,303を有し、
入力端子301に与えられる被試験回路100（第６図参照）
から与えられる応答出力信号をこの二つのコンパレータ
302,303の各一方の入力端子に与える。二つのコンパレ
ータ302と303の各他方の入力端子には正規の論理レベル
を規定する直流電圧VOHとVOLが与えられ、入力される応
答出力信号のパルスの尖頭値がこの直流電圧VOH,VOLを
越えるか否かを判定する。
尚、正極性の直流電圧VOHが与えられたコンパレータ3
02は被試験回路100が正論理信号で動作する場合に用い
られ、負極性の直流電圧VOLが与えられたコンパレータ3
03は被試験回路100が負論理信号で動作する場合に用い
られる。図の例は正論理信号を取扱う場合について示し
ている。
論理比較器群400には論理比較器401と、この論理比較
器401の出力がどのタイミングで発生するかを見る複数
の信号検出回路402,403を設ける。この例では信号検出
回路を402と403の二つ設けた場合を示す。
論理比較器401は例えばアンドゲートによって構成す
ることができ、その一つの入力端子404にレベル比較器3
00から出力される応答出力信号を与え、入力端子405に
期待値信号EXPを与え、他の一つの入力端子406に論理比
較を行なうか否かを制御する信号CPEを与える。これら
の入力信号が全てＨ論理となったとき論理比較器401は
Ｈ論理の論理判定出力信号を出力する。
この論理判定出力信号は例えばＤ型フリップフロップ
によって構成することができる二つの信号検出回路402
と403の各データ入力端子Ｄに与えられ、クロック入力
端子CKに与えられるストローブパルスSTRB1とSTRB2によ
って規定されるタイミングにおいて論理判定出力信号が
存在するか否かを検出する。
尚、407,408は遅延素子を示し、この遅延素子407,408
で論理比較器401の遅れ時間に相当する時間だけ遅ら
せ、タイミングを合せるようにしている。
ここでストローブパルスSTRB1とSTRB2はオアゲート40
9を通じてレベル比較器300に送られ、レベル比較器300
を構成するコンパレータ302に与えてストローブパルスS
TRB1とSTRB2が存在する時間だけレベル比較出力信号を
出力するようにしている。つまりコンパレータ302,303
にはセンスアンプが用いられ、ストローブパルスSTRB1
とSTRB2が与えられている時間だけレベル比較出力信号
を出力するようにしている。
このように複数の信号有無検出回路402,403を用意す
ることによって、被試験回路100の動作が正常か否かを
判定し、更に一度の試験で被試験回路100の応答速度分
布を複数の領域に分類することができる。
つまり第８図に示す応答速度分布特性に対してストロ
ーブパルスSTRB1とSTRB2の発生タイミングをT1とT2に設
定したとすると、このタイミングT1とT2によって応答が
速い分布領域Ａと、通常の応答速度の分布領域Ｂと、応
答が遅い分布領域Ｃとに分割することができ、例えばス
トローブパルスSTRB1とSTRB2の双方で論理判定出力信号
の存在を検出した場合はその被試験回路は領域Ａの応答
速度領域に属していることが解る。
またストローブパルスSTRB1は信号の無を検出し、ス
トローブパルスSTRB2は信号の有りを検出した場合は通
常の応答速度の分布領域Ｂに属することが解る。
またストローブパルスSTRB1とSTRB2の双方が信号の無
を検出した場合は領域Ｃに属することが解る。これらの
分類は出力端子411と412に出力される論理信号によって
行なうことができる。
「この出願の第１の発明が解決しようとする問題点」 第７図に示した構造においてオアゲート409を通じて
タイミングが異なる二つのストローブパルスSTRB1とSTR
B2をオアゲート409で重畳し、一つの時系列信号に変換
し、この時系列信号をコンパレータ302,303に与えてい
る。このため二つのストローブパルスSTRB1とSTRB2を接
近できる限界は、オアゲート409の回路構造等によって1
0ナノ秒以上となり、これ以上接近させるとストローブ
パルスの相互がつながって一つのパルスになってしま
う。このため応答出力信号の立上り、立下りの検出がス
トローブパルスの間で検出できないことになる。
最近のメモリ素子は高速化され、立上りに要する時間
TAAが10〜25ナノ秒程度の素子がある。このような高速
応答形の素子を試験するには２〜５ナノ秒間隔に近ずけ
て試験しなければならない。従来の方法ではストローブ
パルスをこのような時間まで近ずけることができない欠
点がある。従って高速応答回路の分類を行なうことがで
きない不都合が生じる。
つまり高速応答型回路の場合、信号の立上り、立下り
に要する時間が10〜25ナノ秒程度になるとストローブパ
ルスSTRB1とSTRB2の時間差は２〜５ナノ秒程度に設定し
なければならない。
従って従来の回路構造によっては立上り、立下りに要
する時間が10〜25ナノ秒程度となる高速応答型回路の応
答速度の分布を一度の試験で分類できない欠点がある。
一方、応答速度の分布を分類する試験とは別に、試験
装置の動作周期より短かい周期の信号を出力する被試験
回路100が存在したとすると、この被試験回路の動作を
試験するには従来はピンマルチプレックス方式で試験を
行なっている。
このピンマルチプレックス方式とは第９図に示すよう
にレベル比較器300の出力信号を複数のチャンネルCH1,C
H2に設けた論理比較器401Aと401Bに与え、この複数の論
理比較器401Aと401Bで通常の速度を持つ期待値信号EXP1
とEXP2で論理比較を行なう。この比較結果は各チャンネ
ルCH1,CH2に設けた信号有無検出回路402A,402Bに与えら
れ、ストローブパルスSTRB1とSTRB2のタイミングで信号
の有無を検出する方式である。
このピンマルチプレックス方式によれば被試験回路か
ら第10図Ａに示すように試験装置の１テストサイクルTM
内に例えば２回変化する応答信号PA,PB,PC,PD・・・が
出力されたとすると、この応答出力信号PA,PB,PC・・・
がレベル比較器300を通じて二つのチャンネルCH1,CH2に
設けた論理比較器401A,401Bに与えられる。
各論理比較器401A,401Bには第10図ＤとＥに示す通常
の速度（周期TM）で変化する期待値信号EXP11,EXP12・
・・・及びEXP21,EXP22・・・・が与えられ、また他の
入力端子に論理比較するか否かを制御する信号CPE1とCP
E2が与えられ、通常の速度の２倍の速度の応答出力信号
PA,PB,PC・・・と２系統の期待信号EXP11,EXP12……,EX
P21,EXP22・・・・が別々の論理比較器401Aと401Bで比
較され、その比較結果が信号検出回路402Aと402Bに与え
られる。
信号検出回路402Aと402Bに第10図ＢとＣに示すストロ
ーブパルスSTRB1とSTRB2が与えられ、出力端子411Aから
第10図Ｆに示す論理判定出力信号PAA,PCC,PEE・・・と
出力端子411Bから第10図Ｇに示す論理判定出力信号PBB,
PDD,PFF・・・が出力される。このようにして論理判定
出力信号PAA,PCC,PEE,・・・及びPBB,PDD,PFF・・・は
試験装置の通常の速度となり、不良解析メモリ等への書
込み及び各種の判定動作等に利用することができる。
（ピンマルチプレックス方式の欠点） このマルチプレックス方式は第９図に示したように被
試験回路の一つの出力端子から出力される応答出力信号
を複数のチャンネルCH1とCH2を利用して論理判定を行な
う方式であるため、使用するチャンネルの数が応答出力
信号の速度倍必要となる欠点がある。つまり被試験回路
の出力端子数に対して少なくともその倍の数のチャンネ
ルを設けなくてはならないため、それだけ装置の規模が
大きくなり、これに伴なってコストも高くなる欠点があ
る。
「この出願の第２の発明が解決しようとする問題点」 更に例えばメモリの不良解析を行なう場合、試験の条
件を変える場合の各々のメモリセルの良否を分類したい
場合がある。
例えばアクセスタイムｂで不良を示すセルと良となる
セルを分類し、更にアクセスタイムｂで良となったセル
の中でアクセスタイムｃ（ｃ＜ｂ）で不良となるセルと
良となるセルを分類し、 更にアクセスタイムｃで良となったセルの中でアクセ
スタイムｄ（ｄ＜ｃ）で不良となるセルと良となるセル
を分類したい場合がある。
このような分類を行なう場合、アクセスタイムb,c,d
がそれぞれ例えばd:25ナノ秒、c:30ナノ秒、b:35ナノ秒
とすると、第７図及び第９図に示した従来の試験装置で
はストローブパルスSTRB1とSTRB2を５ナノ秒の間隔に接
近させることができないから、各試験条件を変えて１回
ずつ試験を行なわなければならない。
従って従来は以下に説明するように４回試験を行なわ
なければならない。
（１回目） 第11図に示すように論理比較器300に与えるストロー
ブパルスSTRB1とSTRB2をそれぞれ試験条件ｂとして35ナ
ノ秒のタイミング位置に設定し、条件ｂの試験を行な
う。この試験条件ｂで不良となったセルの位置を不良解
析メモリ600の記憶領域600Aに記憶する。
（２回目） 第12図に示すように論理比較器300に与えるストロー
ブパルスSTRB1とSTRB2を試験条件ｃとして30ナノ秒のタ
イミング位置に設定し、条件ｃの試験を行なう。この試
験によって不良解析メモリ600の記憶領域600Bに試験条
件ｃで不良となるセルの位置を記憶する。
（３回目） 第13図に示すように論理比較器300に与えるストロー
ブパルスSTRB1とSTRB2を試験条件ｃとして30ナノ秒のタ
イミング位置に設定し、条件ｃの試験を行なう。このと
き不良解析メモリ600の記憶領域600Aに記憶した試験条
件ｂで不良となったセルの位置を読出し、そのセルの位
置で論理比較を禁止させ（マスクさせ）条件ｂで良とな
ったセルの中で条件ｃで不良となるセルの位置を不良解
析メモリ600の記憶領域600cに記憶する。
（４回目） 第14図に示すように論理比較器300に与えるストロー
ブパルスSTRB1とSTRB2を試験条件ｄとして25ナノ秒のタ
イミング位置に設定し、条件ｄの試験を行なう。このと
き不良解析メモリ600の記憶領域600Bから試験条件ｃに
おいて不良となったセルの位置を読出し、この不良セル
の位置情報を論理比較器300にマスク信号として与え、
試験条件ｃで不良となったセルを試験対象から除いた状
態で条件ｄの試験を行なう。このとき不良となるセルの
位置を不良解析メモリ600の記憶領域600Dに記憶する。
このように４回に分けて条件b,c,dの試験を行なうこ
とにより不良解析メモリ600の記憶領域600Cに試験条件
ｂで良となったセルの中で試験条件ｃで不良となったセ
ルの位置情報を得ることができ、また不良解析メモリ60
0の記憶領域600Dに試験条件ｃで良となったセルの中で
試験条件ｄで不良となったセルの位置情報を得ることが
できる。
このようにして従来は高速応答形のメモリのアクセス
タイムを分類する場合に各試験条件b,c,d毎に試験を行
なわなければならないため試験に要する時間が長く掛る
欠点がある。
この出願の第２の目的は試験条件が多種にわたって付
されても短時間に試験を行なうことができる回路試験装
置を提供するにある。
「問題点を解決するための手段」 この出願の第１の発明では、被試験回路に試験信号を
与え、その応答出力信号を期待値信号と比較し、その一
致不一致を検出して回路の良否を判定する回路試験装置
において、 被試験回路から出力される応答出力信号が供給される
複数の信号検出回路と、 上記応答出力信号をその信号検出回路に取込むストロ
ーブパルスを上記複数の信号検出回路に別々に独立に与
える複数の信号路と、 上記複数の信号検出回路から取出される信号を別々に
独立に与えられる期待値信号とそれぞれ比較する複数の
論理比較回路と、 によって回路試験装置を構成したものである。
この第１の発明によれば信号取出回路を複数設け、こ
の複数の信号取出回路において、独立した信号路を通じ
てストローブパルスを与えて異なるタイミングで応答出
力信号を取出す構成としたから、各信号路を通じて与え
るストローブパルスの時間差を極く小さい時間差にまで
接近させることができる。よって高速応答型の回路を試
験する場合でもストローブパルスのタイミングを接近さ
せることができるため各信号取出回路において応答時間
の差を小さい時間差で分類することができる。この結
果、高速応答型の回路でも一度の試験で応答時間の違い
を複数の区分に分類することができる。
また一つの応答出力信号系に論理比較器が別々に複数
設けられ、この複数の論理比較器に別々に期待値信号を
与えることができるから、仮に被試験回路から応答出力
信号の周期が回路試験装置の１テストサイクルより整数
分の１の周期の信号が出力されても、複数の論理回路で
別々に応答出力信号の各周期毎に論理比較を行なうこと
ができる。
よって従来のピンマルチプレックス方式を用いなくて
も回路試験装置の動作速度より数倍速い速度で被試験回
路を試験することができる。
この出願の第２の発明では、 被試験回路に試験信号を与え、その応答出力信号を期
待値信号と比較し、その一致不一致を検出して回路の良
否を判定する回路試験装置において、 被試験回路から出力される応答出力信号を取出す複数
の信号検出回路と、 この複数の信号検出回路に別々に独立したストローブ
パルスを与える複数の信号路と、 別々に設けられ信号検出回路から取出される信号を期
待値信号と比較する複数の論理比較器と、 この複数の論理比較器のそれぞれに与えるマスクデー
タを設定する信号切替回路とによって回路試験装置を構
成したものである。
この第３の発明の構成によれば高速応答型メモリのよ
うな回路の応答速度を分解能よく複数の区分に分類する
ことができる。これと共に各別に設けた不良解析メモリ
から別々にマスクデータを与えることができるから一度
の試験で複数の試験条件に関しての試験結果を得ること
ができる。
「実施例」 第１図にこの発明の一実施例を示す。図中300はレベ
ル比較器を示し、入力端子301に被試験回路（特に図示
しない）から応答出力信号が与えられ、その応答出力信
号のＨ論理レベル及びＬ論理レベルが正規のレベルにな
っているか否かを比較判定する。
レベル判定された応答出力信号は論理比較器群400に
与えられる。この論理比較器群400において期待値デー
タEXP1,EXP2,EXP3・・・・と比較され、その一致不一致
を検出する。
この出願の第１の発明においては論理比較器群400の
各チャンネルCH1,CH2,CH3・・・に複数の信号検出回路4
02と403及び複数の論理比較器401A,401Bを設け、複数の
信号検出回路402と403で別々の伝送路415と416を通じて
送られて来るストローブパルスSTRB1とSTRB2によって応
答出力信号の有無を判定し、その判定結果が更に論理比
較器401Aと401Bで期待値信号EXP1,EXP2と比較される。
信号検出回路402,403はこの例ではセンスアンプ402A
及び403AとＤ型フリップフロップ402B及び403Bとによっ
て構成することができる。つまりセンスアンプ402A,403
Aの各出力端子をＤ型フリップフロップ402A,403Bのデー
タ入力端子Ｄに接続し、センスアンプ402A,403Bの各ス
トローブ入力端子に別々の信号系路415,416を通じてス
トローブパルスSTRB1とSTRB2を供給する。これと同時に
ストローブパルスSTRB1とSTRB2はＤ型フリップフロップ
402B,403Bの各クロック入力端子に与えられ、このＤ型
フリップフロップ402B,403Bに応答信号の有無をラッチ
できるように構成した場合を示す。
Ｄ型フリップフロップ402B,403Bの各出力端子は論理
比較器401Aと401Bを構成するアンド回路の一つの入力端
子に与えられる。
各チャンネルCH1,CH2,CH3・・・に設けた論理比較器4
01A,401Bを構成するアンド回路の他の一つの入力端子に
は、各チャンネルCH1,CH2,CH3・・・の入力端子405から
与えられる期待値信号EXP1,EXP2,EXP3・・・を供給し、
期待値信号EXP1,EXP2,EXP3・・・と各応答出力信号が一
致するか否かを判定する。
この出願の第１の発明では少なくとも二つのチャンネ
ル例えばCH1とCH2に設けた論理比較器401Bに対し、信号
切替回路417を設け、この切替回路417によって二つのチ
ャンネルに設けた一方の論理比較器401Bに与える期待値
信号をEXP1とEXP2の何れかを選択して与えることができ
るように構成した点を特徴とするものである。
つまり信号切替回路417を設けたことによりチャンネ
ルCH1の一方と他方の論理比較器401A及び401Bに期待値
信号EXP1を与える状態と、一方の論理比較器401Aに期待
値信号EXP1を与え、他方の論理比較器401Bに期待値信号
EXP2を与える状態に設定することができる。またチャン
ネルCH2の論理比較器401Aと401Bに対しても期待値信号E
XP2を与える状態と、期待値信号EXP2を論理比較器401A
に与え、期待値信号EXP1を論理比較器401Bに与える状態
とを設定できる。
この出願の第２の発明では各チャンネルCH1,CH2・・
・に設けた複数の論理比較器401A,401Bに対し不良解析
メモリ600から読出したマスクデータを任意を論理比較
器に供給できるようにマスクデータ切替回路418を設け
た構成としたものである。
つまり不良解析メモリ600には複数の記憶領域600A,60
0B,600C,600Dを有し、これら複数の記憶領域600A〜600D
から読出されたマスクデータをどの論理比較器401A,401
Bに与えるかを設定するマスクデータ切替回路418を設け
る。
従ってこのマスクデータ切替回路418を設けたことに
より不良解析メモリ600の複数の記憶領域600A〜600Dか
ら読出されるマスクデータを各チャンネルCH1,CH2,CH3
・・・に設けた論理比較器401A,401Bの何れに与えるか
を選択してその選択した状態を設定することができる。
尚、419,420は同様の信号切替回路を示す。この信号
切替回路419,420は端子421,422,423,424に与えられる論
理判定をする、しないを決める信号CPE1,CPE2,CPE3,CPE
4を選択してゲート425,426に与え、必要に応じて一方の
論理比較器401A又は401Bの双方で論理判定する状態と、
何れか一方で論理判定を行なう状態に設定できるように
構成した場合を示す。
上述したこの出願の第１の発明によれば信号検出回路
402と403に別々に信号路415,416を通じて独立したスト
ローブパルスSTRB1とSTRB2を与える構造としたから、ス
トローブパルスSTRB1とSTRB2のタイミングの時間差を接
近させても信号検出回路402と403は互に干渉することな
く被試験回路の応答出力信号の立上り又は立下りの有無
を極く短かい時間差の範囲内で検出することができる。
よって第２図に示すように立上りに要する時間が10ナ
ノ秒程度の高速応答型回路の応答信号でもストローブパ
ルスSTRB1とSTRB2の時間差を５ナノ秒程度に設定すれば
立上りの有無を高分解能で検出することができる。
この結果、一度の試験で高速応答型回路の応答速度を
分解能よく分類することができる。
またこの出願の第１の発明によれば期待値信号EXP1,E
XP2を二つのチャンネルCH1,CH2に設けた論理比較器401
A,401Bの何れにも供給できるように構成したから、二つ
のストローブパルスSTRB1とSTRB2で検出した信号を論理
比較器401A,401Bで別々に比較することができる。
よって例えば第３図に示すように被試験回路から出力
される応答信号の周期TSが試験装置の１テストサイクル
TMの1/2であったとしても、各データPA,PB,PC・・・の
有無をストローブパルスSTRB1とSTRB2で交互に検出し、
その検出した信号PAA,PCC...とPBB,PDD・・・（第３図
D,E参照）を別々に論理比較器401Aと401Bで論理比較す
ることができるから、実質的に回路試験装置を倍の速度
で動作させたことと等価となる。
この倍速動作を実現する従来のマルチプレックス方式
によれば一つの応答出力信号を論理比較するために、二
つのチャンネルに設けた論理比較器を用いたが、この出
願の第１の発明では一つのチャンネルに信号検出回路と
論理比較器をそれぞれ二つ設けた点と、二つの信号検出
回路402,403を独立したストローブパルスSTRB1とSTRB2
で信号を検出させるように構成するだけでよいため試験
装置全体の回路規模をそれ程大きくしないで高速試験を
行なうことができる。
この出願の第２の発明によれば各チャネルCH1,CH2,CH
3・・・にそれぞれ二つの論理比較器401A,401Bを設け、
これら二つの論理比較器401A,401Bに複数の記憶領域600
A〜600Dから読出されるマスクデータを選択的に与える
ことができるから一度の試験で複数の分類を行なうこと
ができる。
つまり第２の発明が解決すべき問題で説明したように
従来は試験条件b,c,dのそれぞれで不良となるメモリセ
ルを分類するには４回試験を行なう必要があったが、こ
の出願の第２の発明によれば２回の試験で同様の分類を
行なうことができる。
その理由を以下に説明する。
各チャンネルCH1,CH2,CH3・・・には二つの信号検出
回路402,403と、二つの論理比較器401A,401Bが設けら
れ、マスクデータ切替回路418によってこれら二つの論
理比較器401A,401Bに別々に記憶したマスクデータを与
えることができる。
この結果、第１回目の試験で第４図に示すように信号
検出回路402側でストローブパルスSTRB1のタイミング設
定により試験条件ｂを付して試験を行ない、信号検出回
路403側で条件ｃを付して試験を行なうことができる。
この試験結果は不良解析メモリ600の記憶領域600Aと6
00Bに記憶させることができる。
第２回目の試験では第５図に示すように不良解析メモ
リ600の記憶領域600Aに記憶した条件ｂで不良になった
メモリセルの位置をマスクデータとして読出し、このマ
スクデータをマスクデータ切替回路418を通じて論理比
較器401Aに与える。
これと共にこの論理比較器401Aの前段に設けられる信
号検出回路402に与えるストローブパルスSTRB1のタイミ
ングの選定により試験条件ｃを設定する。
また信号検出回路403に与えるストローブパルスSTRB2
のタイミングの選定によって試験条件ｄを設定し、この
試験条件ｄで検出した信号を論理比較器401Bに与える。
論理比較器401Bでは記憶領域600Bに記憶した試験条件ｃ
で不良になったセルの位置データをマスクデータとして
読出し、このマスクデータをマスクデータ切替回路418
の切替によって論理比較器401Bに与える。
このようにして二つの論理比較器401Aと401Bで平行し
て条件ｃと条件ｄを付し、且つ記憶領域600Aと600Bから
読出されるデータによってマスクしながら試験すること
ができる。その試験結果を不良解析メモリ600の記憶領
域600Cと600Dに記憶する。
このようにして記憶領域600Cに取込まれたデータは試
験条件ｂで良であったメモリセルの中で試験条件ｃで不
良になったセルのデータである。
また記憶領域600Dに取込まれたデータは試験条件ｃで
良であったメモリセルの中で試験条件ｄで不良のセルの
データを示す。
従って記憶領域600Aには試験条件ｂで不良になったメ
モリセル位置のデータが収納され、記憶領域600Bには試
験条件ｃで不良になったメモリセル位置のデータが記憶
されていることから２回の試験によって４種類の分類を
行なうことができる。
「発明の効果」 以上説明したようにこの出願の第１の発明によれば各
チャンネルに複数の信号検出回路402,403を設け、これ
ら複数の信号検出回路402,403に別々に設けたストロー
ブパルス供給路415,416を通じてストローブパルスSTRB1
とSTRB2を別々に供給する構成としたからストローブパ
ルスSTRB1とSTRB2の時間間隔をゼロにまで近接させて信
号の有無を検出することができる。よって高速応答型の
回路から出力される立下りの急峻な応答出力の立上りの
タイミングを高分解能で検出することができ、一度の試
験で応答速度の分布を複数の区分に分類することができ
る。
更にこの出願の第１の発明によれば信号検出回路402
と403が互に独立したストローブパルスSTRB1とSTRB2で
動作することに加えて、二つの信号検出回路402と403か
ら出力される検出信号を別々に二つの論理比較器で論理
比較すると共に、この二つの論理比較器の双方に信号切
替回路417を通じて期待値信号EXP1,EXP2を別々に与える
ことができる。
この結果、被試験回路が上述の実施例では試験装置の
テストサイクルの２倍の周波数を持つ応答信号を出力し
ても、１テストサイクル内に出力される二つの応答出力
を信号検出回路402と403で別々に検出し、その検出結果
を論理比較器401Aと401Bで別々に論理比較を行なうこと
ができる。
よってピンマルチプレクサのように二つのチャンネル
の論理比較器を用いなくても２倍の速度の試験を行なう
ことができ、試験に要する時間を短縮することができ
る。
更にこの出願の第２の発明によれば信号切替回路418
によって不良解析メモリ600の記憶領域から読出される
マスクデータを二つの論理比較器401Aと401Bの何れにも
選択的に与えることができるから、各試験条件に応じて
マスクデータを希望する論理比較器に与えることができ
る。
従って各チャンネルにおいて二つの論理比較器に別々
にマスクデータを与えることができるから一度の試験で
二つの試験条件を付して分類を行なうことができる。よ
ってこの第２の発明でも試験時間を短縮できる利点が得
られる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、第２図
及び第３図はこの出願の第１の発明の動作を説明するた
めの波形図、第４図及び第５図はこの出願の第２の発明
の動作を説明するためのブロック図、第６図は回路試験
装置の全体の構成を説明するためのブロック図、第７図
は従来の回路試験装置の構成を説明するためのブロック
図、第８図は回路試験装置における被試験回路の分類方
法を説明するためのグラフ、第９図は従来の回路試験装
置のマルチプレクス方式の動作を説明するためのブロッ
ク図、第10図はマルチプレクス方式の動作を説明するた
めの波形図、第11図乃至第14図は従来の回路試験装置で
被試験回路の動作特性を分類する方法を説明するための
ブロック図である。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】A.被試験回路に試験信号を与え、その応答
    出力信号を期待値信号と比較し、その一致不一致を検出
    して回路の良否を判定する回路試験装置において、 B.被試験回路から出力される応答出力信号が供給される
    複数の信号検出回路と、 C.上記応答出力信号をその信号検出回路に取込むストロ
    ーブパルスを上記複数の信号検出回路に別々に独立に与
    える複数の信号路と、 D.上記複数の信号検出回路から取出される信号を別々に
    独立に与えられる期待値信号とそれぞれ比較する複数の
    論理比較器と、 を設けて成る回路試験装置。
  2. 【請求項２】A.被試験回路に試験信号を与え、その応答
    出力信号を期待値信号と比較し、その一致不一致を検出
    して回路の良否を判定する回路試験装置において、 B.被試験回路から出力される応答出力信号が供給される
    複数の信号検出回路と、 C.上記応答出力信号をその信号検出回路に取込むストロ
    ーブパルスを上記複数の信号検出回路に別々に独立に与
    える複数の信号路と、 D.上記複数の信号検出回路から取出される信号を別々に
    独立に与えられる期待値信号とそれぞれ比較する複数の
    論理比較器と、 E.この複数の論理比較器のそれぞれに与えるマスクデー
    タを選定するマスクデータ切替回路と、 を設けて成る回路試験装置。
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