JPH01217277A - テストパタン作成方式 - Google Patents
テストパタン作成方式Info
- Publication number
- JPH01217277A JPH01217277A JP63043542A JP4354288A JPH01217277A JP H01217277 A JPH01217277 A JP H01217277A JP 63043542 A JP63043542 A JP 63043542A JP 4354288 A JP4354288 A JP 4354288A JP H01217277 A JPH01217277 A JP H01217277A
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- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
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- 238000004088 simulation Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000004913 activation Effects 0.000 claims description 14
- 238000012217 deletion Methods 0.000 claims description 13
- 230000037430 deletion Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 3
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテストパタン作成方式に関し、特に論理回路の
テストパタン作成方式において故障検出可否の判定をテ
ストパタン入力発生時にも行うテストパタン作成方式に
関する。
テストパタン作成方式において故障検出可否の判定をテ
ストパタン入力発生時にも行うテストパタン作成方式に
関する。
従来、この種のテストパタン作成方式では、故障定義手
段によって１つ以上の故障が定義された対象故障から１
つの故障を選択して選択した故障を検出することが可能
なテストパタン入力を発生した後に、選択した故障を含
む対象故障に対して故障シミュレーションを行い、生成
したテストパタン入力でどれだ６ノの故障を検出するこ
とができるかを評価していた。
段によって１つ以上の故障が定義された対象故障から１
つの故障を選択して選択した故障を検出することが可能
なテストパタン入力を発生した後に、選択した故障を含
む対象故障に対して故障シミュレーションを行い、生成
したテストパタン入力でどれだ６ノの故障を検出するこ
とができるかを評価していた。
また、故障シミュレーションによる評価の結果、未検出
の故障があればその未検出の故障からさらに１つの故障
を選択して選択した未検出の故障を検出するためのテス
トパタン入力を発生して故障シミュレーションを行って
評価するという処理を満足のいくまで繰り返して実行す
る方法がとられていた（例えば、オーム社“ＬＳＩハン
トブック゛第３編第２章、１９８４年参照）。
の故障があればその未検出の故障からさらに１つの故障
を選択して選択した未検出の故障を検出するためのテス
トパタン入力を発生して故障シミュレーションを行って
評価するという処理を満足のいくまで繰り返して実行す
る方法がとられていた（例えば、オーム社“ＬＳＩハン
トブック゛第３編第２章、１９８４年参照）。
上述した従来のテストパタン作成方式では、発生したテ
ストパタン入力が選択された故障を検出できることが明
白な場合でも不要な故障シミュレーションを行っており
、さらにテストパタン入力発生時に容易に同一のテスト
パタン入力で検出可能とわかる故障についても不要な故
障シミュレーションを行っているので、メモリやマシン
タイムを無駄に使用してしまうという欠点がある。
ストパタン入力が選択された故障を検出できることが明
白な場合でも不要な故障シミュレーションを行っており
、さらにテストパタン入力発生時に容易に同一のテスト
パタン入力で検出可能とわかる故障についても不要な故
障シミュレーションを行っているので、メモリやマシン
タイムを無駄に使用してしまうという欠点がある。
本発明の目的は、」−述の点に鑑み、テストパタン入力
発生時にも故障検出を行いさらにテストパタン入力の極
小化を行うことにより、故障シミュレーションの対象と
する対象故障およびテストパタン人力を減らして故障シ
ミュレーション時の負荷を軽減し、メモリやマシンタイ
ムを無駄に使用することなしに効率よくテストパタンを
作成することができるテストパタン作成方式を提供する
ことムこある。
発生時にも故障検出を行いさらにテストパタン入力の極
小化を行うことにより、故障シミュレーションの対象と
する対象故障およびテストパタン人力を減らして故障シ
ミュレーション時の負荷を軽減し、メモリやマシンタイ
ムを無駄に使用することなしに効率よくテストパタンを
作成することができるテストパタン作成方式を提供する
ことムこある。
Ｃ課題を解決するための手段〕
本発明のテストパタン作成方式は、論理回路のテストパ
タン作成方式において、選択された故障に対してテスト
パタン入力を発生するテストパタン入力発生手段と、こ
のテストパタン入力発生手段における故障の検出点から
活性化されたパスのトレースを行ってパス上の検出可能
故障を求める活性化パストレース手段段と、この活性化
パストレース手段により求められたパス上の検出可能故
障を対象故障から削除する故障削除手段と、前記テスト
パタン入力発生手段、前記活性化パストレース手段およ
び前記故障削除手段による処理が繰り返された後に生成
された複数のテストパタン入力の併合化を行うテストパ
タン入力併合化手段と、このテストパタン入力併合化手
段により併合化が行われたテストパタン入力を用いて前
記故障削除手段により検出可能故障が削除された対象故
障に対して故障シミュレーションを行って検出率および
テストパタンを作成する故障シミュレーション手段とを
有する。
タン作成方式において、選択された故障に対してテスト
パタン入力を発生するテストパタン入力発生手段と、こ
のテストパタン入力発生手段における故障の検出点から
活性化されたパスのトレースを行ってパス上の検出可能
故障を求める活性化パストレース手段段と、この活性化
パストレース手段により求められたパス上の検出可能故
障を対象故障から削除する故障削除手段と、前記テスト
パタン入力発生手段、前記活性化パストレース手段およ
び前記故障削除手段による処理が繰り返された後に生成
された複数のテストパタン入力の併合化を行うテストパ
タン入力併合化手段と、このテストパタン入力併合化手
段により併合化が行われたテストパタン入力を用いて前
記故障削除手段により検出可能故障が削除された対象故
障に対して故障シミュレーションを行って検出率および
テストパタンを作成する故障シミュレーション手段とを
有する。
本発明のテストパタン作成方式では、テストパタン入力
発生手段が選択された故障に対してテストパタン入力を
発生し、活性化パストレース手段がテストパタン入力発
生手段における故障の検出点から活性化されたパスのト
レースを行ってパス上の検出可能故障を求め、故障削除
手段が活性化パストレース手段により求められたパス上
の検出可能故障を対象故障から削除し、テストパタン入
力併合化手段がテストパタン入力発生手段、活性化パス
トレース手段および故障削除手段による処理が繰り返さ
れた後に生成された複数のテストパタン入力の併合化を
行い、故障シミュレーション手段がテスｊ・バタン入力
倒台化手段により併合化が行われたテストパタン入力を
用いて故障削除手段により検出可能故障が削除された対
象故障に対して故障シミュレーションを行って検出率お
よびテストパタンを作成する。
発生手段が選択された故障に対してテストパタン入力を
発生し、活性化パストレース手段がテストパタン入力発
生手段における故障の検出点から活性化されたパスのト
レースを行ってパス上の検出可能故障を求め、故障削除
手段が活性化パストレース手段により求められたパス上
の検出可能故障を対象故障から削除し、テストパタン入
力併合化手段がテストパタン入力発生手段、活性化パス
トレース手段および故障削除手段による処理が繰り返さ
れた後に生成された複数のテストパタン入力の併合化を
行い、故障シミュレーション手段がテスｊ・バタン入力
倒台化手段により併合化が行われたテストパタン入力を
用いて故障削除手段により検出可能故障が削除された対
象故障に対して故障シミュレーションを行って検出率お
よびテストパタンを作成する。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例のテストパタン作成方式の
構成を示すブロック図である。本実施例のテストパタン
作成方式は、論理回路１と、故障定義手段２と、テスト
パタン入力発生手段３と、活性化パストレース手段４と
、故障削除手段５と、故障シミュレーション手段６と、
ナス１−バタン入力併合化手段７と、対象故障８と、テ
ストパタン入力９と、パス上の検出可能故障１０と、検
出率１１と、テストパタン１２とから構成されている。
構成を示すブロック図である。本実施例のテストパタン
作成方式は、論理回路１と、故障定義手段２と、テスト
パタン入力発生手段３と、活性化パストレース手段４と
、故障削除手段５と、故障シミュレーション手段６と、
ナス１−バタン入力併合化手段７と、対象故障８と、テ
ストパタン入力９と、パス上の検出可能故障１０と、検
出率１１と、テストパタン１２とから構成されている。
次に、このように構成された本実施例のテストパタン作
成方式の動作について説明する。
成方式の動作について説明する。
故障定義手段２は、論理回路１に対して予め１つ以上の
故障を仮定して対象故障８を定義する。
故障を仮定して対象故障８を定義する。
テストパタン入力発生手段３は、対象故障８のうちの１
つの故障を選択して、選択した故障を検出することがで
きるテストパタン入力９を発生ずる。
つの故障を選択して、選択した故障を検出することがで
きるテストパタン入力９を発生ずる。
次に、活性化パストレース手段４は、選択した故障の検
出点からファンイントレースを開始し、ファンイン側素
子の出力値がＤまたはＤである場合には判定したファン
イン側素子へのライン上の故障は検出可能な故障である
ので、パス上の検出可能故障１０とする。また、ファン
イン側素子の出力値がＤまたばＤでない場合でも、活性
化パストレース手段４は、次に、トレース元素子のタイ
プおよびファンイン側素子の出力値からトレース元素子
とファンイン側素子との間のラインが故障検出可能なラ
インであれば、パス上の検出可能故障１０とする。
出点からファンイントレースを開始し、ファンイン側素
子の出力値がＤまたはＤである場合には判定したファン
イン側素子へのライン上の故障は検出可能な故障である
ので、パス上の検出可能故障１０とする。また、ファン
イン側素子の出力値がＤまたばＤでない場合でも、活性
化パストレース手段４は、次に、トレース元素子のタイ
プおよびファンイン側素子の出力値からトレース元素子
とファンイン側素子との間のラインが故障検出可能なラ
インであれば、パス上の検出可能故障１０とする。
なお、Ｄはそれぞれ正常時に“’ １ ” 、故障時に
°′０°゛を示す（０縮退故障を示す）信号の値、Ｄは
正常時に“０”、故障時に“１゛を示す（１縮退故障を
示す）信号の値である。ファンイン側素子の出力値がＤ
またはＤとなっている場合には、故障が伝搬してきたパ
スであるので、ライン上の０縮退故障（Ｄのとき）およ
び１縮退故障（１５のとき）は検出することが可能であ
る。したがって、ファンイン側の出力値がＤおよびＤの
場合には、パス上の検出可能故障１０とされる。
°′０°゛を示す（０縮退故障を示す）信号の値、Ｄは
正常時に“０”、故障時に“１゛を示す（１縮退故障を
示す）信号の値である。ファンイン側素子の出力値がＤ
またはＤとなっている場合には、故障が伝搬してきたパ
スであるので、ライン上の０縮退故障（Ｄのとき）およ
び１縮退故障（１５のとき）は検出することが可能であ
る。したがって、ファンイン側の出力値がＤおよびＤの
場合には、パス上の検出可能故障１０とされる。
マｆ、−１例えば、トレース元素子のタイプが２人力Ａ
ＮＤ （アンド）ゲートの場合には、２人力ＡＮＤゲー
トの出力の０縮退故障に対してファンイン側素子の正常
時の出力値がともに“１゛とすると、ファンイン側素子
側の２つのライン上に故障が存在しないときには入力Ａ
ＮＤゲートの出力値がパ１″、故障が存在するときには
入力ＡＮＤゲートの出力値が“Ｏ″となることがら、フ
ァンイン側素子側の２つのライン上の０縮退故障は検出
可能である。このようにして、トレース元素子のタイプ
およびファンイン側素子の出力値により故障検出可能な
ライン上の故障がパス上の検出可能故障１０とされる。
ＮＤ （アンド）ゲートの場合には、２人力ＡＮＤゲー
トの出力の０縮退故障に対してファンイン側素子の正常
時の出力値がともに“１゛とすると、ファンイン側素子
側の２つのライン上に故障が存在しないときには入力Ａ
ＮＤゲートの出力値がパ１″、故障が存在するときには
入力ＡＮＤゲートの出力値が“Ｏ″となることがら、フ
ァンイン側素子側の２つのライン上の０縮退故障は検出
可能である。このようにして、トレース元素子のタイプ
およびファンイン側素子の出力値により故障検出可能な
ライン上の故障がパス上の検出可能故障１０とされる。
活性化パストレース手段４は、論理回路１のすべてのパ
スについてファンイントレースを行ってパス上の検出可
能故障１０を抽出する。
スについてファンイントレースを行ってパス上の検出可
能故障１０を抽出する。
次に、対象故障削除手段５は、対象故障８からパス上の
検出可能故障１０を削除する。
検出可能故障１０を削除する。
以上の処理が繰り返され、複数のテストパタン入力９が
生成される。
生成される。
複数の子ストパクン入力９が生成された後に、テスＩ・
バタン入力併合化手段６は、複数のテストパタン入ノｊ
９の極小化（マージ）を行う。
バタン入力併合化手段６は、複数のテストパタン入ノｊ
９の極小化（マージ）を行う。
ここで、テストパタン入力併合化手段６によるテストパ
タン入力９のマージ処理について説明する。
タン入力９のマージ処理について説明する。
例えば、第２図に示すように３つのテストパタン入力ａ
、ｂおよびＣが生成されているとする。
、ｂおよびＣが生成されているとする。
テストパタン入力ａとテストパタン入力すとを重ねても
矛盾はないので、テストパタン入力併合化手段６は、テ
ストパタン入力ａとテストパタン入力すとをマージして
ｊつのテストパタン入力ｄとする。したがって、故障シ
ミュレーション手段７において故障シミュレーションに
使用されるテストパタン入力９はテストパタン入力Ｃお
よびｄとなる。なお、Ｘは、選択された故障に影響を与
えないパスの入力端子のテストパタン入力値である。
矛盾はないので、テストパタン入力併合化手段６は、テ
ストパタン入力ａとテストパタン入力すとをマージして
ｊつのテストパタン入力ｄとする。したがって、故障シ
ミュレーション手段７において故障シミュレーションに
使用されるテストパタン入力９はテストパタン入力Ｃお
よびｄとなる。なお、Ｘは、選択された故障に影響を与
えないパスの入力端子のテストパタン入力値である。
この後、故障シミュレーション手段７は、故障削除手段
５によってパス上の検出可能故障１０が削除された対象
故障８に対してテストパタン入力併合化手段６によって
マージ処理が行われた後の複数のテストパタン入力９に
より故障シミュレーションを行い、テストパタン１２お
よび検出率１１を求める。
５によってパス上の検出可能故障１０が削除された対象
故障８に対してテストパタン入力併合化手段６によって
マージ処理が行われた後の複数のテストパタン入力９に
より故障シミュレーションを行い、テストパタン１２お
よび検出率１１を求める。
このとき、第３図に示すように、例えば、第２図に示す
テストパタン入力ａ生成時、テストパタン入力す生成時
およびテストパタン入力Ｃ生成時のパス上の検出可能故
障ＩＯをそれぞれＡ、ＢおよびＣとすると、故障シミュ
レーション手段６による故障シミュレーションの対象と
なる対象故障８は、斜線部の故障りである。
テストパタン入力ａ生成時、テストパタン入力す生成時
およびテストパタン入力Ｃ生成時のパス上の検出可能故
障ＩＯをそれぞれＡ、ＢおよびＣとすると、故障シミュ
レーション手段６による故障シミュレーションの対象と
なる対象故障８は、斜線部の故障りである。
検出率１１が十分でないときには、テストパタン入力発
生手段３に戻り、以上の処理を繰り返す。
生手段３に戻り、以上の処理を繰り返す。
以上説明したように本発明は、テストパタン入力発生時
にも故障検出を行って検出可能故障を対象故障から削減
しさらにテストパタン入力の極小化を行うことにより、
故障シミュレーションの対象故障およびテストパタン入
力を減らして故障シミュレーション時の負荷を軽減し、
不要な故障シミュレーションを行うことによるメモリお
よびマシンタイムの無駄な使用を省いて効率よくナス１
〜パタンを作成することができるという効果がある。
にも故障検出を行って検出可能故障を対象故障から削減
しさらにテストパタン入力の極小化を行うことにより、
故障シミュレーションの対象故障およびテストパタン入
力を減らして故障シミュレーション時の負荷を軽減し、
不要な故障シミュレーションを行うことによるメモリお
よびマシンタイムの無駄な使用を省いて効率よくナス１
〜パタンを作成することができるという効果がある。
第１図は本発明の一実施例のテストパタン作成方式の構
成を示すブロック図、 第２図は第１図中のテストパタン入力併合化手段おける
マージ処理を説明するための図、第３図は第１図中の故
障シミュレーション手段が故障シミュレーションを行う
うえでの対象故障を例示する図である。 図において、 １・・・論理回路、 ２・・・故障定義手段、 ３・・・テストパタン入力発生手段、 ４・・・活性化パストレース手段、 ５・・・故障削除手段、 ６・・・テストパタン入力併合化手段、７・・・故障シ
ミュレーション手段、 ８・・・対象故障、 ９・・・テストパタン入力、 １０・・・パス上の検出可能故障、 １１・・・検出率、 １２・・・テストパタンである。
成を示すブロック図、 第２図は第１図中のテストパタン入力併合化手段おける
マージ処理を説明するための図、第３図は第１図中の故
障シミュレーション手段が故障シミュレーションを行う
うえでの対象故障を例示する図である。 図において、 １・・・論理回路、 ２・・・故障定義手段、 ３・・・テストパタン入力発生手段、 ４・・・活性化パストレース手段、 ５・・・故障削除手段、 ６・・・テストパタン入力併合化手段、７・・・故障シ
ミュレーション手段、 ８・・・対象故障、 ９・・・テストパタン入力、 １０・・・パス上の検出可能故障、 １１・・・検出率、 １２・・・テストパタンである。
Claims (1)
- 【特許請求の範囲】 論理回路のテストパタン作成方式において、選択された
故障に対してテストパタン入力を発生するテストパタン
入力発生手段と、 このテストパタン入力発生手段における故障の検出点か
ら活性化されたパスのトレースを行ってパス上の検出可
能故障を求める活性化パストレース手段と、 この活性化パストレース手段により求められたパス上の
検出可能故障を対象故障から削除する故障削除手段と、 前記テストパタン入力発生手段、前記活性化パストレー
ス手段および前記故障削除手段による処理が繰り返され
た後に生成された複数のテストパタン入力の併合化を行
うテストパタン入力併合化手段と、 このテストパタン入力併合化手段により併合化が行われ
たテストパタン入力を用いて前記故障削除手段により検
出可能故障が削除された対象故障に対して故障シミュレ
ーションを行って検出率およびテストパタンを作成する
故障シミュレーション手段と、 を有することを特徴とするテストパタン作成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043542A JPH01217277A (ja) | 1988-02-26 | 1988-02-26 | テストパタン作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043542A JPH01217277A (ja) | 1988-02-26 | 1988-02-26 | テストパタン作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217277A true JPH01217277A (ja) | 1989-08-30 |
Family
ID=12666631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043542A Pending JPH01217277A (ja) | 1988-02-26 | 1988-02-26 | テストパタン作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217277A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719881A (en) * | 1995-02-09 | 1998-02-17 | Nec Corporation | Test pattern generating apparatus and method |
| JP2008232690A (ja) * | 2007-03-19 | 2008-10-02 | Nec Corp | 半導体集積回路、半導体集積回路のテストパターン生成装置 |
-
1988
- 1988-02-26 JP JP63043542A patent/JPH01217277A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719881A (en) * | 1995-02-09 | 1998-02-17 | Nec Corporation | Test pattern generating apparatus and method |
| JP2008232690A (ja) * | 2007-03-19 | 2008-10-02 | Nec Corp | 半導体集積回路、半導体集積回路のテストパターン生成装置 |
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