JP3512728B2 - 論理回路のテストパタン生成方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路のテスト
パタン生成技術に係り、特に順序回路用ＡＴＰＧ（Auto
matic Test Pattern Generation）システム及び組み合
わせ回路用ＡＴＰＧシステムが生成するテストパタン長
を短縮できる論理回路のテストパタン生成方法及び装置
に関する。

【０００２】

【従来の技術】近年、ＬＳＩの大規模化が進む中、ＬＳ
Ｉの試験コストも高くなりつつある。このような背景に
おいて、ＬＳＩの試験コストを大きく左右する要因の１
つにＬＳＩを試験するテストパタン数の多さがある。テ
ストパタン数が少なければ、それだけ１つのＬＳＩに対
する試験時間を短くすることができ、高価なＬＳＩテス
ターを使用する時間を短縮でき、試験コストの削減に大
きく寄与する。このため、テストパタン数を削減する手
法の開発が待たれている。

【０００３】ところで、一般に、順序回路用ＡＴＰＧ
（Automatic Test Pattern Generation）システムが生
成するテストパタンは、組み合わせ回路用ＡＴＰＧシス
テムが生成するテストパタンとは、以下の点で異なる。

【０００４】第１の相異点は、組み合わせ回路では、１
つの故障（縮退故障）を常に１つのテストパタンのみで
検出可能であるが、順序回路では、１つの故障を検出す
るためには、多くの場合、複数のテストパタンが必要な
ことである。このため、順序回路用ＡＴＰＧシステムが
生成するテストパタン数は、非常に多くなる傾向があ
る。

【０００５】そして、第２の相異点は、組み合わせ回路
用ＡＴＰＧシステムが生成する複数のテストパタンにお
いては、個々のテストパタンの並びを変えても、元のテ
ストパタンの並びで得られていた故障検出率が低下する
ことはないが、順序回路用ＡＴＰＧシステムが生成する
複数のテストパタンにおいては、それらのテストパタン
の並びを変えると、元のテストパタンの並びで得られて
いた故障検出率よりも、低い故障検出率しか得られなく
なる場合があることである。その理由は、順序回路に
は、Ｆ／Ｆ（フリップフロップ）等の記憶素子が存在す
るため、ある時刻において、決定されるその回路の外部
出力端子の値は、ほとんどの場合、その回路の外部入力
端子に印加したテストパタンとその時刻におけるＦ／Ｆ
等の論理値（つまり、回路の内部状態）で決定されるた
め、テストパタンの並びを変えると、回路の内部状態も
変化し、それにより検出できていた故障が検出できなく
なる可能性があるからである。

【０００６】このような違いを有する順序回路用ＡＴＰ
Ｇシステムのテストパタン長の短縮化、つまり、テスト
パタン圧縮機能の強化改造への技術的要求が高まってき
ている。

【０００７】一方、組み合わせ回路用ＡＴＰＧシステム
における組み合わせ回路用のテストパタン圧縮に関する
従来技術としては、例えば、特願平１１−１３９１４４
号公報（第１従来技術）に記載のものがある。また、他
の従来技術としては、例えば、特開平５−３４１０１１
号公報（第２従来技術）に記載のものがある。

【０００８】ここで、一般的な論理回路におけるテスト
パタン圧縮に関する技術を、以下に示す海外論文を引用
して説明する。 「B. Ayari and B. Kaminska, "A New Dynamic Test Ve
ctor Compaction for Automatic Test Pattern Generat
ion", IEEE Trans. Computer-Aided Design, Vol. 13,
No. 3, March 1994, pp.353-358」 以降、この海外論文を論文Ａと呼ぶ。

【０００９】論文Ａの第２節「Previous Work」で紹介
されているように、テストパタン圧縮は、スタティック
コンパクションとダイナミックコンパクションの２種類
に分類できる。スタティックコンパクションは、テスト
パタン圧縮を行う前に、故障を検出できるテストパタン
を全て生成し、その後テストパタン圧縮のみを独立して
行うことを意味する。一方、ダイナミックコンパクショ
ンは、故障を検出できるテストパタンの自動生成と、全
体的なテストパタン数を少なくするためのテストパタン
圧縮を同時に考慮しながら行うことを意味する。

【００１０】図１４は、第１従来技術におけるテストパ
タン圧縮手法を説明するためのフローチャートである。
上記特願平１１−１３９１４４号公報（第１従来技術）
に記載されるテストパタン圧縮手法は、スタティックコ
ンパクションの分類に属するテストパタン圧縮手法であ
り、図１４に示すような各処理を実行してテストパタン
圧縮を行う。

【００１１】図１４を参照すると、まず、回路・故障情
報入力工程（ステップＳ２００１）を経て、初期テスト
パタン生成工程（ステップＳ２００２）を実行し、全て
の故障を検出するテストパタンを生成する。

【００１２】続いて、テストパタン順序変更工程（ステ
ップＳ２００３）を実行し、当該生成したテストパタン
の並びを変更する。

【００１３】続いて、不確定値再活性工程（ステップＳ
２００４）を実行し、テストパタン中で不確定値（Ｘ
値）を有するＰＩ（Ｐｒｉｍａｒｙ Ｉｎｐｕｔ：外部
入力端子）に論理値”１”もしくは論理値”０”を割り
当て、テストパタンを再活性化する。

【００１４】続いて、不確定値決定工程（ステップＳ２
００５）を実行し、再活性化されたテストパタンで故障
シミュレーションを行い、全てのテストパタンに対して
検出した全ての故障の検出に関係のない外部入力端子Ｐ
Ｉを決定し、当該外部入力端子ＰＩに不確定値を割り当
てる。

【００１５】続いて、テストパタン併合工程（ステップ
Ｓ２００６）を実行し、当該不確定値が割り当てられた
テストパタンの中で併合可能なテストパタン同士を併合
し、テストパタン数を削減する。

【００１６】最後に、テストパタン数が十分に削減され
ていない場合、テストパタン順序変更工程（ステップＳ
２００３）に再度戻り、テストパタン順序変更工程（ス
テップＳ２００３）からテストパタン併合工程（ステッ
プＳ２００６）を繰り返す。テストパタン数が十分に削
減されている場合は、圧縮したテストパタンをテストパ
タン出力工程（ステップＳ２００７）へ出力しテストパ
タン圧縮処理を終了する。

【００１７】図１５は、上記特開平５−３４１０１１号
公報（第２従来技術）におけるテストパタン圧縮手法を
説明するためのフローチャートである。上記特開平５−
３４１０１１号公報（第２従来技術）に記載されるテス
トパタン圧縮手法は、ダイナミックコンパクションの分
類に属するテストパタン圧縮手法であり、図１５に示す
ような諸工程を実行することでテストパタン生成を行
う。

【００１８】まず、パタン生成開始の工程（ステップＳ
２１０１）に続いてテストパタン生成を行う故障表を作
成する（ステップＳ２１０２）。

【００１９】続いて、全ての故障を検出したか判断する
（ステップＳ２１０３）。全ての故障を検出したのであ
れば（ステップＳ２１０３のＹｅｓ）、テストパタン生
成を終了する（ステップＳ２１１４）。全ての故障を検
出していない場合は（ステップＳ２１０３のＮｏ）、ス
テップＳ２１０４に移る。

【００２０】ステップＳ２１０４では、その時点におけ
る故障表の中から１個の故障を取り出し目標故障とす
る。

【００２１】続いて、その時点までに生成したテストパ
タンがその目標故障を検出しているか判断する（ステッ
プＳ２１０５）。その目標故障を検出していない場合
（ステップＳ２１０５のＮｏ）、ステップＳ２１０６に
移る。目標故障を検出した場合（ステップＳ２１０５の
Ｙｅｓ）は、ステップＳ２１０３に戻る。

【００２２】ステップＳ２１０６では、目標故障を検出
するテストパタンを生成する。

【００２３】続いて、その生成されたテストパタンが複
数ある場合は（ステップＳ２１０７のＮｏ）、複数のテ
ストパタンの中から数通り選ぶか否かを判断する（ステ
ップＳ２１０７→ステップＳ２１０９）

【００２４】パタンが数通りの組み合わせであるとき
（ステップＳ２１０９のＹｅｓ）、それらの中から１組
のテストパタンを取り出し故障シミュレーションを行う
（ステップＳ２１１０）。続いて、故障シミュレーショ
ンしたテストパタンで検出される故障数を記録する（ス
テップＳ２１１１）。これを数通りのテストパタン全て
について行う。

【００２５】パタンが数通りの組み合わせでなくなった
とき（ステップＳ２１０９のＮｏ）、最も多くの故障を
検出するパタンを目標故障に対するテストパタンとして
選択し（ステップＳ２１１２）、続いて、故障表を更新
し（ステップＳ２１１３）、続いて、ステップＳ２１０
３の処理に戻る。

【００２６】一方、１つのテストパタンのみが生成され
た場合は（ステップＳ２１０７のＹｅｓ）のテストパタ
ンに対する故障シミュレーションを行う（ステップＳ２
１０８）。続いて、故障表を更新し（ステップＳ２１１
３）、続いて、ステップＳ２１０３の処理に戻る。

【００２７】

【発明が解決しようとする課題】しかしながら、上記第
１従来技術に記載されるテストパタン圧縮手法は、上記
第１の効果を生み出すテストパタン順序変更工程（ステ
ップＳ２００３）、及び上記第３の効果を生み出すテス
トパタン併合工程（ステップＳ２００６）を、順序回路
ではそのまま適用できないため、個々の効果を相乗的に
高める繰り返し処理が行えなくなる。このため、その繰
り返し処理による相乗的に高められるテストパタン圧縮
効果を順序回路では得られないという問題点があった
（第１の問題点）。

【００２８】また、上記第２従来技術に記載されるテス
トパタン圧縮手法は、ステップＳ２１１０において選択
した複数のテストパタン毎に故障シミュレーションを行
うため、故障シミュレーション回数が増加し、故障シミ
ュレーションに要する時間が長くなるという問題点があ
った（第２の問題点）。

【００２９】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、順序回路用ＡＴＰ
Ｇ（Automatic Test Pattern Generation）システム及
び組み合わせ回路用ＡＴＰＧシステムが生成するテスト
パタン長を短縮できる論理回路のテストパタン生成方法
及び装置を提供する点にある。

【００３０】

【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、テストパタンを生成するために必要
となる回路情報及び故障情報を外部記憶装置から入力す
る回路情報・故障情報入力工程と、テストパタンを生成
させるべき対象とする故障を選択する処理対象故障選択
工程と、生成された全てのテストパタンの情報及び処理
された故障の情報を外部記憶装置に出力するテストパタ
ン情報・故障情報出力工程と、テストパタン生成を終了
するかどうかを、故障検出率、テストパタン数、処理時
間、及び未検出故障数が希望する条件を満たしているか
どうかの判断を行い、テストパタン生成を終了すると判
断した場合は、前記テストパタン情報・故障情報出力工
程に移行し、テストパタン生成を続行すると判断した場
合は、前記処理対象故障選択工程に移行するテストパタ
ン生成終了判定工程と、前記処理対象故障選択工程にて
選択した故障を検出するために必要となる１個以上のテ
ストパタンの生成を試み、１個以上のテストパタンを生
成できなかった場合は、前記テストパタン生成終了判定
工程に戻り、１個以上のテストパタンを生成できた場合
は、テストパタン再活性化を行う工程に移行する処理対
象故障検出テストパタン生成工程と、未検出故障の中で
１個以上のテストパタンで検出できる故障を識別し、１
個以上のテストパタンを構成している外部入力端子の中
で故障の検出に論理的に必要のない外部入力端子を識別
し、それらの外部端子に不確定値を割り当て、当該１個
以上のテストパタンをＬ組だけ複製し、各々の複製され
た１個以上のテストパタン中の不確定値に疑似乱数を用
いて異なる１個以上のテストパタンとなるように論理
値”１”もしくは論理値”０”を割り当て、それぞれ異
なる値を有する複製された１個以上のテストパタンをＰ
ＰＰＦ故障シミュレーション手法を用いて、未検出故障
の中からＭ故障に１故障の割合でサンプリングした未検
出故障に対して故障シミュレーションを行い、サンプリ
ングされた未検出故障を最も多く検出した複製された１
個以上のテストパタンを前記処理対象故障選択工程にお
いて選択された故障を検出する１個以上のテストパタン
として選択し、前記処理対象故障検出テストパタン生成
工程で生成された１個以上のテストパタンをより多くの
故障を検出できる１個以上のテストパタンとして再活性
化するテストパタン再活性化工程と、前記テストパタン
再活性化工程で検出されなかった未検出故障に対して、
故障シミュレーションを行う未検出故障用故障シミュレ
ーション工程と、前記テストパタン再活性化工程がＮ回
行われたか判断し、Ｎ回行われた場合は、前記未検出故
障用故障シミュレーション工程に移行し、Ｎ回行われて
いない場合は、前記テストパタン再活性化工程に再度移
行するテストパタン再活性化判定工程と、前記テストパ
タン再活性化工程で再活性化された１個以上のテストパ
タンを外部記憶装置に出力するテストパタン出力工程を
有することを特徴とする論理回路のテストパタン生成方
法に存する。また、この発明の請求項２に記載の発明の
要旨は、テストパタンを生成するために必要となる回路
情報及び故障情報を外部記憶装置から入力する回路情報
・故障情報入力工程と、テストパタンを外部記憶装置か
ら入力するテストパタン入力工程と、生成された全ての
テストパタンの情報及び処理された故障の情報を外部記
憶装置に出力するテストパタン情報・故障情報出力工程
と、テストパタン生成を終了するかどうかを、故障検出
率、テストパタン数、処理時間、及び未検出故障数が希
望する条件を満たしているかどうかの判断を行い、テス
トパタン生成を終了すると判断した場合は、前記テスト
パタン情報・故障情報出力工程に移行し、テストパタン
生成を続行すると判断した場合は、前記テストパタン入
力工程に移行するテストパタン生成終了判定工程と、回
路が組み合わせ回路である場合は前記テストパタン入力
工程によって入力したすべてのテストパタンについて故
障を検出しなければ当該入力したテストパタンを破棄し
て前記テストパタン生成終了判定工程に移行し故障を検
出すれば当該入力したテストパタンを再活性化するテス
トパタン再活性化工程に移行し、回路が順序回路である
場合は故障を検出しなかったテストパタンを一時記憶装
置内に格納し、故障を検出するテストパタンが入力され
るまで保持して前記テストパタン生成終了判定工程に移
行し、当該入力したテストパタンが故障を検出すれば故
障を検出する当該入力したテストパタンと一時記憶装置
内にテストパタンが保持されていれば当該保持されてい
るテストパタンとを組み合わせて１個以上のテストパタ
ンを構成してからテストパタンを再活性化するテストパ
タン再活性化工程に移行する未検出故障用故障シミュレ
ーション工程と、未検出故障の中で１個以上のテストパ
タンで検出できる故障を識別し、１個以上のテストパタ
ンを構成している外部入力端子の中で故障の検出に論理
的に必要のない外部入力端子を識別し、それらの外部端
子に不確定値を割り当て、当該１個以上のテストパタン
をＬ組だけ複製し、各々の複製された１個以上のテスト
パタン中の不確定値に疑似乱数を用いて異なる１個以上
のテストパタンとなるように論理値”１”もしくは論理
値”０”を割り当て、それぞれ異なる値を有する複製さ
れた１個以上のテストパタンをＰＰＰＦ故障シミュレー
ション手法を用いて、未検出故障の中からＭ故障に１故
障の割合でサンプリングした未検出故障に対して故障シ
ミュレーションを行い、サンプリングされた未検出故障
を最も多く検出した複製された１個以上のテストパタン
を前記未検出故障用故障シミュレーション工程において
検出した故障を検出する１個以上のテストパタンとして
選択し、前記未検出故障用故障シミュレーション工程で
シミュレーションされた１個以上のテストパタンをより
多くの故障を検出できる１個以上のテストパタンとして
再活性化するテストパタン再活性化工程と、前記テスト
パタン再活性化工程で検出されなかった未検出故障に対
して、故障シミュレーションを行う未検出故障用故障シ
ミュレーション工程と、前記テストパタン再活性化工程
がＮ回行われたか判断し、Ｎ回行われた場合は、前記未
検出故障用故障シミュレーション工程に移行し、Ｎ回行
われていない場合は、前記テストパタン再活性化工程に
再度移行するテストパタン再活性化判定工程と、前記テ
ストパタン再活性化工程で再活性化された１個以上のテ
ストパタンを外部記憶装置に出力するテストパタン出力
工程を有することを特徴とする論理回路のテストパタン
生成方法に存する。また、この発明の請求項３に記載の
発明の要旨は、前記テストパタン再活性化工程は、１個
以上のテストパタンを用いて全ての未検出故障に対して
故障シミュレーションを行うＳＰＰＦ故障シミュレーシ
ョン工程を有することを特徴とする請求項１または２に
記載の論理回路のテストパタン生成方法に存する。ま
た、この発明の請求項４に記載の発明の要旨は、前記テ
ストパタン再活性化工程は、前記ＳＰＰＦ故障シミュレ
ーション工程によって検出された故障の検出に論理的に
関係のない１個以上のテストパタンを構成する外部入力
端子を抽出し、当該外部入力端子に不確定値を割り当て
る不確定値決定工程を有することを特徴とする請求項３
に記載の論理回路のテストパタン生成方法に存する。ま
た、この発明の請求項５に記載の発明の要旨は、前記テ
ストパタン再活性化工程は、不確定値を割り当てられた
１個以上のテストパタンをＬ組だけ複製するテストパタ
ン複製工程を有することを特徴とする請求項４に記載の
論理回路のテストパタン生成方法に存する。また、この
発明の請求項６に記載の発明の要旨は、前記テストパタ
ン再活性化工程は、複製されたテストパタンの不確定値
部分に擬似乱数により論理値”１”または論理値”０”
を適宜割り当てる不確定値再活性化工程を有することを
特徴とする請求項５に記載の論理回路のテストパタン生
成方法に存する。また、この発明の請求項７に記載の発
明の要旨は、前記テストパタン再活性化工程は、未検出
故障の中からＭ個に１個の割合で未検出故障をサンプリ
ングする未検出故障サンプリング工程を有することを特
徴とする請求項６に記載の論理回路のテストパタン生成
方法に存する。また、この発明の請求項８に記載の発明
の要旨は、前記テストパタン再活性化工程は、複製され
たＬ組の１個以上のテストパタンとサンプリングされた
未検出故障を用いて故障シミュレーションを行うＰＰＰ
Ｆ故障シミュレーション工程を有することを特徴とする
請求項７に記載の論理回路のテストパタン生成方法に存
する。また、この発明の請求項９に記載の発明の要旨
は、前記テストパタン再活性化工程は、前記ＰＰＰＦ故
障シミュレーション工程においてシミュレーションされ
たＬ組の１個以上のテストパタンの中で、最も多くのサ
ンプリングされた未検出故障を検出した組の１個以上の
テストパタンをベストテストパタンとして選択するベス
トテストパタン選択工程を有することを特徴とする請求
項８に記載の論理回路のテストパタン生成方法に存す
る。また、この発明の請求項１０に記載の発明の要旨
は、テストパタンを生成するために必要となる回路情報
及び故障情報を外部記憶装置から入力する回路情報・故
障情報入力手段と、テストパタンを生成させるべき対象
とする故障を選択する処理対象故障選択手段と、生成さ
れた全てのテストパタンの情報及び処理された故障の情
報を外部記憶装置に出力するテストパタン情報・故障情
報出力手段と、テストパタン生成を終了するかどうか
を、故障検出率、テストパタン数、処理時間、及び未検
出故障数が希望する条件を満たしているかどうかの判断
を行い、テストパタン生成を終了すると判断した場合
は、前記テストパタン情報・故障情報出力手段に移行
し、テストパタン生成を続行すると判断した場合は、前
記処理対象故障選択手段に移行するテストパタン生成終
了判定手段と、前記処理対象故障選択手段にて選択した
故障を検出するために必要となる１個以上のテストパタ
ンの生成を試み、１個以上のテストパタンを生成できな
かった場合は、前記テストパタン生成終了判定手段に戻
り、１個以上のテストパタンを生成できた場合は、テス
トパタン再活性化を行う手段に移行する処理対象故障検
出テストパタン生成手段と、未検出故障の中で１個以上
のテストパタンで検出できる故障を識別し、１個以上の
テストパタンを構成している外部入力端子の中で故障の
検出に論理的に必要のない外部入力端子を識別し、それ
らの外部端子に不確定値を割り当て、当該１個以上のテ
ストパタンをＬ組だけ複製し、各々の複製された１個以
上のテストパタン中の不確定値に疑似乱数を用いて異な
る１個以上のテストパタンとなるように論理値”１”も
しくは論理値”０”を割り当て、それぞれ異なる値を有
する複製された１個以上のテストパタンをＰＰＰＦ故障
シミュレーション手法を用いて、未検出故障の中からＭ
故障に１故障の割合でサンプリングした未検出故障に対
して故障シミュレーションを行い、サンプリングされた
未検出故障を最も多く検出した複製された１個以上のテ
ストパタンを前記処理対象故障選択手段において選択さ
れた故障を検出する１個以上のテストパタンとして選択
し、前記処理対象故障検出テストパタン生成手段で生成
された１個以上のテストパタンをより多くの故障を検出
できる１個以上のテストパタンとして再活性化するテス
トパタン再活性化手段と、前記テストパタン再活性化手
段で検出されなかった未検出故障に対して、故障シミュ
レーションを行う未検出故障用故障シミュレーション手
段と、前記テストパタン再活性化手段がＮ回行われたか
判断し、Ｎ回行われた場合は、前記未検出故障用故障シ
ミュレーション手段に移行し、Ｎ回行われていない場合
は、前記テストパタン再活性化手段に再度移行するテス
トパタン再活性化判定手段と、前記テストパタン再活性
化手段で再活性化された１個以上のテストパタンを外部
記憶装置に出力するテストパタン出力手段を有すること
を特徴とする論理回路のテストパタン生成装置に存す
る。また、この発明の請求項１１に記載の発明の要旨
は、テストパタンを生成するために必要となる回路情報
及び故障情報を外部記憶装置から入力する回路情報・故
障情報入力手段と、テストパタンを外部記憶装置から入
力するテストパタン入力手段と、生成された全てのテス
トパタンの情報及び処理された故障の情報を外部記憶装
置に出力するテストパタン情報・故障情報出力手段と、
テストパタン生成を終了するかどうかを、故障検出率、
テストパタン数、処理時間、及び未検出故障数が希望す
る条件を満たしているかどうかの判断を行い、テストパ
タン生成を終了すると判断した場合は、前記テストパタ
ン情報・故障情報出力手段に移行し、テストパタン生成
を続行すると判断した場合は、前記テストパタン入力手
段に移行するテストパタン生成終了判定手段と、回路が
組み合わせ回路である場合は前記テストパタン入力手段
によって入力したすべてのテストパタンについて故障を
検出しなければ当該入力したテストパタンを破棄して前
記テストパタン生成終了判定手段に移行し故障を検出す
れば当該入力したテストパタンを再活性化するテストパ
タン再活性化手段に移行し、回路が順序回路である場合
は故障を検出しなかったテストパタンを一時記憶装置内
に格納し、故障を検出するテストパタンが入力されるま
で保持して前記テストパタン生成終了判定手段に移行
し、当該入力したテストパタンが故障を検出すれば故障
を検出する当該入力したテストパタンと一時記憶装置内
にテストパタンが保持されていれば当該保持されている
テストパタンとを組み合わせて１個以上のテストパタン
を構成してからテストパタンを再活性化するテストパタ
ン再活性化手段に移行する未検出故障用故障シミュレー
ション手段と、未検出故障の中で１個以上のテストパタ
ンで検出できる故障を識別し、１個以上のテストパタン
を構成している外部入力端子の中で故障の検出に論理的
に必要のない外部入力端子を識別し、それらの外部端子
に不確定値を割り当て、当該１個以上のテストパタンを
Ｌ組だけ複製し、各々の複製された１個以上のテストパ
タン中の不確定値に疑似乱数を用いて異なる１個以上の
テストパタンとなるように論理値”１”もしくは論理
値”０”を割り当て、それぞれ異なる値を有する複製さ
れた１個以上のテストパタンをＰＰＰＦ故障シミュレー
ション手法を用いて、未検出故障の中からＭ故障に１故
障の割合でサンプリングした未検出故障に対して故障シ
ミュレーションを行い、サンプリングされた未検出故障
を最も多く検出した複製された１個以上のテストパタン
を前記未検出故障用故障シミュレーション手段において
検出した故障を検出する１個以上のテストパタンとして
選択し、前記未検出故障用故障シミュレーション手段で
生成された１個以上のテストパタンをより多くの故障を
検出できる１個以上のテストパタンとして再活性化する
テストパタン再活性化手段と、前記テストパタン再活性
化手段で検出されなかった未検出故障に対して、故障シ
ミュレーションを行う未検出故障用故障シミュレーショ
ン手段と、前記テストパタン再活性化手段がＮ回行われ
たか判断し、Ｎ回行われた場合は、前記未検出故障用故
障シミュレーション手段に移行し、Ｎ回行われていない
場合は、前記テストパタン再活性化手段に再度移行する
テストパタン再活性化判定手段と、前記テストパタン再
活性化手段で再活性化された１個以上のテストパタンを
外部記憶装置に出力するテストパタン出力手段を有する
ことを特徴とする論理回路のテストパタン生成装置に存
する。

【００３１】

【発明の実施の形態】本発明は、第１の従来技術におけ
る第１の問題点及び第２の従来技術における第２の問題
点を同時に解決することにより強力なテストパタン圧縮
機能を備えたテストパタン生成手法を提供する。

【００３２】上記第１の問題点では、全てのテストパタ
ン生成が終了した後、上記第１従来技術が有する３つの
効果を発生する工程（すなわち、図１４に示すステップ
Ｓ２００３乃至ステップＳ２００６）のうち、第１の効
果及び第３の効果を得るステップＳ２００３及びステッ
プＳ２００６を順序回路ではそのまま適用できないた
め、上記３つの効果を得る諸工程を繰り返してテストパ
タン圧縮機能を高めるという手法を全く順序回路では適
用できないという問題点があった。そこで本発明では、
第２の効果を得る工程（ステップＳ２００４及びステッ
プＳ２００５）をテストパタン生成中に反復的に使用
し、高いテストパタン圧縮機能を有するダイナミックコ
ンパクションを実現することで、この第１の問題点を解
決する。

【００３３】本発明は、第２の効果を得る工程（ステッ
プＳ２００４及びステップＳ２００５）の実行時に、不
確定値決定工程（ステップＳ２００５）を先に行い、そ
の後に不確定値再活性工程（ステップＳ２００４）を後
に行うようにしたテストパタン再活性化工程（後述する
ステップＳ１０５：ＰＰＰＦ方式テストパタン再活性化
工程）を設け、当該テストパタン再活性化工程（後述す
るステップＳ１０５：ＰＰＰＦ方式テストパタン再活性
化工程）をテストパタン生成過程に導入するとともに、
当該テストパタン再活性化工程（後述するステップＳ１
０５：ＰＰＰＦ方式テストパタン再活性化工程）を複数
回行えるようにすることにより、テストパタン生成過程
でテストパタン圧縮の処理を効果的に行えるようにする
（第１の特徴）。つまり、テストパタン再活性化工程
（後述するステップＳ１０５：ＰＰＰＦ方式テストパタ
ン再活性化工程）をテストパタン生成過程で応用するこ
とにより、強力なダイナミックコンパクション機能を実
現する。テストパタン生成過程では、検出しようとする
処理対象故障に対するテストパタン生成が行われ、その
故障を検出するために必要なテストシーケンスが生成さ
れる。ここで、テストシーケンスとは、故障を検出する
ために必要な位置関係を持った１個以上のテストパタン
から構成されるテストパタン集合と定義する。このテス
トシーケンスに対してテストパタン再活性化工程（後述
するステップＳ１０５：ＰＰＰＦ方式テストパタン再活
性化工程）で複数回再活性化することにより、１つの処
理対象故障用に対して生成したテストシーケンスをより
多くの未検出故障を検出できるテストシーケンスに更新
できる。なお、この手法は、順序回路だけでなく、組み
合わせ回路にもそのまま適用できる。

【００３４】一方、上記第２の問題点を抱える上記第２
従来技術においては、目標故障を検出するテストパタン
が複数通り存在するときには、それらのテストパタンを
個々に故障シミュレーションし、最も多くの未検出故障
を検出したテストパタンを目標故障に対するテストパタ
ンとして採用している。この機能を上記第１の問題点に
対する解決方法に組み合わせることで、当該第１の問題
点に対する解決方法によるテストパタン圧縮効果を更に
高めることができる。つまり、テストパタン再活性化工
程（後述するステップＳ１０５：ＰＰＰＦ方式テストパ
タン再活性化工程）は、不確定値決定工程（ステップＳ
２００５）と不確定値再活性化工程（ステップＳ２００
４）により構成されているが、不確定値再活性化工程
（ステップＳ２００４）の拡張として、それらの不確定
値を有するテストシーケンスを複数個複製し、それらの
テストシーケンスの不確定値を有する外部入力端子に疑
似乱数により選択した論理値”１”もしくは論理値”
０”を割り当てることにより、異なるテストパタンから
構成される複数のテストシーケンスを生成できる。この
複数のテストシーケンスは処理対象故障選択工程（後述
するステップＳ１０３）で選択された故障を常に検出で
きるテストシーケンスである。そして、これらの複数個
のテストシーケンスに対して、上記第２従来技術に基づ
いたテストパタン圧縮手法で、各テストシーケンスの故
障シミュレーションを行い、最も多くの故障を検出する
テストシーケンスを未検出故障用故障シミュレーション
工程（後述するステップＳ１０７）で処理させることに
より、より多くの未検出故障を検出できるようになると
いった効果を奏する。

【００３５】ただし、第２の問題点に示すように、上記
第２従来技術のテストパタン圧縮手法では故障シミュレ
ーション時間が長くなるため、処理時間を短縮する方法
として、「M. B. Amin and B. Vinnakota, "ZAMBEZI: A
Parallel Pattern ParallelFault Sequential Circuit
Fault Simulator", 1996 14th IEEE VLSI Test Sympos
ium」で紹介されているような並列パタン並列故障故障
シミュレーション手法（以降、ＰＰＰＦ（Parallel Pat
tern Parallel Fault）故障シミュレーション手法と呼
ぶ）の概念を用いる。

【００３６】このＰＰＰＦ故障シミュレーション手法を
用いることにより、複数のテストシーケンスを同時に複
数の故障に対して故障シミュレーションが可能になるた
め、高速に故障シミュレーションを行うことができ、第
２の問題点の問題を解決できるようになる。

【００３７】また、このＰＰＰＦ故障シミュレーション
手法により、不確定値再活性工程（ステップＳ２００
４）を拡張し、不確定値決定工程（ステップＳ２００
５）を組み合わせたものが、テストパタン再活性化工程
（後述するステップＳ１０５：ＰＰＰＦ方式テストパタ
ン再活性化工程）となる。

【００３８】ＰＰＰＦ故障シミュレーションの概要を図
５乃至図７を用いて説明する。図５は、ＰＰＰＦ故障シ
ミュレーションの概要図、図６は、従来の故障シミュレ
ーション手法（ＳＰＰＦ故障シミュレーション手法）の
概要図、図７は、ＰＰＰＦ故障シミュレーション手法の
概要図である。

【００３９】以下では、図５（ａ）に示す回路３１０１
に対して故障定義（図５（ｃ）参照）を行い、図５
（ｂ）に示すテストパタンセットを用いて故障シミュレ
ーションを行う場合を例に説明する。

【００４０】回路３１０１（図５（ａ）参照）は、外部
入力端子Ａ、外部入力端子Ｂ、外部出力端子Ｄ、及びバ
ッファ素子Ｃ1（図４参照）の出力端に接続された２入
力ＡＮＤゲートＣ２のみから構成されている。

【００４１】故障定義（図５（ｃ）参照）には、２入力
ＡＮＤゲートＣ２の外部入力端子Ａ側端子の１縮退故障
Ｆａ１、及び２入力ＡＮＤゲートＣ２の外部入力端子Ｂ
側端子の０縮退故障Ｆｂ０を定義している。

【００４２】テストパタンセットでは、回路３１０１
（図５（ａ）参照）の外部入力端子Ａ及び外部入力端子
Ｂにそれぞれ論理値”０”及び論理値”１”を印加する
テストパタンＴ１と、外部入力端子Ａ及び外部入力端子
Ｂにそれぞれ論理値”１”及び論理値”１”を印加する
テストパタンＴ２が含まれている（図５（ｂ）参照）。

【００４３】複数の故障に対して複数のテストパタン
（例えば、テストパタンＴ１、テストパタンＴ２）をそ
れぞれ故障シミュレーションする従来技術による故障シ
ミュレーション手法（図６（ａ）〜図６（ｃ）参照）で
は、テストパタンＴ１による故障シミュレーション（図
６（ｂ）参照）とテストパタンＴ２による故障シミュレ
ーション（図６（ｃ）参照）を２回行わなければならな
い。

【００４４】また、論理値表現規則（図６（ａ）参照）
では、従来技術が２ビット幅の領域を２つ用いて、テス
トパタンによる論理値と故障Ｆａ１及び故障Ｆｂ０によ
る論理値を表現している。コンピュータの１ワードが３
２ビットで構成されていると仮定した場合は、ある信号
の論理値”１”または論理値”０”は、１ワード当たり
３２種類の異なる論理値を保持できるため、３２種類の
信号を同時に扱える。ここで示す従来技術による故障シ
ミュレーション手法（図６（ａ）〜図６（ｃ）参照）で
は、３２ビットのうち２ビットのみを用いて故障シミュ
レーションを行う。

【００４５】一方、複数の故障に対して複数のテストパ
タン（例えば、テストパタンＴ１、テストパタンＴ２）
を一度に故障シミュレーションするＰＰＰＦ故障シミュ
レーション手法（図７（ａ）及び図７（ｂ）参照）で
は、論理値表現規則（図７（ａ）参照）に示すように、
４ビットの領域を用いて、テストパタンＴ１とテストパ
タンＴ２、及びそれぞれのテストパタン毎に故障Ｆａ１
及び故障Ｆｂ０の論理値を表現できるため、テストパタ
ンＴ１とテストパタンＴ２による故障シミュレーション
（図７（ｂ）参照）に示すように、１回の故障シミュレ
ーションで故障Ｆａ１と故障Ｆｂ０を検出できる。

【００４６】このように、ＰＰＰＦ故障シミュレーショ
ン手法（図７（ａ）及び図７（ｂ）参照）は１ワード分
の論理値表現能力を可能な限り有効に使用できるため、
従来技術による故障シミュレーション手法（図６（ａ）
〜図６（ｃ）参照）よりも高速に複数のテストパタン及
び複数の故障に対する故障シミュレーションを行うこと
ができる。

【００４７】なお、従来技術による故障シミュレーショ
ン手法（図６（ａ）〜図６（ｃ）参照）は、別名として
ＳＰＰＦ（Single Pattern Parallel Fault）故障シミ
ュレーション手法とも呼ばれる。

【００４８】これにより、本発明は以下に掲げる効果を
奏する。まず第１の効果は、上記特願平１１−１３９１
４４号公報（第１従来技術）のテストパタンの再活性化
手法をテストパタン生成工程において繰り返すことによ
るテストパタン圧縮機能、及び当該繰り返し工程におい
て用いられる複数のテストパタン（特開平５−３４１０
１１号公報（第２従来技術）参照）の中から最も多くの
未検出故障を検出するテストパタンを識別することによ
るテストパタン圧縮機能を、ＰＰＰＦ故障シミュレーシ
ョン手法を用いることで同時に高速に両立できるように
なり、その結果、双方のテストパタン圧縮効果を相乗的
に高め、強力かつ高速なテストパタン圧縮機能を有する
ダイナミックコンパクション手法を提供できることであ
る。なお、本発明は、その構造を一部変更することによ
り、スタティックコンパクション手法にも適用できるよ
うになり、多面的にテストパタン圧縮機能を強化するこ
とが可能になる。以下、本発明の実施の形態を図面に基
づいて詳細に説明する。

【００４９】（第１の実施の形態）以下、本発明の第１
の実施の形態を図面に基づいて詳細に説明する。図１
は、本発明の第１の実施の形態に係る論理回路のテスト
パタン生成方法を説明するための機能ブロック図であ
る。

【００５０】図１を参照すると、第１の実施の形態の論
理回路のテストパタン生成方法は、回路情報・故障情報
入力工程（ステップＳ１０１）と、テストパタン生成終
了判定工程（ステップＳ１０２）と、処理対象故障選択
工程（ステップＳ１０３）と、処理対象故障検出テスト
パタン生成工程（ステップＳ１０４）と、テストパタン
再活性化工程（ステップＳ１０５：ＰＰＰＦ方式テスト
パタン再活性化工程）と、テストパタン再活性化判定工
程（ステップＳ１０６）と、未検出故障用故障シミュレ
ーション工程（ステップＳ１０７）と、テストパタン出
力工程（ステップＳ１０８）と、テストパタン情報・故
障情報出力工程（ステップＳ１０９）を中心にして構成
されている。

【００５１】ここで、回路情報・故障情報入力工程（ス
テップＳ１０１）は、テストパタンを生成するために必
要となる回路情報及び故障情報を外部記憶装置（不図
示）から入力する機能を有している。

【００５２】また、テストパタン生成終了判定工程（ス
テップＳ１０２）は、故障検出率、テストパタン数、処
理時間、未検出故障数が希望する条件を満たしているか
どうかの判断結果を基に、テストパタン生成を終了する
かどうかの判断を行い、テストパタン生成を終了すると
判断した場合は、テストパタン情報・故障情報出力工程
（ステップＳ１０９）に移行し、テストパタン生成を続
行すると判断した場合は、処理対象故障選択工程（ステ
ップＳ１０３）に移行する機能を有している。

【００５３】また、処理対象故障選択工程（ステップＳ
１０３）は、テストパタンを生成させるべき対象とする
故障を選択する機能を有している。

【００５４】また、処理対象故障検出テストパタン生成
工程（ステップＳ１０４）は、上記処理対象故障選択工
程（ステップＳ１０３）にて選択した故障を検出するた
めに必要となる１個以上のテストパタンの生成を試み、
１個以上のテストパタンを生成できなかった場合は、上
記テストパタン生成終了判定工程（ステップＳ１０２）
に戻り、１個以上のテストパタンを生成できた場合は、
テストパタン再活性化工程（ステップＳ１０５：ＰＰＰ
Ｆ方式テストパタン再活性化工程）に移行する機能を有
している。

【００５５】また、テストパタン再活性化工程（ステッ
プＳ１０５：ＰＰＰＦ方式テストパタン再活性化工程）
は、未検出故障の中で１個以上のテストパタンで検出で
きる故障を識別し、１個以上のテストパタンを構成して
いる外部入力端子の中で上記故障の検出に論理的に必要
のない外部入力端子を識別し、それらの外部端子に不確
定値を割り当て、当該１個以上のテストパタンをＬ組だ
け複製し、各々の複製された１個以上のテストパタン中
の不確定値に疑似乱数を用いて異なる１個以上のテスト
パタンとなるように論理値”１”もしくは論理値”０”
を割り当て、それぞれ異なる値を有する複製された１個
以上のテストパタンをＰＰＰＦ故障シミュレーション手
法を用いて、未検出故障の中からＭ故障に１故障の割合
でサンプリングした未検出故障に対して故障シミュレー
ションを行い、サンプリングされた未検出故障を最も多
く検出した複製された１個以上のテストパタンを上記処
理対象故障選択工程（ステップＳ１０３）において選択
された故障を検出する１個以上のテストパタンとして選
択し、上記処理対象故障検出テストパタン生成工程（ス
テップＳ１０４）で生成された１個以上のテストパタン
をより多くの故障を検出できる１個以上のテストパタン
として再活性化する機能を有している。

【００５６】また、テストパタン再活性化判定工程（ス
テップＳ１０６）は、上記テストパタン再活性化工程
（ステップＳ１０５：ＰＰＰＦ方式テストパタン再活性
化工程）がＮ回行われたか判断し、Ｎ回行われた場合
は、未検出故障用故障シミュレーション工程（ステップ
Ｓ１０７）に移行し、Ｎ回行われていない場合は、テス
トパタン再活性化工程（ステップＳ１０５：ＰＰＰＦ方
式テストパタン再活性化工程）に再度移行する機能を有
している。

【００５７】また、未検出故障用故障シミュレーション
工程（ステップＳ１０７）は、上記テストパタン再活性
化工程（ステップＳ１０５：ＰＰＰＦ方式テストパタン
再活性化工程）で検出されなかった未検出故障に対し
て、故障シミュレーションを行う機能を有している。

【００５８】テストパタン出力工程（ステップＳ１０
８）は、上記テストパタン再活性化工程（ステップＳ１
０５：ＰＰＰＦ方式テストパタン再活性化工程）で再活
性化された１個以上のテストパタンを外部記憶装置（不
図示）に出力する機能を有している。

【００５９】テストパタン情報・故障情報出力工程（ス
テップＳ１０９）は、生成された全てのテストパタンの
情報及び処理された故障の情報を外部記憶装置（不図
示）に出力する機能を有している。

【００６０】次に、本発明を最も特徴付けるテストパタ
ン再活性化工程（ステップＳ１０５：ＰＰＰＦ方式テス
トパタン再活性化工程）について、図２を用いて更に説
明する。図２は、第１の実施の形態のテストパタン再活
性化工程（ステップＳ１０５：ＰＰＰＦ方式テストパタ
ン再活性化工程）を説明するための機能ブロック図であ
って、テストパタン再活性化工程（ステップＳ１０５：
ＰＰＰＦ方式テストパタン再活性化工程）の構成を細分
化して示したものである。

【００６１】図２を参照すると、本実施の形態のテスト
パタン再活性化工程（ステップＳ１０５：ＰＰＰＦ方式
テストパタン再活性化工程）は、ＳＰＰＦ故障シミュレ
ーション工程（ステップＳ２０１）と、不確定値決定工
程（ステップＳ２０２）と、テストパタン複製工程（ス
テップＳ２０３）と、不確定値再活性化工程（ステップ
Ｓ２０４）と、未検出故障サンプリング工程（ステップ
Ｓ２０５）と、ＰＰＰＦ故障シミュレーション工程（ス
テップＳ２０６）と、ベストテストパタン選択工程（ス
テップＳ２０７）を中心にして構成されている。

【００６２】ここで、ＳＰＰＦ故障シミュレーション工
程（ステップＳ２０１）は、１個以上のテストパタンを
用いて全ての未検出故障に対して故障シミュレーション
を行う機能を有している。

【００６３】また、不確定値決定工程（ステップＳ２０
２）は、上記ＳＰＰＦ故障シミュレーション工程（ステ
ップＳ２０１）によって検出された故障の検出に論理的
に関係のない１個以上のテストパタンを構成する外部入
力端子を抽出し、当該外部入力端子に不確定値を割り当
てる機能を有している。

【００６４】また、テストパタン複製工程（ステップＳ
２０３）は、上記不確定値を割り当てられた１個以上の
テストパタンをＬ組だけ複製する機能を有している。

【００６５】また、不確定値再活性化工程（ステップＳ
２０４）は、上記複製されたテストパタンの不確定値部
分に擬似乱数により論理値”１”または論理値”０”を
適宜割り当てる機能を有している。

【００６６】また、未検出故障サンプリング工程（ステ
ップＳ２０５）は、未検出故障の中からＭ個に１個の割
合で未検出故障をサンプリングする機能を有している。

【００６７】また、ＰＰＰＦ故障シミュレーション工程
（ステップＳ２０６）は、上記複製されたＬ組の１個以
上のテストパタンと上記サンプリングされた未検出故障
を用いて故障シミュレーションを行う機能を有してい
る。

【００６８】また、ベストテストパタン選択工程（ステ
ップＳ２０７）は、上記ＰＰＰＦ故障シミュレーション
工程（ステップＳ２０６）においてシミュレーションさ
れたＬ組の１個以上のテストパタンの中で、最も多くの
サンプリングされた未検出故障を検出した組の１個以上
のテストパタンをベストテストパタンとして選択する機
能を有している。

【００６９】図４乃至図９を参照して、更に、テストパ
タン再活性化工程（ステップＳ１０５：ＰＰＰＦ方式テ
ストパタン再活性化工程）を構成する各工程に対して更
に補足説明を行う。

【００７０】上記ＳＰＰＦ故障シミュレーション工程
（ステップＳ２０１）は、図６（ａ）〜図６（ｃ）に示
す従来技術による故障シミュレーション手法のデータ構
造（図６（ａ）参照）を有し、１つのテストパタンに対
する故障シミュレーションを行う際に、複数の故障を同
時にシミュレーションできる。

【００７１】上記不確定値決定工程（ステップＳ２０
２）は、特開平８−２１２７９９号公報「テストパタン
生成装置及びテストパタン生成方法」の出願明細書本文
の段落番号［００３０］に記載されている構成を有し、
１個以上のテストパタンに対して、当該１個以上のテス
トパタンで検出した故障の検出に論理的に関係ない外部
入力端子に不確定値を割り当てる。例えば、図４（ｂ）
に示す組み合わせ回路では、故障定義（図４（ｆ）参
照）で示す故障Ｆ０と故障Ｆ１を検出するためには、テ
ストパタンＴ１（図４（ａ）参照）の外部入力端子Ａの
論理値”１”は、故障Ｆ０及び故障Ｆ１の両方の検出に
は不要となるため、テストパタンＴ１（図４（ａ）参
照）の外部入力端子Ａに不確定値を割り当てることがで
きる（図４（ｂ）及び図４（ｃ）参照）。また、図４
（ｄ）に示す順序回路では、故障定義（図４（ｆ）参
照）で示す故障Ｆ０と故障Ｆ１を検出するためには、テ
ストパタンＴ２（図４（ａ）参照）の外部入力端子Ａの
論理値”１”は、故障Ｆ０及び故障Ｆ１の両方の検出に
は不要となるため、テストパタンＴ２（図４（ａ）参
照）の外部入力端子Ａに不確定値を割り当てることがで
きる（図４（ｄ）及び図４（ｅ）参照）。

【００７２】次に、テストパタン複製工程（ステップＳ
２０３）及び不確定値再活性化工程（ステップＳ２０
４）により、上記不確定値決定工程（ステップＳ２０
２）によって不確定値を割り当てられた１個以上のテス
トパタンがどのように処理されるか図８を用いて説明す
る。

【００７３】図８は、テストパタンの複製と再活性化及
びＰＰＰＦ故障シミュレーションを説明するための動作
フロー、図９は、未検出故障サンプリング手法例を説明
するための動作フローである。

【００７４】図８を参照すると、上記不確定値決定工程
（ステップＳ２０２）によって不確定値を割り当てられ
た１個以上のテストパタン３２０１は、テストパタン複
製工程（ステップＳ２０３）によって、Ｌ組個複製さ
れ、複製テストパタン群３２０２となる。

【００７５】上記複製テストパタン群３２０２は、サン
プリング故障データ３２０７の入力に応じて、上記不確
定値再活性化工程（ステップＳ２０４）により、再活性
化テストパタン群３２０３に変換される。

【００７６】未検出故障サンプリング工程（ステップＳ
２０５）も、他の構成要素と同じく、未検出故障テスト
パタン再活性化工程（ステップＳ１０５：ＰＰＰＦ方式
テストパタン再活性化工程）が繰り返されるたびに実行
される。

【００７７】未検出故障サンプリング工程（ステップＳ
２０５）でサンプリングされる未検出故障は、その繰り
返しのたびに同じ故障が可能な限り続けてサンプリング
されないようにする。例えば、図９に示すように、未検
出故障群３３０１を未検出故障リスト３３０２として保
持している場合は、当該未検出故障リスト３３０２を擬
似乱数による未検出故障リストの並べ替え工程（ステッ
プＳ３３０３）で、前回のサンプリング時と異なる並び
になるようにし、その並べ替えられた未検出故障リスト
３３０５の先頭から、全未検出故障数のＮ分の１（＝１
／Ｎ）の個数の未検出故障（この例の場合は、全未検出
故障数が８）、サンプリング故障係数Ｍが４であるた
め、２つの未検出故障（故障Ｆｂと故障Ｆａ）を、サン
プリングされた未検出故障とし、ＰＰＰＦ故障シミュレ
ーションに処理させる。また、１回目のＰＰＰＦ故障シ
ミュレーション工程（ステップＳ３３０４）によって故
障Ｆｂが検出されると、故障Ｆｂは未検出故障リスト３
３０５から削除され、２回目のＰＰＰＦ故障シミュレー
ション工程（ステップＳ３３０７）では、擬似乱数によ
る未検出故障リスト３３０８の並べ替え（未検出故障リ
ストの並べ替え工程（ステップＳ３３０６））によって
並べ替えられた未検出故障リスト３３０８には存在しな
くなる。同様に、３回目のＰＰＰＦ故障シミュレーショ
ン工程（ステップＳ３３１０）では、擬似乱数による未
検出故障リスト３３１１の並べ替え（未検出故障リスト
の並べ替え工程（ステップＳ３３０９））によって並べ
替えられた未検出故障リスト３３１１には存在しなくな
る。以降、同様の繰り返しをＮ回繰り返す。

【００７８】一方、ＰＰＰＦ故障シミュレーション工程
（ステップＳ２０６）は、ＰＰＰＦ故障シミュレーショ
ン手法（図７参照）のデータ構造（図７（ａ）参照）を
有し、複数のテストパタン（例えば、テストパタンＴ
１、テストパタンＴ２）を同時に用いて複数の故障を同
時にシミュレーションできる。

【００７９】ベストテストパタン選択工程（ステップＳ
２０７）では、図８に示すように、再活性化テストパタ
ン群３２０３をＰＰＰＦ故障シミュレーション工程（ス
テップＳ３２０４）により処理し、その結果、各再活性
化されたテストパタン毎の検出故障数３２０５を計算
し、その結果、最も多くの故障を検出した再活性化テス
トパタン３２０６をベストテストパタンとして選択す
る。

【００８０】次に、本発明の第１の実施の形態の動作に
ついて説明する。図１０は、本発明の第１の実施の形態
の動作を説明するためのフローチャートである。

【００８１】図１０を参照すると、本実施の形態では、
ステップＳ３４０１によって動作を開始する。

【００８２】続いて、テストパタン生成に必要となる論
理回路の接続情報と故障情報を外部記憶装置（不図示）
から入力する（ステップＳ３４０２）。

【００８３】続いて、テストパタン生成終了条件が満た
されているか判断する（ステップＳ３４０３）。ここ
で、テストパタン生成終了条件が満たされるとは、次の
いずれかの条件が満たされていることを意味する。

【００８４】１．現在の故障検出率が希望する故障検出
率以上であるか？ ここで、示す故障検出率は、有効故障総数に対して検出
できた故障数の比率として計算されるものとする。有効
故障総数とは、ステップＳ３４０２にて入力した全ての
故障の数から、その故障を検出できるテストパタンを生
成できないと証明された故障（冗長故障等）の数を差し
引いたものとする。

【００８５】２．現在の生成されたテストパタン数が希
望するテストパタン数以上であるか？ ３．現在のテストパタン生成に要した処理時間が希望す
る処理時間以上であるか？ ４．未検出故障数が０であるか？ これらの条件のいずれかが満たされた場合は、ステップ
Ｓ３４２０に移行し、いずれの条件も満たされない場合
は、ステップＳ３４０４に移行する。

【００８６】続いて、ステップＳ３４０４を実行し、ス
テップＳ３４０５で処理させる未処理の故障を選択す
る。

【００８７】続いて、ステップＳ３４０５を実行し、ス
テップＳ３４０４において選択された故障を検出するた
めのテストパタン生成を試みる。ただし、ステップＳ３
４０４では、選択された故障に対して必ずしもテストパ
タンを生成できるとは限らない。例えば、選択された故
障が回路の外部出力端子に何ら影響を与えない冗長故障
である場合は、その故障を検出できるテストパタンを生
成することはできない。具体的には、電源端子に定義さ
れた１縮退故障は、回路には何ら影響を与えないため、
その故障を検出するテストパタンは生成できない。

【００８８】続いて、ステップＳ３４０６を実行し、ス
テップＳ３４０５においてテストパタンを生成できたか
どうかを判断し、テストパタンを生成できていた場合
は、ステップＳ３４０７に移行し、テストパタンを生成
できなかった場合は、ステップＳ３４０３に戻る。

【００８９】続いて、ステップＳ３４０７を実行し、ス
テップＳ３４０４で選択した故障に対してステップＳ３
４０５で生成されたテストパタンを対象故障検出テスト
パタンとして設定する。この対象故障検出テストパタン
は、ステップＳ３４０８以降に行うテストパタン圧縮処
理において直接処理されるテストパタンとなる。

【００９０】続いて、ステップＳ３４０８を実行し、Ｐ
ＰＰＦ故障シミュレーションを何回行ったかを示すカウ
ンタを０（ゼロ）に初期化する。

【００９１】続いて、ステップＳ３４０９を実行し、対
象故障検出テストパタンを用いて全ての未検出故障に対
するＳＰＰＦ故障シミュレーションを行う。

【００９２】続いて、ステップＳ３４１０を実行し、対
象故障検出テストパタンを構成する外部入力端子の中
で、ステップＳ３４０９で検出できた故障の検出に必要
のない外部入力端子に不確定値を割り当てる。

【００９３】続いて、ステップＳ３４１１を実行し、不
確定値を割り当てられた対象故障検出テストパタンをＬ
組だけ複製する。

【００９４】続いて、ステップＳ３４１２を実行し、ス
テップＳ３４１１で複製されたＬ組の対象故障検出され
たテストパタンの不確定値を、疑似乱数を利用して、論
理値”１”もしくは論理値”０”に置き換える。

【００９５】続いて、ステップＳ３４１３を実行し、Ｐ
ＰＰＦ故障シミュレーションで処理させる未検出故障
を、全ての未検出故障の中から最大Ｒ個サンプリングす
る。ここで、Ｒ個とは、ステップＳ３４０８の時点にお
ける未検出故障数をサンプリング故障係数Ｍで割った値
とする。

【００９６】続いて、ステップＳ３４１４を実行し、ス
テップＳ３４１２で準備されたＬ組のテストパタンと、
ステップＳ３４１３でサンプリングされた故障を用い
て、ＰＰＰＦ故障シミュレーションを行う。

【００９７】続いて、ステップＳ３４１５を実行し、ど
の組のテストパタンが最も多くの未検出故障を検出した
かどうかを調べ、最も多くの未検出故障を検出した組の
テストパタンを新たな対象故障検出テストパタンとす
る。

【００９８】続いて、ステップＳ３４１６を実行し、Ｐ
ＰＰＦ故障シミュレーション用の実行カウンタを１つ繰
り上げる。

【００９９】続いて、ステップＳ３４１７を実行し、Ｐ
ＰＰＦ故障シミュレーション実行カウンタがＮになった
か判断し、ＰＰＰＦ故障シミュレーション実行カウンタ
がＮになっていた場合ステップＳ３４１８に移行し、そ
うでなければ、ステップＳ３４０９に戻る。

【０１００】続いて、ステップＳ３４１８を実行し、対
象故障検出テストパタンによる全ての未検出故障に対す
るＳＰＰＦ故障シミュレーションを行い、全ての検出可
能な未検出故障を検出する。さらに、論理回路が順序回
路である場合は、検出できなかった故障に対しては、そ
れぞれの回路内部状態を更新する。

【０１０１】続いて、ステップＳ３４１９を実行し、対
象故障検出テストパタンを外部記憶装置（不図示）に出
力する。

【０１０２】続いて、ステップＳ３４２０を実行し、最
終的なテストパタン数情報及び故障検出情報を外部記憶
装置（不図示）に出力する。

【０１０３】続いて、ステップＳ３４２１を実行し、本
発明の第１の実施の形態のフローチャートを終了する。

【０１０４】次に、図１０と図１１を用いて、本発明の
第１の実施の形態の具体例を説明する。図１１は、第１
の実施の形態の論理回路のテストパタン生成装置の具体
例及び上記第２従来技術の論理回路のテストパタン生成
装置の具体例を説明するための動作フローである。

【０１０５】図１１（ａ）に示すように、まず最初に、
ステップＳ３４０１を実行して第１の実施の形態の処理
を開始する。この時、ステップＳ３４０３で判断するテ
ストパタン生成終了条件は、故障検出率＝１００％、生
成テストパタン数＝１０００、処理時間＝無制限、未検
出故障数＝０（ゼロ）とし、これらのいずれかの条件が
テストパタン生成処理中に満たされると、テストパタン
生成処理を終了するものとする。そして、本実施の形態
で用いる各パラメータ＝｛テストパタンの複製組数Ｌ、
サンプリング故障係数Ｍ、ＰＰＰＦ故障シミュレーショ
ン繰り返し数Ｎ｝を、それぞれ、Ｌ＝２，Ｍ＝２，Ｎ＝
２とする。

【０１０６】続いて、ステップＳ３４０２を実行し、図
１１に示す外部入力端子Ａ、外部入力端子Ｂ、外部入力
端子Ｃ、ＯＲゲートＤ2、フリップフロップＥ、フリッ
プフロップＦ、２入力ＡＮＤゲートＧ、ＮＡＮＤゲート
Ｈ、外部出力端子Ｉ、外部出力端子Ｊ（３５１４）とで
構成されている回路、及び故障Ｆａ−ｓａ０と故障Ｆｂ
−ｓａ１を外部記憶装置（不図示）から入力する。

【０１０７】ここで、図１１に示す論理回路は、フリッ
プフロップＥ、フリップフロップＦのクロック端子に同
じクロック入力を有する、一相同期式の順序回路である
とする。なお、クロックラインについては省略する。そ
して、故障Ｆａ−ｓａ０は、２入力ＡＮＤゲートＧの出
力端子がグラウンドにショートした０縮退故障であり、
故障Ｆｂ−ｓａ１は、ＮＡＮＤゲートＨの出力端子が電
源にショートした１縮退故障であるとする。

【０１０８】続いて、ステップＳ３４０３を実行し、い
ずれのテストパタン生成処理終了条件も満たしていない
ため、ステップＳ３４０４に移行する。

【０１０９】続いて、ステップＳ３４０４を実行し、テ
ストパタン生成の対象故障を選択する。ここでは、故障
Ｆａ−ｓａ０を選択すると仮定する。

【０１１０】続いて、ステップＳ３４０５において、故
障Ｆａ−ｓａ０を検出するテストパタン３５０２を生成
する。その結果、テストパタン３５０１及びテストパタ
ン３５０２が生成されると仮定する。

【０１１１】続いて、ステップＳ３４０６を実行し、ス
テップＳ３４０５でテストパタン３５０１及びテストパ
タン３５０２が生成されたため、ステップＳ３４０７に
移行する。

【０１１２】続いて、ステップＳ３４０７を実行し、ス
テップＳ３４０５で生成されたテストパタン３５０１と
テストパタン３５０２を対象故障検出テストパタンとし
て設定する。対象故障検出テストパタンとして設定され
たテストパタン（テストパタン３５０１及びテストパタ
ン３５０２）を、これ以降のステップで用いるテストパ
タン圧縮の対象とする。

【０１１３】ステップＳ３４０８では、ＰＰＰＦ故障シ
ミュレーション用カウンタを０（ゼロ）に初期化する。

【０１１４】続いて、ステップＳ３４０９を実行し、テ
ストパタン３５０１及びテストパタン３５０２に不確定
値を割り当てるためのＳＰＰＦ故障シミュレーションを
行う。その結果、検出される故障は故障Ｆａ−ｓａ０の
みである。

【０１１５】続いて、ステップＳ３４１０を実行し、対
象故障検出テストパタン（テストパタン３５０１及びテ
ストパタン３５０２）に不確定値を割り当てた場合は、
テストパタン３５０１の外部入力端子Ａの論理値”０”
は、故障Ｆａ−ｓａ０を検出するためには不必要である
ため、不確定値”Ｘ”が割り当てられる。ここで、不確
定値”Ｘ”が割り当てられたテストパタン３５０１及び
テストパタン３５０２をまとめて、対象故障検出テスト
パタンセット３５６１とする。

【０１１６】続いて、ステップＳ３４１１を実行し、不
確定値割り当て処理が行われた対象故障検出テストパタ
ンセット３５６１をテストパタンセット３５６２とテス
トパタンセット３５６３の２組複製する。

【０１１７】続いて、ステップＳ３４１２を実行し、テ
ストパタンセット３５６２及びテストパタンセット３５
６３を、それぞれのテストパタンセット３５６２，３５
６３中の不確定値に疑似乱数を用いて異なる乱数値を割
り当て、再活性化テストパタンセット３５６４及び再活
性化テストパタンセット３５６５に変換する。

【０１１８】続いて、ステップＳ３４１３を実行する。
この際、故障シミュレーションによって検出されていな
い未検出故障は故障Ｆａ−ｓａ０と故障Ｆｂ−ｓａ１で
あるので、この２故障からサンプリングする１故障とし
て故障Ｆａ−ｓａ０を抽出する。

【０１１９】続いて、ステップＳ３４１４を実行し、Ｐ
ＰＰＦ故障シミュレーションを行う。この結果、再活性
化テストパタンセット３５６４及び再活性化テストパタ
ンセット３５６５共に、故障Ｆａ−ｓａ０を検出する。
したがって、両テストパタンセットの検出故障数も１と
なり同じ数となる。したがって、最多故障検出テストパ
タンセットとしては、どちらを選択してもよいが、ここ
では、前者の再活性化テストパタンセット３５６４を選
択する。

【０１２０】続いて、ステップＳ３４１５を実行し、ス
テップＳ３４１４によって決定された最多故障検出テス
トパタンセットである再活性化テストパタンセット３５
６４を対象故障検出テストパタンセットとして再設定す
る。

【０１２１】続いて、ステップＳ３４１６を実行し、Ｐ
ＰＰＦ故障シミュレーション実行カウンタの数値を１に
する。

【０１２２】続いて、ステップＳ３４１７を実行し、Ｐ
ＰＰＦ故障シミュレーション実行カウンタが２になって
いるか判断する。しかし、実行カウンタは１であるた
め、再度ステップＳ３４０９に戻る。

【０１２３】続いて、ステップＳ３４０９を実行し、新
たに設定された対象故障検出テストパタンセットである
再活性化テストパタンセット３５６４を用いて、全ての
未検出故障（故障Ｆａ−ｓａ０及び故障Ｆｂ−ｓａ１）
に対してＳＰＰＦ故障シミュレーションを行う。その結
果、検出される故障は故障Ｆａ−ｓａ０のみである。

【０１２４】続いて、ステップＳ３４１０を実行し、ス
テップＳ３４０９で検出された故障Ｆａ−ｓａ０の検出
には必要のない外部入力端子に不確定値”Ｘ”を割り当
てる。その結果、再びテストパタンセット３５６１が得
られる。

【０１２５】続いて、ステップＳ３４１１を実行し、前
回同様、テストパタンセット３５６１を２組複製してテ
ストパタンセット３５６２及びテストパタンセット３５
６３を作成する。

【０１２６】続いて、ステップＳ３４１２を実行し、テ
ストパタンセット３５６２及びテストパタンセット３５
６３を、それぞれのテストパタンセット３５６２，３５
６３中の不確定値に疑似乱数を用いて異なる乱数値を割
り当て、再活性化テストパタンセット３５６６および再
活性化テストパタンセット３５６７へ変換する。

【０１２７】続いて、ステップＳ３４１３を実行し、故
障シミュレーションによって検出されていない未検出故
障は故障Ｆａ−ｓａ０と故障Ｆｂ−ｓａ１であるので、
この２故障からサンプリングする１故障として故障Ｆｂ
−ｓａ１を抽出する。

【０１２８】続いて、ステップＳ３４１４を実行し、Ｐ
ＰＰＦ故障シミュレーションを行う。この結果、テスト
パタンセット再活性化テストパタンセット３５６７のみ
が、故障Ｆｂ−ｓａ１を検出する。したがって、両テス
トパタンセットの検出故障数は、再活性化テストパタン
セット３５６６が０、テストパタンセット再活性化テス
トパタンセット３５６７が１となる。したがって、最多
故障検出テストパタンセットとしては、後者の再活性化
テストパタンセット３５６７を選択する。テストパタン
セットを構成するテストパタン３５２１及びテストパタ
ン３５２２による故障シミュレーションを行うと、図１
１（ｂ）のようになる。このように、テストパタン３５
２１及びテストパタン３５２２により、故障Ｆａ−ｓａ
０及び故障Ｆｂ−ｓａ１を両方検出できる。

【０１２９】続いて、ステップＳ３４１５を実行し、テ
ストパタン３５２１及びテストパタン３５２２を対象故
障検出テストパタンとして設定する。

【０１３０】続いて、ステップＳ３４１６を実行し、Ｐ
ＰＰＦ故障シミュレーション実行カウンタの数値を１つ
インクリメントし２とする。

【０１３１】続いて、ステップＳ３４１７を実行し、こ
の際、ＰＰＰＦ故障シミュレーション実行カウンタが２
になっているか判断すると２になっているので、ステッ
プＳ３４１８に移行する。

【０１３２】続いて、ステップＳ３４１８を実行し、再
度、全ての未検出故障に対するＳＰＰＦ故障シミュレー
ションを実施する。この場合は、故障Ｆａ−ｓａ０及び
故障Ｆｂ−ｓａ１共に、全て検出されるが、検出されな
い故障が存在するときには、それらの検出されない故障
毎の回路の内部状態を、このシミュレーション結果に応
じて更新する。

【０１３３】続いて、ステップＳ３４１９を実行し、対
象故障検出テストパタン（テストパタン３５２１及びテ
ストパタン３５２２）を外部記憶装置（不図示）に出力
する。

【０１３４】続いて、図１１（ｂ）に示すように、ステ
ップＳ３４０３に戻り、テストパタン生成終了条件が満
たされているかどうか判断する際、この時点において全
ての故障が検出されているため、未検出故障が存在しな
くなっている。このため、テストパタン生成終了条件を
満たし、ステップＳ３４２０に移行する。

【０１３５】続いて、ステップＳ３４２０を実行し、テ
ストパタン数の情報及び処理された結果としての故障情
報を外部記憶装置（不図示）に出力する。

【０１３６】最後に、ステップＳ３４２１を実行し、本
実施の形態の処理を終了する。

【０１３７】これに対して、上記第２の従来技術の方法
でのテストパタン生成の動作を図１２及び図１５を用い
て説明する。

【０１３８】上記第２の従来技術の論理回路のテストパ
タン生成装置では、ステップＳ２１０２を実行して故障
表を作成し、ステップＳ２１０３を実行して全ての故障
が検出されているか判断する。この時点では、故障Ｆａ
−ｓａ０及び故障Ｆｂ−ｓａ１共に、検出されていない
ため、ステップＳ２１０４に移行する。

【０１３９】続いて、ステップＳ２１０４を実行し、故
障Ｆａ−ｓａ０を目標故障にすると仮定する。

【０１４０】続いて、ステップＳ２１０５での判断で
は、故障Ｆａ−ｓａ０はまだ検出されていないため、ス
テップＳ２１０６に移行する。

【０１４１】続いて、ステップＳ２１０６を実行し、故
障Ｆａ−ｓａ０を検出するテストパタンとしてテストパ
タン３５４１及びテストパタン３５４２が生成されると
仮定する。ここで、テストパタン３５４１及びテストパ
タン３５４２は、本発明の第１の実施の形態に対する動
作の説明で用いたテストパタン３５０１、テストパタン
３５０２と同じテストパタンである。

【０１４２】続いて、ステップＳ２１０７を実行する。
この際、目標とする故障Ｆａ−ｓａ０を検出するテスト
パタンの組み合わせは、［（テストパタン３５４１：
Ａ，Ｂ，Ｃ），（テストパタン３５４２：Ａ，Ｂ，
Ｃ）］＝［（０，１，０），（１，０，０）］，
［（０，１，１），（１，０，０）］，［（０，１，
０），（１，１，０）］，［（０，１，１），（１，
１，０）］，［（０，１，０），（１，０，１）］，
［（０，１，１），（１，０，１）］，［（０，１，
０），（１，１，１）］，［（０，１，１），（１，
１，１）］の８通り存在する。したがって、ステップＳ
２１０９に移行する。

【０１４３】続いて、ステップＳ２１０９を実行し、こ
の結果、８通り分の上記テストパタンに対して故障シミ
ュレーションを行ったかどうかを判断すると仮定した場
合は、まだ、１つのテストパタンも故障シミュレーショ
ンしていないため、ステップＳ２１１０に移行する。

【０１４４】続いて、ステップＳ２１１０、ステップＳ
２１１１、ステップＳ２１０９のループ処理を実行する
が、この際、全ての故障Ｆａ−ｓａ０及び故障Ｆｂ−ｓ
ａ１に対する故障シミュレーションを全てのテストパタ
ンの組み合わせについて行っても、故障Ｆｂ−ｓａ１を
検出することはできない。なぜならば、テストパタン３
５４１の外部入力端子Ａの論理値が０（ゼロ）であるた
め、テストパタン３５４１を印加した後、クロックを印
加し、テストパタン３５４２を印加するときに、フリッ
プフロップＦの論理値は必ず０（ゼロ）となり、ＮＡＮ
ＤゲートＨの出力値を０（ゼロ）に設定できず、テスト
パタン３５４１及びテストパタン３５４２で試験できる
８通りのテストパタンの組み合わせを全て故障シミュレ
ーションしても故障Ｆｂ−ｓａ１を検出することはでき
ないからである。

【０１４５】続いて、ステップＳ２１１２を実行する。
この際、８通り全てのテストパタンの検出故障数は、故
障Ｆａ−ｓａ０のみの１故障のみとなるため、どのテス
トパタンを選択してもよい。

【０１４６】続いて、ステップＳ２１１３を実行し、故
障表を更新し、再度、ステップＳ２１０３に戻る。

【０１４７】続いて、ステップＳ２１０３の判断を実行
し、まだ故障Ｆｂ−ｓａ１が検出されていないため、ス
テップＳ２１０４に移行し、故障Ｆｂ−ｓａ１を目標故
障に設定する。

【０１４８】故障Ｆｂ−ｓａ１はまだ検出されていない
ため、ステップＳ２１０５を経て、ステップＳ２１０６
を実行し、テストパタン３５５５を生成する。

【０１４９】その後、先ほどと同様に、ステップＳ２１
０７、ステップＳ２１０９、ステップＳ２１１０、ステ
ップＳ２１１１、ステップＳ２１１２、ステップＳ２１
１３を経て、ステップＳ２１０３に戻る。その後、ステ
ップＳ２１０３を実行し、もはや、未検出故障は存在し
ないため、第２の従来技術をステップＳ２１１４にて終
了する。

【０１５０】このように、第２の従来技術では、生成す
るテストパタン数は３となる。一方、本発明の第１の実
施の形態によって生成されるテストパタン数は２である
ため、第２の従来技術よりも少ないテストパタン数を生
成できる。

【０１５１】以上説明したように第１の実施の形態によ
れば、上記特願平１１−１３９１４４号公報（第１従来
技術）のテストパタンの再活性化手法をテストパタン生
成工程において繰り返すことによるテストパタン圧縮機
能、及び当該繰り返し工程において用いられる複数のテ
ストパタン（特開平５−３４１０１１号公報（第２従来
技術）参照）の中から最も多くの未検出故障を検出する
テストパタンを識別することによるテストパタン圧縮機
能を、ＰＰＰＦ故障シミュレーション手法を用いること
で同時に高速に両立できるようになり、その結果、双方
のテストパタン圧縮効果を相乗的に高め、強力かつ高速
なテストパタン圧縮機能を有するダイナミックコンパク
ション手法を提供できるようになるといった効果を奏す
る。

【０１５２】本実施の形態の効果の具体例を表１に示
す。

【０１５３】

【表１】

【０１５４】上記表１に示す具体例では、数１０ＫＧａ
ｔｅの回路規模の順序回路に対する評価データに対して
言及する。

【０１５５】上記表１の第２従来技術の欄に示す諸デー
タは、本実施の形態におけるパラメータを調整して再現
した。つまり、テストパタンの複製数を１とし、ＰＰＰ
Ｆ故障シミュレーションの繰り返し回数を３２回、故障
サンプリング係数を１とし、全ての未検出故障を処理対
象に加えるようにし、更に、テストパタンへの不確定値
割り当て、及び再活性化を行わないようにした。なお、
本実施の形態では、再活性化を行わない場合は、繰り返
し処理の中で最も多くの故障を検出したテストパタンを
残すようになっており、上記第２従来技術を完全に再現
している。本実施の形態のデータとしては、複製数を
４、繰り返し回数を８、故障サンプリング係数を１とし
た。

【０１５６】また、本実施の形態では、テストパタンへ
の不確定値の割り当ての処理及び再活性化の処理は行っ
ている。なお、試験するテストパタン数は両者とも３２
系列になるように調整している。表１を見ると分かるよ
うに、本実施の形態は、メモリ使用量の１割ほどの増加
を除くと、テストパタン長、テスト生成時間とも３割か
ら４割近くの性能を改善できている。

【０１５７】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて詳細に説明する。上記第
１の実施の形態では、本発明をダイナミックコンパクシ
ョン手法として実現していた。本発明の第２の実施の形
態としては、本発明をスタティックコンパクション手法
に適用する手法が考えられる。その構成を図３に示す。
図３は、本発明の第２の実施の形態の論理構成を説明す
るための機能ブロック図である。なお、第１の実施の形
態において既に記述したものと同一の部分については、
同一符号を付し、重複した説明は省略する。

【０１５８】図３の論理構成において、図１に示す第１
の実施の形態と構成が異なるのは、処理対象故障選択工
程（ステップＳ１０３）がテストパタン入力工程（ステ
ップＳ３０３）に、処理対象故障検出テストパタン生成
工程（ステップＳ１０４）が未検出故障用故障シミュレ
ーション工程（ステップＳ３０４）に、そして、テスト
パタン再活性化工程（ステップＳ１０５）がテストパタ
ン再活性化工程（ステップＳ３０５）に、それぞれ変わ
ったことである。他の構成は、本発明の第１の実施の形
態と全く同じである。

【０１５９】本実施の形態によるスタティックコンパク
ション手法では、既に故障を検出するテストパタンが予
め生成されているため、テストパタン入力工程（ステッ
プＳ３０３）は、外部記憶装置（不図示）から１パタン
ずつ入力する機能を有している。

【０１６０】また、未検出故障用故障シミュレーション
工程（ステップＳ３０４）は、回路が組み合わせ回路で
ある場合はテストパタン入力工程（ステップＳ３０３）
によって入力したすべてのテストパタンについて故障を
検出しなければ当該入力したテストパタンを破棄してテ
ストパタン生成終了判定工程（ステップＳ１０２）に移
行し故障を検出すれば当該入力したテストパタンを再活
性化するテストパタン再活性化工程（ステップＳ３０
５）に移行し、回路が順序回路である場合は故障を検出
しなかったテストパタンを一時記憶装置内に格納し、故
障を検出するテストパタンが入力されるまで保持してテ
ストパタン生成終了判定工程（ステップＳ１０２）に移
行し、当該入力したテストパタンが故障を検出すれば故
障を検出する当該入力したテストパタンと一時記憶装置
内にテストパタンが保持されていれば当該保持されてい
るテストパタンとを組み合わせて１個以上のテストパタ
ンを構成してからテストパタンを再活性化するテストパ
タン再活性化工程（ステップＳ３０５）に移行する機能
を有している。

【０１６１】また、テストパタン再活性化工程（ステッ
プＳ３０５：ＰＰＰＦ方式テストパタン再活性化工程）
は、未検出故障の中で１個以上のテストパタンで検出で
きる故障を識別し、１個以上のテストパタンを構成して
いる外部入力端子の中で上記故障の検出に論理的に必要
のない外部入力端子を識別し、それらの外部端子に不確
定値を割り当て、当該１個以上のテストパタンをＬ組だ
け複製し、各々の複製された１個以上のテストパタン中
の不確定値に疑似乱数を用いて異なる１個以上のテスト
パタンとなるように論理値”１”もしくは論理値”０”
を割り当て、それぞれ異なる値を有する複製された１個
以上のテストパタンをＰＰＰＦ故障シミュレーション手
法を用いて、未検出故障の中からＭ故障に１故障の割合
でサンプリングした未検出故障に対して故障シミュレー
ションを行い、サンプリングされた未検出故障を最も多
く検出した複製された１個以上のテストパタンを上記未
検出故障用故障シミュレーション工程（ステップＳ３０
４）において検出した故障を検出する１個以上のテスト
パタンとして選択し、上記未検出故障用故障シミュレー
ション工程（ステップＳ３０４）でシミュレーションさ
れた１個以上のテストパタンをより多くの故障を検出で
きる１個以上のテストパタンとして再活性化する機能を
有している。

【０１６２】次に、第２の実施の形態の動作について説
明する。図１３は、本発明の第２の実施の形態の動作を
説明するためのフローチャートである。

【０１６３】図１３に示すように、第２の実施の形態の
動作も、第１の実施の形態の動作を示した図１０とは、
テストパタンを直接そこで生成するか、外部から入力す
るかの違いのみである。

【０１６４】具体的には、テストパタン生成対象故障の
選択工程（ステップＳ３４０４）がテストパタン入力工
程（ステップＳ３６０４）に、対象故障に対するテスト
パタン生成工程（ステップＳ３４０５）が未検出故障用
ＳＰＰＦ故障シミュレーション工程（ステップＳ３６０
５）に、テストパタンを生成できたかの判定工程（ステ
ップＳ３４０６）が故障を検出できたかの判定工程（ス
テップＳ３６０６）に、対象故障検出テストパタンの設
定工程（ステップＳ３４０７）が対象故障及び対象故障
検出テストパタンの設定工程（ステップＳ３６０７）に
変更になる。

【０１６５】上記ステップＳ３６０４では、外部記憶装
置（不図示）よりテストパタンを１つ入力する。

【０１６６】上記ステップＳ３６０５では、そのテスト
パタンによる未検出故障に対するＳＰＰＦ故障シミュレ
ーションを行う。

【０１６７】上記ステップＳ３６０６では、ステップＳ
３６０４で入力したテストパタンが故障を検出したかど
うか判定する。故障が検出できた場合は、ステップＳ３
６０７に移行し、故障が検出できなかったと判定された
場合は、上記第１の実施の形態のフローチャートには存
在しないステップＳ３６２２に移行する。

【０１６８】上記ステップＳ３６０７では、ステップＳ
３６０５で検出した故障を対象故障として設定し、対象
故障を検出した１個以上のテストパタンを対象故障検出
テストパタンとして設定する。処理している回路が順序
回路であり、ステップＳ３６２２で一時記憶装置内に格
納されていたテストパタンが存在するときには、それら
のテストパタンと故障を検出したテストパタンをまとめ
て、テストパタンセット（１個以上のテストパタン：テ
ストシーケンス）として、対象故障検出テストパタンを
設定する。

【０１６９】上記ステップＳ３６２２では、処理してい
る回路が組み合わせ回路の場合は、ステップＳ３６０４
で入力した１つのテストパタンを破棄し、回路が順序回
路では、ステップＳ３６０４で入力した１つのテストパ
タンを一時記憶装置内に格納する。

【０１７０】これ以降の処理は、本発明の第１の実施の
形態の場合と同じであるため、詳細な説明は省略する。

【０１７１】以上説明したように第２の実施の形態によ
れば、上記第１の実施の形態に記載した効果の他に、上
記本実施の形態とその構造を一部変更することにより、
スタティックコンパクション手法にも適用できるように
なり、多面的にテストパタン圧縮機能を強化できるよう
になるといった効果を奏する。

【０１７２】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。

【０１７３】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、上
記第１の実施の形態で述べたように、上記特願平１１−
１３９１４４号公報（第１従来技術）のテストパタンの
再活性化手法をテストパタン生成工程において繰り返す
ことによるテストパタン圧縮機能、及び当該繰り返し工
程において用いられる複数のテストパタン（特開平５−
３４１０１１号公報（第２従来技術）参照）の中から最
も多くの未検出故障を検出するテストパタンを識別する
ことによるテストパタン圧縮機能を、ＰＰＰＦ故障シミ
ュレーション手法を用いることで同時に高速に両立でき
るようになり、その結果、双方のテストパタン圧縮効果
を相乗的に高め、強力かつ高速なテストパタン圧縮機能
を有するダイナミックコンパクション手法を提供できる
ことである。

【０１７４】そして第２の効果は、上記第２の実施の形
態で述べたように、上記第１の実施の形態とその構造を
一部変更することにより、スタティックコンパクション
手法にも適用できるようになり、多面的にテストパタン
圧縮機能を強化できることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の論理構成を説明す
るための機能ブロック図である。

【図２】第１の実施の形態のテストパタン再活性化工程
を説明するための機能ブロック図である。

【図３】本発明の第２の実施の形態の論理構成を説明す
るための機能ブロック図である。

【図４】第１の実施の形態の不確定値決定工程を説明す
るための回路例である。

【図５】故障シミュレーション手法の違いを説明するた
めの回路、テストパタン、故障例である。

【図６】従来の故障シミュレーション手法（ＳＰＰＦ故
障シミュレーション手法）の概要図である。

【図７】ＰＰＰＦ故障シミュレーション手法の概要図で
ある。

【図８】テストパタンの複製と再活性化及びＰＰＰＦ故
障シミュレーションを説明するための動作フローであ
る。

【図９】未検出故障サンプリング手法例を説明するため
の動作フローである。

【図１０】本発明の第１の実施の形態の動作を説明する
ためのフローチャートである。

【図１１】第１の実施の形態の論理回路のテストパタン
生成装置の具体例を説明するための動作フローである。

【図１２】第２従来技術の論理回路のテストパタン生成
装置の具体例を説明するための動作フローである。

【図１３】本発明の第２の実施の形態の動作を説明する
ためのフローチャートである。

【図１４】第１従来技術におけるテストパタン圧縮手法
を説明するためのフローチャートである。

【図１５】第２従来技術におけるテストパタン圧縮手法
を説明するためのフローチャートである。

【符号の説明】

３２０１，３５０１，３５０２，３５２１，３５２２，
３５４１，３５４２，３５５５…テストパタン ３２０２…複製テストパタン群 ３２０３…再活性化テストパタン群 ３２０５…検出故障数 ３２０６…再活性化テストパタン ３２０７…サンプリング故障データ ３３０１…未検出故障群 ３３０２…未検出故障リスト ３３０５，３３０８，３３１１…未検出故障リスト ３５６１，３５６２，３５６３…対象故障検出テストパ
タンセット ３５６４，３５６５，３５６６，３５６７…再活性化テ
ストパタンセット Ａ，Ｂ，Ｃ…外部入力端子 Ｄ，Ｉ，Ｊ…外部出力端子 Ｃ1…バッファ素子 Ｃ２，Ｇ…２入力ＡＮＤゲート Ｄ2…ＯＲゲート Ｅ，Ｆ…フリップフロップ Ｆａ−ｓａ０，Ｆｂ−ｓａ１，Ｆａ１，Ｆｂ０，Ｆａ，
Ｆｂ，Ｆ０，Ｆ１…故障 Ｈ…ＮＡＮＤゲート ステップＳ１０１…回路情報・故障情報入力工程 ステップＳ１０２…テストパタン生成終了判定工程 ステップＳ１０３…処理対象故障選択工程 ステップＳ１０４…処理対象故障検出テストパタン生成
工程 ステップＳ１０５、ステップＳ３０５…テストパタン再
活性化工程（ＰＰＰＦ方式テストパタン再活性化工程） ステップＳ１０６…テストパタン再活性化判定工程 ステップＳ１０７、ステップＳ３０４…未検出故障用故
障シミュレーション工程 ステップＳ１０８…テストパタン出力工程 ステップＳ１０９…テストパタン情報・故障情報出力工
程 ステップＳ２０１…ＳＰＰＦ故障シミュレーション工程 ステップＳ２０２…不確定値決定工程 ステップＳ２０３…テストパタン複製工程 ステップＳ２０４…不確定値再活性化工程 ステップＳ２０５…未検出故障サンプリング工程 ステップＳ２０６、ステップＳ３２０４、ステップＳ３
３０４、ステップＳ３３０７…ＰＰＰＦ故障シミュレー
ション工程 ステップＳ２０７…ベストテストパタン選択工程 ステップＳ３０３、ステップＳ３６０４…テストパタン
入力工程 ステップＳ３３０３…未検出故障リストの並べ替え工程 ステップＳ３４０４…テストパタン生成対象故障の選択
工程 ステップＳ３４０５…テストパタン生成工程 ステップＳ３４０６、ステップＳ３６０６…判定工程 ステップＳ３４０７、ステップＳ３６０７…設定工程 ステップＳ３６０５…未検出故障用ＳＰＰＦ故障シミュ
レーション工程

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2001−116808（ＪＰ，Ａ) 特開2001−99901（ＪＰ，Ａ) 特開2000−329831（ＪＰ，Ａ) 特開 平８−212799（ＪＰ，Ａ) 特開 平８−15388（ＪＰ，Ａ) 特開 平７−325131（ＪＰ，Ａ) 特開 平９−145800（ＪＰ，Ａ) 特開 平７−55895（ＪＰ，Ａ) 特開 平９−318711（ＪＰ，Ａ) 特開 平９−127213（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183 G01R 31/28 G06F 11/22 310 G06F 17/50 670

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 テストパタンを生成するために必要とな
   る回路情報及び故障情報を外部記憶装置から入力する回
   路情報・故障情報入力工程と、 テストパタンを生成させるべき対象とする故障を選択す
   る処理対象故障選択工程と、 生成された全てのテストパタンの情報及び処理された故
   障の情報を外部記憶装置に出力するテストパタン情報・
   故障情報出力工程と、 テストパタン生成を終了するかどうかを、故障検出率、
   テストパタン数、処理時間、及び未検出故障数が希望す
   る条件を満たしているかどうかの判断を行い、テストパ
   タン生成を終了すると判断した場合は、前記テストパタ
   ン情報・故障情報出力工程に移行し、テストパタン生成
   を続行すると判断した場合は、前記処理対象故障選択工
   程に移行するテストパタン生成終了判定工程と、 前記処理対象故障選択工程にて選択した故障を検出する
   ために必要となる１個以上のテストパタンの生成を試
   み、１個以上のテストパタンを生成できなかった場合
   は、前記テストパタン生成終了判定工程に戻り、１個以
   上のテストパタンを生成できた場合は、テストパタン再
   活性化を行う工程に移行する処理対象故障検出テストパ
   タン生成工程と、 未検出故障の中で１個以上のテストパタンで検出できる
   故障を識別し、１個以上のテストパタンを構成している
   外部入力端子の中で故障の検出に論理的に必要のない外
   部入力端子を識別し、それらの外部端子に不確定値を割
   り当て、当該１個以上のテストパタンをＬ組だけ複製
   し、各々の複製された１個以上のテストパタン中の不確
   定値に疑似乱数を用いて異なる１個以上のテストパタン
   となるように論理値”１”もしくは論理値”０”を割り
   当て、それぞれ異なる値を有する複製された１個以上の
   テストパタンをＰＰＰＦ故障シミュレーション手法を用
   いて、未検出故障の中からＭ故障に１故障の割合でサン
   プリングした未検出故障に対して故障シミュレーション
   を行い、サンプリングされた未検出故障を最も多く検出
   した複製された１個以上のテストパタンを前記処理対象
   故障選択工程において選択された故障を検出する１個以
   上のテストパタンとして選択し、前記処理対象故障検出
   テストパタン生成工程で生成された１個以上のテストパ
   タンをより多くの故障を検出できる１個以上のテストパ
   タンとして再活性化するテストパタン再活性化工程と、 前記テストパタン再活性化工程で検出されなかった未検
   出故障に対して、故障シミュレーションを行う未検出故
   障用故障シミュレーション工程と、 前記テストパタン再活性化工程がＮ回行われたか判断
   し、Ｎ回行われた場合は、前記未検出故障用故障シミュ
   レーション工程に移行し、Ｎ回行われていない場合は、
   前記テストパタン再活性化工程に再度移行するテストパ
   タン再活性化判定工程と、 前記テストパタン再活性化工程で再活性化された１個以
   上のテストパタンを外部記憶装置に出力するテストパタ
   ン出力工程を有することを特徴とする論理回路のテスト
   パタン生成方法。
2. 【請求項２】 テストパタンを生成するために必要とな
   る回路情報及び故障情報を外部記憶装置から入力する回
   路情報・故障情報入力工程と、 テストパタンを外部記憶装置から入力するテストパタン
   入力工程と、 生成された全てのテストパタンの情報及び処理された故
   障の情報を外部記憶装置に出力するテストパタン情報・
   故障情報出力工程と、 テストパタン生成を終了するかどうかを、故障検出率、
   テストパタン数、処理時間、及び未検出故障数が希望す
   る条件を満たしているかどうかの判断を行い、テストパ
   タン生成を終了すると判断した場合は、前記テストパタ
   ン情報・故障情報出力工程に移行し、テストパタン生成
   を続行すると判断した場合は、前記処理対象故障選択工
   程に移行するテストパタン生成終了判定工程と、 回路が組み合わせ回路である場合は前記テストパタン入
   力工程によって入力したすべてのテストパタンについて
   故障を検出しなければ当該入力したテストパタンを破棄
   して前記テストパタン生成終了判定工程に移行し故障を
   検出すればテストパタンを再活性化するテストパタン再
   活性化工程に移行し、回路が順序回路である場合は故障
   を検出しなかったテストパタンを一時記憶装置内に格納
   し、故障を検出するテストパタンが入力されるまで保持
   して前記テストパタン生成終了判定工程に移行し、入力
   したテストパタンが故障を検出すれば故障を検出するテ
   ストパタンと一時記憶装置内にテストパタンが保持され
   ていれば当該テストパタンとを組み合わせて１個以上の
   テストパタンを構成してからテストパタンを再活性化す
   るテストパタン再活性化工程に移行する未検出故障用故
   障シミュレーション工程と、 未検出故障の中で１個以上のテストパタンで検出できる
   故障を識別し、１個以上のテストパタンを構成している
   外部入力端子の中で故障の検出に論理的に必要のない外
   部入力端子を識別し、それらの外部端子に不確定値を割
   り当て、当該１個以上のテストパタンをＬ組だけ複製
   し、各々の複製された１個以上のテストパタン中の不確
   定値に疑似乱数を用いて異なる１個以上のテストパタン
   となるように論理値”１”もしくは論理値”０”を割り
   当て、それぞれ異なる値を有する複製された１個以上の
   テストパタンをＰＰＰＦ故障シミュレーション手法を用
   いて、未検出故障の中からＭ故障に１故障の割合でサン
   プリングした未検出故障に対して故障シミュレーション
   を行い、サンプリングされた未検出故障を最も多く検出
   した複製された１個以上のテストパタンを前記未検出故
   障用故障シミュレーション工程において検出した故障を
   検出する１個以上のテストパタンとして選択し、前記未
   検出故障用故障シミュレーション工程でシミュレーショ
   ンされた１個以上のテストパタンをより多くの故障を検
   出できる１個以上のテストパタンとして再活性化するテ
   ストパタン再活性化工程と、 前記テストパタン再活性化工程で検出されなかった未検
   出故障に対して、故障シミュレーションを行う未検出故
   障用故障シミュレーション工程と、 前記テストパタン再活性化工程がＮ回行われたか判断
   し、Ｎ回行われた場合は、前記未検出故障用故障シミュ
   レーション工程に移行し、Ｎ回行われていない場合は、
   前記テストパタン再活性化工程に再度移行するテストパ
   タン再活性化判定工程と、 前記テストパタン再活性化工程で再活性化された１個以
   上のテストパタンを外部記憶装置に出力するテストパタ
   ン出力工程を有することを特徴とする論理回路のテスト
   パタン生成方法。
3. 【請求項３】 前記テストパタン再活性化工程は、１個
   以上のテストパタンを用いて全ての未検出故障に対して
   故障シミュレーションを行うＳＰＰＦ故障シミュレーシ
   ョン工程を有することを特徴とする請求項１または２に
   記載の論理回路のテストパタン生成方法。
4. 【請求項４】 前記テストパタン再活性化工程は、前記
   ＳＰＰＦ故障シミュレーション工程によって検出された
   故障の検出に論理的に関係のない１個以上のテストパタ
   ンを構成する外部入力端子を抽出し、当該外部入力端子
   に不確定値を割り当てる不確定値決定工程を有すること
   を特徴とする請求項３に記載の論理回路のテストパタン
   生成方法。
5. 【請求項５】 前記テストパタン再活性化工程は、不確
   定値を割り当てられた１個以上のテストパタンをＬ組だ
   け複製するテストパタン複製工程を有することを特徴と
   する請求項４に記載の論理回路のテストパタン生成方
   法。
6. 【請求項６】 前記テストパタン再活性化工程は、複製
   されたテストパタンの不確定値部分に擬似乱数により論
   理値”１”または論理値”０”を適宜割り当てる不確定
   値再活性化工程を有することを特徴とする請求項５に記
   載の論理回路のテストパタン生成方法。
7. 【請求項７】 前記テストパタン再活性化工程は、未検
   出故障の中からＭ個に１個の割合で未検出故障をサンプ
   リングする未検出故障サンプリング工程を有することを
   特徴とする請求項６に記載の論理回路のテストパタン生
   成方法。
8. 【請求項８】 前記テストパタン再活性化工程は、複製
   されたＬ組の１個以上のテストパタンとサンプリングさ
   れた未検出故障を用いて故障シミュレーションを行うＰ
   ＰＰＦ故障シミュレーション工程を有することを特徴と
   する請求項７に記載の論理回路のテストパタン生成方
   法。
9. 【請求項９】 前記テストパタン再活性化工程は、前記
   ＰＰＰＦ故障シミュレーション工程においてシミュレー
   ションされたＬ組の１個以上のテストパタンの中で、最
   も多くのサンプリングされた未検出故障を検出した組の
   １個以上のテストパタンをベストテストパタンとして選
   択するベストテストパタン選択工程を有することを特徴
   とする請求項８に記載の論理回路のテストパタン生成方
   法。
10. 【請求項１０】 テストパタンを生成するために必要と
    なる回路情報及び故障情報を外部記憶装置から入力する
    回路情報・故障情報入力手段と、 テストパタンを生成させるべき対象とする故障を選択す
    る処理対象故障選択手段と、 生成された全てのテストパタンの情報及び処理された故
    障の情報を外部記憶装置に出力するテストパタン情報・
    故障情報出力手段と、 テストパタン生成を終了するかどうかを、故障検出率、
    テストパタン数、処理時間、及び未検出故障数が希望す
    る条件を満たしているかどうかの判断を行い、テストパ
    タン生成を終了すると判断した場合は、前記テストパタ
    ン情報・故障情報出力手段に移行し、テストパタン生成
    を続行すると判断した場合は、前記処理対象故障選択手
    段に移行するテストパタン生成終了判定手段と、 前記処理対象故障選択手段にて選択した故障を検出する
    ために必要となる１個以上のテストパタンの生成を試
    み、１個以上のテストパタンを生成できなかった場合
    は、前記テストパタン生成終了判定手段に戻り、１個以
    上のテストパタンを生成できた場合は、テストパタン再
    活性化を行う手段に移行する処理対象故障検出テストパ
    タン生成手段と、 未検出故障の中で１個以上のテストパタンで検出できる
    故障を識別し、１個以上のテストパタンを構成している
    外部入力端子の中で故障の検出に論理的に必要のない外
    部入力端子を識別し、それらの外部端子に不確定値を割
    り当て、当該１個以上のテストパタンをＬ組だけ複製
    し、各々の複製された１個以上のテストパタン中の不確
    定値に疑似乱数を用いて異なる１個以上のテストパタン
    となるように論理値”１”もしくは論理値”０”を割り
    当て、それぞれ異なる値を有する複製された１個以上の
    テストパタンをＰＰＰＦ故障シミュレーション手法を用
    いて、未検出故障の中からＭ故障に１故障の割合でサン
    プリングした未検出故障に対して故障シミュレーション
    を行い、サンプリングされた未検出故障を最も多く検出
    した複製された１個以上のテストパタンを前記処理対象
    故障選択手段において選択された故障を検出する１個以
    上のテストパタンとして選択し、前記処理対象故障検出
    テストパタン生成手段で生成された１個以上のテストパ
    タンをより多くの故障を検出できる１個以上のテストパ
    タンとして再活性化するテストパタン再活性化手段と、 前記テストパタン再活性化手段で検出されなかった未検
    出故障に対して、故障シミュレーションを行う未検出故
    障用故障シミュレーション手段と、 前記テストパタン再活性化手段がＮ回行われたか判断
    し、Ｎ回行われた場合は、前記未検出故障用故障シミュ
    レーション手段に移行し、Ｎ回行われていない場合は、
    前記テストパタン再活性化手段に再度移行するテストパ
    タン再活性化判定手段と、 前記テストパタン再活性化手段で再活性化された１個以
    上のテストパタンを外部記憶装置に出力するテストパタ
    ン出力手段を有することを特徴とする論理回路のテスト
    パタン生成装置。
11. 【請求項１１】 テストパタンを生成するために必要と
    なる回路情報及び故障情報を外部記憶装置から入力する
    回路情報・故障情報入力手段と、 テストパタンを外部記憶装置から入力するテストパタン
    入力手段と、 生成された全てのテストパタンの情報及び処理された故
    障の情報を外部記憶装置に出力するテストパタン情報・
    故障情報出力手段と、 テストパタン生成を終了するかどうかを、故障検出率、
    テストパタン数、処理時間、及び未検出故障数が希望す
    る条件を満たしているかどうかの判断を行い、テストパ
    タン生成を終了すると判断した場合は、前記テストパタ
    ン情報・故障情報出力手段に移行し、テストパタン生成
    を続行すると判断した場合は、前記処理対象故障選択手
    段に移行するテストパタン生成終了判定手段と、 回路が組み合わせ回路である場合は前記テストパタン入
    力手段によって入力したすべてのテストパタンについて
    故障を検出しなければ当該入力したテストパタンを破棄
    して前記テストパタン生成終了判定手段に移行し故障を
    検出すればテストパタンを再活性化するテストパタン再
    活性化工程に移行し、回路が順序回路である場合は故障
    を検出しなかったテストパタンを一時記憶装置内に格納
    し、故障を検出するテストパタンが入力されるまで保持
    して前記テストパタン生成終了判定手段に移行し、入力
    したテストパタンが故障を検出すれば故障を検出するテ
    ストパタンと一時記憶装置内にテストパタンが保持され
    ていれば当該テストパタンとを組み合わせて１個以上の
    テストパタンを構成してからテストパタンを再活性化す
    るテストパタン再活性化工程に移行する未検出故障用故
    障シミュレーション手段と、 未検出故障の中で１個以上のテストパタンで検出できる
    故障を識別し、１個以上のテストパタンを構成している
    外部入力端子の中で故障の検出に論理的に必要のない外
    部入力端子を識別し、それらの外部端子に不確定値を割
    り当て、当該１個以上のテストパタンをＬ組だけ複製
    し、各々の複製された１個以上のテストパタン中の不確
    定値に疑似乱数を用いて異なる１個以上のテストパタン
    となるように論理値”１”もしくは論理値”０”を割り
    当て、それぞれ異なる値を有する複製された１個以上の
    テストパタンをＰＰＰＦ故障シミュレーション手法を用
    いて、未検出故障の中からＭ故障に１故障の割合でサン
    プリングした未検出故障に対して故障シミュレーション
    を行い、サンプリングされた未検出故障を最も多く検出
    した複製された１個以上のテストパタンを前記未検出故
    障用故障シミュレーション手段において検出した故障を
    検出する１個以上のテストパタンとして選択し、前記未
    検出故障用故障シミュレーション手段でシミュレーショ
    ンされた１個以上のテストパタンをより多くの故障を検
    出できる１個以上のテストパタンとして再活性化するテ
    ストパタン再活性化手段と、 前記テストパタン再活性化手段で検出されなかった未検
    出故障に対して、故障シミュレーションを行う未検出故
    障用故障シミュレーション手段と、 前記テストパタン再活性化手段がＮ回行われたか判断
    し、Ｎ回行われた場合は、前記未検出故障用故障シミュ
    レーション手段に移行し、Ｎ回行われていない場合は、
    前記テストパタン再活性化手段に再度移行するテストパ
    タン再活性化判定手段と、 前記テストパタン再活性化手段で再活性化された１個以
    上のテストパタンを外部記憶装置に出力するテストパタ
    ン出力手段を有することを特徴とする論理回路のテスト
    パタン生成装置。