JPH08186130A - 半導体装置，及びその製造方法 - Google Patents
半導体装置，及びその製造方法Info
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- JPH08186130A JPH08186130A JP7148731A JP14873195A JPH08186130A JP H08186130 A JPH08186130 A JP H08186130A JP 7148731 A JP7148731 A JP 7148731A JP 14873195 A JP14873195 A JP 14873195A JP H08186130 A JPH08186130 A JP H08186130A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体上にドレイン電極，ソース電極，及び
ゲート電極が設置されている半導体装置において、上記
ゲート電極からのリーク電流を防止し、かつ上記ゲート
電極下のチャネルの狭窄を緩和できるものを得ることを
目的とする。 【構成】 ＧａＡｓ半導体基板が、ゲート電極４ｃ下及
びサイドウォール５１下に形成され、そのうえに上記ゲ
ート電極４ｃが設置されたｎ型ＧａＡｓ領域３ｃと、フ
ォトレジスト６ｃ下に、上記ｎ型ＧａＡｓ領域３ｃと隣
接して形成されたドレイン，及びソース側のｎ’型Ｇａ
Ａｓ領域３１ｃと、その上にドレイン電極８が形成され
たドレイン側のｎ+ 型ＧａＡｓ領域７ｃと、ソース電極
９を設置しているソース側のｎ+ 型ＧａＡｓ領域７ｃと
を有することを特徴とするものである。
ゲート電極が設置されている半導体装置において、上記
ゲート電極からのリーク電流を防止し、かつ上記ゲート
電極下のチャネルの狭窄を緩和できるものを得ることを
目的とする。 【構成】 ＧａＡｓ半導体基板が、ゲート電極４ｃ下及
びサイドウォール５１下に形成され、そのうえに上記ゲ
ート電極４ｃが設置されたｎ型ＧａＡｓ領域３ｃと、フ
ォトレジスト６ｃ下に、上記ｎ型ＧａＡｓ領域３ｃと隣
接して形成されたドレイン，及びソース側のｎ’型Ｇａ
Ａｓ領域３１ｃと、その上にドレイン電極８が形成され
たドレイン側のｎ+ 型ＧａＡｓ領域７ｃと、ソース電極
９を設置しているソース側のｎ+ 型ＧａＡｓ領域７ｃと
を有することを特徴とするものである。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置，及びその
製造方法に係り、特に高融点金属電極を用いたＳＡＧ
（Self Aligned Gate ）構造を有する高耐圧性の電界効
果トランジスタ，スイッチ素子，及びそれらを集積化し
た半導体装置，及びそれらの製造方法に関するものであ
る。
製造方法に係り、特に高融点金属電極を用いたＳＡＧ
（Self Aligned Gate ）構造を有する高耐圧性の電界効
果トランジスタ，スイッチ素子，及びそれらを集積化し
た半導体装置，及びそれらの製造方法に関するものであ
る。
【０００２】
【従来の技術】図１９は、従来の半導体装置を示す断面
図であり、この半導体装置は、ゲート電極をソース側に
オフセットしたＳＡＧ構造を有する電界効果トランジス
タ（以下、ＦＥＴと称す）である。
図であり、この半導体装置は、ゲート電極をソース側に
オフセットしたＳＡＧ構造を有する電界効果トランジス
タ（以下、ＦＥＴと称す）である。
【０００３】図において、１ｊはＧａＡｓ半導体基板、
１００はＧａＡｓ半導体基板１ｊに形成されたｉ型Ｇａ
Ａｓ層、２ｊはＧａＡｓ半導体基板１ｊに形成されたｐ
型ＧａＡｓ層、図中の斜線部に示す７４は、ＧａＡｓ半
導体基板１ｊに形成されたｎ型ＧａＡｓ層である。この
ｎ型ＧａＡｓ層７４は、ｎ型ＧａＡｓ領域３ｊと高濃度
ｎ型（ｎ+ 型）ＧａＡｓ領域７ｊとよりなるものであ
る。ここで、ｎ型ＧａＡｓ領域３ｊのドナー濃度は、約
２×１０17ｃｍ-3であり、ｎ+ 型ＧａＡｓ領域７ｊのド
ナー濃度は、約１×１０18ｃｍ-3である。
１００はＧａＡｓ半導体基板１ｊに形成されたｉ型Ｇａ
Ａｓ層、２ｊはＧａＡｓ半導体基板１ｊに形成されたｐ
型ＧａＡｓ層、図中の斜線部に示す７４は、ＧａＡｓ半
導体基板１ｊに形成されたｎ型ＧａＡｓ層である。この
ｎ型ＧａＡｓ層７４は、ｎ型ＧａＡｓ領域３ｊと高濃度
ｎ型（ｎ+ 型）ＧａＡｓ領域７ｊとよりなるものであ
る。ここで、ｎ型ＧａＡｓ領域３ｊのドナー濃度は、約
２×１０17ｃｍ-3であり、ｎ+ 型ＧａＡｓ領域７ｊのド
ナー濃度は、約１×１０18ｃｍ-3である。
【０００４】また、４はｎ型ＧａＡｓ領域３ｊ上に形成
されたＷＳｉなどの高融点金属からなるゲート電極であ
り、そのゲート長は、通常０．５μｍ〜１．０μｍであ
る。また、８はドレイン側のｎ+ 型ＧａＡｓ領域７ｊ上
に設置されているドレイン電極、９はソース側のｎ+ 型
ＧａＡｓ領域７ｊ上に設置されているソース電極であ
り、ドレイン電極８とソース電極９とは、５００オング
ストロームのＡｕＧｅ層の上に、２００オングストロー
ムのＮｉ層を設け、さらに、Ｎｉ層上に、２５００オン
グストロームのＡｕ層を設けて構成されている。
されたＷＳｉなどの高融点金属からなるゲート電極であ
り、そのゲート長は、通常０．５μｍ〜１．０μｍであ
る。また、８はドレイン側のｎ+ 型ＧａＡｓ領域７ｊ上
に設置されているドレイン電極、９はソース側のｎ+ 型
ＧａＡｓ領域７ｊ上に設置されているソース電極であ
り、ドレイン電極８とソース電極９とは、５００オング
ストロームのＡｕＧｅ層の上に、２００オングストロー
ムのＮｉ層を設け、さらに、Ｎｉ層上に、２５００オン
グストロームのＡｕ層を設けて構成されている。
【０００５】次に図２０(a) 〜(e) に示す工程断面図に
従い、従来の半導体装置の製造方法について説明する。
まず、ＧａＡｓ半導体基板に、Ｍｇ等を、加速電圧１５
０ｋｅＶ，ドーズ量３Ｅ１２／ｃｍ2 なる条件でイオン
注入し、上記のＧａＡｓ半導体基板の上層部をｐ型Ｇａ
Ａｓに変化させて、ｐ型ＧａＡｓ層を形成する。次い
で、上記のｐ型ＧａＡｓ層上に、ドナー原子としてのＳ
ｉを、例えば７０ｋｅＶ，７Ｅ１２／ｃｍ2 なる条件で
イオン注入を行ない、上記のｐ型ＧａＡｓ層の上層部を
ｎ型ＧａＡｓに変化させて、ｎ型ＧａＡｓ層を形成す
る。このように、Ｍｇ注入とＳｉ注入とを連続的に行っ
た後、この半導体基板にアニール処理を行ない、上記の
ｎ型ＧａＡｓ層を活性化する。このような各処理によ
り、図２０(a) に示すように、ＧａＡｓ層１００上に、
ｐ型ＧａＡｓ層２０ｊ、ｎ型ＧａＡｓ層３１ｊが形成さ
れる。そののち、ｎ型ＧａＡｓ層３１ｊ上の全面に、Ｗ
Ｓｉ等からなる高融点金属薄膜をスパッタ法等で、例え
ば４０００オングストローム積層する。次いで、ゲート
電極形成用のレジストパターニングを施し、そのレジス
トをマスクとした異方性エッチングを、ＲＩＥ，又はＥ
ＣＲなどの方法で行なうことにより、図２０(a) に示
す、ゲート電極４を形成する。
従い、従来の半導体装置の製造方法について説明する。
まず、ＧａＡｓ半導体基板に、Ｍｇ等を、加速電圧１５
０ｋｅＶ，ドーズ量３Ｅ１２／ｃｍ2 なる条件でイオン
注入し、上記のＧａＡｓ半導体基板の上層部をｐ型Ｇａ
Ａｓに変化させて、ｐ型ＧａＡｓ層を形成する。次い
で、上記のｐ型ＧａＡｓ層上に、ドナー原子としてのＳ
ｉを、例えば７０ｋｅＶ，７Ｅ１２／ｃｍ2 なる条件で
イオン注入を行ない、上記のｐ型ＧａＡｓ層の上層部を
ｎ型ＧａＡｓに変化させて、ｎ型ＧａＡｓ層を形成す
る。このように、Ｍｇ注入とＳｉ注入とを連続的に行っ
た後、この半導体基板にアニール処理を行ない、上記の
ｎ型ＧａＡｓ層を活性化する。このような各処理によ
り、図２０(a) に示すように、ＧａＡｓ層１００上に、
ｐ型ＧａＡｓ層２０ｊ、ｎ型ＧａＡｓ層３１ｊが形成さ
れる。そののち、ｎ型ＧａＡｓ層３１ｊ上の全面に、Ｗ
Ｓｉ等からなる高融点金属薄膜をスパッタ法等で、例え
ば４０００オングストローム積層する。次いで、ゲート
電極形成用のレジストパターニングを施し、そのレジス
トをマスクとした異方性エッチングを、ＲＩＥ，又はＥ
ＣＲなどの方法で行なうことにより、図２０(a) に示
す、ゲート電極４を形成する。
【０００６】ゲート電極４の形成後、図２０(b) に示す
ように、ｎ型ＧａＡｓ層３１ｊ、及びゲート電極４を覆
うように、ＳｉＯ等の絶縁膜５を形成する。なお、絶縁
膜５の形成は、例えば、プラズマＣＶＤなどにより行な
い、その厚膜ｔを０．４μｍとする。
ように、ｎ型ＧａＡｓ層３１ｊ、及びゲート電極４を覆
うように、ＳｉＯ等の絶縁膜５を形成する。なお、絶縁
膜５の形成は、例えば、プラズマＣＶＤなどにより行な
い、その厚膜ｔを０．４μｍとする。
【０００７】絶縁膜５の形成後、図２０(c) に示すよう
に、絶縁膜５に対してＥＣＲエッチングなどによる異方
性エッチングを行なうことにより、ゲート電極４の側壁
に選択的に絶縁膜５の一部を残し、サイドウォール５１
を形成する。なお、絶縁膜５のエッチングの際には、ｎ
型ＧａＡｓ層３１ｊと絶縁膜５との間のエッチング選択
比を大きくとることができず、ｎ型ＧａＡｓ層３１ｊの
表面の一部分が、絶縁膜５とともに削られてしまう。こ
れにより、掘り込み部８０を有するｎ型ＧａＡｓ層３０
ｊが形成される。ところで、掘り込み部８０の深さは、
一般に、５００オングストローム程度となる。また、こ
のサイドウォールの幅Ｌswは、図２０(b) の絶縁膜５の
膜厚ｔとの間に、 Ｌsw≒２／３・ｔ なる関係を持っている。このサイドウォール５１の幅Ｌ
swは、トランジスタ特性に影響を与えるものであり、膜
厚ｔを制御することによりサイドウォール幅Ｌswの制御
を行い、トランジスタの特性を調整することが可能とな
る。本例では、厚膜ｔが０．４μｍであるので、Ｌsw
は、０．２７μｍ前後になる。
に、絶縁膜５に対してＥＣＲエッチングなどによる異方
性エッチングを行なうことにより、ゲート電極４の側壁
に選択的に絶縁膜５の一部を残し、サイドウォール５１
を形成する。なお、絶縁膜５のエッチングの際には、ｎ
型ＧａＡｓ層３１ｊと絶縁膜５との間のエッチング選択
比を大きくとることができず、ｎ型ＧａＡｓ層３１ｊの
表面の一部分が、絶縁膜５とともに削られてしまう。こ
れにより、掘り込み部８０を有するｎ型ＧａＡｓ層３０
ｊが形成される。ところで、掘り込み部８０の深さは、
一般に、５００オングストローム程度となる。また、こ
のサイドウォールの幅Ｌswは、図２０(b) の絶縁膜５の
膜厚ｔとの間に、 Ｌsw≒２／３・ｔ なる関係を持っている。このサイドウォール５１の幅Ｌ
swは、トランジスタ特性に影響を与えるものであり、膜
厚ｔを制御することによりサイドウォール幅Ｌswの制御
を行い、トランジスタの特性を調整することが可能とな
る。本例では、厚膜ｔが０．４μｍであるので、Ｌsw
は、０．２７μｍ前後になる。
【０００８】サイドウォール５１の形成後、図２０(d)
に示すように、フォトレジスト６を、後に形成するドレ
イン電極８側にオフセットを持たせて形成する。なお、
本従来例のレジスト６は、ゲート電極４端部から１μｍ
のオフセットを持たせている。そののち、ゲート電極４
とサイドウォール５１、及びフォトレジスト６をマスク
として、半導体基板にＳｉを１００ｋｅＶ，３Ｅ１３／
ｃｍ2 なる条件でイオン注入する。これにより、ｎ型Ｇ
ａＡｓ領域３ｊ，及びｎ+ 型ＧａＡｓ領域７０ｊが形成
され、図２０(d) に示すように、ｐ型ＧａＡｓ層２０ｊ
が変化してできたｐ型ＧａＡｓ層２ｊ上に、ｎ型ＧａＡ
ｓ領域３ｊとｎ+ 型ＧａＡｓ領域７０ｊとよりなるｎ型
ＧａＡｓ層３２ｊが形成される。
に示すように、フォトレジスト６を、後に形成するドレ
イン電極８側にオフセットを持たせて形成する。なお、
本従来例のレジスト６は、ゲート電極４端部から１μｍ
のオフセットを持たせている。そののち、ゲート電極４
とサイドウォール５１、及びフォトレジスト６をマスク
として、半導体基板にＳｉを１００ｋｅＶ，３Ｅ１３／
ｃｍ2 なる条件でイオン注入する。これにより、ｎ型Ｇ
ａＡｓ領域３ｊ，及びｎ+ 型ＧａＡｓ領域７０ｊが形成
され、図２０(d) に示すように、ｐ型ＧａＡｓ層２０ｊ
が変化してできたｐ型ＧａＡｓ層２ｊ上に、ｎ型ＧａＡ
ｓ領域３ｊとｎ+ 型ＧａＡｓ領域７０ｊとよりなるｎ型
ＧａＡｓ層３２ｊが形成される。
【０００９】そののち、サイドウォール５１及びフォト
レジスト６を除去して、ｎ+ 型ＧａＡｓ領域７０ｊをア
ニール処理によって活性化し、図２０(e) に示す、ｎ+
型ＧａＡｓ領域７ｊを形成する。この結果、ＧａＡｓ層
１００上に、ｐ型ＧａＡｓ層２ｊ，及びｎ型ＧａＡｓ領
域３ｊとｎ+ 型ＧａＡｓ領域７ｊとよりなるｎ型ＧａＡ
ｓ層７４を有するＧａＡｓ半導体基板１ｊが形成され
る。そののち、図２０(e) に示すように、ドレイン電極
８とソース電極９とを蒸着，リフトオフ法などにより形
成して、ＦＥＴが完成する。
レジスト６を除去して、ｎ+ 型ＧａＡｓ領域７０ｊをア
ニール処理によって活性化し、図２０(e) に示す、ｎ+
型ＧａＡｓ領域７ｊを形成する。この結果、ＧａＡｓ層
１００上に、ｐ型ＧａＡｓ層２ｊ，及びｎ型ＧａＡｓ領
域３ｊとｎ+ 型ＧａＡｓ領域７ｊとよりなるｎ型ＧａＡ
ｓ層７４を有するＧａＡｓ半導体基板１ｊが形成され
る。そののち、図２０(e) に示すように、ドレイン電極
８とソース電極９とを蒸着，リフトオフ法などにより形
成して、ＦＥＴが完成する。
【００１０】このような構造のＳＡＧＦＥＴは、主に高
出力用として用いられている。高出力用ＦＥＴに要求さ
れるＤＣ特性としてドレイン耐圧とゲートドレイン電極
間耐圧（Ｖgdo ）があるが、その向上を図るため、サイ
ドウォール５１，及びレジスト６により、ゲート電極よ
り所定距離離した各部分に高濃度層を形成し、また、ゲ
ート電極４を、ドレイン電極とソース電極との間の，ド
レイン電極側よりソース電極側により近い位置に配置し
たオフセット構造をとり、ゲート電極４とドレイン電極
８の電極間隔を離すことにより、ドレイン耐圧及びゲー
トドレイン間耐圧（Ｖgdo ）の高耐圧化を実現してい
る。
出力用として用いられている。高出力用ＦＥＴに要求さ
れるＤＣ特性としてドレイン耐圧とゲートドレイン電極
間耐圧（Ｖgdo ）があるが、その向上を図るため、サイ
ドウォール５１，及びレジスト６により、ゲート電極よ
り所定距離離した各部分に高濃度層を形成し、また、ゲ
ート電極４を、ドレイン電極とソース電極との間の，ド
レイン電極側よりソース電極側により近い位置に配置し
たオフセット構造をとり、ゲート電極４とドレイン電極
８の電極間隔を離すことにより、ドレイン耐圧及びゲー
トドレイン間耐圧（Ｖgdo ）の高耐圧化を実現してい
る。
【００１１】次に従来のＦＥＴの動作について、ゲート
電極４付近の拡大断面を示す図２１を用いて説明する。
ゲート電極４に負の電圧が印加されると、ゲート電極４
の下のｎ型ＧａＡｓ領域３ｊに、この電圧に従った深さ
のゲート空乏層が広がる。例えば、ゲート電極４に、負
の電圧９０ａが印加された場合、図２１の一点鎖線９０
に示すようなゲート空乏層が形成される。このように、
空乏層が広がることによって、ゲート電極４下方のチャ
ネルの厚みは薄くなり、この印加電圧の大きさに従っ
て、ソース電極９側へと流れていくドレイン電流ＩD を
制御することができる。
電極４付近の拡大断面を示す図２１を用いて説明する。
ゲート電極４に負の電圧が印加されると、ゲート電極４
の下のｎ型ＧａＡｓ領域３ｊに、この電圧に従った深さ
のゲート空乏層が広がる。例えば、ゲート電極４に、負
の電圧９０ａが印加された場合、図２１の一点鎖線９０
に示すようなゲート空乏層が形成される。このように、
空乏層が広がることによって、ゲート電極４下方のチャ
ネルの厚みは薄くなり、この印加電圧の大きさに従っ
て、ソース電極９側へと流れていくドレイン電流ＩD を
制御することができる。
【００１２】なお、図２１中の一点鎖線９１は、負の電
圧９０ａよりも０Ｖに近い負の電圧９１ａを、ゲート電
極４に印加した場合に形成されるゲート空乏層を示すも
のであり、一点鎖線９２は、負の電圧９１ａよりも０Ｖ
に近い負の電圧９２ａを、ゲート電極４に印加した場合
に形成されるゲート空乏層を示すものである。また、一
点鎖線９３は、ＧａＡｓ半導体基板１ｊの表面に形成さ
れる空乏層を示すものである。
圧９０ａよりも０Ｖに近い負の電圧９１ａを、ゲート電
極４に印加した場合に形成されるゲート空乏層を示すも
のであり、一点鎖線９２は、負の電圧９１ａよりも０Ｖ
に近い負の電圧９２ａを、ゲート電極４に印加した場合
に形成されるゲート空乏層を示すものである。また、一
点鎖線９３は、ＧａＡｓ半導体基板１ｊの表面に形成さ
れる空乏層を示すものである。
【００１３】次に、図２３に従来の高耐圧の半導体スイ
ッチ素子の断面構造図を示す。図において、１００はＧ
ａＡｓ等からなる半導体層，３０ｒは半導体層１００上
に分子線エピタキシー法（ＭＢＥ）等やイオン注入法で
形成されたｎ型半導体層，３ｒはｎ型半導体層３０ｒを
掘り込んで形成されたリセス領域，４０はリセス領域３
ｒ内に形成されたゲート電極，８はドレイン電極，９は
ソース電極である。
ッチ素子の断面構造図を示す。図において、１００はＧ
ａＡｓ等からなる半導体層，３０ｒは半導体層１００上
に分子線エピタキシー法（ＭＢＥ）等やイオン注入法で
形成されたｎ型半導体層，３ｒはｎ型半導体層３０ｒを
掘り込んで形成されたリセス領域，４０はリセス領域３
ｒ内に形成されたゲート電極，８はドレイン電極，９は
ソース電極である。
【００１４】このようなスイッチ素子は、主に高出力用
として用いられている。高出力用スイッチ素子は、送信
受信切り換え等のスイッチング動作を行う場合に、送信
出力を充分ｏｆｆできる能力が必要となる。そして、特
に高出力の信号を扱う場合に、ＦＥＴ特性でいうところ
のゲート−ソース間耐圧（Ｖgso ），ゲート−ドレイン
間耐圧（Ｖgdo ）が充分高いことが要求される。
として用いられている。高出力用スイッチ素子は、送信
受信切り換え等のスイッチング動作を行う場合に、送信
出力を充分ｏｆｆできる能力が必要となる。そして、特
に高出力の信号を扱う場合に、ＦＥＴ特性でいうところ
のゲート−ソース間耐圧（Ｖgso ），ゲート−ドレイン
間耐圧（Ｖgdo ）が充分高いことが要求される。
【００１５】一般に、高耐圧スイッチ素子は、図２３に
示すようにリセス構造とすることにより、高いゲートソ
ース間耐圧（Ｖgso ），及びゲートドレイン間耐圧（Ｖ
gdo）を実現している。
示すようにリセス構造とすることにより、高いゲートソ
ース間耐圧（Ｖgso ），及びゲートドレイン間耐圧（Ｖ
gdo）を実現している。
【００１６】
【発明が解決しようとする課題】従来の半導体装置は、
以上のようにして構成，及び製造されているので、サイ
ドウォール５１を形成するときに、図２０(c) に示した
ように、ｎ型ＧａＡｓ層３１ｊの表面を掘り込んでしま
う。
以上のようにして構成，及び製造されているので、サイ
ドウォール５１を形成するときに、図２０(c) に示した
ように、ｎ型ＧａＡｓ層３１ｊの表面を掘り込んでしま
う。
【００１７】このため、ＦＥＴの相互コンダクタンス
（ｇm ）において、次のような問題が生じてしまう。す
なわち、ゲート電極４にかかる電圧が、負の電圧９１ａ
よりも０Ｖに近くなると、ゲート電極下の，図２１の一
点鎖線９２に示すゲート空乏層により狭められたチャネ
ルの厚みより、掘り込み部８０下の，表面空乏層により
狭められたチャネルの厚みの方が薄くなってしまう。こ
のため、従来例のＦＥＴは、ゲート電極４に印加する電
圧値を、負の電圧９１ａよりも０Ｖに近い値にすると、
掘り込み部８０下の表面空乏層によってチャネル狭窄を
受けることとなる。
（ｇm ）において、次のような問題が生じてしまう。す
なわち、ゲート電極４にかかる電圧が、負の電圧９１ａ
よりも０Ｖに近くなると、ゲート電極下の，図２１の一
点鎖線９２に示すゲート空乏層により狭められたチャネ
ルの厚みより、掘り込み部８０下の，表面空乏層により
狭められたチャネルの厚みの方が薄くなってしまう。こ
のため、従来例のＦＥＴは、ゲート電極４に印加する電
圧値を、負の電圧９１ａよりも０Ｖに近い値にすると、
掘り込み部８０下の表面空乏層によってチャネル狭窄を
受けることとなる。
【００１８】この結果、図２２(a) に示すように、従来
例のＦＥＴの相互コンダクタンスは、ゲート電圧を負の
電圧９１ａから０Ｖ方向にしていくと、著しく低下して
しまい、０Ｖ付近では良好な値が得られなくなる。すな
わち、従来例のＦＥＴは、図２２(b) に示すように、ゲ
ート電圧をマイナス側から等間隔で０Ｖに近づけていっ
ても、ドレイン電流ＩD は等間隔で増加しないという問
題があった。
例のＦＥＴの相互コンダクタンスは、ゲート電圧を負の
電圧９１ａから０Ｖ方向にしていくと、著しく低下して
しまい、０Ｖ付近では良好な値が得られなくなる。すな
わち、従来例のＦＥＴは、図２２(b) に示すように、ゲ
ート電圧をマイナス側から等間隔で０Ｖに近づけていっ
ても、ドレイン電流ＩD は等間隔で増加しないという問
題があった。
【００１９】また、さらなる高耐圧化が要求される場
合、ゲート電極に印加する電圧が大きくなると、ゲート
電極から近傍の高濃度層にもれるリーク電流が発生しや
すくなるという問題があった。
合、ゲート電極に印加する電圧が大きくなると、ゲート
電極から近傍の高濃度層にもれるリーク電流が発生しや
すくなるという問題があった。
【００２０】また、図２３に示したような従来のリセス
構造を用いたスイッチ素子は、ｎ型半導体層３０ｒを掘
り込む深さ，及び横方向の広がり、即ちリセス領域３ｒ
の形状により耐圧の制御をし、高耐圧を実現している
が、リセス形成時のウエハ面内各素子のバラツキ，及び
ウエハのロット毎のバラツキが大きく、歩留が低いとい
う問題があった。更に、このような高耐圧のスイッチ素
子をプレーナ型で製造することが難しいので、このよう
なスイッチ素子，及び上記ＦＥＴ素子を含む素子を集積
化した高耐圧の一体化ＭＭＩＣを作製しようとする場
合、デバイスの基本的な構造が、プレーナ型とリセス型
とで異なることにより、製造が困難であり、歩留向上が
図れないという問題があった。
構造を用いたスイッチ素子は、ｎ型半導体層３０ｒを掘
り込む深さ，及び横方向の広がり、即ちリセス領域３ｒ
の形状により耐圧の制御をし、高耐圧を実現している
が、リセス形成時のウエハ面内各素子のバラツキ，及び
ウエハのロット毎のバラツキが大きく、歩留が低いとい
う問題があった。更に、このような高耐圧のスイッチ素
子をプレーナ型で製造することが難しいので、このよう
なスイッチ素子，及び上記ＦＥＴ素子を含む素子を集積
化した高耐圧の一体化ＭＭＩＣを作製しようとする場
合、デバイスの基本的な構造が、プレーナ型とリセス型
とで異なることにより、製造が困難であり、歩留向上が
図れないという問題があった。
【００２１】本発明は上記のような問題を解消するため
になされたもので、ゲート電圧が０Ｖ付近でも、高い値
の相互コンダクタンスを得られる高耐圧のプレーナ型半
導体装置，及びその製造方法を得ることを目的としてい
る。即ち、本発明は、サイドウォール形成時に、ＧａＡ
ｓ半導体基板の堀り込み部が形成されても、その堀り込
みによるチャネル狭窄を緩和することのできる半導体装
置，及びその製造方法を得ることを目的としている。
になされたもので、ゲート電圧が０Ｖ付近でも、高い値
の相互コンダクタンスを得られる高耐圧のプレーナ型半
導体装置，及びその製造方法を得ることを目的としてい
る。即ち、本発明は、サイドウォール形成時に、ＧａＡ
ｓ半導体基板の堀り込み部が形成されても、その堀り込
みによるチャネル狭窄を緩和することのできる半導体装
置，及びその製造方法を得ることを目的としている。
【００２２】また、本発明は、中間濃度層をイオン注入
するためのマスクを形成する際に、ＧａＡｓ半導体基板
がエッチングされない半導体装置，及びその製造方法を
得ることを目的としている。
するためのマスクを形成する際に、ＧａＡｓ半導体基板
がエッチングされない半導体装置，及びその製造方法を
得ることを目的としている。
【００２３】また、本発明は、耐圧の向上を図ることの
できる半導体装置，及びその製造方法を得ることを目的
としている。
できる半導体装置，及びその製造方法を得ることを目的
としている。
【００２４】また、本発明は、リセス型に代えてプレー
ナ型のスイッチ素子により高耐圧のスイッチを構成する
こと、さらに、これらの半導体装置を一体化したＭＭＩ
Ｃを構成することにより、ウエハプロセスを容易にし、
歩留りを向上することのできる半導体装置，及びその製
造方法を得ることを目的としている。
ナ型のスイッチ素子により高耐圧のスイッチを構成する
こと、さらに、これらの半導体装置を一体化したＭＭＩ
Ｃを構成することにより、ウエハプロセスを容易にし、
歩留りを向上することのできる半導体装置，及びその製
造方法を得ることを目的としている。
【００２５】
【課題を解決するための手段】この発明にかかる半導体
装置（請求項１）は、半導体基板上にドレイン電極，ソ
ース電極，及びゲート電極を有する半導体装置におい
て、上記半導体基板のある半導体層が、ドナーあるいは
アクセプタのいずれかの不純物を第１の濃度にて含有
し、その上面のほぼ中央部分に第１の所定長さの上記ゲ
ート電極が被着されるべき部分を有する第１の濃度領域
と、上記第１の濃度領域中の不純物と同じ導電型を示す
不純物を上記第１の濃度以上の第２の濃度にて含有し、
上記第１の濃度領域のドレイン側端にて該第１の濃度領
域に隣接して形成された、ドレイン側方向に向けて第２
の所定長さを有する第２の濃度領域と、上記第１の濃度
領域中の不純物と同じ導電型を示す不純物を上記第２の
濃度以上の第３の濃度にて含有し，上記第２の濃度領域
のドレイン側端にて該第２の濃度領域に隣接して形成さ
れたドレイン側の第３の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第３の濃
度にて含有し，上記第１の濃度領域のソース側端にて該
第１の濃度領域に隣接して形成されたソース側の第３の
濃度領域とよりなるものであり、上記第１の濃度領域上
のゲート電極が被着されるべき部分にゲート電極が，上
記ドレイン側の第３の濃度領域上に上記ドレイン電極
が、上記ソース側の第３の濃度領域上に上記ソース電極
がそれぞれ形成されているものである。
装置（請求項１）は、半導体基板上にドレイン電極，ソ
ース電極，及びゲート電極を有する半導体装置におい
て、上記半導体基板のある半導体層が、ドナーあるいは
アクセプタのいずれかの不純物を第１の濃度にて含有
し、その上面のほぼ中央部分に第１の所定長さの上記ゲ
ート電極が被着されるべき部分を有する第１の濃度領域
と、上記第１の濃度領域中の不純物と同じ導電型を示す
不純物を上記第１の濃度以上の第２の濃度にて含有し、
上記第１の濃度領域のドレイン側端にて該第１の濃度領
域に隣接して形成された、ドレイン側方向に向けて第２
の所定長さを有する第２の濃度領域と、上記第１の濃度
領域中の不純物と同じ導電型を示す不純物を上記第２の
濃度以上の第３の濃度にて含有し，上記第２の濃度領域
のドレイン側端にて該第２の濃度領域に隣接して形成さ
れたドレイン側の第３の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第３の濃
度にて含有し，上記第１の濃度領域のソース側端にて該
第１の濃度領域に隣接して形成されたソース側の第３の
濃度領域とよりなるものであり、上記第１の濃度領域上
のゲート電極が被着されるべき部分にゲート電極が，上
記ドレイン側の第３の濃度領域上に上記ドレイン電極
が、上記ソース側の第３の濃度領域上に上記ソース電極
がそれぞれ形成されているものである。
【００２６】この発明にかかる半導体装置（請求項２）
は、半導体基板上にドレイン電極，ソース電極，及びゲ
ート電極を有する半導体装置において、上記半導体基板
のある半導体層が、ドナーあるいはアクセプタのいずれ
かの不純物を第１の濃度にて含有し、その上面のほぼ中
央部分に第１の所定長さの上記ゲート電極が被着される
べき部分を有する第１の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第１の濃
度以上の第２の濃度にて含有し、上記第１の濃度領域の
ドレイン側端にて該第１の濃度領域に隣接して形成され
た、ドレイン側方向に向けて第２の所定長さを有するド
レイン側の第２の濃度領域と、上記第１の濃度領域中の
不純物と同じ導電型を示す不純物を上記第２の濃度以上
の第３の濃度にて含有し，上記ドレイン側の第２の濃度
領域のドレイン側端にて該ドレイン側の第２の濃度領域
に隣接して形成されたドレイン側の第３の濃度領域と、
上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第２の濃度にて含有し、上記第１の濃度領域の
ソース側端にて該第１の濃度領域に隣接して形成され
た、ソース側方向に向けて第３の所定長さを有するソー
ス側の第２の濃度領域と、上記と同じ導電型を示す不純
物を上記第３の濃度にて含有し，上記ソース側の第２の
濃度領域のソース側端にて該ソース側の第２の濃度領域
に隣接して形成されたソース側の第３の濃度領域とより
なるものであり、上記第１の濃度領域上のゲート電極が
被着されるべき部分にゲート電極が，上記ドレイン側の
第３の濃度領域上に上記ドレイン電極が、上記ソース側
の第３の濃度領域上に上記ソース電極がそれぞれ形成さ
れているものである。
は、半導体基板上にドレイン電極，ソース電極，及びゲ
ート電極を有する半導体装置において、上記半導体基板
のある半導体層が、ドナーあるいはアクセプタのいずれ
かの不純物を第１の濃度にて含有し、その上面のほぼ中
央部分に第１の所定長さの上記ゲート電極が被着される
べき部分を有する第１の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第１の濃
度以上の第２の濃度にて含有し、上記第１の濃度領域の
ドレイン側端にて該第１の濃度領域に隣接して形成され
た、ドレイン側方向に向けて第２の所定長さを有するド
レイン側の第２の濃度領域と、上記第１の濃度領域中の
不純物と同じ導電型を示す不純物を上記第２の濃度以上
の第３の濃度にて含有し，上記ドレイン側の第２の濃度
領域のドレイン側端にて該ドレイン側の第２の濃度領域
に隣接して形成されたドレイン側の第３の濃度領域と、
上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第２の濃度にて含有し、上記第１の濃度領域の
ソース側端にて該第１の濃度領域に隣接して形成され
た、ソース側方向に向けて第３の所定長さを有するソー
ス側の第２の濃度領域と、上記と同じ導電型を示す不純
物を上記第３の濃度にて含有し，上記ソース側の第２の
濃度領域のソース側端にて該ソース側の第２の濃度領域
に隣接して形成されたソース側の第３の濃度領域とより
なるものであり、上記第１の濃度領域上のゲート電極が
被着されるべき部分にゲート電極が，上記ドレイン側の
第３の濃度領域上に上記ドレイン電極が、上記ソース側
の第３の濃度領域上に上記ソース電極がそれぞれ形成さ
れているものである。
【００２７】この発明にかかる半導体装置（請求項３）
は、上記半導体装置（請求項２）において、上記ゲート
電極は、そのソース側，及びドレイン側の側部に、それ
ぞれソース側，及びドレイン側に突出した，該半導体層
と接触しない第１，及び第２の突起部を有するものであ
り、上記第１の濃度領域のソース側端の上方に第１の突
起部のソース側端があり、上記第１の濃度領域のドレイ
ン側端の上方に第２の突起部のドレイン側端があるもの
である。
は、上記半導体装置（請求項２）において、上記ゲート
電極は、そのソース側，及びドレイン側の側部に、それ
ぞれソース側，及びドレイン側に突出した，該半導体層
と接触しない第１，及び第２の突起部を有するものであ
り、上記第１の濃度領域のソース側端の上方に第１の突
起部のソース側端があり、上記第１の濃度領域のドレイ
ン側端の上方に第２の突起部のドレイン側端があるもの
である。
【００２８】この発明にかかる半導体装置（請求項４）
は、上記半導体装置（請求項１ないし３）において、上
記第１，第２，及び第３の濃度領域の下に位置する半導
体層が、上記第１，第２，及び第３の濃度領域に含まれ
る上記不純物とは異なる導電型を示すドナーあるいはア
クセプタのいずれかの不純物を含む半導体層であるもの
である。
は、上記半導体装置（請求項１ないし３）において、上
記第１，第２，及び第３の濃度領域の下に位置する半導
体層が、上記第１，第２，及び第３の濃度領域に含まれ
る上記不純物とは異なる導電型を示すドナーあるいはア
クセプタのいずれかの不純物を含む半導体層であるもの
である。
【００２９】この発明にかかる半導体装置（請求項５）
は、上記半導体装置（請求項３）において、上記第１，
第２，及び第３の濃度領域の下に位置する半導体層が、
真性半導体層であり、上記第１の濃度領域上の，上記ゲ
ート電極の上記第１，第２の突起部下に位置する部分
に、真性半導体領域が設けられているものである。
は、上記半導体装置（請求項３）において、上記第１，
第２，及び第３の濃度領域の下に位置する半導体層が、
真性半導体層であり、上記第１の濃度領域上の，上記ゲ
ート電極の上記第１，第２の突起部下に位置する部分
に、真性半導体領域が設けられているものである。
【００３０】この発明にかかる半導体装置（請求項６）
は、上記半導体装置（請求項２）において、上記ゲート
電極は、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極側より上記ソース電極側により近い位
置にオフセットして配置され、上記ドレイン側の第２の
濃度領域の上記第２の所定長さが、上記ソース側の第２
の濃度領域の上記第３の所定長さよりも長いものであ
る。
は、上記半導体装置（請求項２）において、上記ゲート
電極は、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極側より上記ソース電極側により近い位
置にオフセットして配置され、上記ドレイン側の第２の
濃度領域の上記第２の所定長さが、上記ソース側の第２
の濃度領域の上記第３の所定長さよりも長いものであ
る。
【００３１】この発明にかかる半導体装置（請求項７）
は、上記半導体装置（請求項２）において、上記ゲート
電極は、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極と上記ソース電極との中間位置に配置
され、上記ドレイン側の第２の濃度領域の上記第２の所
定長さと、上記ソース側の第２の濃度領域の上記第３の
所定長さとが等しいものである。
は、上記半導体装置（請求項２）において、上記ゲート
電極は、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極と上記ソース電極との中間位置に配置
され、上記ドレイン側の第２の濃度領域の上記第２の所
定長さと、上記ソース側の第２の濃度領域の上記第３の
所定長さとが等しいものである。
【００３２】この発明にかかる半導体装置（請求項８）
は、上記半導体装置（請求項２）において、上記ゲート
電極が、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極側より上記ソース電極側により近い位
置にオフセットして配置された単数または複数の単位半
導体装置と、上記ゲート電極が、上記ドレイン電極と上
記ソース電極との間の，上記ドレイン電極と上記ソース
電極との中間位置に配置された単数または複数の単位半
導体装置とを集積してなるものである。
は、上記半導体装置（請求項２）において、上記ゲート
電極が、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極側より上記ソース電極側により近い位
置にオフセットして配置された単数または複数の単位半
導体装置と、上記ゲート電極が、上記ドレイン電極と上
記ソース電極との間の，上記ドレイン電極と上記ソース
電極との中間位置に配置された単数または複数の単位半
導体装置とを集積してなるものである。
【００３３】この発明にかかる半導体装置の製造方法
（請求項９）は、半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、上記半導体基板の表面に形成したある導電
型の半導体層上に、上記ゲート電極を形成する第１の工
程と、上記ゲート電極，及び上記半導体層の表面上に絶
縁膜を形成し、該絶縁膜の不要部分をエッチング除去し
て、上記ゲート電極側面にサイドウォールを形成する第
２の工程と、上記ゲート電極及び上記サイドウォールを
第１のマスクにして、上記半導体基板に上記半導体層中
の不純物と同じ導電型を示す不純物を注入する第３の工
程と、上記半導体基板上の，上記第１のマスク上のある
位置から、上記ゲート電極のドレイン側端からドレイン
側に第１の所定距離の位置までの領域に、レジストを形
成する第４の工程と、該レジスト，及び上記第１のマス
クを第２のマスクにして、上記半導体層に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第５の
工程と、上記半導体基板上の，上記第２のマスクよりソ
ース側の位置に上記ソース電極を、上記第２のマスクよ
りドレイン側の位置に上記ドレイン電極を形成する第６
の工程とを含むものである。
（請求項９）は、半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、上記半導体基板の表面に形成したある導電
型の半導体層上に、上記ゲート電極を形成する第１の工
程と、上記ゲート電極，及び上記半導体層の表面上に絶
縁膜を形成し、該絶縁膜の不要部分をエッチング除去し
て、上記ゲート電極側面にサイドウォールを形成する第
２の工程と、上記ゲート電極及び上記サイドウォールを
第１のマスクにして、上記半導体基板に上記半導体層中
の不純物と同じ導電型を示す不純物を注入する第３の工
程と、上記半導体基板上の，上記第１のマスク上のある
位置から、上記ゲート電極のドレイン側端からドレイン
側に第１の所定距離の位置までの領域に、レジストを形
成する第４の工程と、該レジスト，及び上記第１のマス
クを第２のマスクにして、上記半導体層に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第５の
工程と、上記半導体基板上の，上記第２のマスクよりソ
ース側の位置に上記ソース電極を、上記第２のマスクよ
りドレイン側の位置に上記ドレイン電極を形成する第６
の工程とを含むものである。
【００３４】この発明にかかる半導体装置の製造方法
（請求項１０）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上に第１種の金属膜を形成し、該第１種
の金属膜上に第２種の金属膜を形成したのち、該第２種
の金属膜を、その上記ゲート電極となる所要の領域が残
るよう除去し、上記ゲート電極の一部を形成する第１の
工程と、上記ゲート電極の一部，及び上記第１種の金属
膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極の一部の側面にサイドウォ
ールを形成する第２の工程と、上記ゲート電極の一部，
及び上記サイドウォールを第１のマスクにして、かつ上
記第１種の金属膜をスルー膜にして、上記半導体基板に
上記半導体層中の不純物と同じ導電を示す不純物を注入
する第３の工程と、上記半導体基板上の，上記第１のマ
スク上のある位置から、上記ゲート電極の一部のドレイ
ン側端からドレイン側に第１の所定距離の位置までの領
域に、レジストを形成する第４の工程と、該レジスト，
及び上記第１のマスクを第２のマスクにして、かつ上記
第１種の金属膜をスルー膜にして、上記半導体基板に上
記半導体層中の不純物と同じ導電型を示す不純物を注入
する第５の工程と、上記レジスト，及び上記サイドウォ
ールを除去したのち、上記第１種の金属膜を、その第１
種の金属膜のゲート電極となる所要の領域が残るよう除
去し、ゲート電極の他の部分を形成する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むものである。
（請求項１０）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上に第１種の金属膜を形成し、該第１種
の金属膜上に第２種の金属膜を形成したのち、該第２種
の金属膜を、その上記ゲート電極となる所要の領域が残
るよう除去し、上記ゲート電極の一部を形成する第１の
工程と、上記ゲート電極の一部，及び上記第１種の金属
膜上に絶縁膜を形成し、該絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極の一部の側面にサイドウォ
ールを形成する第２の工程と、上記ゲート電極の一部，
及び上記サイドウォールを第１のマスクにして、かつ上
記第１種の金属膜をスルー膜にして、上記半導体基板に
上記半導体層中の不純物と同じ導電を示す不純物を注入
する第３の工程と、上記半導体基板上の，上記第１のマ
スク上のある位置から、上記ゲート電極の一部のドレイ
ン側端からドレイン側に第１の所定距離の位置までの領
域に、レジストを形成する第４の工程と、該レジスト，
及び上記第１のマスクを第２のマスクにして、かつ上記
第１種の金属膜をスルー膜にして、上記半導体基板に上
記半導体層中の不純物と同じ導電型を示す不純物を注入
する第５の工程と、上記レジスト，及び上記サイドウォ
ールを除去したのち、上記第１種の金属膜を、その第１
種の金属膜のゲート電極となる所要の領域が残るよう除
去し、ゲート電極の他の部分を形成する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むものである。
【００３５】この発明にかかる半導体装置の製造方法
（請求項１１）は、上記半導体装置（請求項９または１
０）において、上記第４の工程は、上記半導体基板上
の，上記ゲート電極が形成されるべき領域のドレイン側
端からドレイン側に第１の所定距離の位置から、上記ゲ
ート電極が形成されるべき領域のソース側端からソース
側に第２の所定距離の位置までの領域にレジストを形成
する工程であるものである。
（請求項１１）は、上記半導体装置（請求項９または１
０）において、上記第４の工程は、上記半導体基板上
の，上記ゲート電極が形成されるべき領域のドレイン側
端からドレイン側に第１の所定距離の位置から、上記ゲ
ート電極が形成されるべき領域のソース側端からソース
側に第２の所定距離の位置までの領域にレジストを形成
する工程であるものである。
【００３６】この発明にかかる半導体装置の製造方法
（請求項１２）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上に上記ゲート電極を形成する第１の工
程と、上記ゲート電極，及び上記半導体層の表面上に絶
縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイ
ン側端からドレイン側に第１の所定距離の位置から、上
記ゲート電極のソース側端からソース側に第２の所定距
離の位置までの領域にレジストを形成したのち、上記絶
縁膜を，該絶縁膜の上記レジストの下に位置する部分が
残るようエッチング除去する第２の工程と、上記ゲート
電極，上記絶縁膜，及び上記レジストをマスクにして、
上記半導体基板に上記半導体層中の不純物と同じ導電型
を示す不純物を注入する第３の工程と、上記レジストを
除去したのち、上記ゲート電極，及び上記絶縁膜の上記
ゲート電極側面部分に形成された部分をマスクにして、
かつ上記絶縁膜の上記半導体層表面に形成された部分を
スルー膜にして、上記半導体基板に上記半導体層中の不
純物と同じ導電型を示す不純物を注入する第４の工程
と、上記半導体基板上の，上記絶縁膜よりソース側の位
置に上記ソース電極を、上記絶縁膜よりドレイン側の位
置に上記ドレイン電極を形成する第５の工程とを含むも
のである。
（請求項１２）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上に上記ゲート電極を形成する第１の工
程と、上記ゲート電極，及び上記半導体層の表面上に絶
縁膜を形成し、該絶縁膜上の，上記ゲート電極のドレイ
ン側端からドレイン側に第１の所定距離の位置から、上
記ゲート電極のソース側端からソース側に第２の所定距
離の位置までの領域にレジストを形成したのち、上記絶
縁膜を，該絶縁膜の上記レジストの下に位置する部分が
残るようエッチング除去する第２の工程と、上記ゲート
電極，上記絶縁膜，及び上記レジストをマスクにして、
上記半導体基板に上記半導体層中の不純物と同じ導電型
を示す不純物を注入する第３の工程と、上記レジストを
除去したのち、上記ゲート電極，及び上記絶縁膜の上記
ゲート電極側面部分に形成された部分をマスクにして、
かつ上記絶縁膜の上記半導体層表面に形成された部分を
スルー膜にして、上記半導体基板に上記半導体層中の不
純物と同じ導電型を示す不純物を注入する第４の工程
と、上記半導体基板上の，上記絶縁膜よりソース側の位
置に上記ソース電極を、上記絶縁膜よりドレイン側の位
置に上記ドレイン電極を形成する第５の工程とを含むも
のである。
【００３７】この発明にかかる半導体装置の製造方法
（請求項１３）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
以外の領域に絶縁膜を形成する第１の工程と、上記ゲー
ト電極が被着される領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記絶縁
膜の各端部上に、電極部材を被着して、ソース側，及び
ドレイン側の側部に突起部を有するゲート電極を形成す
る第２の工程と、上記ゲート電極を第１のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記半導体基板
に上記半導体層中の不純物と同じ導電型を示す不純物を
注入する第３の工程と、上記半導体基板上の，上記ゲー
ト電極被着領域のドレイン側端からドレイン側に第１の
所定距離の位置から、上記ゲート電極被着領域のソース
側端からソース側に第２の所定距離の位置までの領域に
レジストを形成する第４の工程と、該レジスト，及び上
記ゲート電極を第２のマスクにして、かつ上記絶縁膜を
スルー膜にして、上記半導体基板に上記半導体層中の不
純物と同じ導電型を示す不純物を注入する第５の工程
と、上記半導体基板上の，上記第２のマスクよりソース
側の位置に上記ソース電極を、上記第２のマスクよりド
レイン側の位置に上記ドレイン電極を、形成する第６の
工程とを含むものである。
（請求項１３）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
以外の領域に絶縁膜を形成する第１の工程と、上記ゲー
ト電極が被着される領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記絶縁
膜の各端部上に、電極部材を被着して、ソース側，及び
ドレイン側の側部に突起部を有するゲート電極を形成す
る第２の工程と、上記ゲート電極を第１のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記半導体基板
に上記半導体層中の不純物と同じ導電型を示す不純物を
注入する第３の工程と、上記半導体基板上の，上記ゲー
ト電極被着領域のドレイン側端からドレイン側に第１の
所定距離の位置から、上記ゲート電極被着領域のソース
側端からソース側に第２の所定距離の位置までの領域に
レジストを形成する第４の工程と、該レジスト，及び上
記ゲート電極を第２のマスクにして、かつ上記絶縁膜を
スルー膜にして、上記半導体基板に上記半導体層中の不
純物と同じ導電型を示す不純物を注入する第５の工程
と、上記半導体基板上の，上記第２のマスクよりソース
側の位置に上記ソース電極を、上記第２のマスクよりド
レイン側の位置に上記ドレイン電極を、形成する第６の
工程とを含むものである。
【００３８】この発明にかかる半導体装置の製造方法
（請求項１４）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
以外の領域に第１の絶縁膜を形成する第１の工程と、上
記ゲート電極が被着される領域上，及び該ゲート電極被
着領域のドレイン側及びソース側にそれぞれ隣接する上
記第１の絶縁膜の各端部上に、電極部材を被着して、ソ
ース側，及びドレイン側の側部に突起部を有するゲート
電極を形成する第２の工程と、上記ゲート電極を第１の
マスクにして、かつ上記第１の絶縁膜をスルー膜にし
て、上記半導体基板に上記半導体層中の不純物と同じ導
電型を示す不純物を注入する第３の工程と、上記ゲート
電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成
し、該第２の絶縁膜の不要部分をエッチング除去して、
上記ゲート電極側面にサイドウォールを形成する第４の
工程と、上記半導体基板上の，上記ゲート電極もしくは
上記サイドウォール上のある位置から、上記ゲート電極
被着領域のドレイン側端からドレイン側に第１の所定距
離の位置までの領域にレジストを形成する第５の工程
と、該レジスト，上記サイドウォール及び上記ゲート電
極を第２のマスクにして、かつ上記第１の絶縁膜をスル
ー膜にして上記半導体基板に上記半導体層中の不純物と
同じ導電型を示す不純物を注入する第６の工程と、上記
半導体基板上の，上記第２のマスクよりソース側の位置
に上記ソース電極を、上記第２のマスクよりドレイン側
の位置に上記ドレイン電極を形成する第７の工程とを含
むものである。
（請求項１４）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
以外の領域に第１の絶縁膜を形成する第１の工程と、上
記ゲート電極が被着される領域上，及び該ゲート電極被
着領域のドレイン側及びソース側にそれぞれ隣接する上
記第１の絶縁膜の各端部上に、電極部材を被着して、ソ
ース側，及びドレイン側の側部に突起部を有するゲート
電極を形成する第２の工程と、上記ゲート電極を第１の
マスクにして、かつ上記第１の絶縁膜をスルー膜にし
て、上記半導体基板に上記半導体層中の不純物と同じ導
電型を示す不純物を注入する第３の工程と、上記ゲート
電極，及び上記第１の絶縁膜上に第２の絶縁膜を形成
し、該第２の絶縁膜の不要部分をエッチング除去して、
上記ゲート電極側面にサイドウォールを形成する第４の
工程と、上記半導体基板上の，上記ゲート電極もしくは
上記サイドウォール上のある位置から、上記ゲート電極
被着領域のドレイン側端からドレイン側に第１の所定距
離の位置までの領域にレジストを形成する第５の工程
と、該レジスト，上記サイドウォール及び上記ゲート電
極を第２のマスクにして、かつ上記第１の絶縁膜をスル
ー膜にして上記半導体基板に上記半導体層中の不純物と
同じ導電型を示す不純物を注入する第６の工程と、上記
半導体基板上の，上記第２のマスクよりソース側の位置
に上記ソース電極を、上記第２のマスクよりドレイン側
の位置に上記ドレイン電極を形成する第７の工程とを含
むものである。
【００３９】この発明にかかる半導体装置の製造方法
（請求項１５）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
のドレイン側端からドレイン側に第１の所定距離の位置
までの領域，及び該ゲート電極被着領域のソース側端か
らソース側に第２の所定距離の位置までの領域にそれぞ
れドレイン側，及びソース側の絶縁膜を形成する第１の
工程と、上記ゲート電極被着領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接す
る，上記ドレイン側，及びソース側の絶縁膜の各端部上
に電極部材を被着して、ソース側，及びドレイン側の側
部に突起部を有するゲート電極を形成する第２の工程
と、上記ゲート電極をマスクにして、かつ上記ドレイン
側，及びソース側の絶縁膜をスルー膜にして、上記半導
体基板に上記半導体層中の不純物と同じ導電型を示す不
純物を注入する第３の工程と、上記半導体基板上の，上
記マスクよりソース側の位置に上記ソース電極を、上記
マスクよりドレイン側の位置に上記ドレイン電極を形成
する第４の工程とを含むものである。
（請求項１５）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、上記半導体基板の表面に形成したある導
電型の半導体層上の，上記ゲート電極が被着される領域
のドレイン側端からドレイン側に第１の所定距離の位置
までの領域，及び該ゲート電極被着領域のソース側端か
らソース側に第２の所定距離の位置までの領域にそれぞ
れドレイン側，及びソース側の絶縁膜を形成する第１の
工程と、上記ゲート電極被着領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接す
る，上記ドレイン側，及びソース側の絶縁膜の各端部上
に電極部材を被着して、ソース側，及びドレイン側の側
部に突起部を有するゲート電極を形成する第２の工程
と、上記ゲート電極をマスクにして、かつ上記ドレイン
側，及びソース側の絶縁膜をスルー膜にして、上記半導
体基板に上記半導体層中の不純物と同じ導電型を示す不
純物を注入する第３の工程と、上記半導体基板上の，上
記マスクよりソース側の位置に上記ソース電極を、上記
マスクよりドレイン側の位置に上記ドレイン電極を形成
する第４の工程とを含むものである。
【００４０】この発明にかかる半導体装置の製造方法
（請求項１６）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、真性半導体層である第１の半導体層上
に，ある導電型の第２の半導体層，及び真性半導体層で
ある第３の半導体層を順次有する上記半導体基板を形成
する第１の工程と、上記第３の半導体層上に絶縁膜を形
成する第２の工程と、上記第２の半導体層の上記ゲート
電極が被着される領域上の，上記絶縁膜，及び上記第３
の半導体層を除去し、上記上記第２の半導体層の上記ゲ
ート電極被着領域を露出させる第３の工程と、上記ゲー
ト電極被着領域上，及び該ゲート電極被着領域のドレイ
ン側及びソース側にそれぞれ隣接する上記絶縁膜の各端
部上に、電極部材を被着して、ソース側，及びドレイン
側の側部に突起部を有するゲート電極を形成する第４の
工程と、上記ゲート電極を第１のマスクにして、かつ上
記絶縁膜をスルー膜にして、上記第２，第３の半導体層
に上記第２の半導体層中の不純物と同じ導電型を示す不
純物を注入する第５の工程と、上記半導体基板上の，上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置から、上記ゲート電極被着領域の
ソース側端からソース側に第２の所定距離の位置までの
領域にレジストを形成する第６の工程と、該レジスト，
及び上記ゲート電極を第２のマスクにして、かつ上記絶
縁膜をスルー膜にして、上記第２，第３の半導体層に上
記第２の半導体層中の不純物と同じ導電型を示す不純物
を注入する第７の工程と、上記半導体基板上の，上記第
２のマスクよりソース側の位置に上記ソース電極を、上
記第２のマスクよりドレイン側の位置に上記ドレイン電
極を形成する第８の工程とを含むものである。
（請求項１６）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、真性半導体層である第１の半導体層上
に，ある導電型の第２の半導体層，及び真性半導体層で
ある第３の半導体層を順次有する上記半導体基板を形成
する第１の工程と、上記第３の半導体層上に絶縁膜を形
成する第２の工程と、上記第２の半導体層の上記ゲート
電極が被着される領域上の，上記絶縁膜，及び上記第３
の半導体層を除去し、上記上記第２の半導体層の上記ゲ
ート電極被着領域を露出させる第３の工程と、上記ゲー
ト電極被着領域上，及び該ゲート電極被着領域のドレイ
ン側及びソース側にそれぞれ隣接する上記絶縁膜の各端
部上に、電極部材を被着して、ソース側，及びドレイン
側の側部に突起部を有するゲート電極を形成する第４の
工程と、上記ゲート電極を第１のマスクにして、かつ上
記絶縁膜をスルー膜にして、上記第２，第３の半導体層
に上記第２の半導体層中の不純物と同じ導電型を示す不
純物を注入する第５の工程と、上記半導体基板上の，上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置から、上記ゲート電極被着領域の
ソース側端からソース側に第２の所定距離の位置までの
領域にレジストを形成する第６の工程と、該レジスト，
及び上記ゲート電極を第２のマスクにして、かつ上記絶
縁膜をスルー膜にして、上記第２，第３の半導体層に上
記第２の半導体層中の不純物と同じ導電型を示す不純物
を注入する第７の工程と、上記半導体基板上の，上記第
２のマスクよりソース側の位置に上記ソース電極を、上
記第２のマスクよりドレイン側の位置に上記ドレイン電
極を形成する第８の工程とを含むものである。
【００４１】この発明にかかる半導体装置の製造方法
（請求項１７）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、真性半導体層である第１の半導体層上
に，ある導電型の第２の半導体層，及び真性半導体層で
ある第３の半導体層を順次有する上記半導体基板を形成
する第１の工程と、上記第３の半導体層上に第１の絶縁
膜を形成する第２の工程と、上記第２の半導体層の上記
ゲート電極が被着される領域上の，上記第１の絶縁膜，
及び上記第３の半導体層を除去し、上記上記第２の半導
体層の上記ゲート電極被着領域を露出させる第３の工程
と、上記ゲート電極被着領域上，及び該ゲート電極被着
領域のドレイン側及びソース側にそれぞれ隣接する上記
第１の絶縁膜の各端部上に、電極部材を被着して、ソー
ス側，及びドレイン側の側部に突起部を有するゲート電
極を形成する第４の工程と、上記ゲート電極を第１のマ
スクにして、かつ上記第１の絶縁膜をスルー膜にして、
上記第２，第３の半導体層に上記第２の半導体層中の不
純物と同じ導電型を示す不純物を注入する第５の工程
と、上記ゲート電極，及び上記第１の絶縁膜上に第２の
絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極側面にサイドウォールを形
成する第６の工程と、上記半導体基板上の，上記ゲート
電極もしくは上記サイドウォール上のある位置から、上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置までの領域にレジストを形成する
第７の工程と、該レジスト，上記サイドウォール，及び
上記ゲート電極を第２のマスクにして、かつ上記第１の
絶縁膜をスルー膜にして、上記第２，第３の半導体層に
上記第２の半導体層中の不純物と同じ導電型を示す不純
物を注入する第８の工程と、上記半導体基板上の，上記
第２のマスクよりソース側の位置に上記ソース電極を、
上記第２のマスクよりドレイン側の位置に上記ドレイン
電極を形成する第９の工程とを含むものである。
（請求項１７）は、半導体基板上にゲート電極，ソース
電極，及びドレイン電極を有する半導体装置を製造する
方法において、真性半導体層である第１の半導体層上
に，ある導電型の第２の半導体層，及び真性半導体層で
ある第３の半導体層を順次有する上記半導体基板を形成
する第１の工程と、上記第３の半導体層上に第１の絶縁
膜を形成する第２の工程と、上記第２の半導体層の上記
ゲート電極が被着される領域上の，上記第１の絶縁膜，
及び上記第３の半導体層を除去し、上記上記第２の半導
体層の上記ゲート電極被着領域を露出させる第３の工程
と、上記ゲート電極被着領域上，及び該ゲート電極被着
領域のドレイン側及びソース側にそれぞれ隣接する上記
第１の絶縁膜の各端部上に、電極部材を被着して、ソー
ス側，及びドレイン側の側部に突起部を有するゲート電
極を形成する第４の工程と、上記ゲート電極を第１のマ
スクにして、かつ上記第１の絶縁膜をスルー膜にして、
上記第２，第３の半導体層に上記第２の半導体層中の不
純物と同じ導電型を示す不純物を注入する第５の工程
と、上記ゲート電極，及び上記第１の絶縁膜上に第２の
絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極側面にサイドウォールを形
成する第６の工程と、上記半導体基板上の，上記ゲート
電極もしくは上記サイドウォール上のある位置から、上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置までの領域にレジストを形成する
第７の工程と、該レジスト，上記サイドウォール，及び
上記ゲート電極を第２のマスクにして、かつ上記第１の
絶縁膜をスルー膜にして、上記第２，第３の半導体層に
上記第２の半導体層中の不純物と同じ導電型を示す不純
物を注入する第８の工程と、上記半導体基板上の，上記
第２のマスクよりソース側の位置に上記ソース電極を、
上記第２のマスクよりドレイン側の位置に上記ドレイン
電極を形成する第９の工程とを含むものである。
【００４２】この発明にかかる半導体装置の製造方法
（請求項１８）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極側より上記ソース電極側により近い位置
にオフセットして配置し、上記第１の所定距離の長さ
を、上記第２の所定距離の長さよりも長いものとするも
のである。
（請求項１８）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極側より上記ソース電極側により近い位置
にオフセットして配置し、上記第１の所定距離の長さ
を、上記第２の所定距離の長さよりも長いものとするも
のである。
【００４３】この発明にかかる半導体装置の製造方法
（請求項１９）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極と上記ソース電極との中間位置に配置
し、上記第１の所定距離の長さと、上記第２の所定距離
の長さとが等しいものとするものである。
（請求項１９）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極と上記ソース電極との中間位置に配置
し、上記第１の所定距離の長さと、上記第２の所定距離
の長さとが等しいものとするものである。
【００４４】この発明にかかる半導体装置の製造方法
（請求項２０）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極側より上記ソース電極側により近い位置
にオフセットして配置した単数又は複数の単位半導体装
置を形成する工程と、上記ゲート電極を、上記ドレイン
電極と上記ソース電極との間の，上記ドレイン電極と上
記ソース電極との中間位置に配置した単数または複数の
単位半導体装置を形成する工程とを含むものである。
（請求項２０）は、上記半導体装置（請求項１１，１
２，１３，１５，または１６）において、上記ゲート電
極を、上記ドレイン電極と上記ソース電極との間の，上
記ドレイン電極側より上記ソース電極側により近い位置
にオフセットして配置した単数又は複数の単位半導体装
置を形成する工程と、上記ゲート電極を、上記ドレイン
電極と上記ソース電極との間の，上記ドレイン電極と上
記ソース電極との中間位置に配置した単数または複数の
単位半導体装置を形成する工程とを含むものである。
【００４５】
【作用】この発明にかかる半導体装置（請求項１）にお
いては、半導体基板上にドレイン電極，ソース電極，及
びゲート電極を有する半導体装置において、上記半導体
基板のある半導体層が、ドナーあるいはアクセプタのい
ずれかの不純物を第１の濃度にて含有し、その上面のほ
ぼ中央部分に第１の所定長さの上記ゲート電極が被着さ
れるべき部分を有する第１の濃度領域と、上記第１の濃
度領域中の不純物と同じ導電型を示す不純物を上記第１
の濃度以上の第２の濃度にて含有し、上記第１の濃度領
域のドレイン側端にて該第１の濃度領域に隣接して形成
された、ドレイン側方向に向けて第２の所定長さを有す
る第２の濃度領域と、上記第１の濃度領域中の不純物と
同じ導電型を示す不純物を上記第２の濃度以上の第３の
濃度にて含有し，上記第２の濃度領域のドレイン側端に
て該第２の濃度領域に隣接して形成されたドレイン側の
第３の濃度領域と、上記第１の濃度領域中の不純物と同
じ導電型を示す不純物を上記第３の濃度にて含有し，上
記第１の濃度領域のソース側端にて該第１の濃度領域に
隣接して形成されたソース側の第３の濃度領域とよりな
るものであり、上記第１の濃度領域上のゲート電極が被
着されるべき部分にゲート電極が，上記ドレイン側の第
３の濃度領域上に上記ドレイン電極が、上記ソース側の
第３の濃度領域上に上記ソース電極がそれぞれ形成され
ているから、上記サイドウォールを形成する際に、上記
第２の濃度領域が掘り込まれた場合でも、この掘り込み
部の表面空乏層の深さは浅くなり、上記表面空乏層によ
るチャネルの狭窄が緩和される。また、ゲート電圧及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第１の濃度領域のドレイン側
に上記第２の濃度領域があることから、上記第３の濃度
領域での電界集中が緩和される。
いては、半導体基板上にドレイン電極，ソース電極，及
びゲート電極を有する半導体装置において、上記半導体
基板のある半導体層が、ドナーあるいはアクセプタのい
ずれかの不純物を第１の濃度にて含有し、その上面のほ
ぼ中央部分に第１の所定長さの上記ゲート電極が被着さ
れるべき部分を有する第１の濃度領域と、上記第１の濃
度領域中の不純物と同じ導電型を示す不純物を上記第１
の濃度以上の第２の濃度にて含有し、上記第１の濃度領
域のドレイン側端にて該第１の濃度領域に隣接して形成
された、ドレイン側方向に向けて第２の所定長さを有す
る第２の濃度領域と、上記第１の濃度領域中の不純物と
同じ導電型を示す不純物を上記第２の濃度以上の第３の
濃度にて含有し，上記第２の濃度領域のドレイン側端に
て該第２の濃度領域に隣接して形成されたドレイン側の
第３の濃度領域と、上記第１の濃度領域中の不純物と同
じ導電型を示す不純物を上記第３の濃度にて含有し，上
記第１の濃度領域のソース側端にて該第１の濃度領域に
隣接して形成されたソース側の第３の濃度領域とよりな
るものであり、上記第１の濃度領域上のゲート電極が被
着されるべき部分にゲート電極が，上記ドレイン側の第
３の濃度領域上に上記ドレイン電極が、上記ソース側の
第３の濃度領域上に上記ソース電極がそれぞれ形成され
ているから、上記サイドウォールを形成する際に、上記
第２の濃度領域が掘り込まれた場合でも、この掘り込み
部の表面空乏層の深さは浅くなり、上記表面空乏層によ
るチャネルの狭窄が緩和される。また、ゲート電圧及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第１の濃度領域のドレイン側
に上記第２の濃度領域があることから、上記第３の濃度
領域での電界集中が緩和される。
【００４６】この発明にかかる半導体装置（請求項２）
においては、半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、上記
半導体基板のある半導体層が、ドナーあるいはアクセプ
タのいずれかの不純物を第１の濃度にて含有し、その上
面のほぼ中央部分に第１の所定長さの上記ゲート電極が
被着されるべき部分を有する第１の濃度領域と、上記第
１の濃度領域中の不純物と同じ導電型を示す不純物を上
記第１の濃度以上の第２の濃度にて含有し、上記第１の
濃度領域のドレイン側端にて該第１の濃度領域に隣接し
て形成された、ドレイン側方向に向けて第２の所定長さ
を有するドレイン側の第２の濃度領域と、上記第１の濃
度領域中の不純物と同じ導電型を示す不純物を上記第２
の濃度以上の第３の濃度にて含有し，上記ドレイン側の
第２の濃度領域のドレイン側端にて該ドレイン側の第２
の濃度領域に隣接して形成されたドレイン側の第３の濃
度領域と、上記第１の濃度領域中の不純物と同じ導電型
を示す不純物を上記第２の濃度にて含有し、上記第１の
濃度領域のソース側端にて該第１の濃度領域に隣接して
形成された、ソース側方向に向けて第３の所定長さを有
するソース側の第２の濃度領域と、上記と同じ導電型を
示す不純物を上記第３の濃度にて含有し，上記ソース側
の第２の濃度領域のソース側端にて該ソース側の第２の
濃度領域に隣接して形成されたソース側の第３の濃度領
域とよりなるものであり、上記第１の濃度領域上のゲー
ト電極が被着されるべき部分にゲート電極が，上記ドレ
イン側の第３の濃度領域上に上記ドレイン電極が、上記
ソース側の第３の濃度領域上に上記ソース電極がそれぞ
れ形成されているから、上記サイドウォールを形成する
際に、上記第２の濃度領域が掘り込まれた場合でも、こ
の掘り込み部の表面空乏層の深さは浅くなり、上記表面
空乏層によるチャネルの狭窄が緩和される。さらに上記
第１の濃度領域のソース側にも上記第２の濃度領域があ
ることにより、ゲート−ソース間耐圧が向上し、動作時
のリーク電流を抑えることができる。
においては、半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、上記
半導体基板のある半導体層が、ドナーあるいはアクセプ
タのいずれかの不純物を第１の濃度にて含有し、その上
面のほぼ中央部分に第１の所定長さの上記ゲート電極が
被着されるべき部分を有する第１の濃度領域と、上記第
１の濃度領域中の不純物と同じ導電型を示す不純物を上
記第１の濃度以上の第２の濃度にて含有し、上記第１の
濃度領域のドレイン側端にて該第１の濃度領域に隣接し
て形成された、ドレイン側方向に向けて第２の所定長さ
を有するドレイン側の第２の濃度領域と、上記第１の濃
度領域中の不純物と同じ導電型を示す不純物を上記第２
の濃度以上の第３の濃度にて含有し，上記ドレイン側の
第２の濃度領域のドレイン側端にて該ドレイン側の第２
の濃度領域に隣接して形成されたドレイン側の第３の濃
度領域と、上記第１の濃度領域中の不純物と同じ導電型
を示す不純物を上記第２の濃度にて含有し、上記第１の
濃度領域のソース側端にて該第１の濃度領域に隣接して
形成された、ソース側方向に向けて第３の所定長さを有
するソース側の第２の濃度領域と、上記と同じ導電型を
示す不純物を上記第３の濃度にて含有し，上記ソース側
の第２の濃度領域のソース側端にて該ソース側の第２の
濃度領域に隣接して形成されたソース側の第３の濃度領
域とよりなるものであり、上記第１の濃度領域上のゲー
ト電極が被着されるべき部分にゲート電極が，上記ドレ
イン側の第３の濃度領域上に上記ドレイン電極が、上記
ソース側の第３の濃度領域上に上記ソース電極がそれぞ
れ形成されているから、上記サイドウォールを形成する
際に、上記第２の濃度領域が掘り込まれた場合でも、こ
の掘り込み部の表面空乏層の深さは浅くなり、上記表面
空乏層によるチャネルの狭窄が緩和される。さらに上記
第１の濃度領域のソース側にも上記第２の濃度領域があ
ることにより、ゲート−ソース間耐圧が向上し、動作時
のリーク電流を抑えることができる。
【００４７】この発明にかかる半導体装置（請求項３）
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、そのソース側，及びドレイン側の側部
に、それぞれソース側，及びドレイン側に突出した，該
半導体層と接触しない第１，及び第２の突起部を有する
ものであり、上記第１の濃度領域のソース側端の上方に
第１の突起部のソース側端があり、上記第１の濃度領域
のドレイン側端の上方に第２の突起部のドレイン側端が
あるから、堀り込みを形成せずに、上記第１の濃度領
域，及び第２の濃度領域を形成することができ、表面空
乏層，及び堀り込みによるチャネルの狭窄が緩和され
る。また、上記第３の濃度領域での電界集中を緩和で
き、動作時のリーク電流を抑えることができる。
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、そのソース側，及びドレイン側の側部
に、それぞれソース側，及びドレイン側に突出した，該
半導体層と接触しない第１，及び第２の突起部を有する
ものであり、上記第１の濃度領域のソース側端の上方に
第１の突起部のソース側端があり、上記第１の濃度領域
のドレイン側端の上方に第２の突起部のドレイン側端が
あるから、堀り込みを形成せずに、上記第１の濃度領
域，及び第２の濃度領域を形成することができ、表面空
乏層，及び堀り込みによるチャネルの狭窄が緩和され
る。また、上記第３の濃度領域での電界集中を緩和で
き、動作時のリーク電流を抑えることができる。
【００４８】この発明にかかる半導体装置（請求項４）
においては、上記半導体装置（請求項１ないし３）にお
いて、上記第１，第２，及び第３の濃度領域の下に位置
する半導体層が、上記第１，第２，及び第３の濃度領域
に含まれる上記不純物とは異なる導電型を示すドナーあ
るいはアクセプタのいずれかの不純物を含む半導体層で
あるから、チャネルの深さ方向のキャリア濃度分布曲線
の勾配を急峻なものとすることができ、ウエハ面内の各
半導体素子の均一性を向上することができる。
においては、上記半導体装置（請求項１ないし３）にお
いて、上記第１，第２，及び第３の濃度領域の下に位置
する半導体層が、上記第１，第２，及び第３の濃度領域
に含まれる上記不純物とは異なる導電型を示すドナーあ
るいはアクセプタのいずれかの不純物を含む半導体層で
あるから、チャネルの深さ方向のキャリア濃度分布曲線
の勾配を急峻なものとすることができ、ウエハ面内の各
半導体素子の均一性を向上することができる。
【００４９】この発明にかかる半導体装置（請求項５）
においては、上記半導体装置（請求項３）において、上
記第１，第２，及び第３の濃度領域の下に位置する半導
体層が、真性半導体層であり、上記第１の濃度領域上
の，上記ゲート電極の上記第１，第２の突起部下に位置
する部分に、真性半導体領域が設けられているから、上
記請求請３の効果に加え、上記第１の濃度領域の，上記
真性半導体層下の領域に、表面空乏層が発生しなくなり
チャネルの狭窄がさらに緩和される。また、上記第３の
濃度領域での電界集中を緩和でき、動作時のリーク電流
を抑えることができる。
においては、上記半導体装置（請求項３）において、上
記第１，第２，及び第３の濃度領域の下に位置する半導
体層が、真性半導体層であり、上記第１の濃度領域上
の，上記ゲート電極の上記第１，第２の突起部下に位置
する部分に、真性半導体領域が設けられているから、上
記請求請３の効果に加え、上記第１の濃度領域の，上記
真性半導体層下の領域に、表面空乏層が発生しなくなり
チャネルの狭窄がさらに緩和される。また、上記第３の
濃度領域での電界集中を緩和でき、動作時のリーク電流
を抑えることができる。
【００５０】この発明にかかる半導体装置（請求項６）
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極側より上記ソース電極側によ
り近い位置にオフセットして配置され、上記ドレイン側
の第２の濃度領域の上記第２の所定長さが、上記ソース
側の第２の濃度領域の上記第３の所定長さよりも長いか
ら、ゲート電圧，及びドレイン電圧により、上記第１の
濃度領域のドレイン側に電界が集中しても、ドレイン側
の上記第３の濃度領域での電界集中がより緩和される。
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極側より上記ソース電極側によ
り近い位置にオフセットして配置され、上記ドレイン側
の第２の濃度領域の上記第２の所定長さが、上記ソース
側の第２の濃度領域の上記第３の所定長さよりも長いか
ら、ゲート電圧，及びドレイン電圧により、上記第１の
濃度領域のドレイン側に電界が集中しても、ドレイン側
の上記第３の濃度領域での電界集中がより緩和される。
【００５１】この発明にかかる半導体装置（請求項７）
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極と上記ソース電極との中間位
置に配置され、上記ドレイン側の第２の濃度領域の上記
第２の所定長さと、上記ソース側の第２の濃度領域の上
記第３の所定長さとが等しいから、高耐圧のプレーナ型
スイッチ素子として用いることができる。
においては、上記半導体装置（請求項２）において、上
記ゲート電極は、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極と上記ソース電極との中間位
置に配置され、上記ドレイン側の第２の濃度領域の上記
第２の所定長さと、上記ソース側の第２の濃度領域の上
記第３の所定長さとが等しいから、高耐圧のプレーナ型
スイッチ素子として用いることができる。
【００５２】この発明にかかる半導体装置（請求項８）
においては、上記半導体装置（請求項２）において、上
記ゲート電極が、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極側より上記ソース電極側によ
り近い位置にオフセットして配置された単数または複数
の単位半導体装置と、上記ゲート電極が、上記ドレイン
電極と上記ソース電極との間の，上記ドレイン電極と上
記ソース電極との中間位置に配置された単数または複数
の単位半導体装置とを集積してなるから、プレーナ型の
高耐圧集積回路装置を形成することができる。
においては、上記半導体装置（請求項２）において、上
記ゲート電極が、上記ドレイン電極と上記ソース電極と
の間の，上記ドレイン電極側より上記ソース電極側によ
り近い位置にオフセットして配置された単数または複数
の単位半導体装置と、上記ゲート電極が、上記ドレイン
電極と上記ソース電極との間の，上記ドレイン電極と上
記ソース電極との中間位置に配置された単数または複数
の単位半導体装置とを集積してなるから、プレーナ型の
高耐圧集積回路装置を形成することができる。
【００５３】この発明にかかる半導体装置の製造方法
（請求項９）においては、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に、上記ゲート電極を形成する
第１の工程と、上記ゲート電極，及び上記半導体層の表
面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極側面にサイドウォールを形
成する第２の工程と、上記ゲート電極及び上記サイドウ
ォールを第１のマスクにして、上記半導体基板に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第３の工程と、上記半導体基板上の，上記第１のマスク
上のある位置から、上記ゲート電極のドレイン側端から
ドレイン側に第１の所定距離の位置までの領域に、レジ
ストを形成する第４の工程と、該レジスト，及び上記第
１のマスクを第２のマスクにして、上記半導体層に上記
半導体層中の不純物と同じ導電型を示す不純物を注入す
る第５の工程と、上記半導体基板上の，上記第２のマス
クよりソース側の位置に上記ソース電極を、上記第２の
マスクよりドレイン側の位置に上記ドレイン電極を形成
する第６の工程とを含むから、上記半導体層の上記第１
のマスク下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記半導体層の上記第２のマスク下
の，上記第１のマスク下以外の領域を、上記所要の濃度
以上の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の領域以外を、上記の各
濃度以上の濃度にて、上記不純物を含有するようにでき
る。
（請求項９）においては、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に、上記ゲート電極を形成する
第１の工程と、上記ゲート電極，及び上記半導体層の表
面上に絶縁膜を形成し、該絶縁膜の不要部分をエッチン
グ除去して、上記ゲート電極側面にサイドウォールを形
成する第２の工程と、上記ゲート電極及び上記サイドウ
ォールを第１のマスクにして、上記半導体基板に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第３の工程と、上記半導体基板上の，上記第１のマスク
上のある位置から、上記ゲート電極のドレイン側端から
ドレイン側に第１の所定距離の位置までの領域に、レジ
ストを形成する第４の工程と、該レジスト，及び上記第
１のマスクを第２のマスクにして、上記半導体層に上記
半導体層中の不純物と同じ導電型を示す不純物を注入す
る第５の工程と、上記半導体基板上の，上記第２のマス
クよりソース側の位置に上記ソース電極を、上記第２の
マスクよりドレイン側の位置に上記ドレイン電極を形成
する第６の工程とを含むから、上記半導体層の上記第１
のマスク下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記半導体層の上記第２のマスク下
の，上記第１のマスク下以外の領域を、上記所要の濃度
以上の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の領域以外を、上記の各
濃度以上の濃度にて、上記不純物を含有するようにでき
る。
【００５４】この発明にかかる半導体装置の製造方法
（請求項１０）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上に第１種の金属膜を形成
し、該第１種の金属膜上に第２種の金属膜を形成したの
ち、該第２種の金属膜を、その上記ゲート電極となる所
要の領域が残るよう除去し、上記ゲート電極の一部を形
成する第１の工程と、上記ゲート電極の一部，及び上記
第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部
分をエッチング除去して、上記ゲート電極の一部の側面
にサイドウォールを形成する第２の工程と、上記ゲート
電極の一部，及び上記サイドウォールを第１のマスクに
して、かつ上記第１種の金属膜をスルー膜にして、上記
半導体基板に上記半導体層中の不純物と同じ導電を示す
不純物を注入する第３の工程と、上記半導体基板上の，
上記第１のマスク上のある位置から、上記ゲート電極の
一部のドレイン側端からドレイン側に第１の所定距離の
位置までの領域に、レジストを形成する第４の工程と、
該レジスト，及び上記第１のマスクを第２のマスクにし
て、かつ上記第１種の金属膜をスルー膜にして、上記半
導体基板に上記半導体層中の不純物と同じ導電型を示す
不純物を注入する第５の工程と、上記レジスト，及び上
記サイドウォールを除去したのち、上記第１種の金属膜
を、その第１種の金属膜のゲート電極となる所要の領域
が残るよう除去し、ゲート電極の他の部分を形成する第
６の工程と、上記半導体基板上の，上記第２のマスクよ
りソース側の位置に上記ソース電極を、上記第２のマス
クよりドレイン側の位置に上記ドレイン電極を形成する
第７の工程とを含むから、上記第１のマスクを構成する
サイドウォールを形成しても、上記半導体基板が掘り込
まれなくなる。また、上記半導体層の上記第１のマスク
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記半導体層の上記レジスト下の，上記第１の
マスク下以外の領域を、上記所要の濃度以上の濃度にて
上記不純物を含有するようにでき、上記半導体層の上記
第２のマスク下以外の領域を、上記の各濃度以上の濃度
にて上記不純物を含有するようにできる。
（請求項１０）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上に第１種の金属膜を形成
し、該第１種の金属膜上に第２種の金属膜を形成したの
ち、該第２種の金属膜を、その上記ゲート電極となる所
要の領域が残るよう除去し、上記ゲート電極の一部を形
成する第１の工程と、上記ゲート電極の一部，及び上記
第１種の金属膜上に絶縁膜を形成し、該絶縁膜の不要部
分をエッチング除去して、上記ゲート電極の一部の側面
にサイドウォールを形成する第２の工程と、上記ゲート
電極の一部，及び上記サイドウォールを第１のマスクに
して、かつ上記第１種の金属膜をスルー膜にして、上記
半導体基板に上記半導体層中の不純物と同じ導電を示す
不純物を注入する第３の工程と、上記半導体基板上の，
上記第１のマスク上のある位置から、上記ゲート電極の
一部のドレイン側端からドレイン側に第１の所定距離の
位置までの領域に、レジストを形成する第４の工程と、
該レジスト，及び上記第１のマスクを第２のマスクにし
て、かつ上記第１種の金属膜をスルー膜にして、上記半
導体基板に上記半導体層中の不純物と同じ導電型を示す
不純物を注入する第５の工程と、上記レジスト，及び上
記サイドウォールを除去したのち、上記第１種の金属膜
を、その第１種の金属膜のゲート電極となる所要の領域
が残るよう除去し、ゲート電極の他の部分を形成する第
６の工程と、上記半導体基板上の，上記第２のマスクよ
りソース側の位置に上記ソース電極を、上記第２のマス
クよりドレイン側の位置に上記ドレイン電極を形成する
第７の工程とを含むから、上記第１のマスクを構成する
サイドウォールを形成しても、上記半導体基板が掘り込
まれなくなる。また、上記半導体層の上記第１のマスク
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記半導体層の上記レジスト下の，上記第１の
マスク下以外の領域を、上記所要の濃度以上の濃度にて
上記不純物を含有するようにでき、上記半導体層の上記
第２のマスク下以外の領域を、上記の各濃度以上の濃度
にて上記不純物を含有するようにできる。
【００５５】この発明にかかる半導体装置の製造方法
（請求項１１）においては、上記半導体装置の製造方法
（請求項９または１０）において、上記第４の工程は、
上記半導体基板上の，上記ゲート電極が形成されるべき
領域のドレイン側端からドレイン側に第１の所定距離の
位置から、上記ゲート電極が形成されるべき領域のソー
ス側端からソース側に第２の所定距離の位置までの領域
にレジストを形成する工程であるから、上記半導体層の
上記第１のマスク下の領域を、所要の濃度にて上記不純
物を含有するようにでき、上記半導体層の上記第２のマ
スクにより、上記ゲート電極のソース側にも上記所要の
濃度以上の濃度にて上記不純物を含有する領域を設ける
ことができ、上記半導体層の，上記第２のマスク下以外
の領域を、上記の各濃度以上の濃度にて、上記不純物を
含有するようにできる。
（請求項１１）においては、上記半導体装置の製造方法
（請求項９または１０）において、上記第４の工程は、
上記半導体基板上の，上記ゲート電極が形成されるべき
領域のドレイン側端からドレイン側に第１の所定距離の
位置から、上記ゲート電極が形成されるべき領域のソー
ス側端からソース側に第２の所定距離の位置までの領域
にレジストを形成する工程であるから、上記半導体層の
上記第１のマスク下の領域を、所要の濃度にて上記不純
物を含有するようにでき、上記半導体層の上記第２のマ
スクにより、上記ゲート電極のソース側にも上記所要の
濃度以上の濃度にて上記不純物を含有する領域を設ける
ことができ、上記半導体層の，上記第２のマスク下以外
の領域を、上記の各濃度以上の濃度にて、上記不純物を
含有するようにできる。
【００５６】この発明にかかる半導体装置の製造方法
（請求項１２）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上に上記ゲート電極を形成す
る第１の工程と、上記ゲート電極，及び上記半導体層の
表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電
極のドレイン側端からドレイン側に第１の所定距離の位
置から、上記ゲート電極のソース側端からソース側に第
２の所定距離の位置までの領域にレジストを形成したの
ち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置
する部分が残るようエッチング除去する第２の工程と、
上記ゲート電極，上記絶縁膜，及び上記レジストをマス
クにして、上記半導体基板に上記半導体層中の不純物と
同じ導電型を示す不純物を注入する第３の工程と、上記
レジストを除去したのち、上記ゲート電極，及び上記絶
縁膜の上記ゲート電極側面部分に形成された部分をマス
クにして、かつ上記絶縁膜の上記半導体層表面に形成さ
れた部分をスルー膜にして、上記半導体基板に上記半導
体層中の不純物と同じ導電型を示す不純物を注入する第
４の工程と、上記半導体基板上の，上記絶縁膜よりソー
ス側の位置に上記ソース電極を、上記絶縁膜よりドレイ
ン側の位置に上記ドレイン電極を形成する第５の工程と
を含むから、半導体基板に堀り込みを有さず、上記ゲー
ト電極，及び該ゲート電極側面部分に形成された絶縁膜
をマスクとすることにより、上記半導体層の該マスク下
の領域を、所要の濃度にて上記不純物を含有するように
でき、上記絶縁膜を半透過膜とすることにより、上記半
導体層の該絶縁膜下の，上記マスク下以外の領域を、上
記所要の濃度以上の濃度にて上記不純物を含有するよう
にでき、上記半導体層の該絶縁膜下以外の領域を、上記
の各濃度以上の濃度にて上記不純物を含有するようにで
きる。
（請求項１２）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上に上記ゲート電極を形成す
る第１の工程と、上記ゲート電極，及び上記半導体層の
表面上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電
極のドレイン側端からドレイン側に第１の所定距離の位
置から、上記ゲート電極のソース側端からソース側に第
２の所定距離の位置までの領域にレジストを形成したの
ち、上記絶縁膜を，該絶縁膜の上記レジストの下に位置
する部分が残るようエッチング除去する第２の工程と、
上記ゲート電極，上記絶縁膜，及び上記レジストをマス
クにして、上記半導体基板に上記半導体層中の不純物と
同じ導電型を示す不純物を注入する第３の工程と、上記
レジストを除去したのち、上記ゲート電極，及び上記絶
縁膜の上記ゲート電極側面部分に形成された部分をマス
クにして、かつ上記絶縁膜の上記半導体層表面に形成さ
れた部分をスルー膜にして、上記半導体基板に上記半導
体層中の不純物と同じ導電型を示す不純物を注入する第
４の工程と、上記半導体基板上の，上記絶縁膜よりソー
ス側の位置に上記ソース電極を、上記絶縁膜よりドレイ
ン側の位置に上記ドレイン電極を形成する第５の工程と
を含むから、半導体基板に堀り込みを有さず、上記ゲー
ト電極，及び該ゲート電極側面部分に形成された絶縁膜
をマスクとすることにより、上記半導体層の該マスク下
の領域を、所要の濃度にて上記不純物を含有するように
でき、上記絶縁膜を半透過膜とすることにより、上記半
導体層の該絶縁膜下の，上記マスク下以外の領域を、上
記所要の濃度以上の濃度にて上記不純物を含有するよう
にでき、上記半導体層の該絶縁膜下以外の領域を、上記
の各濃度以上の濃度にて上記不純物を含有するようにで
きる。
【００５７】この発明にかかる半導体装置の製造方法
（請求項１３）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域以外の領域に絶縁膜を形成する第１の工程
と、上記ゲート電極が被着される領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記絶縁膜の各端部上に、電極部材を被着して、ソ
ース側，及びドレイン側の側部に突起部を有するゲート
電極を形成する第２の工程と、上記ゲート電極を第１の
マスクにして、かつ上記絶縁膜をスルー膜にして、上記
半導体基板に上記半導体層中の不純物と同じ導電型を示
す不純物を注入する第３の工程と、上記半導体基板上
の，上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置から、上記ゲート電極被着
領域のソース側端からソース側に第２の所定距離の位置
までの領域にレジストを形成する第４の工程と、該レジ
スト，及び上記ゲート電極を第２のマスクにして、かつ
上記絶縁膜をスルー膜にして、上記半導体基板に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第５の工程と、上記半導体基板上の，上記第２のマスク
よりソース側の位置に上記ソース電極を、上記第２のマ
スクよりドレイン側の位置に上記ドレイン電極を、形成
する第６の工程とを含むから、上記半導体基板を堀り込
まずに、上記半導体層の上記ゲート電極下の領域を、所
要の濃度にて上記不純物を含有するようにでき、上記半
導体層の上記第２のマスク下の，上記ゲート電極下以外
の領域を、上記所要の濃度以上の濃度にて上記不純物を
含有するようにでき、上記半導体層の上記第２のマスク
下以外の領域を、上記の各濃度以上の濃度にて、上記不
純物を含有するようにできる。
（請求項１３）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域以外の領域に絶縁膜を形成する第１の工程
と、上記ゲート電極が被着される領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記絶縁膜の各端部上に、電極部材を被着して、ソ
ース側，及びドレイン側の側部に突起部を有するゲート
電極を形成する第２の工程と、上記ゲート電極を第１の
マスクにして、かつ上記絶縁膜をスルー膜にして、上記
半導体基板に上記半導体層中の不純物と同じ導電型を示
す不純物を注入する第３の工程と、上記半導体基板上
の，上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置から、上記ゲート電極被着
領域のソース側端からソース側に第２の所定距離の位置
までの領域にレジストを形成する第４の工程と、該レジ
スト，及び上記ゲート電極を第２のマスクにして、かつ
上記絶縁膜をスルー膜にして、上記半導体基板に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第５の工程と、上記半導体基板上の，上記第２のマスク
よりソース側の位置に上記ソース電極を、上記第２のマ
スクよりドレイン側の位置に上記ドレイン電極を、形成
する第６の工程とを含むから、上記半導体基板を堀り込
まずに、上記半導体層の上記ゲート電極下の領域を、所
要の濃度にて上記不純物を含有するようにでき、上記半
導体層の上記第２のマスク下の，上記ゲート電極下以外
の領域を、上記所要の濃度以上の濃度にて上記不純物を
含有するようにでき、上記半導体層の上記第２のマスク
下以外の領域を、上記の各濃度以上の濃度にて、上記不
純物を含有するようにできる。
【００５８】この発明にかかる半導体装置の製造方法
（請求項１４）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域以外の領域に第１の絶縁膜を形成する第１の
工程と、上記ゲート電極が被着される領域上，及び該ゲ
ート電極被着領域のドレイン側及びソース側にそれぞれ
隣接する上記第１の絶縁膜の各端部上に、電極部材を被
着して、ソース側，及びドレイン側の側部に突起部を有
するゲート電極を形成する第２の工程と、上記ゲート電
極を第１のマスクにして、かつ上記第１の絶縁膜をスル
ー膜にして、上記半導体基板に上記半導体層中の不純物
と同じ導電型を示す不純物を注入する第３の工程と、上
記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜
を形成し、該第２の絶縁膜の不要部分をエッチング除去
して、上記ゲート電極側面にサイドウォールを形成する
第４の工程と、上記半導体基板上の，上記ゲート電極も
しくは上記サイドウォール上のある位置から、上記ゲー
ト電極被着領域のドレイン側端からドレイン側に第１の
所定距離の位置までの領域にレジストを形成する第５の
工程と、該レジスト，上記サイドウォール及び上記ゲー
ト電極を第２のマスクにして、かつ上記第１の絶縁膜を
スルー膜にして上記半導体基板に上記半導体層中の不純
物と同じ導電型を示す不純物を注入する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むから、上記ゲート電極に上記サイドウォールを形
成しても、上記半導体基板表面を掘り込むことがなくな
る。また、上記半導体層の上記ゲート電極下の領域を、
所要の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の，上記ゲート電極下以
外の領域を、上記所要の濃度以上の濃度にて上記不純物
を含有するようにでき、上記半導体層の上記第２のマス
ク下以外の領域を、上記の各濃度以上の濃度にて、上記
不純物を含有するようにできる。
（請求項１４）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域以外の領域に第１の絶縁膜を形成する第１の
工程と、上記ゲート電極が被着される領域上，及び該ゲ
ート電極被着領域のドレイン側及びソース側にそれぞれ
隣接する上記第１の絶縁膜の各端部上に、電極部材を被
着して、ソース側，及びドレイン側の側部に突起部を有
するゲート電極を形成する第２の工程と、上記ゲート電
極を第１のマスクにして、かつ上記第１の絶縁膜をスル
ー膜にして、上記半導体基板に上記半導体層中の不純物
と同じ導電型を示す不純物を注入する第３の工程と、上
記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁膜
を形成し、該第２の絶縁膜の不要部分をエッチング除去
して、上記ゲート電極側面にサイドウォールを形成する
第４の工程と、上記半導体基板上の，上記ゲート電極も
しくは上記サイドウォール上のある位置から、上記ゲー
ト電極被着領域のドレイン側端からドレイン側に第１の
所定距離の位置までの領域にレジストを形成する第５の
工程と、該レジスト，上記サイドウォール及び上記ゲー
ト電極を第２のマスクにして、かつ上記第１の絶縁膜を
スルー膜にして上記半導体基板に上記半導体層中の不純
物と同じ導電型を示す不純物を注入する第６の工程と、
上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むから、上記ゲート電極に上記サイドウォールを形
成しても、上記半導体基板表面を掘り込むことがなくな
る。また、上記半導体層の上記ゲート電極下の領域を、
所要の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の，上記ゲート電極下以
外の領域を、上記所要の濃度以上の濃度にて上記不純物
を含有するようにでき、上記半導体層の上記第２のマス
ク下以外の領域を、上記の各濃度以上の濃度にて、上記
不純物を含有するようにできる。
【００５９】この発明にかかる半導体装置の製造方法
（請求項１５）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域のドレイン側端からドレイン側に第１の所定
距離の位置までの領域，及び該ゲート電極被着領域のソ
ース側端からソース側に第２の所定距離の位置までの領
域にそれぞれドレイン側，及びソース側の絶縁膜を形成
する第１の工程と、上記ゲート電極被着領域上，及び該
ゲート電極被着領域のドレイン側及びソース側にそれぞ
れ隣接する，上記ドレイン側，及びソース側の絶縁膜の
各端部上に電極部材を被着して、ソース側，及びドレイ
ン側の側部に突起部を有するゲート電極を形成する第２
の工程と、上記ゲート電極をマスクにして、かつ上記ド
レイン側，及びソース側の絶縁膜をスルー膜にして、上
記半導体基板に上記半導体層中の不純物と同じ導電型を
示す不純物を注入する第３の工程と、上記半導体基板上
の，上記マスクよりソース側の位置に上記ソース電極
を、上記マスクよりドレイン側の位置に上記ドレイン電
極を形成する第４の工程とを含むから、上記半導体基板
を堀り込まずに、上記半導体層の上記ゲート電極下の領
域を、所要の濃度にて上記不純物を含有するようにで
き、上記半導体層の上記絶縁膜下の領域の，上記ゲート
電極下以外の領域を、上記所要の濃度以上の濃度にて上
記不純物を含有するようにでき、上記半導体層の上記ゲ
ート電極，及び絶縁膜下以外の領域を、上記の各濃度以
上の濃度にて上記不純物を含有するようにできる。ま
た、イオン注入の工程を簡略化できる。
（請求項１５）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、上記半導体基板の表面に形成
したある導電型の半導体層上の，上記ゲート電極が被着
される領域のドレイン側端からドレイン側に第１の所定
距離の位置までの領域，及び該ゲート電極被着領域のソ
ース側端からソース側に第２の所定距離の位置までの領
域にそれぞれドレイン側，及びソース側の絶縁膜を形成
する第１の工程と、上記ゲート電極被着領域上，及び該
ゲート電極被着領域のドレイン側及びソース側にそれぞ
れ隣接する，上記ドレイン側，及びソース側の絶縁膜の
各端部上に電極部材を被着して、ソース側，及びドレイ
ン側の側部に突起部を有するゲート電極を形成する第２
の工程と、上記ゲート電極をマスクにして、かつ上記ド
レイン側，及びソース側の絶縁膜をスルー膜にして、上
記半導体基板に上記半導体層中の不純物と同じ導電型を
示す不純物を注入する第３の工程と、上記半導体基板上
の，上記マスクよりソース側の位置に上記ソース電極
を、上記マスクよりドレイン側の位置に上記ドレイン電
極を形成する第４の工程とを含むから、上記半導体基板
を堀り込まずに、上記半導体層の上記ゲート電極下の領
域を、所要の濃度にて上記不純物を含有するようにで
き、上記半導体層の上記絶縁膜下の領域の，上記ゲート
電極下以外の領域を、上記所要の濃度以上の濃度にて上
記不純物を含有するようにでき、上記半導体層の上記ゲ
ート電極，及び絶縁膜下以外の領域を、上記の各濃度以
上の濃度にて上記不純物を含有するようにできる。ま
た、イオン注入の工程を簡略化できる。
【００６０】この発明にかかる半導体装置の製造方法
（請求項１６）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、真性半導体層である第１の半
導体層上に，ある導電型の第２の半導体層，及び真性半
導体層である第３の半導体層を順次有する上記半導体基
板を形成する第１の工程と、上記第３の半導体層上に絶
縁膜を形成する第２の工程と、上記第２の半導体層の上
記ゲート電極が被着される領域上の，上記絶縁膜，及び
上記第３の半導体層を除去し、上記上記第２の半導体層
の上記ゲート電極被着領域を露出させる第３の工程と、
上記ゲート電極被着領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記絶縁
膜の各端部上に、電極部材を被着して、ソース側，及び
ドレイン側の側部に突起部を有するゲート電極を形成す
る第４の工程と、上記ゲート電極を第１のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記第２，第３
の半導体層に上記第２の半導体層中の不純物と同じ導電
型を示す不純物を注入する第５の工程と、上記半導体基
板上の，上記ゲート電極被着領域のドレイン側端からド
レイン側に第１の所定距離の位置から、上記ゲート電極
被着領域のソース側端からソース側に第２の所定距離の
位置までの領域にレジストを形成する第６の工程と、該
レジスト，及び上記ゲート電極を第２のマスクにして、
かつ上記絶縁膜をスルー膜にして、上記第２，第３の半
導体層に上記第２の半導体層中の不純物と同じ導電型を
示す不純物を注入する第７の工程と、上記半導体基板上
の，上記第２のマスクよりソース側の位置に上記ソース
電極を、上記第２のマスクよりドレイン側の位置に上記
ドレイン電極を形成する第８の工程とを含むから、上記
第３の半導体層の上記ゲート電極下の領域を真性半導体
のまま状態に保つことができ、上記第２の半導体層の上
記ゲート電極下の領域を、所要の濃度にて上記不純物を
含有するようにでき、上記第３，第２の半導体層の上記
第２のマスク下の，上記ゲート電極下以外の領域を、上
記所要の濃度以上の濃度にて上記不純物を含有するよう
にでき、上記第３，第２の層の，上記第２のマスク下以
外の領域を、上記の各濃度以上の濃度にて、上記不純物
を含有するようにできる。また、サイドウォールを形成
しないので、半導体基板が堀り込まれることがない。
（請求項１６）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、真性半導体層である第１の半
導体層上に，ある導電型の第２の半導体層，及び真性半
導体層である第３の半導体層を順次有する上記半導体基
板を形成する第１の工程と、上記第３の半導体層上に絶
縁膜を形成する第２の工程と、上記第２の半導体層の上
記ゲート電極が被着される領域上の，上記絶縁膜，及び
上記第３の半導体層を除去し、上記上記第２の半導体層
の上記ゲート電極被着領域を露出させる第３の工程と、
上記ゲート電極被着領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記絶縁
膜の各端部上に、電極部材を被着して、ソース側，及び
ドレイン側の側部に突起部を有するゲート電極を形成す
る第４の工程と、上記ゲート電極を第１のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記第２，第３
の半導体層に上記第２の半導体層中の不純物と同じ導電
型を示す不純物を注入する第５の工程と、上記半導体基
板上の，上記ゲート電極被着領域のドレイン側端からド
レイン側に第１の所定距離の位置から、上記ゲート電極
被着領域のソース側端からソース側に第２の所定距離の
位置までの領域にレジストを形成する第６の工程と、該
レジスト，及び上記ゲート電極を第２のマスクにして、
かつ上記絶縁膜をスルー膜にして、上記第２，第３の半
導体層に上記第２の半導体層中の不純物と同じ導電型を
示す不純物を注入する第７の工程と、上記半導体基板上
の，上記第２のマスクよりソース側の位置に上記ソース
電極を、上記第２のマスクよりドレイン側の位置に上記
ドレイン電極を形成する第８の工程とを含むから、上記
第３の半導体層の上記ゲート電極下の領域を真性半導体
のまま状態に保つことができ、上記第２の半導体層の上
記ゲート電極下の領域を、所要の濃度にて上記不純物を
含有するようにでき、上記第３，第２の半導体層の上記
第２のマスク下の，上記ゲート電極下以外の領域を、上
記所要の濃度以上の濃度にて上記不純物を含有するよう
にでき、上記第３，第２の層の，上記第２のマスク下以
外の領域を、上記の各濃度以上の濃度にて、上記不純物
を含有するようにできる。また、サイドウォールを形成
しないので、半導体基板が堀り込まれることがない。
【００６１】この発明にかかる半導体装置の製造方法
（請求項１７）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、真性半導体層である第１の半
導体層上に，ある導電型の第２の半導体層，及び真性半
導体層である第３の半導体層を順次有する上記半導体基
板を形成する第１の工程と、上記第３の半導体層上に第
１の絶縁膜を形成する第２の工程と、上記第２の半導体
層の上記ゲート電極が被着される領域上の，上記第１の
絶縁膜，及び上記第３の半導体層を除去し、上記上記第
２の半導体層の上記ゲート電極被着領域を露出させる第
３の工程と、上記ゲート電極被着領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記第１の絶縁膜の各端部上に、電極部材を被着し
て、ソース側，及びドレイン側の側部に突起部を有する
ゲート電極を形成する第４の工程と、上記ゲート電極を
第１のマスクにして、かつ上記第１の絶縁膜をスルー膜
にして、上記第２，第３の半導体層に上記第２の半導体
層中の不純物と同じ導電型を示す不純物を注入する第５
の工程と、上記ゲート電極，及び上記第１の絶縁膜上に
第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエ
ッチング除去して、上記ゲート電極側面にサイドウォー
ルを形成する第６の工程と、上記半導体基板上の，上記
ゲート電極もしくは上記サイドウォール上のある位置か
ら、上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置までの領域にレジストを形
成する第７の工程と、該レジスト，上記サイドウォー
ル，及び上記ゲート電極を第２のマスクにして、かつ上
記第１の絶縁膜をスルー膜にして、上記第２，第３の半
導体層に上記第２の半導体層中の不純物と同じ導電型を
示す不純物を注入する第８の工程と、上記半導体基板上
の，上記第２のマスクよりソース側の位置に上記ソース
電極を、上記第２のマスクよりドレイン側の位置に上記
ドレイン電極を形成する第９の工程とを含むから、上記
ゲート電極に上記サイドウォールを形成しても、上記半
導体基板が掘り込まれなくなる。また、上記第３の半導
体層の上記ゲート電極下の領域を真性半導体の状態のま
まに保つことができ、上記第２の半導体層の上記ゲート
電極下の領域を、所要の濃度にて上記不純物を含有する
ようにでき、上記第３，第２の半導体層の上記第２のマ
スク下の，上記ゲート電極下以外の領域を、上記所要の
濃度以上の濃度にて上記不純物を含有するようにでき、
上記第３，第２の層の，上記第２のマスク下以外の領域
を、上記の各濃度以上の濃度にて、上記不純物を含有す
るようにできる。
（請求項１７）においては、半導体基板上にゲート電
極，ソース電極，及びドレイン電極を有する半導体装置
を製造する方法において、真性半導体層である第１の半
導体層上に，ある導電型の第２の半導体層，及び真性半
導体層である第３の半導体層を順次有する上記半導体基
板を形成する第１の工程と、上記第３の半導体層上に第
１の絶縁膜を形成する第２の工程と、上記第２の半導体
層の上記ゲート電極が被着される領域上の，上記第１の
絶縁膜，及び上記第３の半導体層を除去し、上記上記第
２の半導体層の上記ゲート電極被着領域を露出させる第
３の工程と、上記ゲート電極被着領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記第１の絶縁膜の各端部上に、電極部材を被着し
て、ソース側，及びドレイン側の側部に突起部を有する
ゲート電極を形成する第４の工程と、上記ゲート電極を
第１のマスクにして、かつ上記第１の絶縁膜をスルー膜
にして、上記第２，第３の半導体層に上記第２の半導体
層中の不純物と同じ導電型を示す不純物を注入する第５
の工程と、上記ゲート電極，及び上記第１の絶縁膜上に
第２の絶縁膜を形成し、該第２の絶縁膜の不要部分をエ
ッチング除去して、上記ゲート電極側面にサイドウォー
ルを形成する第６の工程と、上記半導体基板上の，上記
ゲート電極もしくは上記サイドウォール上のある位置か
ら、上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置までの領域にレジストを形
成する第７の工程と、該レジスト，上記サイドウォー
ル，及び上記ゲート電極を第２のマスクにして、かつ上
記第１の絶縁膜をスルー膜にして、上記第２，第３の半
導体層に上記第２の半導体層中の不純物と同じ導電型を
示す不純物を注入する第８の工程と、上記半導体基板上
の，上記第２のマスクよりソース側の位置に上記ソース
電極を、上記第２のマスクよりドレイン側の位置に上記
ドレイン電極を形成する第９の工程とを含むから、上記
ゲート電極に上記サイドウォールを形成しても、上記半
導体基板が掘り込まれなくなる。また、上記第３の半導
体層の上記ゲート電極下の領域を真性半導体の状態のま
まに保つことができ、上記第２の半導体層の上記ゲート
電極下の領域を、所要の濃度にて上記不純物を含有する
ようにでき、上記第３，第２の半導体層の上記第２のマ
スク下の，上記ゲート電極下以外の領域を、上記所要の
濃度以上の濃度にて上記不純物を含有するようにでき、
上記第３，第２の層の，上記第２のマスク下以外の領域
を、上記の各濃度以上の濃度にて、上記不純物を含有す
るようにできる。
【００６２】この発明にかかる半導体装置の製造方法
（請求項１８）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極側より上記ソー
ス電極側により近い位置にオフセットして配置し、上記
第１の所定距離の長さを、上記第２の所定距離の長さよ
りも長いものとするから、ゲート−ドレイン間距離が、
ゲート−ソース間距離より長いものとすることにより、
ゲート電極のドレイン側での電界の集中を緩和すること
ができる。
（請求項１８）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極側より上記ソー
ス電極側により近い位置にオフセットして配置し、上記
第１の所定距離の長さを、上記第２の所定距離の長さよ
りも長いものとするから、ゲート−ドレイン間距離が、
ゲート−ソース間距離より長いものとすることにより、
ゲート電極のドレイン側での電界の集中を緩和すること
ができる。
【００６３】この発明にかかる半導体装置の製造方法
（請求項１９）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極と上記ソース電
極との中間位置に配置し、上記第１の所定距離の長さ
と、上記第２の所定距離の長さとが等しいものとするか
ら、ゲート−ドレイン間距離と、ゲート−ソース間距離
とが等しいものとすることにより、高耐圧のプレーナ型
スイッチ素子として用いることができる。
（請求項１９）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極と上記ソース電
極との中間位置に配置し、上記第１の所定距離の長さ
と、上記第２の所定距離の長さとが等しいものとするか
ら、ゲート−ドレイン間距離と、ゲート−ソース間距離
とが等しいものとすることにより、高耐圧のプレーナ型
スイッチ素子として用いることができる。
【００６４】この発明にかかる半導体装置の製造方法
（請求項２０）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極側より上記ソー
ス電極側により近い位置にオフセットして配置した単数
又は複数の単位半導体装置を形成する工程と、上記ゲー
ト電極を、上記ドレイン電極と上記ソース電極との間
の，上記ドレイン電極と上記ソース電極との中間位置に
配置した単数または複数の単位半導体装置を形成する工
程とを含むから、プレーナ型の高耐圧集積回路装置を製
造することができる。
（請求項２０）においては、上記半導体装置の製造方法
において、上記ゲート電極を、上記ドレイン電極と上記
ソース電極との間の，上記ドレイン電極側より上記ソー
ス電極側により近い位置にオフセットして配置した単数
又は複数の単位半導体装置を形成する工程と、上記ゲー
ト電極を、上記ドレイン電極と上記ソース電極との間
の，上記ドレイン電極と上記ソース電極との中間位置に
配置した単数または複数の単位半導体装置を形成する工
程とを含むから、プレーナ型の高耐圧集積回路装置を製
造することができる。
【００６５】
実施例１．以下、本発明の実施例１を図について説明す
る。図１は本発明の実施例１による半導体装置を示す断
面図であり、図１において、図１９と同一符号のもの
は、同一または相当する部分を示し、１ａはＧａＡｓ半
導体基板、１００はＧａＡｓ半導体基板１ａに形成され
たｉ型ＧａＡｓ層、２ａはＧａＡｓ半導体基板１ａに形
成されたｐ型ＧａＡｓ層、図中の斜線部を示す７５は、
ＧａＡｓ半導体基板１ａに形成されたｎ型ＧａＡｓ層で
あり、このｎ型ＧａＡｓ層７５は、ｎ型ＧａＡｓ領域３
ａと、中間濃度ｎ型（ｎ’型）ＧａＡｓ領域３１ａと、
高濃度ｎ型（ｎ+ 型）ＧａＡｓ領域７ａとよりなる。こ
こで、ｎ型ＧａＡｓ領域３ａのドナー濃度は約２×１０
17cm-3であり、ｎ’型ＧａＡｓ領域３１ａのドナー濃度
は約６×１０17cm-3であり、ｎ+ 型ＧａＡｓ領域７ａの
ドナー濃度は約１×１０18cm-3である。
る。図１は本発明の実施例１による半導体装置を示す断
面図であり、図１において、図１９と同一符号のもの
は、同一または相当する部分を示し、１ａはＧａＡｓ半
導体基板、１００はＧａＡｓ半導体基板１ａに形成され
たｉ型ＧａＡｓ層、２ａはＧａＡｓ半導体基板１ａに形
成されたｐ型ＧａＡｓ層、図中の斜線部を示す７５は、
ＧａＡｓ半導体基板１ａに形成されたｎ型ＧａＡｓ層で
あり、このｎ型ＧａＡｓ層７５は、ｎ型ＧａＡｓ領域３
ａと、中間濃度ｎ型（ｎ’型）ＧａＡｓ領域３１ａと、
高濃度ｎ型（ｎ+ 型）ＧａＡｓ領域７ａとよりなる。こ
こで、ｎ型ＧａＡｓ領域３ａのドナー濃度は約２×１０
17cm-3であり、ｎ’型ＧａＡｓ領域３１ａのドナー濃度
は約６×１０17cm-3であり、ｎ+ 型ＧａＡｓ領域７ａの
ドナー濃度は約１×１０18cm-3である。
【００６６】本実施例の半導体装置のｎ型ＧａＡｓ層７
５は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ａと、この
ｎ型ＧａＡｓ領域３ａのドレイン側端にてこれに隣接し
て形成されたｎ’型ＧａＡｓ領域３１ａと、このｎ’型
ＧａＡｓ領域３１ａのドレイン端にてｎ’型ＧａＡｓ領
域３１ａに隣接して形成されたドレイン側のｎ型ＧａＡ
ｓ領域７ａと、ｎ型ＧａＡｓ領域３ａのソース側端にて
ｎ型ＧａＡｓ領域３ａに隣接して形成されたソース側の
ｎ型ＧａＡｓ領域７ａとよりなり、８はドレイン側のｎ
+ 型ＧａＡｓ領域７ａ上に形成されたドレイン電極、９
はソース側のｎ+ 型ＧａＡｓ領域７ａ上に形成されたソ
ース電極、４はｎ型ＧａＡｓ領域３ａ上に配設されてい
るＷＳｉなどの高融点金属からなるゲート電極であり、
このゲート電極４のゲート長は、仕様に応じて使い分け
られるが、一般に０．５μｍ〜１．０μｍである。ま
た、８０はＧａＡｓ半導体基板１ａに形成された掘り込
み部である。
５は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ａと、この
ｎ型ＧａＡｓ領域３ａのドレイン側端にてこれに隣接し
て形成されたｎ’型ＧａＡｓ領域３１ａと、このｎ’型
ＧａＡｓ領域３１ａのドレイン端にてｎ’型ＧａＡｓ領
域３１ａに隣接して形成されたドレイン側のｎ型ＧａＡ
ｓ領域７ａと、ｎ型ＧａＡｓ領域３ａのソース側端にて
ｎ型ＧａＡｓ領域３ａに隣接して形成されたソース側の
ｎ型ＧａＡｓ領域７ａとよりなり、８はドレイン側のｎ
+ 型ＧａＡｓ領域７ａ上に形成されたドレイン電極、９
はソース側のｎ+ 型ＧａＡｓ領域７ａ上に形成されたソ
ース電極、４はｎ型ＧａＡｓ領域３ａ上に配設されてい
るＷＳｉなどの高融点金属からなるゲート電極であり、
このゲート電極４のゲート長は、仕様に応じて使い分け
られるが、一般に０．５μｍ〜１．０μｍである。ま
た、８０はＧａＡｓ半導体基板１ａに形成された掘り込
み部である。
【００６７】また、図１に示す半導体装置は、上記ゲー
ト電極４を、ドレイン電極８とソース電極９との間の，
ドレイン電極側よりソース電極側により近い位置にオフ
セットして配置したオフセットゲート構成のＳＡＧＦＥ
Ｔを示し、ゲート電極のドレイン側に所定長さのｎ’型
ＧａＡｓ領域３１ａが形成されている。また、ｐ型Ｇａ
Ａｓ層２ａをｎ型ＧａＡｓ層７５の下に形成したＢＰＬ
ＤＤ（Buried p-layer Lightly Doped Drain）構造とし
ているのは、ｐ型層をｎ型チャネル層の下に形成するこ
とにより、深さ方向に急峻に変化するキャリア濃度の分
布をもつチャネル層を得ることができ、これによりスイ
ッチング特性，及び素子の均一性を向上することができ
るためである。
ト電極４を、ドレイン電極８とソース電極９との間の，
ドレイン電極側よりソース電極側により近い位置にオフ
セットして配置したオフセットゲート構成のＳＡＧＦＥ
Ｔを示し、ゲート電極のドレイン側に所定長さのｎ’型
ＧａＡｓ領域３１ａが形成されている。また、ｐ型Ｇａ
Ａｓ層２ａをｎ型ＧａＡｓ層７５の下に形成したＢＰＬ
ＤＤ（Buried p-layer Lightly Doped Drain）構造とし
ているのは、ｐ型層をｎ型チャネル層の下に形成するこ
とにより、深さ方向に急峻に変化するキャリア濃度の分
布をもつチャネル層を得ることができ、これによりスイ
ッチング特性，及び素子の均一性を向上することができ
るためである。
【００６８】次に、図２(a) 〜(f) に示す工程断面図に
従い、実施例１における半導体装置の製造方法について
説明する。まず、図２(a) 〜(c) に示すように、従来例
の図２０(a) 〜(c) と同様の方法で、ＧａＡｓ半導体基
板上に、ゲート電極４及びサイドウォール５１を形成す
る。
従い、実施例１における半導体装置の製造方法について
説明する。まず、図２(a) 〜(c) に示すように、従来例
の図２０(a) 〜(c) と同様の方法で、ＧａＡｓ半導体基
板上に、ゲート電極４及びサイドウォール５１を形成す
る。
【００６９】そして、図２(d) に示すように、ゲート電
極４及びサイドウォール５１をマスクにして、ＧａＡｓ
半導体基板に、Ｓｉを８０ｋｅＶ，ドーズ量５Ｅ１２／
ｃｍ2 なる条件でイオン注入することにより、ｎ型Ｇａ
Ａｓ領域３ａ，及びｎ’型ＧａＡｓ領域３１０ａが形成
され、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層
２０ａ上に、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領
域３１０ａとよりなるｎ型ＧａＡｓ層３２ａを形成する
ことができる。
極４及びサイドウォール５１をマスクにして、ＧａＡｓ
半導体基板に、Ｓｉを８０ｋｅＶ，ドーズ量５Ｅ１２／
ｃｍ2 なる条件でイオン注入することにより、ｎ型Ｇａ
Ａｓ領域３ａ，及びｎ’型ＧａＡｓ領域３１０ａが形成
され、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層
２０ａ上に、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領
域３１０ａとよりなるｎ型ＧａＡｓ層３２ａを形成する
ことができる。
【００７０】そののち、図２(e) に示すように、上記ゲ
ート電極４から、該ゲート電極４のドレイン側端からド
レイン側に所定距離までの領域に、フォトレジスト６
を、従来例のようにオフセットを持たせて形成する。こ
のフォトレジスト６を形成後、ゲート電極４，サイドウ
ォール５１，及びフォトレジスト６をマスクにして、Ｓ
ｉをＧａＡｓ半導体基板に、１００ｋｅＶ，３Ｅ１３／
ｃｍ2 なる条件でイオン注入する。これにより、ｐ型Ｇ
ａＡｓ層２０ａが変化したｐ型ＧａＡｓ層２ａ上に、ｎ
型ＧａＡｓ領域３ａと、ｎ’型ＧａＡｓ領域３１ａと、
ｎ+ 型ＧａＡｓ領域７０ａとよりなるｎ型ＧａＡｓ層３
３ａを形成することができる。
ート電極４から、該ゲート電極４のドレイン側端からド
レイン側に所定距離までの領域に、フォトレジスト６
を、従来例のようにオフセットを持たせて形成する。こ
のフォトレジスト６を形成後、ゲート電極４，サイドウ
ォール５１，及びフォトレジスト６をマスクにして、Ｓ
ｉをＧａＡｓ半導体基板に、１００ｋｅＶ，３Ｅ１３／
ｃｍ2 なる条件でイオン注入する。これにより、ｐ型Ｇ
ａＡｓ層２０ａが変化したｐ型ＧａＡｓ層２ａ上に、ｎ
型ＧａＡｓ領域３ａと、ｎ’型ＧａＡｓ領域３１ａと、
ｎ+ 型ＧａＡｓ領域７０ａとよりなるｎ型ＧａＡｓ層３
３ａを形成することができる。
【００７１】そして、フォトレジスト６，及びサイドウ
ォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ａ
及びｎ+ 型ＧａＡｓ領域７０ａを、アニール処理によっ
て活性化する。これにより、ｎ型ＧａＡｓ領域３ａと、
ｎ’型ＧａＡｓ領域３１ａと、ｎ+ 型ＧａＡｓ領域７ａ
とよりなるｎ型ＧａＡｓ層７５が形成される。つまり、
図２(f) に示すように、ｉ型ＧａＡｓ層１００上に、ｐ
型ＧａＡｓ層２ａ，ｎ型ＧａＡｓ層７５を有する半導体
基板１ａが形成される。
ォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ａ
及びｎ+ 型ＧａＡｓ領域７０ａを、アニール処理によっ
て活性化する。これにより、ｎ型ＧａＡｓ領域３ａと、
ｎ’型ＧａＡｓ領域３１ａと、ｎ+ 型ＧａＡｓ領域７ａ
とよりなるｎ型ＧａＡｓ層７５が形成される。つまり、
図２(f) に示すように、ｉ型ＧａＡｓ層１００上に、ｐ
型ＧａＡｓ層２ａ，ｎ型ＧａＡｓ層７５を有する半導体
基板１ａが形成される。
【００７２】このＧａＡｓ半導体基板１ａの形成後、図
２(f) に示すように、ソース側，及びドレイン側の各ｎ
+ 型半導体領域７ａ上の所定の位置にＡｕＧｅ／Ｎｉ／
Ａｕ等からなりオーム性を有するソース電極９，及びド
レイン電極８を、蒸着，リフトオフ法などによりそれぞ
れ形成し、ＦＥＴを完成する。
２(f) に示すように、ソース側，及びドレイン側の各ｎ
+ 型半導体領域７ａ上の所定の位置にＡｕＧｅ／Ｎｉ／
Ａｕ等からなりオーム性を有するソース電極９，及びド
レイン電極８を、蒸着，リフトオフ法などによりそれぞ
れ形成し、ＦＥＴを完成する。
【００７３】次に実施例１のＦＥＴの動作，及び作用に
ついて、ゲート電極４付近の拡大断面を示す図３を用い
て説明する。図３において、図１，及び図２１と同一符
号は、同一または相当する部分を示している。
ついて、ゲート電極４付近の拡大断面を示す図３を用い
て説明する。図３において、図１，及び図２１と同一符
号は、同一または相当する部分を示している。
【００７４】ゲート電極４に負の電圧が印加されると、
従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域
３ａに、この電圧に従った深さのゲート空乏層が広が
る。例えば、ゲート電極４に、負の電圧９０ａが印加さ
れた場合、図３の一点鎖線９０に示すようなゲート空乏
層が形成される。このように、空乏層が広がることによ
って、ゲート電極４下方のチャネルの厚みは薄くなり、
この印加電圧の大きさに従って、ソース電極９側へと流
れていくドレイン電流ＩD を制御することができる。な
お、図３中の一点鎖線９１は、負の電圧９０ａよりも０
Ｖに近い負の電圧９１ａを、ゲート電極４に印加した場
合に形成されるゲート空乏層を示すものであり、一点鎖
線９２は、負の電圧９１ａよりも０Ｖに近い負の電圧９
２ａを、ゲート電極４に印加した場合に形成されるゲー
ト空乏層を示すものである。また、一点鎖線９３は、Ｇ
ａＡｓ半導体基板１ａの表面に形成される空乏層を示す
ものである。
従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域
３ａに、この電圧に従った深さのゲート空乏層が広が
る。例えば、ゲート電極４に、負の電圧９０ａが印加さ
れた場合、図３の一点鎖線９０に示すようなゲート空乏
層が形成される。このように、空乏層が広がることによ
って、ゲート電極４下方のチャネルの厚みは薄くなり、
この印加電圧の大きさに従って、ソース電極９側へと流
れていくドレイン電流ＩD を制御することができる。な
お、図３中の一点鎖線９１は、負の電圧９０ａよりも０
Ｖに近い負の電圧９１ａを、ゲート電極４に印加した場
合に形成されるゲート空乏層を示すものであり、一点鎖
線９２は、負の電圧９１ａよりも０Ｖに近い負の電圧９
２ａを、ゲート電極４に印加した場合に形成されるゲー
ト空乏層を示すものである。また、一点鎖線９３は、Ｇ
ａＡｓ半導体基板１ａの表面に形成される空乏層を示す
ものである。
【００７５】このｎ型ＧａＡｓ領域３ａで形成される表
面空乏層，及びゲート空乏層の深さは、従来例のＦＥＴ
のｎ型ＧａＡｓ領域３ｊと同じ深さになるが、堀り込み
８０の下部に発生する表面空乏層の深さは、ｎ’型Ｇａ
Ａｓ領域３１ａのドナー濃度が従来例のＦＥＴのｎ型Ｇ
ａＡｓ領域３ｊより大きいことにより、ｎ’型ＧａＡｓ
領域３１ａの方が、従来例のｎ型ＧａＡｓ領域３ｊの表
面空乏層よりも浅くなる（図の一点鎖線９３）。
面空乏層，及びゲート空乏層の深さは、従来例のＦＥＴ
のｎ型ＧａＡｓ領域３ｊと同じ深さになるが、堀り込み
８０の下部に発生する表面空乏層の深さは、ｎ’型Ｇａ
Ａｓ領域３１ａのドナー濃度が従来例のＦＥＴのｎ型Ｇ
ａＡｓ領域３ｊより大きいことにより、ｎ’型ＧａＡｓ
領域３１ａの方が、従来例のｎ型ＧａＡｓ領域３ｊの表
面空乏層よりも浅くなる（図の一点鎖線９３）。
【００７６】この結果、従来例のＦＥＴでは、ゲート電
極４に印加する電圧が、負の電圧９１ａより０Ｖに近く
なると、ゲート空乏層下方のチャネルの厚みより、ｎ型
ＧａＡｓ領域３ｊの表面空乏層下方のチャネルの厚みの
方が薄くなり、ｎ型ＧａＡｓ領域３ｊの表面空乏層によ
るチャネル狭窄の影響を受けていたが、本実施例１のＦ
ＥＴでは、図の負の電圧９１ａよりも０Ｖに近い電圧９
２ａまで、ｎ’型ＧａＡｓ領域３１ａの表面空乏層によ
るチャネル狭窄の影響を受けない。
極４に印加する電圧が、負の電圧９１ａより０Ｖに近く
なると、ゲート空乏層下方のチャネルの厚みより、ｎ型
ＧａＡｓ領域３ｊの表面空乏層下方のチャネルの厚みの
方が薄くなり、ｎ型ＧａＡｓ領域３ｊの表面空乏層によ
るチャネル狭窄の影響を受けていたが、本実施例１のＦ
ＥＴでは、図の負の電圧９１ａよりも０Ｖに近い電圧９
２ａまで、ｎ’型ＧａＡｓ領域３１ａの表面空乏層によ
るチャネル狭窄の影響を受けない。
【００７７】このように、チャネル狭窄を緩和すること
ができるので、図４(a) に示すように、上記ゲート電圧
が０Ｖの場合でも良好な相互コンダクタンス値（ｇm ）
が得られる効果がある。換言すると、従来のＦＥＴの場
合、図２２(b) に示すように、ゲート電圧をマイナス側
から等間隔で０Ｖに近づけていっても、０Ｖに近づくに
つれて、ドレイン電流ＩD は等間隔で上昇しなくなる
が、本実施例では、図４(b) に示すように、ゲート電圧
をマイナス側から等間隔で０Ｖに近づけていくと、０Ｖ
付近でも、ドレイン電流ＩD はほぼ等間隔に上昇してい
る。
ができるので、図４(a) に示すように、上記ゲート電圧
が０Ｖの場合でも良好な相互コンダクタンス値（ｇm ）
が得られる効果がある。換言すると、従来のＦＥＴの場
合、図２２(b) に示すように、ゲート電圧をマイナス側
から等間隔で０Ｖに近づけていっても、０Ｖに近づくに
つれて、ドレイン電流ＩD は等間隔で上昇しなくなる
が、本実施例では、図４(b) に示すように、ゲート電圧
をマイナス側から等間隔で０Ｖに近づけていくと、０Ｖ
付近でも、ドレイン電流ＩD はほぼ等間隔に上昇してい
る。
【００７８】また、ゲート電極４を、ドレイン電極８と
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領
域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領
域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。
【００７９】このようなｎ’型ＧａＡｓ領域３１ａのド
ナー濃度，膜厚，及び幅などは、要求されるＦＥＴの特
性に応じて適切な濃度及びサイズを用いることができる
が、例えば、ｎ型ＧａＡｓ領域３ａの幅を１μｍ、その
ｎ型ＧａＡｓ領域３ａのドナー濃度を２×１０17cm-3、
ｎ’型ＧａＡｓ領域３１ａのドナー濃度を約６×１０17
cm-3とし、そのｎ’型ＧａＡｓ領域３１ａの膜厚を０．
２μｍ、その幅を０．７μｍとした場合には、ゲート−
ドレイン間耐圧を、−１５Ｖ以上とすることが可能とな
り、高出力用半導体に要求される特性を十分に満たすこ
とにができる。
ナー濃度，膜厚，及び幅などは、要求されるＦＥＴの特
性に応じて適切な濃度及びサイズを用いることができる
が、例えば、ｎ型ＧａＡｓ領域３ａの幅を１μｍ、その
ｎ型ＧａＡｓ領域３ａのドナー濃度を２×１０17cm-3、
ｎ’型ＧａＡｓ領域３１ａのドナー濃度を約６×１０17
cm-3とし、そのｎ’型ＧａＡｓ領域３１ａの膜厚を０．
２μｍ、その幅を０．７μｍとした場合には、ゲート−
ドレイン間耐圧を、−１５Ｖ以上とすることが可能とな
り、高出力用半導体に要求される特性を十分に満たすこ
とにができる。
【００８０】上述のように本実施例１では、上記製造工
程により、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領域
３１ａとｎ+ 型ＧａＡｓ領域７ａとよりなるｎ型ＧａＡ
ｓ層７５を形成したので、上記のように、ＧａＡｓ半導
体基板１ａの掘り込み部８０が形成された部分の表面空
乏層の深さを、十分に浅くでき、これにより、本発明の
ＦＥＴは、従来例のＦＥＴよりも０Ｖに近い印加電圧値
まで、チャネル狭窄が発生しなくなる効果がある。この
結果、図４(a) に示すように、実施例１のＦＥＴでは、
ゲート電極４にかかる負のゲート電圧が、従来例のＦＥ
Ｔよりも、０Ｖに近い値まで良好な相互コンダクタンス
値（ｇm ）が得られる効果がある。即ち、図４(b) に示
すように、ゲート電圧をマイナス側から等間隔で０Ｖに
近づけていくと、０Ｖ近傍でもドレイン電流は、ほぼ等
間隔で増加していく効果がある。
程により、ｎ型ＧａＡｓ領域３ａとｎ’型ＧａＡｓ領域
３１ａとｎ+ 型ＧａＡｓ領域７ａとよりなるｎ型ＧａＡ
ｓ層７５を形成したので、上記のように、ＧａＡｓ半導
体基板１ａの掘り込み部８０が形成された部分の表面空
乏層の深さを、十分に浅くでき、これにより、本発明の
ＦＥＴは、従来例のＦＥＴよりも０Ｖに近い印加電圧値
まで、チャネル狭窄が発生しなくなる効果がある。この
結果、図４(a) に示すように、実施例１のＦＥＴでは、
ゲート電極４にかかる負のゲート電圧が、従来例のＦＥ
Ｔよりも、０Ｖに近い値まで良好な相互コンダクタンス
値（ｇm ）が得られる効果がある。即ち、図４(b) に示
すように、ゲート電圧をマイナス側から等間隔で０Ｖに
近づけていくと、０Ｖ近傍でもドレイン電流は、ほぼ等
間隔で増加していく効果がある。
【００８１】また、ゲート電極４を、ドレイン電極８と
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領
域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ａとドレイン側のｎ+ 型ＧａＡｓ領
域７ａとの間に、ｎ’型ＧａＡｓ領域３１ａを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。
【００８２】実施例２．以下、本発明の実施例２を図に
ついて説明する。図５は本発明の実施例２による半導体
装置を示す断面図であり、図５において、図１９と同一
符号のものは、同一または相当する部分を示し、１ｂは
ＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ｂ
に形成されたｉ型ＧａＡｓ層、２ｂはＧａＡｓ半導体基
板１ｂに形成されたｐ型ＧａＡｓ層、図中の斜線部を示
す７６は、ＧａＡｓ半導体基板１ｂに形成されたｎ型Ｇ
ａＡｓ層であり、このｎ型ＧａＡｓ層７６は、ｎ型Ｇａ
Ａｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１ｂと、ｎ+ 型
ＧａＡｓ領域７ｂとよりなる。ここで、ｎ型ＧａＡｓ領
域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及びｎ+ 型ＧａＡ
ｓ領域７ｂのドナー濃度は、実施例１のｎ型ＧａＡｓ領
域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡ
ｓ領域７ａのドナー濃度とそれぞれ同じ濃度である。
ついて説明する。図５は本発明の実施例２による半導体
装置を示す断面図であり、図５において、図１９と同一
符号のものは、同一または相当する部分を示し、１ｂは
ＧａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ｂ
に形成されたｉ型ＧａＡｓ層、２ｂはＧａＡｓ半導体基
板１ｂに形成されたｐ型ＧａＡｓ層、図中の斜線部を示
す７６は、ＧａＡｓ半導体基板１ｂに形成されたｎ型Ｇ
ａＡｓ層であり、このｎ型ＧａＡｓ層７６は、ｎ型Ｇａ
Ａｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１ｂと、ｎ+ 型
ＧａＡｓ領域７ｂとよりなる。ここで、ｎ型ＧａＡｓ領
域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及びｎ+ 型ＧａＡ
ｓ領域７ｂのドナー濃度は、実施例１のｎ型ＧａＡｓ領
域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型ＧａＡ
ｓ領域７ａのドナー濃度とそれぞれ同じ濃度である。
【００８３】本実施例の半導体装置のｎ型ＧａＡｓ層７
６は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ｂと、この
ｎ型ＧａＡｓ領域３ｂのドレイン側端にてこれに隣接し
て形成されたｎ’型ＧａＡｓ領域３１ｂと、このｎ’型
ＧａＡｓ領域３１ｂのドレイン端にてｎ’型ＧａＡｓ領
域３１ｂに隣接して形成されたドレイン側のｎ型ＧａＡ
ｓ領域７ｂと、ｎ型ＧａＡｓ領域３ｂのソース側端にて
ｎ型ＧａＡｓ領域３ｂに隣接して形成されたソース側の
ｎ型ＧａＡｓ領域７ｂとよりなり、８はドレイン側のｎ
+ 型ＧａＡｓ領域７ｂ上に形成されたドレイン電極、９
はソース側のｎ+ 型ＧａＡｓ領域７ｂ上に形成されたソ
ース電極、４ｂはゲート電極であり、このゲート電極４
ｂは、正常なショットキー接合によりｎ型ＧａＡｓ領域
３ｂ上に配設されているＷＳｉ層４１ｂと、ＷＳｉ層４
１ｂ上に積層されたＷ層４２ｂと、Ｗ層４２ｂ上に積層
されたＷＳｉ層４３ｂと、ＷＳｉ層４３ｂ上に積層され
たＷ層４４ｂとで構成されている。なお、ＷＳｉ層４１
ｂの膜厚は、１０００オングストローム以上であり、Ｗ
層４２ｂの膜厚は、１０００オングストロームであり、
ＷＳｉ層４３ｂ及びＷ層４４ｂの膜厚は、２０００オン
グストロームである。あるいは、ＷＳｉ層４３ｂの膜厚
を１０００オングストロームとし、Ｗ層４４ｂの膜厚を
３０００オングストロームとしてもよい。また、このゲ
ート電極４ｂのゲート長は、仕様に応じて使い分けられ
るが、一般に０．５μｍ〜１．０μｍである。
６は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ｂと、この
ｎ型ＧａＡｓ領域３ｂのドレイン側端にてこれに隣接し
て形成されたｎ’型ＧａＡｓ領域３１ｂと、このｎ’型
ＧａＡｓ領域３１ｂのドレイン端にてｎ’型ＧａＡｓ領
域３１ｂに隣接して形成されたドレイン側のｎ型ＧａＡ
ｓ領域７ｂと、ｎ型ＧａＡｓ領域３ｂのソース側端にて
ｎ型ＧａＡｓ領域３ｂに隣接して形成されたソース側の
ｎ型ＧａＡｓ領域７ｂとよりなり、８はドレイン側のｎ
+ 型ＧａＡｓ領域７ｂ上に形成されたドレイン電極、９
はソース側のｎ+ 型ＧａＡｓ領域７ｂ上に形成されたソ
ース電極、４ｂはゲート電極であり、このゲート電極４
ｂは、正常なショットキー接合によりｎ型ＧａＡｓ領域
３ｂ上に配設されているＷＳｉ層４１ｂと、ＷＳｉ層４
１ｂ上に積層されたＷ層４２ｂと、Ｗ層４２ｂ上に積層
されたＷＳｉ層４３ｂと、ＷＳｉ層４３ｂ上に積層され
たＷ層４４ｂとで構成されている。なお、ＷＳｉ層４１
ｂの膜厚は、１０００オングストローム以上であり、Ｗ
層４２ｂの膜厚は、１０００オングストロームであり、
ＷＳｉ層４３ｂ及びＷ層４４ｂの膜厚は、２０００オン
グストロームである。あるいは、ＷＳｉ層４３ｂの膜厚
を１０００オングストロームとし、Ｗ層４４ｂの膜厚を
３０００オングストロームとしてもよい。また、このゲ
ート電極４ｂのゲート長は、仕様に応じて使い分けられ
るが、一般に０．５μｍ〜１．０μｍである。
【００８４】また、図５に示す半導体装置は、上記ゲー
ト電極４ｂを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ゲート電極のドレイン側に所定長さの
ｎ’型ＧａＡｓ領域３１ｂが形成されている。また、ｐ
型層２ｂをｎ型層の下に形成したＢＰＬＤＤ構造として
いるのは、前述の実施例１の場合と同様であり、このｐ
型層を設けず、通常のＬＤＤ構造とすることもできる。
ト電極４ｂを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ゲート電極のドレイン側に所定長さの
ｎ’型ＧａＡｓ領域３１ｂが形成されている。また、ｐ
型層２ｂをｎ型層の下に形成したＢＰＬＤＤ構造として
いるのは、前述の実施例１の場合と同様であり、このｐ
型層を設けず、通常のＬＤＤ構造とすることもできる。
【００８５】次に、図６(a) 〜(f) に示す工程断面図に
従い、実施例２における半導体装置の製造方法について
説明する。まず、従来例，及び実施例１と同様の方法
で、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ型Ｇａ
Ａｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを順次形成したの
ち、図６(a) に示すように、ＧａＡｓ半導体基板表面の
ｎ型ＧａＡｓ層３１ｊ上に、ＷＳｉ膜４１０ｂ，Ｗ膜４
２０ｂ，ＷＳｉ膜４３０ｂ，Ｗ膜４４０ｂを、この順序
でスパッタ等により形成する。
従い、実施例２における半導体装置の製造方法について
説明する。まず、従来例，及び実施例１と同様の方法
で、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ型Ｇａ
Ａｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを順次形成したの
ち、図６(a) に示すように、ＧａＡｓ半導体基板表面の
ｎ型ＧａＡｓ層３１ｊ上に、ＷＳｉ膜４１０ｂ，Ｗ膜４
２０ｂ，ＷＳｉ膜４３０ｂ，Ｗ膜４４０ｂを、この順序
でスパッタ等により形成する。
【００８６】そののち、ゲート電極４ｂの一部を形成す
るためのパターニングを行ない、該パターンに従って、
ＲＩＥにより、最上のＷ膜４４０ｂ，及び上から２番目
のＷＳｉ膜４３０ｂの、ゲート電極を形成すべき所要の
領域が残るよう除去し、これにより、図６(b) に示す、
Ｗ膜４４ｂ及びＷＳｉ膜４３ｂが形成される。なお、Ｒ
ＩＥによる加工を行なうのは、この方法を使用すると、
上から３番目のＷ膜４２０ｂをエッチングの終点検出に
用いることが容易であるからである。
るためのパターニングを行ない、該パターンに従って、
ＲＩＥにより、最上のＷ膜４４０ｂ，及び上から２番目
のＷＳｉ膜４３０ｂの、ゲート電極を形成すべき所要の
領域が残るよう除去し、これにより、図６(b) に示す、
Ｗ膜４４ｂ及びＷＳｉ膜４３ｂが形成される。なお、Ｒ
ＩＥによる加工を行なうのは、この方法を使用すると、
上から３番目のＷ膜４２０ｂをエッチングの終点検出に
用いることが容易であるからである。
【００８７】Ｗ膜４４ｂ及びＷＳｉ膜４３ｂの形成後、
図６(c) に示すサイドウォール５１を、実施例１の場合
と同様の方法で形成する。そののち、Ｗ膜４４ｂ，ＷＳ
ｉ膜４３ｂ，及びサイドウォール５１をマスクにして、
かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー膜と
して、ＧａＡｓ半導体基板にＳｉをイオン注入すること
により、ｎ’型ＧａＡｓ領域３１０ｂ，及びｎ型ＧａＡ
ｓ領域３ｂが形成される。これにより、図６(c) に示
す、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２
０ｂ上に、ｎ’型ＧａＡｓ領域３１０ｂとｎ型ＧａＡｓ
領域３ｂとよりなるｎ型ＧａＡｓ層３２ｂを形成するこ
とができる。
図６(c) に示すサイドウォール５１を、実施例１の場合
と同様の方法で形成する。そののち、Ｗ膜４４ｂ，ＷＳ
ｉ膜４３ｂ，及びサイドウォール５１をマスクにして、
かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー膜と
して、ＧａＡｓ半導体基板にＳｉをイオン注入すること
により、ｎ’型ＧａＡｓ領域３１０ｂ，及びｎ型ＧａＡ
ｓ領域３ｂが形成される。これにより、図６(c) に示
す、ｐ型ＧａＡｓ層２０ｊが変化したｐ型ＧａＡｓ層２
０ｂ上に、ｎ’型ＧａＡｓ領域３１０ｂとｎ型ＧａＡｓ
領域３ｂとよりなるｎ型ＧａＡｓ層３２ｂを形成するこ
とができる。
【００８８】そののち、図６(d) に示すように、Ｗ膜４
４ｂ及びＷＳｉ膜４３ｂ上の位置から、Ｗ膜４４ｂ及び
ＷＳｉ膜４３ｂのドレイン側端からドレイン側に所定距
離の位置までの領域に、フォトレジスト６を、実施例１
のようにオフセットを持たせて形成する。このフォトレ
ジスト６を形成後、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂ，サ
イドウォール５１，及びフォトレジスト６をマスクにし
て、かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー
膜として、Ｓｉのイオン注入を行う。これにより、ｐ型
ＧａＡｓ層２０ｂが変化したｐ型ＧａＡｓ層２ｂ上に、
ｎ型ＧａＡｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１０ｂ
と、ｎ+ 型ＧａＡｓ領域７０ｂとよりなるｎ型ＧａＡｓ
層３３ｂを形成することができる。
４ｂ及びＷＳｉ膜４３ｂ上の位置から、Ｗ膜４４ｂ及び
ＷＳｉ膜４３ｂのドレイン側端からドレイン側に所定距
離の位置までの領域に、フォトレジスト６を、実施例１
のようにオフセットを持たせて形成する。このフォトレ
ジスト６を形成後、Ｗ膜４４ｂ及びＷＳｉ膜４３ｂ，サ
イドウォール５１，及びフォトレジスト６をマスクにし
て、かつ、Ｗ膜４２０ｂ及びＷＳｉ膜４１０ｂをスルー
膜として、Ｓｉのイオン注入を行う。これにより、ｐ型
ＧａＡｓ層２０ｂが変化したｐ型ＧａＡｓ層２ｂ上に、
ｎ型ＧａＡｓ領域３ｂと、ｎ’型ＧａＡｓ領域３１０ｂ
と、ｎ+ 型ＧａＡｓ領域７０ｂとよりなるｎ型ＧａＡｓ
層３３ｂを形成することができる。
【００８９】これらの各層の形成後、フォトレジスト６
及びサイドウォール５１を除去し、さらに、Ｗ膜４４ｂ
及びＷＳｉ膜４３ｂをマスクにして、Ｗ膜４２０ｂとＷ
Ｓｉ膜４１０ｂとに、異方性エッチングを行なう。これ
により、図６(e) に示す、Ｗ膜４２ｂとＷＳｉ膜４１ｂ
が形成され、ゲート電極４ｂが完成する。
及びサイドウォール５１を除去し、さらに、Ｗ膜４４ｂ
及びＷＳｉ膜４３ｂをマスクにして、Ｗ膜４２０ｂとＷ
Ｓｉ膜４１０ｂとに、異方性エッチングを行なう。これ
により、図６(e) に示す、Ｗ膜４２ｂとＷＳｉ膜４１ｂ
が形成され、ゲート電極４ｂが完成する。
【００９０】ゲート電極４ｂの完成後、ＧａＡｓ半導体
基板をアニール処理によって活性化することにより、ｎ
型ＧａＡｓ領域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及び
ｎ+型ＧａＡｓ領域７ｂよりなるｎ型ＧａＡｓ層７６が
形成される。つまり、図６(f) に示す、ｉ型ＧａＡｓ層
１００上に、ｐ型ＧａＡｓ層２ｂ，ｎ型ＧａＡｓ層７６
を有する半導体基板１ｂが形成される。
基板をアニール処理によって活性化することにより、ｎ
型ＧａＡｓ領域３ｂ，ｎ’型ＧａＡｓ領域３１ｂ，及び
ｎ+型ＧａＡｓ領域７ｂよりなるｎ型ＧａＡｓ層７６が
形成される。つまり、図６(f) に示す、ｉ型ＧａＡｓ層
１００上に、ｐ型ＧａＡｓ層２ｂ，ｎ型ＧａＡｓ層７６
を有する半導体基板１ｂが形成される。
【００９１】そののち、図６(f) に示すように、それぞ
れのｎ+ 型ＧａＡｓ領域７ｂ上に、ドレイン電極８とソ
ース電極９とを形成して、ＦＥＴを完成する。
れのｎ+ 型ＧａＡｓ領域７ｂ上に、ドレイン電極８とソ
ース電極９とを形成して、ＦＥＴを完成する。
【００９２】次に、本実施例２のＦＥＴの動作，及び作
用について説明する。ゲート電極４ｂに負の電圧が印加
されると、実施例１と同様に、ゲート電極４ｂの下のｎ
型ＧａＡｓ領域３ｂに、この電圧に従った深さのゲート
空乏層が広がる。このように、空乏層が広がることによ
って、ゲート電極４下方のチャネルの厚みは薄くなり、
この印加電圧の大きさに従って、ソース電極９側へと流
れていくドレイン電流ＩD を制御することができる。本
実施例２では、その製造工程において、Ｗ膜４２０ｂ上
にサイドウォール５１を形成するので、このサイドウォ
ール５１を形成するためのエッチング時にｎ’型ＧａＡ
ｓ領域３１０ｂがエッチングされることがなく、従来
例，及び実施例１のＦＥＴの堀り込み８０（図１９，図
１）が形成されない。これにより、堀り込み８０による
チャネル狭窄を防ぐことができ、０Ｖ付近まで良好な相
互コンダクタンスを得ることができる。
用について説明する。ゲート電極４ｂに負の電圧が印加
されると、実施例１と同様に、ゲート電極４ｂの下のｎ
型ＧａＡｓ領域３ｂに、この電圧に従った深さのゲート
空乏層が広がる。このように、空乏層が広がることによ
って、ゲート電極４下方のチャネルの厚みは薄くなり、
この印加電圧の大きさに従って、ソース電極９側へと流
れていくドレイン電流ＩD を制御することができる。本
実施例２では、その製造工程において、Ｗ膜４２０ｂ上
にサイドウォール５１を形成するので、このサイドウォ
ール５１を形成するためのエッチング時にｎ’型ＧａＡ
ｓ領域３１０ｂがエッチングされることがなく、従来
例，及び実施例１のＦＥＴの堀り込み８０（図１９，図
１）が形成されない。これにより、堀り込み８０による
チャネル狭窄を防ぐことができ、０Ｖ付近まで良好な相
互コンダクタンスを得ることができる。
【００９３】また、ゲート電極４を、ドレイン電極８と
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ｂとドレイン側のｎ+ 型ＧａＡｓ領
域７ｂとの間に、ｎ’型ＧａＡｓ領域３１ｂを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。また、ゲート電極４ｂを、ＷＳ
ｉとＷとの積層構造としたので、ゲート電極の低抵抗化
を図れる効果がある。
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
ｎ型ＧａＡｓ領域３ｂとドレイン側のｎ+ 型ＧａＡｓ領
域７ｂとの間に、ｎ’型ＧａＡｓ領域３１ｂを設けたの
で、ドレイン電極８周辺の電界集中を防止でき、これに
より、高耐圧、高出力用半導体に要求されるＦＥＴ特性
を満たすことができる。また、ゲート電極４ｂを、ＷＳ
ｉとＷとの積層構造としたので、ゲート電極の低抵抗化
を図れる効果がある。
【００９４】上述のように本実施例２では、Ｗ膜４２０
ｂ上にサイドウォール５１を形成し、Ｗ膜４４ｂ，ＷＳ
ｉ膜４３ｂ，及びサイドウォール５１をマスクとして、
かつ、Ｗ膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜と
して、ＧａＡｓ半導体基板にＳｉのイオン注入を行な
い、その後、レジスト６，Ｗ膜４４ｂ，ＷＳｉ膜４３
ｂ，及びサイドウォール５１をマスクにして、かつ、Ｗ
膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜として、さ
らにＳｉのイオン注入を行ったのち、Ｗ膜４２０ｂ及
び、ＷＳｉ膜４１０ｂの所望部分以外をエッチングして
ゲート電極４ｂを形成するので、サイドウォール５１の
形成時に半導体基板に堀り込み８０が形成されず、これ
により、従来例，及び実施例１の効果に加え、チャネル
の狭窄をさらに緩和できる高出力用ＦＥＴを製造するこ
とができる効果がある。また、ゲート電極４ｂを、ＷＳ
ｉとＷとの積層構造としたので、ゲート電極の低抵抗化
を図れる効果がある。
ｂ上にサイドウォール５１を形成し、Ｗ膜４４ｂ，ＷＳ
ｉ膜４３ｂ，及びサイドウォール５１をマスクとして、
かつ、Ｗ膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜と
して、ＧａＡｓ半導体基板にＳｉのイオン注入を行な
い、その後、レジスト６，Ｗ膜４４ｂ，ＷＳｉ膜４３
ｂ，及びサイドウォール５１をマスクにして、かつ、Ｗ
膜４２０ｂとＷＳｉ膜４１０ｂとをスルー膜として、さ
らにＳｉのイオン注入を行ったのち、Ｗ膜４２０ｂ及
び、ＷＳｉ膜４１０ｂの所望部分以外をエッチングして
ゲート電極４ｂを形成するので、サイドウォール５１の
形成時に半導体基板に堀り込み８０が形成されず、これ
により、従来例，及び実施例１の効果に加え、チャネル
の狭窄をさらに緩和できる高出力用ＦＥＴを製造するこ
とができる効果がある。また、ゲート電極４ｂを、ＷＳ
ｉとＷとの積層構造としたので、ゲート電極の低抵抗化
を図れる効果がある。
【００９５】実施例３．以下、本発明の実施例３を図に
ついて説明する。図７は本発明の実施例１による半導体
装置を示す断面図であり、図７において、図１と同一符
号のものは、同一または相当する部分を示し、１ｃはＧ
ａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ａに
形成されたｉ型ＧａＡｓ層、２ｃはＧａＡｓ半導体基板
１ｃに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す
７７は、ＧａＡｓ半導体基板１ｃに形成されたｎ型Ｇａ
Ａｓ層であり、このｎ型ＧａＡｓ層７７は、ｎ型ＧａＡ
ｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+型Ｇ
ａＡｓ領域７ｃとよりなり、８０はＧａＡｓ半導体基板
１ｃに形成された掘り込み部である。ここで、ｎ型Ｇａ
Ａｓ領域３ｃ，ｎ’型ＧａＡｓ領域３１ｃ，及びｎ+ 型
ＧａＡｓ領域７ｃのドナー濃度は、それぞれ実施例１の
ｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及
びｎ+ 型ＧａＡｓ領域７ａのドナー濃度と同様であり、
ゲート幅は実施例１と同様である。
ついて説明する。図７は本発明の実施例１による半導体
装置を示す断面図であり、図７において、図１と同一符
号のものは、同一または相当する部分を示し、１ｃはＧ
ａＡｓ半導体基板、１００はＧａＡｓ半導体基板１ａに
形成されたｉ型ＧａＡｓ層、２ｃはＧａＡｓ半導体基板
１ｃに形成されたｐ型ＧａＡｓ層、図中の斜線部を示す
７７は、ＧａＡｓ半導体基板１ｃに形成されたｎ型Ｇａ
Ａｓ層であり、このｎ型ＧａＡｓ層７７は、ｎ型ＧａＡ
ｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃと、ｎ+型Ｇ
ａＡｓ領域７ｃとよりなり、８０はＧａＡｓ半導体基板
１ｃに形成された掘り込み部である。ここで、ｎ型Ｇａ
Ａｓ領域３ｃ，ｎ’型ＧａＡｓ領域３１ｃ，及びｎ+ 型
ＧａＡｓ領域７ｃのドナー濃度は、それぞれ実施例１の
ｎ型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及
びｎ+ 型ＧａＡｓ領域７ａのドナー濃度と同様であり、
ゲート幅は実施例１と同様である。
【００９６】本実施例の半導体装置のｎ型ＧａＡｓ層７
７は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ｃと、この
ｎ型ＧａＡｓ領域３ｃのドレイン側端にてこれに隣接し
て形成されたドレイン側のｎ’型ＧａＡｓ領域３１ｃ
と、このｎ’型ＧａＡｓ領域３１ｃのドレイン端にて
ｎ’型ＧａＡｓ領域３１ｃに隣接して形成されたドレイ
ン側のｎ型ＧａＡｓ領域７ｃと、ｎ型ＧａＡｓ領域３ｃ
のソース側端にてｎ型ＧａＡｓ領域３ｃに隣接して形成
されたソース側のｎ’型ＧａＡｓ領域３１ｃと、この
ｎ’型ＧａＡｓ領域３１ｃのソース側端にてｎ’型Ｇａ
Ａｓ領域３１ｃに隣接して形成されたドレイン側のｎ型
ＧａＡｓ領域７ｃとよりなり、８はドレイン側のｎ+ 型
ＧａＡｓ領域７ｃ上に形成されたドレイン電極、９はソ
ース側のｎ+ 型ＧａＡｓ領域７ｃ上に形成されたソース
電極、４１ｃは、ゲート電極を形成するＷＳｉ層、４２
ｃはゲート電極を形成するＷ層であり、このＷＳｉ層４
１ｃ，及びＷ層４２ｃよりゲート電極４ｃが形成されて
いる。
７は、その上面のほぼ中央部分に第１の所定長さのゲー
ト電極被着領域を有するｎ型ＧａＡｓ領域３ｃと、この
ｎ型ＧａＡｓ領域３ｃのドレイン側端にてこれに隣接し
て形成されたドレイン側のｎ’型ＧａＡｓ領域３１ｃ
と、このｎ’型ＧａＡｓ領域３１ｃのドレイン端にて
ｎ’型ＧａＡｓ領域３１ｃに隣接して形成されたドレイ
ン側のｎ型ＧａＡｓ領域７ｃと、ｎ型ＧａＡｓ領域３ｃ
のソース側端にてｎ型ＧａＡｓ領域３ｃに隣接して形成
されたソース側のｎ’型ＧａＡｓ領域３１ｃと、この
ｎ’型ＧａＡｓ領域３１ｃのソース側端にてｎ’型Ｇａ
Ａｓ領域３１ｃに隣接して形成されたドレイン側のｎ型
ＧａＡｓ領域７ｃとよりなり、８はドレイン側のｎ+ 型
ＧａＡｓ領域７ｃ上に形成されたドレイン電極、９はソ
ース側のｎ+ 型ＧａＡｓ領域７ｃ上に形成されたソース
電極、４１ｃは、ゲート電極を形成するＷＳｉ層、４２
ｃはゲート電極を形成するＷ層であり、このＷＳｉ層４
１ｃ，及びＷ層４２ｃよりゲート電極４ｃが形成されて
いる。
【００９７】また、図７に示す半導体装置は、上記ゲー
ト電極４ｃを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｃ
の長さが、ソース側のｎ’型ＧａＡｓ領域３１ｃの長さ
よりも長いものとした。また、ｐ型層２ｃをｎ型層の下
に形成したＢＰＬＤＤ構造としているのは、前述の実施
例１の場合と同様であり、このｐ型層を設けず、通常の
ＬＤＤ構造とすることもできる。
ト電極４ｃを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｃ
の長さが、ソース側のｎ’型ＧａＡｓ領域３１ｃの長さ
よりも長いものとした。また、ｐ型層２ｃをｎ型層の下
に形成したＢＰＬＤＤ構造としているのは、前述の実施
例１の場合と同様であり、このｐ型層を設けず、通常の
ＬＤＤ構造とすることもできる。
【００９８】次に、図８(a) 〜(f) に示す工程断面図に
従い、実施例３における半導体装置の製造方法について
説明する。図において、図２または図７と同一符号は、
同一または相当する部分を示しており、６ｃは、上記半
導体基板表面の，上記ゲート電極を形成すべき所要の領
域のドレイン側端部から所定距離，及びソース側端部か
ら所定距離までの上記各サイドウォール近傍に形成した
レジストである。本実施例では、ゲート電極のドレイン
側端部からレジスト６ｃのドレイン側端部までの長さ
が、ゲート電極のソース側端部からレジスト６ｃのソー
ス側端部までの長さよりも長いものを用いた例について
説明する。
従い、実施例３における半導体装置の製造方法について
説明する。図において、図２または図７と同一符号は、
同一または相当する部分を示しており、６ｃは、上記半
導体基板表面の，上記ゲート電極を形成すべき所要の領
域のドレイン側端部から所定距離，及びソース側端部か
ら所定距離までの上記各サイドウォール近傍に形成した
レジストである。本実施例では、ゲート電極のドレイン
側端部からレジスト６ｃのドレイン側端部までの長さ
が、ゲート電極のソース側端部からレジスト６ｃのソー
ス側端部までの長さよりも長いものを用いた例について
説明する。
【００９９】まず、従来例，及び上記実施例と同様の方
法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ
型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成した
のち、図８(a) に示すように、ｎ型半導体層３１ｊ上
に、例えば下層にＷＳｉ，上層にＷを各々２０００オン
グストローム積層した後、写真製版技術とドライエッチ
ング技術を用いて高融点金属からなるゲート電極４ｃを
形成する。ここで、ゲート電極をＷＳｉ層４１ｃとＷ層
４２ｃとの積層構造としているのはゲート抵抗を低減す
るためであるが、総膜厚、膜厚比は選択自由である。ま
た使用金属もＷＳｉ，Ｗに限定されるものではなく、例
えばＰｔ，Ａｕ，Ｔｉ，Ｍｏ，Ａｌ，ＷＳｉＮ等の組み
合わせを自由に選択できる。
法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ
型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成した
のち、図８(a) に示すように、ｎ型半導体層３１ｊ上
に、例えば下層にＷＳｉ，上層にＷを各々２０００オン
グストローム積層した後、写真製版技術とドライエッチ
ング技術を用いて高融点金属からなるゲート電極４ｃを
形成する。ここで、ゲート電極をＷＳｉ層４１ｃとＷ層
４２ｃとの積層構造としているのはゲート抵抗を低減す
るためであるが、総膜厚、膜厚比は選択自由である。ま
た使用金属もＷＳｉ，Ｗに限定されるものではなく、例
えばＰｔ，Ａｕ，Ｔｉ，Ｍｏ，Ａｌ，ＷＳｉＮ等の組み
合わせを自由に選択できる。
【０１００】次に、図８(b) に示すように、ＳｉＯ等の
絶縁膜５を例えばプラズマＣＶＤ法等で４０００オング
ストローム積層した後、図８(c) に示すように、ＥＣＲ
エッチング等のドライエッチング技術によりゲート電極
４ｃの側壁にのみ選択的にサイドウォール５１を形成す
る。ドライエッチングの条件にもよるが、サイドウォー
ル５の幅（ＬSW）は最初に積層したＳｉＯ膜５の膜厚の
５０〜７０％程度に形成される。
絶縁膜５を例えばプラズマＣＶＤ法等で４０００オング
ストローム積層した後、図８(c) に示すように、ＥＣＲ
エッチング等のドライエッチング技術によりゲート電極
４ｃの側壁にのみ選択的にサイドウォール５１を形成す
る。ドライエッチングの条件にもよるが、サイドウォー
ル５の幅（ＬSW）は最初に積層したＳｉＯ膜５の膜厚の
５０〜７０％程度に形成される。
【０１０１】その後、図８(d) に示すように、ゲート電
極４ｃ及びサイドウォール５１をマスクとして、例えば
Ｓｉイオンを加速電圧８０ＫｅＶ，ドーズ量５Ｅ１２／
cm2なる条件でイオン注入することにより、ｎ’型Ｇａ
Ａｓ領域３１０ｃ，及びｎ型ＧａＡｓ領域３ｃが形成さ
れる。これにより、ｐ型ＧａＡｓ層２０ｊが変化したｐ
型ＧａＡｓ層２０ｃ上に、ｎ’型ＧａＡｓ領域３１０ｃ
とｎ型ＧａＡｓ領域３ｃとよりなるｎ型ＧａＡｓ層３２
ｃを形成することができる。
極４ｃ及びサイドウォール５１をマスクとして、例えば
Ｓｉイオンを加速電圧８０ＫｅＶ，ドーズ量５Ｅ１２／
cm2なる条件でイオン注入することにより、ｎ’型Ｇａ
Ａｓ領域３１０ｃ，及びｎ型ＧａＡｓ領域３ｃが形成さ
れる。これにより、ｐ型ＧａＡｓ層２０ｊが変化したｐ
型ＧａＡｓ層２０ｃ上に、ｎ’型ＧａＡｓ領域３１０ｃ
とｎ型ＧａＡｓ領域３ｃとよりなるｎ型ＧａＡｓ層３２
ｃを形成することができる。
【０１０２】そののち、図８(e) に示すように、例え
ば、ＧａＡｓ半導体基板上の，ゲート電極４ｃのドレイ
ン側端からドレイン側に１μｍの位置から、ゲート電極
４ｃのソース側端からソース側に０．５μｍの位置まで
の領域にレジスト６ｃを形成した後、レジスト６ｃ及び
ゲート電極４ｃ，及びサイドウォール５１をマスクとし
て、例えばＳｉイオンを加速電圧１００ＫｅＶ，ドーズ
量３Ｅ１３／cm2 なる条件でイオン注入行う。これによ
り、ｐ型ＧａＡｓ層２０ｃが変化したｐ型ＧａＡｓ層２
ｃ上に、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域
３１ｃと、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型Ｇ
ａＡｓ層３３ｃを形成することができる。
ば、ＧａＡｓ半導体基板上の，ゲート電極４ｃのドレイ
ン側端からドレイン側に１μｍの位置から、ゲート電極
４ｃのソース側端からソース側に０．５μｍの位置まで
の領域にレジスト６ｃを形成した後、レジスト６ｃ及び
ゲート電極４ｃ，及びサイドウォール５１をマスクとし
て、例えばＳｉイオンを加速電圧１００ＫｅＶ，ドーズ
量３Ｅ１３／cm2 なる条件でイオン注入行う。これによ
り、ｐ型ＧａＡｓ層２０ｃが変化したｐ型ＧａＡｓ層２
ｃ上に、ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域
３１ｃと、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型Ｇ
ａＡｓ層３３ｃを形成することができる。
【０１０３】そして、フォトレジスト６ｃ及びサイドウ
ォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ｃ
及びｎ+ 型ＧａＡｓ領域７０ｃを、アニール処理によっ
て活性化する。これにより、ｎ型ＧａＡｓ領域３ｃと、
ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７ｃ
とよりなるｎ型ＧａＡｓ層７７が形成される。つまり、
図８(f) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型Ｇａ
Ａｓ層２ｃ，ｎ型ＧａＡｓ層７７を有する半導体基板１
ａが形成される。
ォール５１を除去したのち、ｎ’型ＧａＡｓ領域３１ｃ
及びｎ+ 型ＧａＡｓ領域７０ｃを、アニール処理によっ
て活性化する。これにより、ｎ型ＧａＡｓ領域３ｃと、
ｎ’型ＧａＡｓ領域３１ｃと、ｎ+ 型ＧａＡｓ領域７ｃ
とよりなるｎ型ＧａＡｓ層７７が形成される。つまり、
図８(f) に示す、ｉ型ＧａＡｓ層１００上に、ｐ型Ｇａ
Ａｓ層２ｃ，ｎ型ＧａＡｓ層７７を有する半導体基板１
ａが形成される。
【０１０４】このＧａＡｓ半導体基板１ｃの形成後、図
８(f) に示すように、ドレイン電極８とソース電極９と
を、蒸着，リフトオフ法などによりそれぞれｎ+ 型Ｇａ
Ａｓ領域７ｃ上に形成し、ＦＥＴを完成する。
８(f) に示すように、ドレイン電極８とソース電極９と
を、蒸着，リフトオフ法などによりそれぞれｎ+ 型Ｇａ
Ａｓ領域７ｃ上に形成し、ＦＥＴを完成する。
【０１０５】次に実施例３のＦＥＴの動作，及び作用に
ついて説明する。実施例３によるＦＥＴの動作，及び作
用は実施例１と同様に、堀り込み８０の下部に発生する
表面空乏層の深さは、ｎ’型ＧａＡｓ領域３１ａのドナ
ー濃度が従来例のＦＥＴのｎ型ＧａＡｓ領域３ｊより大
きいことにより、ｎ’型ＧａＡｓ領域３１ａの方が、従
来例のｎ型ＧａＡｓ領域３ｊの表面空乏層よりも浅くな
りる。これにより、チャネル狭窄を緩和することができ
るので、ゲート電圧が０Ｖの場合でも良好な相互コンダ
クタンス値（ｇm ）が得られる効果がある。
ついて説明する。実施例３によるＦＥＴの動作，及び作
用は実施例１と同様に、堀り込み８０の下部に発生する
表面空乏層の深さは、ｎ’型ＧａＡｓ領域３１ａのドナ
ー濃度が従来例のＦＥＴのｎ型ＧａＡｓ領域３ｊより大
きいことにより、ｎ’型ＧａＡｓ領域３１ａの方が、従
来例のｎ型ＧａＡｓ領域３ｊの表面空乏層よりも浅くな
りる。これにより、チャネル狭窄を緩和することができ
るので、ゲート電圧が０Ｖの場合でも良好な相互コンダ
クタンス値（ｇm ）が得られる効果がある。
【０１０６】さらに本実施例３では、ゲート電極のソー
ス側にもｎ’型ＧａＡｓ領域３１ａを設け、ゲート電極
４を、ドレイン電極８とソース電極９との間の，ドレイ
ン電極８側よりソース電極９側により近い位置にオフセ
ットして配置し、かつ、ドレイン側のｎ’型ＧａＡｓ領
域３ｃの長さが、ソース側のｎ’型ＧａＡｓ領域３ｃの
長さよりも長いものとしたので、ドレイン電極８周辺の
電界集中を防止でき、これにより、高耐圧、高出力用半
導体に要求されるＦＥＴ特性を満たすことができる。
ス側にもｎ’型ＧａＡｓ領域３１ａを設け、ゲート電極
４を、ドレイン電極８とソース電極９との間の，ドレイ
ン電極８側よりソース電極９側により近い位置にオフセ
ットして配置し、かつ、ドレイン側のｎ’型ＧａＡｓ領
域３ｃの長さが、ソース側のｎ’型ＧａＡｓ領域３ｃの
長さよりも長いものとしたので、ドレイン電極８周辺の
電界集中を防止でき、これにより、高耐圧、高出力用半
導体に要求されるＦＥＴ特性を満たすことができる。
【０１０７】さらに本実施例３では、ｎ型ＧａＡｓ領域
３ｃとドレイン，及びソース側のｎ+ 型ＧａＡｓ領域７
ｃとの間にも、ｎ’型ＧａＡｓ領域３１ｃを設けたの
で、ゲート電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接
して存在せず、ゲート電極にさらに大きな負の電圧を印
加した場合に発生するリーク電流を抑制することがで
き、ゲートソース電極間耐圧（Ｖgso ）の高耐圧化が可
能となる。
３ｃとドレイン，及びソース側のｎ+ 型ＧａＡｓ領域７
ｃとの間にも、ｎ’型ＧａＡｓ領域３１ｃを設けたの
で、ゲート電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接
して存在せず、ゲート電極にさらに大きな負の電圧を印
加した場合に発生するリーク電流を抑制することがで
き、ゲートソース電極間耐圧（Ｖgso ）の高耐圧化が可
能となる。
【０１０８】例えば、ゲートソース電極間隔は０．８μ
ｍ，ゲートドレイン電極間隔２．５μｍの場合、従来例
でＶgso ＝−６Ｖのものが、ソース電極側にｎ′型半導
体領域３１ｃを０．５μｍ設けると、Ｖgso ＝−１０Ｖ
まで向上することを確認している。
ｍ，ゲートドレイン電極間隔２．５μｍの場合、従来例
でＶgso ＝−６Ｖのものが、ソース電極側にｎ′型半導
体領域３１ｃを０．５μｍ設けると、Ｖgso ＝−１０Ｖ
まで向上することを確認している。
【０１０９】また、ゲート電極をＷとＷＳｉとの二層構
造とすることにより、ＷＳｉのみにより形成されたゲー
ト電極に比べ、そのゲート抵抗を約１／６にすることが
でき、高周波での動作をより改善することができる。
造とすることにより、ＷＳｉのみにより形成されたゲー
ト電極に比べ、そのゲート抵抗を約１／６にすることが
でき、高周波での動作をより改善することができる。
【０１１０】上述のように、本実施例３では、ＧａＡｓ
半導体基板上の，ゲート電極４ｃのドレイン側端からド
レイン側に第１の所定距離の位置から、ゲート電極４ｃ
のソース側端から第２の所定距離の位置までの領域にレ
ジスト６ｃを形成し、これをマスクにｎ+ 型ＧａＡｓ領
域形成のためのイオン注入を行うので、ゲート電極４ｃ
のソース側にもｎ′型半導体領域３１ｃを形成でき、上
記実施例１の効果に加え、ゲート−ソース間耐圧を向上
し、リーク電流の少ない半導体装置を得ることができる
効果がある。
半導体基板上の，ゲート電極４ｃのドレイン側端からド
レイン側に第１の所定距離の位置から、ゲート電極４ｃ
のソース側端から第２の所定距離の位置までの領域にレ
ジスト６ｃを形成し、これをマスクにｎ+ 型ＧａＡｓ領
域形成のためのイオン注入を行うので、ゲート電極４ｃ
のソース側にもｎ′型半導体領域３１ｃを形成でき、上
記実施例１の効果に加え、ゲート−ソース間耐圧を向上
し、リーク電流の少ない半導体装置を得ることができる
効果がある。
【０１１１】実施例４．本実施例４では、上記実施例３
の半導体装置の製造方法において、堀り込み８０が形成
されない製造方法の例を図９(a) 〜(e) に示す製造工程
図に従い説明する。図９において、図８と同一符号は同
一または相当する部分を示しており、５１ｄは絶縁膜、
６ｄは上記絶縁膜５１ｄ上に設けられたフォトレジスト
である。
の半導体装置の製造方法において、堀り込み８０が形成
されない製造方法の例を図９(a) 〜(e) に示す製造工程
図に従い説明する。図９において、図８と同一符号は同
一または相当する部分を示しており、５１ｄは絶縁膜、
６ｄは上記絶縁膜５１ｄ上に設けられたフォトレジスト
である。
【０１１２】まず、従来例，及び上記実施例と同様の方
法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ
型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成した
のち、ｎ型ＧａＡｓ層３１ｊ上に例えば下層にＷＳｉ，
上層にＷを各々２０００オングストローム積層した後、
写真製版技術とドライエッチング技術を用い高融点金属
からなるゲート電極４ｃを図９(b) に示すように形成す
る。ＷＳｉとＷの積層構造としているのは実施例３と同
様の理由からである。
法により、図２(a) に示す、ｉ型ＧａＡｓ層１００，ｐ
型ＧａＡｓ層２０ｊ，ｎ型ＧａＡｓ層３１ｊを形成した
のち、ｎ型ＧａＡｓ層３１ｊ上に例えば下層にＷＳｉ，
上層にＷを各々２０００オングストローム積層した後、
写真製版技術とドライエッチング技術を用い高融点金属
からなるゲート電極４ｃを図９(b) に示すように形成す
る。ＷＳｉとＷの積層構造としているのは実施例３と同
様の理由からである。
【０１１３】図９(c) において、プラズマＣＶＤ法等で
ＳｉＯ等の絶縁膜をサイドウォールの仕上がり寸法に相
当する膜厚，例えば２５００オングストローム積層した
後、例えば、ゲート電極４ｃのドレイン側端からドレイ
ン側に１μｍの位置から、ゲート電極４ｃのソース側端
からソース側に０．５μｍの位置までの領域にレジスト
６ｄを形成する。その後、レジスト６ｄをマスクにＥＣ
Ｒエッチング等のドライエッチング技術により絶縁膜５
１ｄを形成する。
ＳｉＯ等の絶縁膜をサイドウォールの仕上がり寸法に相
当する膜厚，例えば２５００オングストローム積層した
後、例えば、ゲート電極４ｃのドレイン側端からドレイ
ン側に１μｍの位置から、ゲート電極４ｃのソース側端
からソース側に０．５μｍの位置までの領域にレジスト
６ｄを形成する。その後、レジスト６ｄをマスクにＥＣ
Ｒエッチング等のドライエッチング技術により絶縁膜５
１ｄを形成する。
【０１１４】図９(d) において、レジスト６ｄ，絶縁膜
５１ｄ，及びゲート電極４ｃをマスクとして、例えばＳ
ｉイオンを加速電圧１００ＫｅＶ，ドーズ量３Ｅ１３／
ｃｍ2 なる条件でイオン注入し、ｐ型ＧａＡｓ層２０ｊ
が変化したｐ型ＧａＡｓ層２０ｄ上に、ｎ型ＧａＡｓ領
域３ｄと、ｎ+ 型ＧａＡｓ領域７１ｄとよりなるｎ型Ｇ
ａＡｓ層３３ｄ形成される。
５１ｄ，及びゲート電極４ｃをマスクとして、例えばＳ
ｉイオンを加速電圧１００ＫｅＶ，ドーズ量３Ｅ１３／
ｃｍ2 なる条件でイオン注入し、ｐ型ＧａＡｓ層２０ｊ
が変化したｐ型ＧａＡｓ層２０ｄ上に、ｎ型ＧａＡｓ領
域３ｄと、ｎ+ 型ＧａＡｓ領域７１ｄとよりなるｎ型Ｇ
ａＡｓ層３３ｄ形成される。
【０１１５】レジスト６ｄを除去したのち、ゲート電極
４ｃ，及びゲート電極４ｃ側面部分の絶縁膜５１ｄをマ
スクにして、かつ、半導体基板表面に形成された上記絶
縁膜５１ｄをスルー膜にして、再度Ｓｉイオンを加速電
圧８０ＫｅＶ，ドーズ量５Ｅ１２／ｃｍ2 なる条件でイ
オン注入し、ｐ型ＧａＡｓ層２０ｄが変化したｐ型Ｇａ
Ａｓ層２ｄ上に、ｎ型ＧａＡｓ領域３ｄと、ｎ’型Ｇａ
Ａｓ領域３１ｄと、ｎ+ 型ＧａＡｓ領域７０ｄとよりな
るｎ型ＧａＡｓ層３３ｄが形成される。
４ｃ，及びゲート電極４ｃ側面部分の絶縁膜５１ｄをマ
スクにして、かつ、半導体基板表面に形成された上記絶
縁膜５１ｄをスルー膜にして、再度Ｓｉイオンを加速電
圧８０ＫｅＶ，ドーズ量５Ｅ１２／ｃｍ2 なる条件でイ
オン注入し、ｐ型ＧａＡｓ層２０ｄが変化したｐ型Ｇａ
Ａｓ層２ｄ上に、ｎ型ＧａＡｓ領域３ｄと、ｎ’型Ｇａ
Ａｓ領域３１ｄと、ｎ+ 型ＧａＡｓ領域７０ｄとよりな
るｎ型ＧａＡｓ層３３ｄが形成される。
【０１１６】この後ｎ′型ＧａＡｓ領域３１ｄとｎ+ 型
ＧａＡｓ領域７１ｄの活性化処理を同時に行いｎ型Ｇａ
Ａｓ層７７ｄを形成する。この活性化処理は、それぞれ
別に行っても良い。
ＧａＡｓ領域７１ｄの活性化処理を同時に行いｎ型Ｇａ
Ａｓ層７７ｄを形成する。この活性化処理は、それぞれ
別に行っても良い。
【０１１７】最後に、絶縁膜５１ｄを除去し、図９(e)
に示すように、各ｎ+ 型半導体領域７ｄ，上の所定の位
置にＡｕＧｅ／Ｎｉ／Ａｕ等からなりオーム性を有する
ソース電極８及びドレイン電極８が形成され、堀り込み
部８０がないＢＰＬＤＤ構造のＳＡＧＦＥＴを完成す
る。
に示すように、各ｎ+ 型半導体領域７ｄ，上の所定の位
置にＡｕＧｅ／Ｎｉ／Ａｕ等からなりオーム性を有する
ソース電極８及びドレイン電極８が形成され、堀り込み
部８０がないＢＰＬＤＤ構造のＳＡＧＦＥＴを完成す
る。
【０１１８】このように、本実施例では、実施例３で形
成したサイドウォール５１の代わりに絶縁膜５１ｄを形
成し、これをマスク，及びスルー膜としてイオン注入を
行うようにしたので、実施例３のサイドウォール５１を
形成する場合とは異なるエッチング方法を用いて絶縁膜
５１ｄを形成することにより、各絶縁膜５１ｄとＧａＡ
ｓ層７７ｄとの間のエッチング選択比を十分な大きさと
することができ、絶縁膜５１ｄを除去する際に、ｎ型Ｇ
ａＡｓ層７７ｄがエッチングされることが無く、堀り込
み部は形成されない。もし、ｎ型ＧａＡｓ層７７ｄの表
面がエッチングされたとしても、その掘り込みの深さは
従来例，及び実施例１，３と比較して無視できる程度で
ある。
成したサイドウォール５１の代わりに絶縁膜５１ｄを形
成し、これをマスク，及びスルー膜としてイオン注入を
行うようにしたので、実施例３のサイドウォール５１を
形成する場合とは異なるエッチング方法を用いて絶縁膜
５１ｄを形成することにより、各絶縁膜５１ｄとＧａＡ
ｓ層７７ｄとの間のエッチング選択比を十分な大きさと
することができ、絶縁膜５１ｄを除去する際に、ｎ型Ｇ
ａＡｓ層７７ｄがエッチングされることが無く、堀り込
み部は形成されない。もし、ｎ型ＧａＡｓ層７７ｄの表
面がエッチングされたとしても、その掘り込みの深さは
従来例，及び実施例１，３と比較して無視できる程度で
ある。
【０１１９】変形例１．またこの製造方法の変形例とし
て、図９(c) に示すレジスト６ｄにより絶縁膜５１ｄを
加工したのち、レジスト６ｄを除去し、図９の(d) の状
態としてから、ゲート電極４ｃ，及びゲート電極４ｃ側
面部分の絶縁膜５１ｄをマスクにして、かつ、半導体基
板表面に形成された上記絶縁膜５１ｄを半透過膜にし
て、イオン注入を行うこともできる。
て、図９(c) に示すレジスト６ｄにより絶縁膜５１ｄを
加工したのち、レジスト６ｄを除去し、図９の(d) の状
態としてから、ゲート電極４ｃ，及びゲート電極４ｃ側
面部分の絶縁膜５１ｄをマスクにして、かつ、半導体基
板表面に形成された上記絶縁膜５１ｄを半透過膜にし
て、イオン注入を行うこともできる。
【０１２０】この方法によると、イオン注入の注入条件
を調整することにより、１回のイオン注入で、ｎ型Ｇａ
Ａｓ領域，ｎ’型ＧａＡｓ領域３１ｄ，及びｎ+ 型Ｇａ
Ａｓ領域７１ｄを形成することができ、第１の製造方法
のイオン注入の工程を１回省略することができる。
を調整することにより、１回のイオン注入で、ｎ型Ｇａ
Ａｓ領域，ｎ’型ＧａＡｓ領域３１ｄ，及びｎ+ 型Ｇａ
Ａｓ領域７１ｄを形成することができ、第１の製造方法
のイオン注入の工程を１回省略することができる。
【０１２１】上述のように、本実施例４では、上記実施
例３と同様にソース側にもｎ’ＧａＡｓ層を形成したの
で、表面空乏層の深さを浅くすることができ、上記実施
例３と同様の効果を得ることができとともに、さらに、
この半導体装置の製造方法では、絶縁膜を形成したの
ち、上記絶縁膜の，上のゲート電極のドレイン側端から
ドレイン側に第１の所定距離の位置から、ゲート電極の
ソース側端からソース側に第２の所定距離の位置までの
領域を残して除去し、これをマスク，及びスルー膜にし
て，あるいは半透過膜としてイオン注入を行うので、実
施例３の効果に加え、さらに、堀り込み部が形成され
ず、これにより、チャネルの狭窄をさらに緩和できる高
出力用ＦＥＴを製造することができる効果がある。
例３と同様にソース側にもｎ’ＧａＡｓ層を形成したの
で、表面空乏層の深さを浅くすることができ、上記実施
例３と同様の効果を得ることができとともに、さらに、
この半導体装置の製造方法では、絶縁膜を形成したの
ち、上記絶縁膜の，上のゲート電極のドレイン側端から
ドレイン側に第１の所定距離の位置から、ゲート電極の
ソース側端からソース側に第２の所定距離の位置までの
領域を残して除去し、これをマスク，及びスルー膜にし
て，あるいは半透過膜としてイオン注入を行うので、実
施例３の効果に加え、さらに、堀り込み部が形成され
ず、これにより、チャネルの狭窄をさらに緩和できる高
出力用ＦＥＴを製造することができる効果がある。
【０１２２】実施例５．以下、本発明の実施例５を図に
ついて説明する。図１０は、本発明の実施例５による半
導体装置を示す断面図であり、図１０において、図１で
示したものと同一符号は、同一または相当する部分を示
し、１ｅはＧａＡｓ半導体基板、１００はＧａＡｓ半導
体基板１ａに形成されたｉ型ＧａＡｓ層、２ｅはＧａＡ
ｓ半導体基板１ｃに形成されたｐ型ＧａＡｓ層、図中の
斜線部を示す７８は、ＧａＡｓ半導体基板１ｃに形成さ
れたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７８
は、ｎ型ＧａＡｓ領域３ｅと、ｎ’型ＧａＡｓ領域３１
ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなり、ｎ型ＧａＡ
ｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型Ｇ
ａＡｓ領域７ｅのドナー濃度は、それぞれ実施例１のｎ
型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及び
ｎ+型ＧａＡｓ領域７ａのドナー濃度と同様である。
ついて説明する。図１０は、本発明の実施例５による半
導体装置を示す断面図であり、図１０において、図１で
示したものと同一符号は、同一または相当する部分を示
し、１ｅはＧａＡｓ半導体基板、１００はＧａＡｓ半導
体基板１ａに形成されたｉ型ＧａＡｓ層、２ｅはＧａＡ
ｓ半導体基板１ｃに形成されたｐ型ＧａＡｓ層、図中の
斜線部を示す７８は、ＧａＡｓ半導体基板１ｃに形成さ
れたｎ型ＧａＡｓ層であり、このｎ型ＧａＡｓ層７８
は、ｎ型ＧａＡｓ領域３ｅと、ｎ’型ＧａＡｓ領域３１
ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなり、ｎ型ＧａＡ
ｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型Ｇ
ａＡｓ領域７ｅのドナー濃度は、それぞれ実施例１のｎ
型ＧａＡｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及び
ｎ+型ＧａＡｓ領域７ａのドナー濃度と同様である。
【０１２３】また、４ｅはｎ型ＧａＡｓ領域３ｅ上に配
設されているＷＳｉなどの高融点金属からなるゲート電
極であり、４ｅ−１，４ｅ−２は、それぞれゲート電極
のドレイン側，及びソース側の側部にドレイン側，及び
ソース側に突出して設けられた突起部である。なお、こ
のゲート電極４ｅとｎ型ＧａＡｓ領域３ｅとの接合面の
幅は、０．５μｍ〜１．０μｍであり、突起部４ｅ−
１，４ｅ−２のオーバーラップ量ｕは、０．２０μｍ〜
０．２５μｍである。そして、ｎ型ＧａＡｓ領域３ｅ
は、突起部４ｅ−１，４ｅ−２下を含むゲート電極４ｅ
下に配置されており、ｎ型ＧａＡｓ領域３ｅのソース側
端の上方に突起部４ｅ−１のソース側端があり、ｎ型Ｇ
ａＡｓ領域３ｅのドレイン側端の上方に突起部４ｅ−２
のドレイン側端があるものである。
設されているＷＳｉなどの高融点金属からなるゲート電
極であり、４ｅ−１，４ｅ−２は、それぞれゲート電極
のドレイン側，及びソース側の側部にドレイン側，及び
ソース側に突出して設けられた突起部である。なお、こ
のゲート電極４ｅとｎ型ＧａＡｓ領域３ｅとの接合面の
幅は、０．５μｍ〜１．０μｍであり、突起部４ｅ−
１，４ｅ−２のオーバーラップ量ｕは、０．２０μｍ〜
０．２５μｍである。そして、ｎ型ＧａＡｓ領域３ｅ
は、突起部４ｅ−１，４ｅ−２下を含むゲート電極４ｅ
下に配置されており、ｎ型ＧａＡｓ領域３ｅのソース側
端の上方に突起部４ｅ−１のソース側端があり、ｎ型Ｇ
ａＡｓ領域３ｅのドレイン側端の上方に突起部４ｅ−２
のドレイン側端があるものである。
【０１２４】また、本実施例の半導体装置は、上記ゲー
ト電極４ｅを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｅ
の長さ（ｘ1 ）が、ソース側のｎ’型ＧａＡｓ領域３１
ｅの長さ（ｘ2 ）よりも長いものとした。また、ｐ型層
２ｅをｎ型層の下に形成したＢＰＬＤＤ構造としている
のは、前述の実施例１の場合と同様であり、このｐ型層
を設けず、通常のＬＤＤ構造とすることもできる。
ト電極４ｅを、ドレイン電極８とソース電極９との間
の，ドレイン電極側よりソース電極側により近い位置に
オフセットして配置したオフセットゲート構成のＳＡＧ
ＦＥＴを示し、ドレイン側のｎ’型ＧａＡｓ領域３１ｅ
の長さ（ｘ1 ）が、ソース側のｎ’型ＧａＡｓ領域３１
ｅの長さ（ｘ2 ）よりも長いものとした。また、ｐ型層
２ｅをｎ型層の下に形成したＢＰＬＤＤ構造としている
のは、前述の実施例１の場合と同様であり、このｐ型層
を設けず、通常のＬＤＤ構造とすることもできる。
【０１２５】次に図１１(a) 〜(e) に示す工程断面図に
従い、実施例５における半導体装置の第１の製造方法に
ついて説明する。まず、従来例と同様の方法で、図１９
(a) に示すＧａＡｓ半導体基板を形成し、このＧａＡｓ
半導体基板上に絶縁膜を形成する。そののち、図１１
(a) に示すように、上記絶縁膜のゲート電極４ｅが形成
される領域を除去して、ドレイン側及びソース側の絶縁
膜１０を形成する。この結果、ｎ型ＧａＡｓ層３１ｊの
ゲート電極４ｅが形成される所要の領域が露出される。
従い、実施例５における半導体装置の第１の製造方法に
ついて説明する。まず、従来例と同様の方法で、図１９
(a) に示すＧａＡｓ半導体基板を形成し、このＧａＡｓ
半導体基板上に絶縁膜を形成する。そののち、図１１
(a) に示すように、上記絶縁膜のゲート電極４ｅが形成
される領域を除去して、ドレイン側及びソース側の絶縁
膜１０を形成する。この結果、ｎ型ＧａＡｓ層３１ｊの
ゲート電極４ｅが形成される所要の領域が露出される。
【０１２６】絶縁膜１０の形成後、ｎ型ＧａＡｓ層３１
ｊの上記所要の領域上，及び、該所要の領域に隣接する
ドレイン側及びソース側の上記絶縁膜１０の各端部上
に、電極部材を被着して、図１１(b) に示す、突起部４
ｅ−１，４ｅ−２を有するゲート電極４ｅを形成する。
ｊの上記所要の領域上，及び、該所要の領域に隣接する
ドレイン側及びソース側の上記絶縁膜１０の各端部上
に、電極部材を被着して、図１１(b) に示す、突起部４
ｅ−１，４ｅ−２を有するゲート電極４ｅを形成する。
【０１２７】ゲート電極４ｅの形成後、図１１(c) に示
すように、ゲート電極４ｅをマスクにして、かつ、絶縁
膜１０をスルー膜として、上記半導体基板にＳｉのイオ
ン注入を行なう。これにより、ｐ型ＧａＡｓ層２０ｊが
変化したｐ型ＧａＡｓ層２０ｅ上に、ｎ’型ＧａＡｓ領
域３１０ｅとｎ型ＧａＡｓ領域３ｅとよりなるｎ型Ｇａ
Ａｓ層３２ｅを形成することができる。
すように、ゲート電極４ｅをマスクにして、かつ、絶縁
膜１０をスルー膜として、上記半導体基板にＳｉのイオ
ン注入を行なう。これにより、ｐ型ＧａＡｓ層２０ｊが
変化したｐ型ＧａＡｓ層２０ｅ上に、ｎ’型ＧａＡｓ領
域３１０ｅとｎ型ＧａＡｓ領域３ｅとよりなるｎ型Ｇａ
Ａｓ層３２ｅを形成することができる。
【０１２８】そののち、図１１(d) に示すように、絶縁
膜１０上の，ゲート電極４ｅのドレイン側端からドレイ
ン側に所定距離の位置から、ゲート電極のソース側端か
らソース側に所定距離の位置までの領域にフォトレジス
ト６ｅ形成し、さらに、ゲート電極４ｅ及びフォトレジ
スト６ｅをマスクとして、かつ、各絶縁膜１０をスルー
膜として、ＧａＡｓ半導体基板にＳｉのイオン注入を行
なう。これにより、ｐ型ＧａＡｓ層２０ｅが変化したｐ
型ＧａＡｓ層２ｅ上に、ｎ型ＧａＡｓ領域３ｅ，ｎ’型
ＧａＡｓ領域３１１ｅ，及びｎ+ 型ＧａＡｓ領域７０ｅ
よりなるｎ型ＧａＡｓ層３３ｅを形成することができ
る。
膜１０上の，ゲート電極４ｅのドレイン側端からドレイ
ン側に所定距離の位置から、ゲート電極のソース側端か
らソース側に所定距離の位置までの領域にフォトレジス
ト６ｅ形成し、さらに、ゲート電極４ｅ及びフォトレジ
スト６ｅをマスクとして、かつ、各絶縁膜１０をスルー
膜として、ＧａＡｓ半導体基板にＳｉのイオン注入を行
なう。これにより、ｐ型ＧａＡｓ層２０ｅが変化したｐ
型ＧａＡｓ層２ｅ上に、ｎ型ＧａＡｓ領域３ｅ，ｎ’型
ＧａＡｓ領域３１１ｅ，及びｎ+ 型ＧａＡｓ領域７０ｅ
よりなるｎ型ＧａＡｓ層３３ｅを形成することができ
る。
【０１２９】上記イオン注入後、フォトレジスト６ｅを
除去して、ｎ’型ＧａＡｓ領域３１１ｅ及びｎ+ 型Ｇａ
Ａｓ領域７０ｅを、アニール処理によって活性化し、図
１１(e) に示す、ｎ型ＧａＡｓ領域３ｅと、ｎ’型Ｇａ
Ａｓ領域３１ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなる
ｎ型ＧａＡｓ層７８が形成される。つまり、図１１(f)
に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２
ｅ，ｎ型ＧａＡｓ層７８を有する半導体基板１ｅが形成
される。
除去して、ｎ’型ＧａＡｓ領域３１１ｅ及びｎ+ 型Ｇａ
Ａｓ領域７０ｅを、アニール処理によって活性化し、図
１１(e) に示す、ｎ型ＧａＡｓ領域３ｅと、ｎ’型Ｇａ
Ａｓ領域３１ｅと、ｎ+ 型ＧａＡｓ領域７ｅとよりなる
ｎ型ＧａＡｓ層７８が形成される。つまり、図１１(f)
に示す、ｉ型ＧａＡｓ層１００上に、ｐ型ＧａＡｓ層２
ｅ，ｎ型ＧａＡｓ層７８を有する半導体基板１ｅが形成
される。
【０１３０】各絶縁膜１０を除去したのち、図１１(e)
に示す、ドレイン電極８とソース電極９とを、蒸着，リ
フトオフ法などによりｎ+ 型ＧａＡｓ層７ｅ上に形成し
て、ＦＥＴを完成する。
に示す、ドレイン電極８とソース電極９とを、蒸着，リ
フトオフ法などによりｎ+ 型ＧａＡｓ層７ｅ上に形成し
て、ＦＥＴを完成する。
【０１３１】変形例１．なお、上記製造方法では、Ｇａ
Ａｓ層３２ｂの形成後にフォトレジスト６ｅを形成した
が、フォトレジスト６ｅの代わりに、図１１(d) に破線
で示す、サイドウォール５１ｅ及びフォトレジスト６０
ｅを用いて、実施例５のＦＥＴを形成してもよい。な
お、この場合、絶縁膜１０と、後に形成するサイドウォ
ール５１ｅとは、異種の材料からなるものとする。
Ａｓ層３２ｂの形成後にフォトレジスト６ｅを形成した
が、フォトレジスト６ｅの代わりに、図１１(d) に破線
で示す、サイドウォール５１ｅ及びフォトレジスト６０
ｅを用いて、実施例５のＦＥＴを形成してもよい。な
お、この場合、絶縁膜１０と、後に形成するサイドウォ
ール５１ｅとは、異種の材料からなるものとする。
【０１３２】まず、上記と同様の工程で、図１１(c) に
示すように、ＧａＡｓ層３２ｅを形成した後、実施例１
の場合と同様の方法で、サイドウォール５１ｅを形成す
る。本実施例の場合は、ＧａＡｓ半導体基板の表面が、
各絶縁膜１０に被われていることにより、従来例及び実
施例１の場合と異なり、サイドウォール５１ｅを形成し
ても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエ
ッチングされない。その後、ドレイン側にオフセットし
たフォトレジスト６０ｅを図１１(d) のように形成す
る。
示すように、ＧａＡｓ層３２ｅを形成した後、実施例１
の場合と同様の方法で、サイドウォール５１ｅを形成す
る。本実施例の場合は、ＧａＡｓ半導体基板の表面が、
各絶縁膜１０に被われていることにより、従来例及び実
施例１の場合と異なり、サイドウォール５１ｅを形成し
ても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエ
ッチングされない。その後、ドレイン側にオフセットし
たフォトレジスト６０ｅを図１１(d) のように形成す
る。
【０１３３】サイドウォール５１ｅの形成後、図１１
(d) に示すように、ゲート電極４ｅ，サイドウォール５
１ｅ，及びフォトレジスト６０ｅをマスクにして、か
つ、各絶縁膜１０をスルー膜にして、ＧａＡｓ半導体基
板にＳｉのイオン注入を行なう。これにより、ｎ型Ｇａ
Ａｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１１ｅ，及びｎ+
型ＧａＡｓ領域７０ｅよりなるｎ型ＧａＡｓ層３３ｅが
形成される。
(d) に示すように、ゲート電極４ｅ，サイドウォール５
１ｅ，及びフォトレジスト６０ｅをマスクにして、か
つ、各絶縁膜１０をスルー膜にして、ＧａＡｓ半導体基
板にＳｉのイオン注入を行なう。これにより、ｎ型Ｇａ
Ａｓ領域３ｅ，ｎ’型ＧａＡｓ領域３１１ｅ，及びｎ+
型ＧａＡｓ領域７０ｅよりなるｎ型ＧａＡｓ層３３ｅが
形成される。
【０１３４】ｎ型ＧａＡｓ層３３ｅの形成後、サイドウ
ォール５１ｅ及びフォトレジスト６０ｅを除去して、
ｎ’型ＧａＡｓ領域３１１ｅとｎ+ 型ＧａＡｓ領域７０
ｅとを、アニール処理によって活性化し、図１１(e) に
示す、ＧａＡｓ半導体基板１ｅを形成する。そののち、
図１１(e) に示す、ドレイン電極８とソース電極９と
を、それぞれのｎ+ 型ＧａＡｓ層７ｅ上に形成して、Ｆ
ＥＴを完成する。
ォール５１ｅ及びフォトレジスト６０ｅを除去して、
ｎ’型ＧａＡｓ領域３１１ｅとｎ+ 型ＧａＡｓ領域７０
ｅとを、アニール処理によって活性化し、図１１(e) に
示す、ＧａＡｓ半導体基板１ｅを形成する。そののち、
図１１(e) に示す、ドレイン電極８とソース電極９と
を、それぞれのｎ+ 型ＧａＡｓ層７ｅ上に形成して、Ｆ
ＥＴを完成する。
【０１３５】変形例２．またその他の製造方法として、
上記第１の製造方法の絶縁膜１０に代えて、絶縁膜１１
により本実施例５のＦＥＴを形成する方法を図１２(a)
〜(c) に示す工程断面図に従って説明する。
上記第１の製造方法の絶縁膜１０に代えて、絶縁膜１１
により本実施例５のＦＥＴを形成する方法を図１２(a)
〜(c) に示す工程断面図に従って説明する。
【０１３６】まず、従来例と同様の方法で、図１２(a)
に示すＧａＡｓ半導体基板を形成したのち、絶縁膜を形
成し、該絶縁膜の，ＧａＡｓ半導体基板のゲート電極を
設置する所要の領域のドレイン側端からドレイン側に第
１の所定距離の位置までの領域，及びゲート電極のソー
ス側端からソース側に第２の所定距離の位置までの領域
を残してエッチングし、図１２(a) に示す絶縁膜１１を
形成する。なお、絶縁膜１１は、上述の絶縁膜１０と同
じ材料からなり、その膜厚も、絶縁膜１０と同じであ
る。
に示すＧａＡｓ半導体基板を形成したのち、絶縁膜を形
成し、該絶縁膜の，ＧａＡｓ半導体基板のゲート電極を
設置する所要の領域のドレイン側端からドレイン側に第
１の所定距離の位置までの領域，及びゲート電極のソー
ス側端からソース側に第２の所定距離の位置までの領域
を残してエッチングし、図１２(a) に示す絶縁膜１１を
形成する。なお、絶縁膜１１は、上述の絶縁膜１０と同
じ材料からなり、その膜厚も、絶縁膜１０と同じであ
る。
【０１３７】絶縁膜１１のそれぞれを形成後、上記所要
の領域上，及び該所要の領域に隣接するドレイン側及び
ソース側の絶縁膜１１上の所望部分に、電極部材を被着
して、図１２(b) に示す、ゲート電極４ｅを形成する。
の領域上，及び該所要の領域に隣接するドレイン側及び
ソース側の絶縁膜１１上の所望部分に、電極部材を被着
して、図１２(b) に示す、ゲート電極４ｅを形成する。
【０１３８】ゲート電極４ｅの形成後、図１２(c) に示
すように、ゲート電極４ｅをマスクにして、かつ絶縁膜
１１をスルー膜にして、Ｓｉのイオン注入を行ない、そ
ののち、ＧａＡｓ半導体基板をアニール処理によって活
性化することにより、これにより、ｎ型ＧａＡｓ領域３
ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型ＧａＡｓ領
域７ｅよりなるｎ型ＧａＡｓ層７８が形成される。つま
り、図１２(c) に示す、ｉ型ＧａＡｓ層１００上に、ｐ
型ＧａＡｓ層２ｅ，ｎ型ＧａＡｓ層７８を有する半導体
基板１ｅが形成される。
すように、ゲート電極４ｅをマスクにして、かつ絶縁膜
１１をスルー膜にして、Ｓｉのイオン注入を行ない、そ
ののち、ＧａＡｓ半導体基板をアニール処理によって活
性化することにより、これにより、ｎ型ＧａＡｓ領域３
ｅ，ｎ’型ＧａＡｓ領域３１ｅ，及びｎ+ 型ＧａＡｓ領
域７ｅよりなるｎ型ＧａＡｓ層７８が形成される。つま
り、図１２(c) に示す、ｉ型ＧａＡｓ層１００上に、ｐ
型ＧａＡｓ層２ｅ，ｎ型ＧａＡｓ層７８を有する半導体
基板１ｅが形成される。
【０１３９】ＧａＡｓ半導体基板１ｅの形成後、各絶縁
膜１１をＧａＡｓ半導体基板１ｅ上から除去し、ドレイ
ン電極８とソース電極９とを形成して、ＦＥＴを完成す
る。
膜１１をＧａＡｓ半導体基板１ｅ上から除去し、ドレイ
ン電極８とソース電極９とを形成して、ＦＥＴを完成す
る。
【０１４０】このように、本実施例５における半導体装
置の製造方法では、絶縁膜１０，１１を設け、サイドウ
ォール５１を形成する従来例，及び実施例１，３の場合
とは異なるエッチング方法を用いてこれを除去すること
により、各絶縁膜１０，及び１１とＧａＡｓ層７８との
間のエッチング選択比を十分な大きさとすることがで
き、各絶縁膜１０，及び１１を除去する際に、ｎ型Ｇａ
Ａｓ層７８がエッチングされることが無く、堀り込み部
は形成されない。もし、ＧａＡｓ層７８の表面がエッチ
ングされたとしても、その掘り込みの深さは従来例，及
び実施例１，３と比較して無視できる程度である。
置の製造方法では、絶縁膜１０，１１を設け、サイドウ
ォール５１を形成する従来例，及び実施例１，３の場合
とは異なるエッチング方法を用いてこれを除去すること
により、各絶縁膜１０，及び１１とＧａＡｓ層７８との
間のエッチング選択比を十分な大きさとすることがで
き、各絶縁膜１０，及び１１を除去する際に、ｎ型Ｇａ
Ａｓ層７８がエッチングされることが無く、堀り込み部
は形成されない。もし、ＧａＡｓ層７８の表面がエッチ
ングされたとしても、その掘り込みの深さは従来例，及
び実施例１，３と比較して無視できる程度である。
【０１４１】また、変形例１のようにサイドウォール５
１ｅを形成する場合でも、サイドウォール５１ｅが各絶
縁膜１０上に形成されているので、従来例及び実施例
１，３の場合と異なり、エッチングにより、ｎ型ＧａＡ
ｓ層７８が堀り込まれることは無い。また、変形例２の
ように、ゲート電極を設置する所要の領域を挟むドレイ
ン側及びソース側の，それぞれ上記ゲート電極のドレイ
ン側端部から所定距離，及びソース側端部から所定距離
までの領域に絶縁膜１１を形成し、このゲート電極を設
置する所要の領域，及び，絶縁膜１１の該ゲート電極を
設置する所要の領域に隣接する所望の領域にゲート電極
４ｅを形成し、そののち、ゲート電極４ｅをマスクに、
かつ、絶縁膜１１をスルー膜にしてイオン注入を行うこ
とにより、イオン注入工程を１つ省略することができ
る。
１ｅを形成する場合でも、サイドウォール５１ｅが各絶
縁膜１０上に形成されているので、従来例及び実施例
１，３の場合と異なり、エッチングにより、ｎ型ＧａＡ
ｓ層７８が堀り込まれることは無い。また、変形例２の
ように、ゲート電極を設置する所要の領域を挟むドレイ
ン側及びソース側の，それぞれ上記ゲート電極のドレイ
ン側端部から所定距離，及びソース側端部から所定距離
までの領域に絶縁膜１１を形成し、このゲート電極を設
置する所要の領域，及び，絶縁膜１１の該ゲート電極を
設置する所要の領域に隣接する所望の領域にゲート電極
４ｅを形成し、そののち、ゲート電極４ｅをマスクに、
かつ、絶縁膜１１をスルー膜にしてイオン注入を行うこ
とにより、イオン注入工程を１つ省略することができ
る。
【０１４２】次に実施例２のＦＥＴの動作，作用につい
て、ゲート電極４ｅ付近の拡大断面を示す図１３を用い
て説明する。ゲート電極４に負の電圧が印加されると、
従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域
３ａに、この電圧に従った深さのゲート空乏層が広が
る。このように、空乏層が広がることによって、ゲート
電極４下方のチャネルの厚みは薄くなり、この印加電圧
の大きさに従って、ソース電極９側へと流れていくドレ
イン電流ＩD を制御することができる。なお、図１３中
の符号で、図２１中の符号と同一のものは、従来例で説
明した通りであり、ｗは、従来例の図２１に示す、堀り
込み部８０がある場合のＦＥＴの表面空乏層の最も深い
部分の位置であり、ｖは、実施例１の図３に示す、堀り
込み部８０にｎ’型層を設けた場合のＦＥＴの表面空乏
層の最も深い部分の位置である。
て、ゲート電極４ｅ付近の拡大断面を示す図１３を用い
て説明する。ゲート電極４に負の電圧が印加されると、
従来例と同様に、ゲート電極４の下のｎ型ＧａＡｓ領域
３ａに、この電圧に従った深さのゲート空乏層が広が
る。このように、空乏層が広がることによって、ゲート
電極４下方のチャネルの厚みは薄くなり、この印加電圧
の大きさに従って、ソース電極９側へと流れていくドレ
イン電流ＩD を制御することができる。なお、図１３中
の符号で、図２１中の符号と同一のものは、従来例で説
明した通りであり、ｗは、従来例の図２１に示す、堀り
込み部８０がある場合のＦＥＴの表面空乏層の最も深い
部分の位置であり、ｖは、実施例１の図３に示す、堀り
込み部８０にｎ’型層を設けた場合のＦＥＴの表面空乏
層の最も深い部分の位置である。
【０１４３】本実施例５では、上記製造方法によりＦＥ
Ｔに堀り込み部８０が形成されないので、従来例，及び
実施例１，３のような堀り込み８０によるチャネル狭窄
をなくすことができ、０Ｖ付近まで良好な相互コンダク
タンスを得ることができる。
Ｔに堀り込み部８０が形成されないので、従来例，及び
実施例１，３のような堀り込み８０によるチャネル狭窄
をなくすことができ、０Ｖ付近まで良好な相互コンダク
タンスを得ることができる。
【０１４４】上述のように本実施例５では、上記製造工
程により、突起部４ｅ−１，４ｅ−２を有するゲート電
極４ｅを形成したのち、このゲート電極４ｅをマスクと
してＳｉをイオン注入して、突起部４ｅ−１，４ｅ−２
下を含むゲート電極４ｅ下に、ｎ型ＧａＡｓ領域３ｅを
形成するので、サイドウオールを用いずにｎ型ＧａＡｓ
領域３ｅを形成することができ、上記実施例３の効果に
加え、さらに堀り込みが形成されない半導体装置を得る
ことができる効果がある。
程により、突起部４ｅ−１，４ｅ−２を有するゲート電
極４ｅを形成したのち、このゲート電極４ｅをマスクと
してＳｉをイオン注入して、突起部４ｅ−１，４ｅ−２
下を含むゲート電極４ｅ下に、ｎ型ＧａＡｓ領域３ｅを
形成するので、サイドウオールを用いずにｎ型ＧａＡｓ
領域３ｅを形成することができ、上記実施例３の効果に
加え、さらに堀り込みが形成されない半導体装置を得る
ことができる効果がある。
【０１４５】これにより、実施例５のＦＥＴでは、ｎ’
型ＧａＡｓ層３１ｅに発生する表面空乏層下方のチャネ
ルの厚みを、図１３に示すように、実施例１，３のＦＥ
Ｔの場合（ｖ）よりも厚くできる。この結果、実施例５
のＦＥＴは、実施例１，３のＦＥＴよりも、チャネル狭
窄を緩和することができ、より０Ｖに近い負の電圧をゲ
ート電極４ｅに印加しても、良好な相互コンダクタンス
が得られる効果がある。すなわち、実施例５のＦＥＴで
は、ゲート電極４ｂにかかる負のゲート電圧を０Ｖに近
づけていったとき、実施例１，３の場合以上に、相互コ
ンダクタンス（ｇm ）の低下を抑制でき、ゲート電圧が
０Ｖの場合においても、より高い値を得られる効果があ
る。
型ＧａＡｓ層３１ｅに発生する表面空乏層下方のチャネ
ルの厚みを、図１３に示すように、実施例１，３のＦＥ
Ｔの場合（ｖ）よりも厚くできる。この結果、実施例５
のＦＥＴは、実施例１，３のＦＥＴよりも、チャネル狭
窄を緩和することができ、より０Ｖに近い負の電圧をゲ
ート電極４ｅに印加しても、良好な相互コンダクタンス
が得られる効果がある。すなわち、実施例５のＦＥＴで
は、ゲート電極４ｂにかかる負のゲート電圧を０Ｖに近
づけていったとき、実施例１，３の場合以上に、相互コ
ンダクタンス（ｇm ）の低下を抑制でき、ゲート電圧が
０Ｖの場合においても、より高い値を得られる効果があ
る。
【０１４６】また、変形例１のように、マスクとしてサ
イドウォールを形成する場合でも、ＧａＡｓ半導体基板
上に各絶縁膜１０を形成したのちに、これらの絶縁膜１
０上にサイドウォール５１ｅを形成するので、従来例の
製造方法と異なり、ＧａＡｓ半導体基板の表面を掘り込
まずに、ＦＥＴを作製できる効果がある。
イドウォールを形成する場合でも、ＧａＡｓ半導体基板
上に各絶縁膜１０を形成したのちに、これらの絶縁膜１
０上にサイドウォール５１ｅを形成するので、従来例の
製造方法と異なり、ＧａＡｓ半導体基板の表面を掘り込
まずに、ＦＥＴを作製できる効果がある。
【０１４７】さらに、変形例２では、各絶縁膜１１を形
成したのち、ゲート電極４ｅを形成し、そののち、ゲー
ト電極４ｅをマスクとして、かつ、各絶縁膜１１をスル
ー膜として、イオン注入を行なうので、先の第１の製造
方法のイオン注入工程を簡略化できる効果がある。
成したのち、ゲート電極４ｅを形成し、そののち、ゲー
ト電極４ｅをマスクとして、かつ、各絶縁膜１１をスル
ー膜として、イオン注入を行なうので、先の第１の製造
方法のイオン注入工程を簡略化できる効果がある。
【０１４８】実施例６．以下、本発明の実施例６を図に
ついて説明する。図１４は本発明の実施例６による半導
体装置を示す断面図であり、図において、１ｆはＧａＡ
ｓ半導体基板、１０１ｆはＧａＡｓ半導体基板１ｆに形
成されたｉ型ＧａＡｓ層、図中の斜線部を示す７９は、
ＧａＡｓ半導体基板１ｆに形成されたｎ型ＧａＡｓ層で
あり、このｎ型ＧａＡｓ層７９は、ｎ型ＧａＡｓ領域２
１ｆと、ｎ’型ＧａＡｓ領域２３ｆと、ｎ+ 型ＧａＡｓ
領域２４ｆとよりなる。
ついて説明する。図１４は本発明の実施例６による半導
体装置を示す断面図であり、図において、１ｆはＧａＡ
ｓ半導体基板、１０１ｆはＧａＡｓ半導体基板１ｆに形
成されたｉ型ＧａＡｓ層、図中の斜線部を示す７９は、
ＧａＡｓ半導体基板１ｆに形成されたｎ型ＧａＡｓ層で
あり、このｎ型ＧａＡｓ層７９は、ｎ型ＧａＡｓ領域２
１ｆと、ｎ’型ＧａＡｓ領域２３ｆと、ｎ+ 型ＧａＡｓ
領域２４ｆとよりなる。
【０１４９】また、４ｆはｎ型ＧａＡｓ領域２１ｆ上に
配設されているＷＳｉなどの高融点金属からなるゲート
電極であり、４ｆ−１，４ｆ−２は、それぞれゲート電
極のドレイン側，及びソース側の側部にドレイン側，及
びソース側に突出して設けられた突起部である。なお、
このゲート電極４ｆとｎ型ＧａＡｓ領域２１ｆとの接合
面の幅は、０．５μｍ〜１．０μｍであり、突起部４ｆ
−１，４ｆ−２のオーバーラップ量ｕは、０．２０μｍ
〜０．２５μｍである。２２ｆは突起部４ｆ−１，４ｆ
−２の下のｎ型ＧａＡｓ領域２１ｆ上に形成されたｉ型
ＧａＡｓ領域である。ここで、ｎ型ＧａＡｓ領域２１
ｆ，ｎ’型ＧａＡｓ領域２３ｆ，及びｎ+型ＧａＡｓ領
域２４ｆのドナー濃度は、それぞれ実施例１のｎ型Ｇａ
Ａｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型
ＧａＡｓ領域７ａのドナー濃度と同様である。
配設されているＷＳｉなどの高融点金属からなるゲート
電極であり、４ｆ−１，４ｆ−２は、それぞれゲート電
極のドレイン側，及びソース側の側部にドレイン側，及
びソース側に突出して設けられた突起部である。なお、
このゲート電極４ｆとｎ型ＧａＡｓ領域２１ｆとの接合
面の幅は、０．５μｍ〜１．０μｍであり、突起部４ｆ
−１，４ｆ−２のオーバーラップ量ｕは、０．２０μｍ
〜０．２５μｍである。２２ｆは突起部４ｆ−１，４ｆ
−２の下のｎ型ＧａＡｓ領域２１ｆ上に形成されたｉ型
ＧａＡｓ領域である。ここで、ｎ型ＧａＡｓ領域２１
ｆ，ｎ’型ＧａＡｓ領域２３ｆ，及びｎ+型ＧａＡｓ領
域２４ｆのドナー濃度は、それぞれ実施例１のｎ型Ｇａ
Ａｓ領域３ａ，ｎ’型ＧａＡｓ領域３１ａ，及びｎ+ 型
ＧａＡｓ領域７ａのドナー濃度と同様である。
【０１５０】そして、ｎ型ＧａＡｓ領域２１ｆは、突起
部４ｆ−１，４ｆ−２下を含むゲート電極４ｆ下に配置
されており、このｎ型ＧａＡｓ領域２１ｆ上の，突起部
４ｆ−１，４ｆ−２の下に位置する部分にｉ型ＧａＡｓ
領域２２ｆが設けられている。また、上記ゲート電極４
ｆを、ドレイン電極８とソース電極９との間の，ドレイ
ン電極側よりソース電極側により近い位置にオフセット
して配置したオフセットゲート構成のＳＡＧＦＥＴを示
し、ドレイン側のｎ’型ＧａＡｓ領域２３ｆの長さ（ｘ
1 ）が、ソース側のｎ’型ＧａＡｓ領域２３ｆの長さ
（ｘ2 ）よりも長いものとしている。
部４ｆ−１，４ｆ−２下を含むゲート電極４ｆ下に配置
されており、このｎ型ＧａＡｓ領域２１ｆ上の，突起部
４ｆ−１，４ｆ−２の下に位置する部分にｉ型ＧａＡｓ
領域２２ｆが設けられている。また、上記ゲート電極４
ｆを、ドレイン電極８とソース電極９との間の，ドレイ
ン電極側よりソース電極側により近い位置にオフセット
して配置したオフセットゲート構成のＳＡＧＦＥＴを示
し、ドレイン側のｎ’型ＧａＡｓ領域２３ｆの長さ（ｘ
1 ）が、ソース側のｎ’型ＧａＡｓ領域２３ｆの長さ
（ｘ2 ）よりも長いものとしている。
【０１５１】次に図１５(a) 〜(e) に示す工程断面図に
従い、実施例３における半導体装置の製造方法について
説明する。まず、ＭＢＥ法などの結晶成長法により、ｉ
型ＧａＡｓ半導体基板１０３上に、ｎ型ＧａＡｓ膜２１
０ｆとｉ型ＧａＡｓ膜とを形成し、そののち、ｉ型Ｇａ
Ａｓ膜上に絶縁膜を積層する。該絶縁膜の積層後、図１
５(a) に示すように、該絶縁膜のゲート電極４ｆを形成
する領域を除去して絶縁膜１２を形成する。そののち、
絶縁膜１２をマスクにして、上記ｉ型ＧａＡｓ膜にエッ
チングを行ない、上記ｉ型ＧａＡｓ膜のゲート電極４ｂ
を形成する領域を除去して、ドレイン側及びソース側に
ｉ型ＧａＡｓ膜２２０ｆを形成する。これにより、ｎ型
ＧａＡｓ膜２１０ｆのゲート電極４ｂが形成される所要
の領域を露出させる。
従い、実施例３における半導体装置の製造方法について
説明する。まず、ＭＢＥ法などの結晶成長法により、ｉ
型ＧａＡｓ半導体基板１０３上に、ｎ型ＧａＡｓ膜２１
０ｆとｉ型ＧａＡｓ膜とを形成し、そののち、ｉ型Ｇａ
Ａｓ膜上に絶縁膜を積層する。該絶縁膜の積層後、図１
５(a) に示すように、該絶縁膜のゲート電極４ｆを形成
する領域を除去して絶縁膜１２を形成する。そののち、
絶縁膜１２をマスクにして、上記ｉ型ＧａＡｓ膜にエッ
チングを行ない、上記ｉ型ＧａＡｓ膜のゲート電極４ｂ
を形成する領域を除去して、ドレイン側及びソース側に
ｉ型ＧａＡｓ膜２２０ｆを形成する。これにより、ｎ型
ＧａＡｓ膜２１０ｆのゲート電極４ｂが形成される所要
の領域を露出させる。
【０１５２】そののち、ｎ型ＧａＡｓ層２１０ｆの上記
所要の領域上，及び、該所要の領域に隣接するドレイン
側及びソース側の上記絶縁膜１２の各端部上にに、電極
部材を被着して、図１５(b) に示す、突起部４ｆ−１，
４ｆ−２を有するゲート電極４ｆを形成する。
所要の領域上，及び、該所要の領域に隣接するドレイン
側及びソース側の上記絶縁膜１２の各端部上にに、電極
部材を被着して、図１５(b) に示す、突起部４ｆ−１，
４ｆ−２を有するゲート電極４ｆを形成する。
【０１５３】ゲート電極４ｆの形成後、図１５(c) に示
すように、ゲート電極４ｆをマスクにして、かつ、絶縁
膜１２をスルー膜にして、ＧａＡｓ半導体基板にＳｉの
イオン注入を行なうことにより、ｎ’型ＧａＡｓ領域２
３０ａ，及びｎ型ＧａＡｓ領域３ａが形成される。これ
により、ｉ型ＧａＡｓ層１０３が変化したｉ型ＧａＡｓ
層１０２上に、ｎ型ＧａＡｓ領域２１ｆ及びｎ’型Ｇａ
Ａｓ領域２３０ｆよりなるｎ型ＧａＡｓ層３２ｆを形成
され、ｎ型ＧａＡｓ領域２１ｆ上のゲート電極の突起部
４ｆ−１，４ｆ−２の下方にｉ型ＧａＡｓ領域２２ｆを
形成することができる。
すように、ゲート電極４ｆをマスクにして、かつ、絶縁
膜１２をスルー膜にして、ＧａＡｓ半導体基板にＳｉの
イオン注入を行なうことにより、ｎ’型ＧａＡｓ領域２
３０ａ，及びｎ型ＧａＡｓ領域３ａが形成される。これ
により、ｉ型ＧａＡｓ層１０３が変化したｉ型ＧａＡｓ
層１０２上に、ｎ型ＧａＡｓ領域２１ｆ及びｎ’型Ｇａ
Ａｓ領域２３０ｆよりなるｎ型ＧａＡｓ層３２ｆを形成
され、ｎ型ＧａＡｓ領域２１ｆ上のゲート電極の突起部
４ｆ−１，４ｆ−２の下方にｉ型ＧａＡｓ領域２２ｆを
形成することができる。
【０１５４】ｎ型ＧａＡｓ層３２ｆの形成後、図１５
(d) に示す、フォトレジスト６ｆを形成し、そののち、
ＧａＡｓ半導体基板１０１ｆにＳｉのイオン注入を行な
う。これにより、ｉ型ＧａＡｓ層１０２が変化したｉ型
ＧａＡｓ層１０１ｆ上に、ｎ型ＧａＡｓ領域２１ｆ，
ｎ’型ＧａＡｓ領域２３１ｆ，及びｎ+ 型ＧａＡｓ領域
２４０ｆよりなるｎ型ＧａＡｓ層３３ｆ，及びｉ型Ｇａ
Ａｓ領域２２ｆが形成される。
(d) に示す、フォトレジスト６ｆを形成し、そののち、
ＧａＡｓ半導体基板１０１ｆにＳｉのイオン注入を行な
う。これにより、ｉ型ＧａＡｓ層１０２が変化したｉ型
ＧａＡｓ層１０１ｆ上に、ｎ型ＧａＡｓ領域２１ｆ，
ｎ’型ＧａＡｓ領域２３１ｆ，及びｎ+ 型ＧａＡｓ領域
２４０ｆよりなるｎ型ＧａＡｓ層３３ｆ，及びｉ型Ｇａ
Ａｓ領域２２ｆが形成される。
【０１５５】ｎ型ＧａＡｓ層３３ｆ，及びｉ型ＧａＡｓ
層１０１ｆの形成後、フォトレジスト６０及び絶縁膜１
２を除去して、さらに、ｎ’型ＧａＡｓ領域２３ｆ及び
ｎ+型ＧａＡｓ領域２４０ｆを、アニール処理によって
活性化する。これにより、図１５(e) に示す、ｎ型Ｇａ
Ａｓ層７９が形成される。
層１０１ｆの形成後、フォトレジスト６０及び絶縁膜１
２を除去して、さらに、ｎ’型ＧａＡｓ領域２３ｆ及び
ｎ+型ＧａＡｓ領域２４０ｆを、アニール処理によって
活性化する。これにより、図１５(e) に示す、ｎ型Ｇａ
Ａｓ層７９が形成される。
【０１５６】ｎ型ＧａＡｓ層７９の形成後、図１５(e)
に示すように、ドレイン側のｎ+ 型ＧａＡｓ領域２４ｆ
上にドレイン電極８を形成し、ソース側のｎ+ 型ＧａＡ
ｓ領域２４ｆ上にソース電極９を形成して、ＦＥＴを完
成する。
に示すように、ドレイン側のｎ+ 型ＧａＡｓ領域２４ｆ
上にドレイン電極８を形成し、ソース側のｎ+ 型ＧａＡ
ｓ領域２４ｆ上にソース電極９を形成して、ＦＥＴを完
成する。
【０１５７】変形例１．なお、上記製造方法では、Ｇａ
Ａｓ層３２ｆの形成後にフォトレジスト６ｆを形成した
が、フォトレジスト６ｆの代わりに、図１５(d) に破線
で示す、サイドウォール５１ｆ及びフォトレジスト６０
ｆを用いて、実施例５のＦＥＴを形成してもよい。な
お、この場合、絶縁膜１２と、後に形成するサイドウォ
ール５１ｆとは、異種の材料からなるものとする。
Ａｓ層３２ｆの形成後にフォトレジスト６ｆを形成した
が、フォトレジスト６ｆの代わりに、図１５(d) に破線
で示す、サイドウォール５１ｆ及びフォトレジスト６０
ｆを用いて、実施例５のＦＥＴを形成してもよい。な
お、この場合、絶縁膜１２と、後に形成するサイドウォ
ール５１ｆとは、異種の材料からなるものとする。
【０１５８】まず、上記と同様の工程で、図１５(c) に
示すように、ＧａＡｓ層３２ｅを形成した後、実施例１
の場合と同様の方法で、サイドウォール５１ｆを形成す
る。本実施例の場合は、ＧａＡｓ半導体基板の表面が、
各絶縁膜１２に被われていることにより、従来例及び実
施例１の場合と異なり、サイドウォール５１ｆを形成し
ても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエ
ッチングされない。その後、ドレイン側にオフセットし
たフォトレジスト６０ｆを図１５(d) のように形成す
る。
示すように、ＧａＡｓ層３２ｅを形成した後、実施例１
の場合と同様の方法で、サイドウォール５１ｆを形成す
る。本実施例の場合は、ＧａＡｓ半導体基板の表面が、
各絶縁膜１２に被われていることにより、従来例及び実
施例１の場合と異なり、サイドウォール５１ｆを形成し
ても、ＧａＡｓ半導体基板のｎ型ＧａＡｓ層３１ｊはエ
ッチングされない。その後、ドレイン側にオフセットし
たフォトレジスト６０ｆを図１５(d) のように形成す
る。
【０１５９】サイドウォール５１ｆの形成後、図１５
(d) に示すように、ゲート電極４ｆ，サイドウォール５
１ｆ，及びフォトレジスト６０ｆをマスクにして、か
つ、各絶縁膜１２をスルー膜にして、ＧａＡｓ半導体基
板にＳｉのイオン注入を行なう。これにより、ｉ型Ｇａ
Ａｓ層１０２が変化したｉ型ＧａＡｓ層１０１ｆ上に、
ｎ型ＧａＡｓ領域２１ｆ，ｎ’型ＧａＡｓ領域２３１
ｆ，及びｎ+ 型ＧａＡｓ領域２４０ｆよりなるｎ型Ｇａ
Ａｓ層３３ｆ，及びｉ型ＧａＡｓ領域２２ｆが形成され
る。ＧａＡｓ層３３ｆの形成後、上記同様の工程により
ＦＥＴを完成する。
(d) に示すように、ゲート電極４ｆ，サイドウォール５
１ｆ，及びフォトレジスト６０ｆをマスクにして、か
つ、各絶縁膜１２をスルー膜にして、ＧａＡｓ半導体基
板にＳｉのイオン注入を行なう。これにより、ｉ型Ｇａ
Ａｓ層１０２が変化したｉ型ＧａＡｓ層１０１ｆ上に、
ｎ型ＧａＡｓ領域２１ｆ，ｎ’型ＧａＡｓ領域２３１
ｆ，及びｎ+ 型ＧａＡｓ領域２４０ｆよりなるｎ型Ｇａ
Ａｓ層３３ｆ，及びｉ型ＧａＡｓ領域２２ｆが形成され
る。ＧａＡｓ層３３ｆの形成後、上記同様の工程により
ＦＥＴを完成する。
【０１６０】次に実施例３のＦＥＴの動作について、ゲ
ート電極４ｂ付近の拡大断面を示す図１６を用いて説明
する。なお、図１６中の符号で、図１３中の符号と同一
のものは、実施例５で説明した通りである。図１６に示
すように、実施例６のＦＥＴでは、先の実施例５の場合
と同様、ゲート電極４ｆに負の電圧が印加されると、こ
の負の電圧に応じたゲート空乏層が、ｎ型ＧａＡｓ領域
２１ｆに発生し、これにより、ドレイン電流が制御され
る。また、実施例６のＦＥＴでは、その表面空乏層の底
部の高さが、実施例５のＦＥＴのものより高くなりチャ
ネルの厚みがさらに厚くなる。チャネル狭窄を緩和する
ことができる。
ート電極４ｂ付近の拡大断面を示す図１６を用いて説明
する。なお、図１６中の符号で、図１３中の符号と同一
のものは、実施例５で説明した通りである。図１６に示
すように、実施例６のＦＥＴでは、先の実施例５の場合
と同様、ゲート電極４ｆに負の電圧が印加されると、こ
の負の電圧に応じたゲート空乏層が、ｎ型ＧａＡｓ領域
２１ｆに発生し、これにより、ドレイン電流が制御され
る。また、実施例６のＦＥＴでは、その表面空乏層の底
部の高さが、実施例５のＦＥＴのものより高くなりチャ
ネルの厚みがさらに厚くなる。チャネル狭窄を緩和する
ことができる。
【０１６１】上述のように、本実施例６では、ｉ型Ｇａ
Ａｓ層１０３上に、ｎ型ＧａＡｓ膜２１０ｆ，ｉ型Ｇａ
Ａｓ膜，及び絶縁膜を順次形成し、そののち、上記絶縁
膜，及びｉ型ＧａＡｓ膜の一部分を除去して、ｎ型Ｇａ
Ａｓ膜２１０ｆの，ゲート電極４ｂが形成される所要の
領域を露出させ、さらに、この所要の領域上，及び、上
記絶縁膜の該所要の領域に隣接する各端部上に、電極部
材を被着して、ゲート電極４ｆを形成し、そののち、こ
のゲート電極４ｆをマスクとして、かつ、上記絶縁膜を
スルー膜として、ＧａＡｓ半導体基板にＳｉをイオン注
入するので、突起部４ｆ−１，４ｆ−２下を含むゲート
電極４ｆ下のＧａＡｓ層のＳｉの濃度を、もとの状態に
保つこと、すなわち、ｎ型ＧａＡｓ領域２１ｆ，及びｎ
型ＧａＡｓ領域２１ｆ上の，突起部４ｆ−１，４ｆ−２
下方にｉ型ＧａＡｓ領域２２ｆを形成することができ
る。この結果、図１６に示すように、ｎ型ＧａＡｓ領域
２１ｆのうちのｉ型ＧａＡｓ領域２２ｆ下の部分には、
表面空乏層が発生せず、仮に、表面空乏層が発生したと
しても、その深さは、ゲート空乏層に影響を与えない程
度になる効果がある。さらに、ｎ型ＧａＡｓ領域２１ｆ
とゲート電極４ｆとの接合面の高さを、ｎ’型ＧａＡｓ
領域２３ｆ，及びｎ+ 型ＧａＡｓ領域２４ｆの表面の高
さ以下とすることができるので、ｎ’型ＧａＡｓ領域２
３ｆ，及びｎ+型ＧａＡｓ領域２４ｆの表面空乏層の底
部を、上記接合面よりも高くでき、これにより、実施例
６のＦＥＴでは、上記表面空乏層によるｎ’型ＧａＡｓ
領域３１ｆのチャネル狭窄をさらに緩和し、実施例４，
５の場合以上に、０Ｖに近い値を印加した場合でも、そ
の相互コンダクタンス（ｇm ）は、より高い値を得られ
る効果がある。
Ａｓ層１０３上に、ｎ型ＧａＡｓ膜２１０ｆ，ｉ型Ｇａ
Ａｓ膜，及び絶縁膜を順次形成し、そののち、上記絶縁
膜，及びｉ型ＧａＡｓ膜の一部分を除去して、ｎ型Ｇａ
Ａｓ膜２１０ｆの，ゲート電極４ｂが形成される所要の
領域を露出させ、さらに、この所要の領域上，及び、上
記絶縁膜の該所要の領域に隣接する各端部上に、電極部
材を被着して、ゲート電極４ｆを形成し、そののち、こ
のゲート電極４ｆをマスクとして、かつ、上記絶縁膜を
スルー膜として、ＧａＡｓ半導体基板にＳｉをイオン注
入するので、突起部４ｆ−１，４ｆ−２下を含むゲート
電極４ｆ下のＧａＡｓ層のＳｉの濃度を、もとの状態に
保つこと、すなわち、ｎ型ＧａＡｓ領域２１ｆ，及びｎ
型ＧａＡｓ領域２１ｆ上の，突起部４ｆ−１，４ｆ−２
下方にｉ型ＧａＡｓ領域２２ｆを形成することができ
る。この結果、図１６に示すように、ｎ型ＧａＡｓ領域
２１ｆのうちのｉ型ＧａＡｓ領域２２ｆ下の部分には、
表面空乏層が発生せず、仮に、表面空乏層が発生したと
しても、その深さは、ゲート空乏層に影響を与えない程
度になる効果がある。さらに、ｎ型ＧａＡｓ領域２１ｆ
とゲート電極４ｆとの接合面の高さを、ｎ’型ＧａＡｓ
領域２３ｆ，及びｎ+ 型ＧａＡｓ領域２４ｆの表面の高
さ以下とすることができるので、ｎ’型ＧａＡｓ領域２
３ｆ，及びｎ+型ＧａＡｓ領域２４ｆの表面空乏層の底
部を、上記接合面よりも高くでき、これにより、実施例
６のＦＥＴでは、上記表面空乏層によるｎ’型ＧａＡｓ
領域３１ｆのチャネル狭窄をさらに緩和し、実施例４，
５の場合以上に、０Ｖに近い値を印加した場合でも、そ
の相互コンダクタンス（ｇm ）は、より高い値を得られ
る効果がある。
【０１６２】また、ゲート電極４を、ドレイン電極８と
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
上記実施例と同様に、ドレイン側のｎ’型ＧａＡｓ領域
２３ｆの長さが、ソース側のｎ’型ＧａＡｓ領域２３ｆ
の長さよりも長いものとしたので、ドレイン電極８周辺
の電界集中を防止でき、これにより、高耐圧、高出力用
半導体に要求されるＦＥＴ特性を満たすことができる。
ソース電極９との間の，ドレイン電極８側よりソース電
極９側により近い位置にオフセットして配置し、かつ、
上記実施例と同様に、ドレイン側のｎ’型ＧａＡｓ領域
２３ｆの長さが、ソース側のｎ’型ＧａＡｓ領域２３ｆ
の長さよりも長いものとしたので、ドレイン電極８周辺
の電界集中を防止でき、これにより、高耐圧、高出力用
半導体に要求されるＦＥＴ特性を満たすことができる。
【０１６３】さらに、実施例６の変形例１による製造方
法では、サイドウォール５１ｆを用いる場合、サイドウ
ォール５１ｆは、絶縁膜１２上に形成されるので、Ｇａ
Ａｓ半導体基板を掘り込まないでサイドウォール５１ｆ
を形成できる効果があり、これにより、ｎ’型ＧａＡｓ
領域２３ｆに発生する表面空乏層の底部は、上記の掘り
込みの無い分、浅くなり、チャネル狭窄を緩和できる効
果がある。
法では、サイドウォール５１ｆを用いる場合、サイドウ
ォール５１ｆは、絶縁膜１２上に形成されるので、Ｇａ
Ａｓ半導体基板を掘り込まないでサイドウォール５１ｆ
を形成できる効果があり、これにより、ｎ’型ＧａＡｓ
領域２３ｆに発生する表面空乏層の底部は、上記の掘り
込みの無い分、浅くなり、チャネル狭窄を緩和できる効
果がある。
【０１６４】実施例７．以下、本発明の実施例７を図に
ついて説明する。図において、実施例３に示した図７と
同一符号は同一または相当する部分を示している。図１
７の半導体装置は、ゲート電極を、ドレイン電極とソー
ス電極との間の，ドレイン電極とソース電極との中間位
置に配置し、ｎ型ＧａＡｓ層７７の，ゲート電極のドレ
イン側，及びソース側にそれぞれ同じ等しい長さに設け
られたｎ’ＧａＡｓ領域３１ｃを有する半導体スイッチ
素子を示している。
ついて説明する。図において、実施例３に示した図７と
同一符号は同一または相当する部分を示している。図１
７の半導体装置は、ゲート電極を、ドレイン電極とソー
ス電極との間の，ドレイン電極とソース電極との中間位
置に配置し、ｎ型ＧａＡｓ層７７の，ゲート電極のドレ
イン側，及びソース側にそれぞれ同じ等しい長さに設け
られたｎ’ＧａＡｓ領域３１ｃを有する半導体スイッチ
素子を示している。
【０１６５】次に、図１８(a) 〜(e) に図１７のスイッ
チ素子の製造方法を図について説明する。図１８におい
て、図８，９と同一符号は同一または相当する部分を示
しており、６ｇは、ゲート電極４ｃからソース電極９側
とドレイン電極８側に等距離張り出してパターニングさ
れたレジストである。
チ素子の製造方法を図について説明する。図１８におい
て、図８，９と同一符号は同一または相当する部分を示
しており、６ｇは、ゲート電極４ｃからソース電極９側
とドレイン電極８側に等距離張り出してパターニングさ
れたレジストである。
【０１６６】実施例３のと同様の工程で図８(c) に示す
イオン注入を行い、ｎ型ＧａＡｓ領域３ｃ，及びｎ’型
ＧａＡｓ領域３１０ｃを得る。
イオン注入を行い、ｎ型ＧａＡｓ領域３ｃ，及びｎ’型
ＧａＡｓ領域３１０ｃを得る。
【０１６７】そののち、図１８(a) に示すように、ゲー
ト電極４ｃからソース電極９側とドレイン電極８側に等
しい長さで張り出してパターニングされたレジスト６ｇ
を形成し、このレジスト６ｇ，ゲート電極４ｃ，及びサ
イドウォール５１をマスクにＳｉのイオン注入を行い、
ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃ
と、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型ＧａＡｓ
層を得る。以降の工程は実施例３の図８で示したのと同
様であり、これにより本実施例の半導体装置を完成す
る。
ト電極４ｃからソース電極９側とドレイン電極８側に等
しい長さで張り出してパターニングされたレジスト６ｇ
を形成し、このレジスト６ｇ，ゲート電極４ｃ，及びサ
イドウォール５１をマスクにＳｉのイオン注入を行い、
ｎ型ＧａＡｓ領域３ｃと、ｎ’型ＧａＡｓ領域３１ｃ
と、ｎ+ 型ＧａＡｓ領域７０ｃとよりなるｎ型ＧａＡｓ
層を得る。以降の工程は実施例３の図８で示したのと同
様であり、これにより本実施例の半導体装置を完成す
る。
【０１６８】変形例１．この製造方法の変形例として、
実施例４として図９に示したのと同様の工程により、図
９(c) に示すイオン注入を行うが、この際のレジスト６
ｄの形状を、図１８(b) に示すレジスト６ｇのようにし
て形成し、即ち、ゲート電極４ｃからソース電極９側と
ドレイン電極８側に等距離に張り出してパターニングさ
れたレジスト６ｇを形成して、イオン注入を行うことに
より、ドレイン側，及びソース側のそれぞれのｎ’型Ｇ
ａＡｓ領域３１ｃの長さが等しい半導体装置を得ること
ができ、以降実施例４と同様の工程を行うことにより半
導体装置を完成する。
実施例４として図９に示したのと同様の工程により、図
９(c) に示すイオン注入を行うが、この際のレジスト６
ｄの形状を、図１８(b) に示すレジスト６ｇのようにし
て形成し、即ち、ゲート電極４ｃからソース電極９側と
ドレイン電極８側に等距離に張り出してパターニングさ
れたレジスト６ｇを形成して、イオン注入を行うことに
より、ドレイン側，及びソース側のそれぞれのｎ’型Ｇ
ａＡｓ領域３１ｃの長さが等しい半導体装置を得ること
ができ、以降実施例４と同様の工程を行うことにより半
導体装置を完成する。
【０１６９】また、上記実施例５，及び６についても、
半導体装置を製造する際のレジスト６ｅ，６ｆ，及び絶
縁膜１１のサイズをゲート電極のドレイン側，及びソー
ス側で同じ長さとすることにより、本実施例のようにド
レイン側，及びソース側で同じ長さのｎ’型ＧａＡｓ領
域３ｅ，ｎ’型ＧａＡｓ領域３ｆを有する半導体装置を
得ることができ、スイッチ素子として用いることができ
る。
半導体装置を製造する際のレジスト６ｅ，６ｆ，及び絶
縁膜１１のサイズをゲート電極のドレイン側，及びソー
ス側で同じ長さとすることにより、本実施例のようにド
レイン側，及びソース側で同じ長さのｎ’型ＧａＡｓ領
域３ｅ，ｎ’型ＧａＡｓ領域３ｆを有する半導体装置を
得ることができ、スイッチ素子として用いることができ
る。
【０１７０】以下に、本実施例７の作用について説明す
る。本発明の実施例は、実施例３で説明したのと同様
に、ｎ’型ＧａＡｓ領域３１ｃを設けることにより、堀
り込み部８０の表面空乏層によるチャネル狭窄の影響を
緩和することができる。さらにゲート電極をドレイン電
極とソース電極の中間位置とし、それぞれ等しい長さを
有するｎ’型ＧａＡｓ領域３１ｃを設けたので、ゲート
電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接して存在せ
ず、ゲート電極にさらに大きな負の電圧を印加した場合
に発生するリーク電流を抑制することができ、ゲートド
レイン間耐圧（Ｖgdo ）、ゲートソース間耐圧（Ｖgso
）を等しくかつ高耐圧に得ることができる。これによ
り、高出力送信受信用のスイッチング動作が可能とな
り、プレーナ型の高耐圧スイッチ素子として用いること
ができる。このように本実施例では、リセス型に較べ均
一性に優れたプレーナ型の高耐圧スイッチ素子を歩留り
良く製造できる効果がある。
る。本発明の実施例は、実施例３で説明したのと同様
に、ｎ’型ＧａＡｓ領域３１ｃを設けることにより、堀
り込み部８０の表面空乏層によるチャネル狭窄の影響を
緩和することができる。さらにゲート電極をドレイン電
極とソース電極の中間位置とし、それぞれ等しい長さを
有するｎ’型ＧａＡｓ領域３１ｃを設けたので、ゲート
電極に、高濃度のｎ+ 型ＧａＡｓ領域が近接して存在せ
ず、ゲート電極にさらに大きな負の電圧を印加した場合
に発生するリーク電流を抑制することができ、ゲートド
レイン間耐圧（Ｖgdo ）、ゲートソース間耐圧（Ｖgso
）を等しくかつ高耐圧に得ることができる。これによ
り、高出力送信受信用のスイッチング動作が可能とな
り、プレーナ型の高耐圧スイッチ素子として用いること
ができる。このように本実施例では、リセス型に較べ均
一性に優れたプレーナ型の高耐圧スイッチ素子を歩留り
良く製造できる効果がある。
【０１７１】実施例８．図１〜図１８では単一ＦＥＴ，
及びスイッチ素子について説明したが、本実施例は、用
途に応じてＦＥＴが並列に配置された半導体装置，マイ
クロ波モノリシック集積回路（ＭＭＩＣ）として多段Ｆ
ＥＴ構成にした半導体装置，及びスイッチ素子を含む半
導体装置等にも展開することができる。
及びスイッチ素子について説明したが、本実施例は、用
途に応じてＦＥＴが並列に配置された半導体装置，マイ
クロ波モノリシック集積回路（ＭＭＩＣ）として多段Ｆ
ＥＴ構成にした半導体装置，及びスイッチ素子を含む半
導体装置等にも展開することができる。
【０１７２】上記実施例で示した単一のＦＥＴ，及びス
イッチ素子のほか、通常ＢＰＬＤＤ或いはＬＤＤ構造Ｓ
ＡＧＦＥＴで構成した低雑音増幅用回路、ロジック回路
等の複数の構成要素を集積化し、一体化したＭＭＩＣ
を、通常のウエハプロセスにより製造する。
イッチ素子のほか、通常ＢＰＬＤＤ或いはＬＤＤ構造Ｓ
ＡＧＦＥＴで構成した低雑音増幅用回路、ロジック回路
等の複数の構成要素を集積化し、一体化したＭＭＩＣ
を、通常のウエハプロセスにより製造する。
【０１７３】以下に、本実施例の作用について説明す
る。通常高耐圧が要求される半導体装置は、その用途に
より、その基本構造が異なるものである。例えば、高耐
圧が要求されるスイッチ素子は、従来例の図２３で示し
たように、高耐圧を得るためにリセス構造を用いてお
り、高耐圧のＦＥＴは、上記実施例１ないし６で述べた
のＳＡＧＦＥＴのようなプレーナ構造を用いている。こ
のように基本構造の異なる半導体素子をを同一ウエハ上
で集積化することは非常に困難であった。しかし、本実
施例７のプレーナ型の高耐圧スイッチ素子を用いること
により、プレーナ型として、同一の工程により集積回路
を製造することができる。
る。通常高耐圧が要求される半導体装置は、その用途に
より、その基本構造が異なるものである。例えば、高耐
圧が要求されるスイッチ素子は、従来例の図２３で示し
たように、高耐圧を得るためにリセス構造を用いてお
り、高耐圧のＦＥＴは、上記実施例１ないし６で述べた
のＳＡＧＦＥＴのようなプレーナ構造を用いている。こ
のように基本構造の異なる半導体素子をを同一ウエハ上
で集積化することは非常に困難であった。しかし、本実
施例７のプレーナ型の高耐圧スイッチ素子を用いること
により、プレーナ型として、同一の工程により集積回路
を製造することができる。
【０１７４】また、プレーナ型とすることで、ウエハ上
での均一性を向上することができ、歩留りを向上するこ
とができる。
での均一性を向上することができ、歩留りを向上するこ
とができる。
【０１７５】このように本実施例では、上記実施例に示
した、プレーナ型の高耐圧ＳＡＧＦＥＴとプレーナ型の
高耐圧スイッチ素子とを用いることにより、ＳＡＧＦＥ
Ｔの形成工程と全く同じフローでスイッチ素子を形成す
ることができ、ＭＭＩＣ等の集積化した回路をプレーナ
工程で製造することができる。これにより、均一性に優
れた集積回路装置を、高歩留りで製造することができる
効果がある。
した、プレーナ型の高耐圧ＳＡＧＦＥＴとプレーナ型の
高耐圧スイッチ素子とを用いることにより、ＳＡＧＦＥ
Ｔの形成工程と全く同じフローでスイッチ素子を形成す
ることができ、ＭＭＩＣ等の集積化した回路をプレーナ
工程で製造することができる。これにより、均一性に優
れた集積回路装置を、高歩留りで製造することができる
効果がある。
【０１７６】なお、上述の各実施例では、半導体基板
に、ＧａＡｓ系の半導体基板を用いているが、ガラス
系，及びシリコン系の半導体基板を用いることもでき、
この場合も、上記の各実施例と同様の効果が得られる。
に、ＧａＡｓ系の半導体基板を用いているが、ガラス
系，及びシリコン系の半導体基板を用いることもでき、
この場合も、上記の各実施例と同様の効果が得られる。
【０１７７】
【発明の効果】この発明にかかる半導体装置（請求項
１）によれば、半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、上記
半導体基板のある半導体層が、ドナーあるいはアクセプ
タのいずれかの不純物を第１の濃度にて含有し、その上
面のほぼ中央部分に第１の所定長さの上記ゲート電極が
被着されるべき部分を有する第１の濃度領域と、上記第
１の濃度領域中の不純物と同じ導電型を示す不純物を上
記第１の濃度以上の第２の濃度にて含有し、上記第１の
濃度領域のドレイン側端にて該第１の濃度領域に隣接し
て形成された、ドレイン側方向に向けて第２の所定長さ
を有する第２の濃度領域と、上記第１の濃度領域中の不
純物と同じ導電型を示す不純物を上記第２の濃度以上の
第３の濃度にて含有し，上記第２の濃度領域のドレイン
側端にて該第２の濃度領域に隣接して形成されたドレイ
ン側の第３の濃度領域と、上記第１の濃度領域中の不純
物と同じ導電型を示す不純物を上記第３の濃度にて含有
し，上記第１の濃度領域のソース側端にて該第１の濃度
領域に隣接して形成されたソース側の第３の濃度領域と
よりなるものであり、上記第１の濃度領域上のゲート電
極が被着されるべき部分にゲート電極が，上記ドレイン
側の第３の濃度領域上に上記ドレイン電極が、上記ソー
ス側の第３の濃度領域上に上記ソース電極がそれぞれ形
成されているので、サイドウォールの形成により、上記
第２の濃度領域が掘り込まれた場合でも、この堀り込み
部の表面空乏層の深さを浅くでき、これにより、上記表
面空乏層によるチャネルの狭窄を緩和できる。この結
果、上記ゲート電極に印加される負の電圧値を、さらに
０Ｖに近づけても、良好な相互コンダクタンス値が得ら
れる効果がある。さらに、ゲート電圧，及びドレイン電
圧により、上記第１の濃度領域のドレイン側に電界が集
中しても、上記第１の濃度領域のドレイン側に上記第２
の濃度領域があるので、上記第３の濃度領域への電界の
集中を緩和でき、十分なゲート−ドレイン間耐圧を得ら
れる効果がある。
１）によれば、半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、上記
半導体基板のある半導体層が、ドナーあるいはアクセプ
タのいずれかの不純物を第１の濃度にて含有し、その上
面のほぼ中央部分に第１の所定長さの上記ゲート電極が
被着されるべき部分を有する第１の濃度領域と、上記第
１の濃度領域中の不純物と同じ導電型を示す不純物を上
記第１の濃度以上の第２の濃度にて含有し、上記第１の
濃度領域のドレイン側端にて該第１の濃度領域に隣接し
て形成された、ドレイン側方向に向けて第２の所定長さ
を有する第２の濃度領域と、上記第１の濃度領域中の不
純物と同じ導電型を示す不純物を上記第２の濃度以上の
第３の濃度にて含有し，上記第２の濃度領域のドレイン
側端にて該第２の濃度領域に隣接して形成されたドレイ
ン側の第３の濃度領域と、上記第１の濃度領域中の不純
物と同じ導電型を示す不純物を上記第３の濃度にて含有
し，上記第１の濃度領域のソース側端にて該第１の濃度
領域に隣接して形成されたソース側の第３の濃度領域と
よりなるものであり、上記第１の濃度領域上のゲート電
極が被着されるべき部分にゲート電極が，上記ドレイン
側の第３の濃度領域上に上記ドレイン電極が、上記ソー
ス側の第３の濃度領域上に上記ソース電極がそれぞれ形
成されているので、サイドウォールの形成により、上記
第２の濃度領域が掘り込まれた場合でも、この堀り込み
部の表面空乏層の深さを浅くでき、これにより、上記表
面空乏層によるチャネルの狭窄を緩和できる。この結
果、上記ゲート電極に印加される負の電圧値を、さらに
０Ｖに近づけても、良好な相互コンダクタンス値が得ら
れる効果がある。さらに、ゲート電圧，及びドレイン電
圧により、上記第１の濃度領域のドレイン側に電界が集
中しても、上記第１の濃度領域のドレイン側に上記第２
の濃度領域があるので、上記第３の濃度領域への電界の
集中を緩和でき、十分なゲート−ドレイン間耐圧を得ら
れる効果がある。
【０１７８】この発明にかかる半導体装置（請求項２）
によれば、半導体基板上にドレイン電極，ソース電極，
及びゲート電極を有する半導体装置において、上記半導
体基板のある半導体層が、ドナーあるいはアクセプタの
いずれかの不純物を第１の濃度にて含有し、その上面の
ほぼ中央部分に第１の所定長さの上記ゲート電極が被着
されるべき部分を有する第１の濃度領域と、上記第１の
濃度領域中の不純物と同じ導電型を示す不純物を上記第
１の濃度以上の第２の濃度にて含有し、上記第１の濃度
領域のドレイン側端にて該第１の濃度領域に隣接して形
成された、ドレイン側方向に向けて第２の所定長さを有
するドレイン側の第２の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第２の濃
度以上の第３の濃度にて含有し，上記ドレイン側の第２
の濃度領域のドレイン側端にて該ドレイン側の第２の濃
度領域に隣接して形成されたドレイン側の第３の濃度領
域と、上記第１の濃度領域中の不純物と同じ導電型を示
す不純物を上記第２の濃度にて含有し、上記第１の濃度
領域のソース側端にて該第１の濃度領域に隣接して形成
された、ソース側方向に向けて第３の所定長さを有する
ソース側の第２の濃度領域と、上記と同じ導電型を示す
不純物を上記第３の濃度にて含有し，上記ソース側の第
２の濃度領域のソース側端にて該ソース側の第２の濃度
領域に隣接して形成されたソース側の第３の濃度領域と
よりなるものであり、上記第１の濃度領域上のゲート電
極が被着されるべき部分にゲート電極が，上記ドレイン
側の第３の濃度領域上に上記ドレイン電極が、上記ソー
ス側の第３の濃度領域上に上記ソース電極がそれぞれ形
成されているので、サイドウォールの形成により、上記
第２の濃度領域が掘り込まれた場合でも、この堀り込み
部の表面空乏層の深さを浅くでき、これにより、上記表
面空乏層によるチャネルの狭窄を緩和できる。この結
果、上記ゲート電極に印加される負の電圧値を、さらに
０Ｖに近づけても、良好な相互コンダクタンス値が得ら
れる効果がある。さらに、ゲート電圧，及びドレイン電
圧により、上記第１の濃度領域のドレイン側に電界が集
中しても、上記第１の濃度領域のドレイン側に上記第２
の濃度領域があるので、上記第３の濃度領域への電界の
集中を緩和でき、十分なゲート−ドレイン間耐圧を得ら
れる効果がある。さらに上記第１の濃度領域のソース側
にも上記第２の濃度領域があることにより、ゲート−ソ
ース間耐圧が向上し、動作時のリーク電流を低減するこ
とができる効果がある。
によれば、半導体基板上にドレイン電極，ソース電極，
及びゲート電極を有する半導体装置において、上記半導
体基板のある半導体層が、ドナーあるいはアクセプタの
いずれかの不純物を第１の濃度にて含有し、その上面の
ほぼ中央部分に第１の所定長さの上記ゲート電極が被着
されるべき部分を有する第１の濃度領域と、上記第１の
濃度領域中の不純物と同じ導電型を示す不純物を上記第
１の濃度以上の第２の濃度にて含有し、上記第１の濃度
領域のドレイン側端にて該第１の濃度領域に隣接して形
成された、ドレイン側方向に向けて第２の所定長さを有
するドレイン側の第２の濃度領域と、上記第１の濃度領
域中の不純物と同じ導電型を示す不純物を上記第２の濃
度以上の第３の濃度にて含有し，上記ドレイン側の第２
の濃度領域のドレイン側端にて該ドレイン側の第２の濃
度領域に隣接して形成されたドレイン側の第３の濃度領
域と、上記第１の濃度領域中の不純物と同じ導電型を示
す不純物を上記第２の濃度にて含有し、上記第１の濃度
領域のソース側端にて該第１の濃度領域に隣接して形成
された、ソース側方向に向けて第３の所定長さを有する
ソース側の第２の濃度領域と、上記と同じ導電型を示す
不純物を上記第３の濃度にて含有し，上記ソース側の第
２の濃度領域のソース側端にて該ソース側の第２の濃度
領域に隣接して形成されたソース側の第３の濃度領域と
よりなるものであり、上記第１の濃度領域上のゲート電
極が被着されるべき部分にゲート電極が，上記ドレイン
側の第３の濃度領域上に上記ドレイン電極が、上記ソー
ス側の第３の濃度領域上に上記ソース電極がそれぞれ形
成されているので、サイドウォールの形成により、上記
第２の濃度領域が掘り込まれた場合でも、この堀り込み
部の表面空乏層の深さを浅くでき、これにより、上記表
面空乏層によるチャネルの狭窄を緩和できる。この結
果、上記ゲート電極に印加される負の電圧値を、さらに
０Ｖに近づけても、良好な相互コンダクタンス値が得ら
れる効果がある。さらに、ゲート電圧，及びドレイン電
圧により、上記第１の濃度領域のドレイン側に電界が集
中しても、上記第１の濃度領域のドレイン側に上記第２
の濃度領域があるので、上記第３の濃度領域への電界の
集中を緩和でき、十分なゲート−ドレイン間耐圧を得ら
れる効果がある。さらに上記第１の濃度領域のソース側
にも上記第２の濃度領域があることにより、ゲート−ソ
ース間耐圧が向上し、動作時のリーク電流を低減するこ
とができる効果がある。
【０１７９】この発明にかかる半導体装置（請求項３）
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、そのソース側，及びドレイン側の側部
に、それぞれソース側，及びドレイン側に突出した，該
半導体層と接触しない第１，及び第２の突起部を有する
ものであり、上記第１の濃度領域のソース側端の上方に
第１の突起部のソース側端があり、上記第１の濃度領域
のドレイン側端の上方に第２の突起部のドレイン側端が
あるので、上記ゲート電極をマスクとして上記不純物を
注入することにより、半導体基板に堀り込みを形成せず
に、上記第１の濃度領域の不純物濃度を、上記第２の濃
度以下の上記第１の濃度とすることができる。また、上
記第２の濃度領域を設けることにより、該領域の表面空
乏層の深さを浅くでき、表面空乏層，及び堀り込みによ
るチャネルの狭窄が緩和され、また、上記第３の濃度領
域での電界集中を緩和でき、動作時のリーク電流を抑え
ることができる。
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、そのソース側，及びドレイン側の側部
に、それぞれソース側，及びドレイン側に突出した，該
半導体層と接触しない第１，及び第２の突起部を有する
ものであり、上記第１の濃度領域のソース側端の上方に
第１の突起部のソース側端があり、上記第１の濃度領域
のドレイン側端の上方に第２の突起部のドレイン側端が
あるので、上記ゲート電極をマスクとして上記不純物を
注入することにより、半導体基板に堀り込みを形成せず
に、上記第１の濃度領域の不純物濃度を、上記第２の濃
度以下の上記第１の濃度とすることができる。また、上
記第２の濃度領域を設けることにより、該領域の表面空
乏層の深さを浅くでき、表面空乏層，及び堀り込みによ
るチャネルの狭窄が緩和され、また、上記第３の濃度領
域での電界集中を緩和でき、動作時のリーク電流を抑え
ることができる。
【０１８０】この発明にかかる半導体装置（請求項４）
によれば、上記半導体装置（請求項１ないし３）におい
て、上記第１，第２，及び第３の濃度領域の下に位置す
る半導体層が、上記第１，第２，及び第３の濃度領域に
含まれる上記不純物とは異なる導電型を示すドナーある
いはアクセプタのいずれかの不純物を含む半導体層であ
るので、チャネルの深さ方向のキャリア濃度分布曲線の
勾配が急峻な半導体装置を得ることができ、ウエハ面内
の各半導体素子の均一性を向上することができる効果が
ある。
によれば、上記半導体装置（請求項１ないし３）におい
て、上記第１，第２，及び第３の濃度領域の下に位置す
る半導体層が、上記第１，第２，及び第３の濃度領域に
含まれる上記不純物とは異なる導電型を示すドナーある
いはアクセプタのいずれかの不純物を含む半導体層であ
るので、チャネルの深さ方向のキャリア濃度分布曲線の
勾配が急峻な半導体装置を得ることができ、ウエハ面内
の各半導体素子の均一性を向上することができる効果が
ある。
【０１８１】この発明にかかる半導体装置（請求項５）
によれば、上記半導体装置（請求項３）において、上記
第１，第２，及び第３の濃度領域の下に位置する半導体
層が、真性半導体層であり、上記第１の濃度領域上の，
上記ゲート電極の上記第１，第２の突起部下に位置する
部分に、真性半導体領域が設けられているので、上記ゲ
ート電極をマスクとすることにより、上記ゲート電極，
及びその突起部下の第１の濃度領域，及び真性半導体領
域を形成することができ、これにより、上記第１の濃度
領域の，上記真性半導体領域下の部分に、表面空乏層が
発生しなくなり、チャネルの狭窄をさらに防止できる効
果がある。また、上記第２の濃度領域を設けることによ
り、該領域の表面空乏層の深さを浅くでき、表面空乏
層，及び堀り込みによるチャネルの狭窄が緩和され、こ
の結果、上記ゲート電極に印加される負の電圧値を、さ
らに０Ｖに近づけても、良好な相互コンダクタンス値が
得られる効果がある。また、上記第３の濃度領域での電
界集中を緩和でき、動作時のリーク電流を抑えることが
できる。
によれば、上記半導体装置（請求項３）において、上記
第１，第２，及び第３の濃度領域の下に位置する半導体
層が、真性半導体層であり、上記第１の濃度領域上の，
上記ゲート電極の上記第１，第２の突起部下に位置する
部分に、真性半導体領域が設けられているので、上記ゲ
ート電極をマスクとすることにより、上記ゲート電極，
及びその突起部下の第１の濃度領域，及び真性半導体領
域を形成することができ、これにより、上記第１の濃度
領域の，上記真性半導体領域下の部分に、表面空乏層が
発生しなくなり、チャネルの狭窄をさらに防止できる効
果がある。また、上記第２の濃度領域を設けることによ
り、該領域の表面空乏層の深さを浅くでき、表面空乏
層，及び堀り込みによるチャネルの狭窄が緩和され、こ
の結果、上記ゲート電極に印加される負の電圧値を、さ
らに０Ｖに近づけても、良好な相互コンダクタンス値が
得られる効果がある。また、上記第３の濃度領域での電
界集中を緩和でき、動作時のリーク電流を抑えることが
できる。
【０１８２】この発明にかかる半導体装置（請求項６）
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極側より上記ソース電極側により
近い位置にオフセットして配置され、上記ドレイン側の
第２の濃度領域の上記第２の所定長さが、上記ソース側
の第２の濃度領域の上記第３の所定長さよりも長いの
で、ゲート電圧，及びドレイン電圧により、上記第１の
濃度領域のドレイン側に電界が集中しても、ドレイン側
の上記第３の濃度領域での電界の集中をより緩和できる
効果がある。
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極側より上記ソース電極側により
近い位置にオフセットして配置され、上記ドレイン側の
第２の濃度領域の上記第２の所定長さが、上記ソース側
の第２の濃度領域の上記第３の所定長さよりも長いの
で、ゲート電圧，及びドレイン電圧により、上記第１の
濃度領域のドレイン側に電界が集中しても、ドレイン側
の上記第３の濃度領域での電界の集中をより緩和できる
効果がある。
【０１８３】この発明にかかる半導体装置（請求項７）
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極と上記ソース電極との中間位置
に配置され、上記ドレイン側の第２の濃度領域の上記第
２の所定長さと、上記ソース側の第２の濃度領域の上記
第３の所定長さとが等しいので、高耐圧のプレーナ型ス
イッチ素子として用いることができる。
によれば、上記半導体装置（請求項２）において、上記
ゲート電極は、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極と上記ソース電極との中間位置
に配置され、上記ドレイン側の第２の濃度領域の上記第
２の所定長さと、上記ソース側の第２の濃度領域の上記
第３の所定長さとが等しいので、高耐圧のプレーナ型ス
イッチ素子として用いることができる。
【０１８４】この発明にかかる半導体装置（請求項８）
によれば、上記半導体装置（請求項２）において、上記
ゲート電極が、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極側より上記ソース電極側により
近い位置にオフセットして配置された単数または複数の
単位半導体装置と、上記ゲート電極が、上記ドレイン電
極と上記ソース電極との間の，上記ドレイン電極と上記
ソース電極との中間位置に配置された単数または複数の
単位半導体装置とを集積してなるので、プレーナ型の高
耐圧集積回路を形成できる効果がある。
によれば、上記半導体装置（請求項２）において、上記
ゲート電極が、上記ドレイン電極と上記ソース電極との
間の，上記ドレイン電極側より上記ソース電極側により
近い位置にオフセットして配置された単数または複数の
単位半導体装置と、上記ゲート電極が、上記ドレイン電
極と上記ソース電極との間の，上記ドレイン電極と上記
ソース電極との中間位置に配置された単数または複数の
単位半導体装置とを集積してなるので、プレーナ型の高
耐圧集積回路を形成できる効果がある。
【０１８５】この発明にかかる半導体装置の製造方法
（請求項９）によれば、半導体基板上にゲート電極，ソ
ース電極，及びドレイン電極を有する半導体装置を製造
する方法において、上記半導体基板の表面に形成したあ
る導電型の半導体層上に、上記ゲート電極を形成する第
１の工程と、上記ゲート電極，及び上記半導体層の表面
上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング
除去して、上記ゲート電極側面にサイドウォールを形成
する第２の工程と、上記ゲート電極及び上記サイドウォ
ールを第１のマスクにして、上記半導体基板に上記半導
体層中の不純物と同じ導電型を示す不純物を注入する第
３の工程と、上記半導体基板上の，上記第１のマスク上
のある位置から、上記ゲート電極のドレイン側端からド
レイン側に第１の所定距離の位置までの領域に、レジス
トを形成する第４の工程と、該レジスト，及び上記第１
のマスクを第２のマスクにして、上記半導体層に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第５の工程と、上記半導体基板上の，上記第２のマスク
よりソース側の位置に上記ソース電極を、上記第２のマ
スクよりドレイン側の位置に上記ドレイン電極を形成す
る第６の工程とを含むので、上記半導体層の上記第１の
マスク下の領域を、所要の濃度にて上記不純物を含有す
るようにでき、上記半導体層の上記第２のマスク下の，
上記第１のマスク下以外の領域を、上記所要の濃度以上
の濃度にて上記不純物を含有するようにでき、上記半導
体層の上記第２のマスク下の領域以外を、上記の各濃度
以上の濃度にて、上記不純物を含有するようにできる。
また、上記サイドウォールを形成する際に、上記半導体
基板の表面の，上記サイドウォール下の以外の部分を掘
り込んでも、この掘り込んだ部分の上記不純物濃度を、
上記第１のマスク下の上記不純物濃度以上とすることに
より上記レジスト下の領域に発生する表面空乏層の深さ
を浅くでき、表面空乏層によるチャネルの狭窄を緩和で
きる効果がある。この結果、上記ゲート電極に印加され
る負の電圧値を、さらに０Ｖに近づけても、良好な相互
コンダクタンス値が得られる効果がある。また、上記中
間濃度領域を設けたことにより、高濃度領域への電界の
集中を緩和できる効果がある。
（請求項９）によれば、半導体基板上にゲート電極，ソ
ース電極，及びドレイン電極を有する半導体装置を製造
する方法において、上記半導体基板の表面に形成したあ
る導電型の半導体層上に、上記ゲート電極を形成する第
１の工程と、上記ゲート電極，及び上記半導体層の表面
上に絶縁膜を形成し、該絶縁膜の不要部分をエッチング
除去して、上記ゲート電極側面にサイドウォールを形成
する第２の工程と、上記ゲート電極及び上記サイドウォ
ールを第１のマスクにして、上記半導体基板に上記半導
体層中の不純物と同じ導電型を示す不純物を注入する第
３の工程と、上記半導体基板上の，上記第１のマスク上
のある位置から、上記ゲート電極のドレイン側端からド
レイン側に第１の所定距離の位置までの領域に、レジス
トを形成する第４の工程と、該レジスト，及び上記第１
のマスクを第２のマスクにして、上記半導体層に上記半
導体層中の不純物と同じ導電型を示す不純物を注入する
第５の工程と、上記半導体基板上の，上記第２のマスク
よりソース側の位置に上記ソース電極を、上記第２のマ
スクよりドレイン側の位置に上記ドレイン電極を形成す
る第６の工程とを含むので、上記半導体層の上記第１の
マスク下の領域を、所要の濃度にて上記不純物を含有す
るようにでき、上記半導体層の上記第２のマスク下の，
上記第１のマスク下以外の領域を、上記所要の濃度以上
の濃度にて上記不純物を含有するようにでき、上記半導
体層の上記第２のマスク下の領域以外を、上記の各濃度
以上の濃度にて、上記不純物を含有するようにできる。
また、上記サイドウォールを形成する際に、上記半導体
基板の表面の，上記サイドウォール下の以外の部分を掘
り込んでも、この掘り込んだ部分の上記不純物濃度を、
上記第１のマスク下の上記不純物濃度以上とすることに
より上記レジスト下の領域に発生する表面空乏層の深さ
を浅くでき、表面空乏層によるチャネルの狭窄を緩和で
きる効果がある。この結果、上記ゲート電極に印加され
る負の電圧値を、さらに０Ｖに近づけても、良好な相互
コンダクタンス値が得られる効果がある。また、上記中
間濃度領域を設けたことにより、高濃度領域への電界の
集中を緩和できる効果がある。
【０１８６】この発明にかかる半導体装置の製造方法
（請求項１０）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に第１種の金属膜を形成し、該
第１種の金属膜上に第２種の金属膜を形成したのち、該
第２種の金属膜を、その上記ゲート電極となる所要の領
域が残るよう除去し、上記ゲート電極の一部を形成する
第１の工程と、上記ゲート電極の一部，及び上記第１種
の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエ
ッチング除去して、上記ゲート電極の一部の側面にサイ
ドウォールを形成する第２の工程と、上記ゲート電極の
一部，及び上記サイドウォールを第１のマスクにして、
かつ上記第１種の金属膜をスルー膜にして、上記半導体
基板に上記半導体層中の不純物と同じ導電を示す不純物
を注入する第３の工程と、上記半導体基板上の，上記第
１のマスク上のある位置から、上記ゲート電極の一部の
ドレイン側端からドレイン側に第１の所定距離の位置ま
での領域に、レジストを形成する第４の工程と、該レジ
スト，及び上記第１のマスクを第２のマスクにして、か
つ上記第１種の金属膜をスルー膜にして、上記半導体基
板に上記半導体層中の不純物と同じ導電型を示す不純物
を注入する第５の工程と、上記レジスト，及び上記サイ
ドウォールを除去したのち、上記第１種の金属膜を、そ
の第１種の金属膜のゲート電極となる所要の領域が残る
よう除去し、ゲート電極の他の部分を形成する第６の工
程と、上記半導体基板上の，上記第２のマスクよりソー
ス側の位置に上記ソース電極を、上記第２のマスクより
ドレイン側の位置に上記ドレイン電極を形成する第７の
工程とを含むので、上記半導体層の上記第１のマスク下
の領域を、所要の濃度にて上記不純物を含有するように
でき、上記半導体層の上記レジスト下の，上記第１のマ
スク下以外の領域を、上記所要の濃度以上の濃度にて上
記不純物を含有するようにでき、上記半導体層の上記第
２のマスク下以外の領域を、上記の各濃度以上の濃度に
て上記不純物を含有するようにできる。また、上記第１
のマスクを構成する上記サイドウォールを形成しても、
上記半導体基板が掘り込まれなくなる。この結果、本製
造方法により得られた半導体装置では、堀り込み部，及
び上記表面空乏層によるチャネルの狭窄をさらに緩和で
きる効果がある。また、上記中間濃度領域を設けたこと
により、高濃度領域への電界の集中を緩和できる効果が
ある。
（請求項１０）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に第１種の金属膜を形成し、該
第１種の金属膜上に第２種の金属膜を形成したのち、該
第２種の金属膜を、その上記ゲート電極となる所要の領
域が残るよう除去し、上記ゲート電極の一部を形成する
第１の工程と、上記ゲート電極の一部，及び上記第１種
の金属膜上に絶縁膜を形成し、該絶縁膜の不要部分をエ
ッチング除去して、上記ゲート電極の一部の側面にサイ
ドウォールを形成する第２の工程と、上記ゲート電極の
一部，及び上記サイドウォールを第１のマスクにして、
かつ上記第１種の金属膜をスルー膜にして、上記半導体
基板に上記半導体層中の不純物と同じ導電を示す不純物
を注入する第３の工程と、上記半導体基板上の，上記第
１のマスク上のある位置から、上記ゲート電極の一部の
ドレイン側端からドレイン側に第１の所定距離の位置ま
での領域に、レジストを形成する第４の工程と、該レジ
スト，及び上記第１のマスクを第２のマスクにして、か
つ上記第１種の金属膜をスルー膜にして、上記半導体基
板に上記半導体層中の不純物と同じ導電型を示す不純物
を注入する第５の工程と、上記レジスト，及び上記サイ
ドウォールを除去したのち、上記第１種の金属膜を、そ
の第１種の金属膜のゲート電極となる所要の領域が残る
よう除去し、ゲート電極の他の部分を形成する第６の工
程と、上記半導体基板上の，上記第２のマスクよりソー
ス側の位置に上記ソース電極を、上記第２のマスクより
ドレイン側の位置に上記ドレイン電極を形成する第７の
工程とを含むので、上記半導体層の上記第１のマスク下
の領域を、所要の濃度にて上記不純物を含有するように
でき、上記半導体層の上記レジスト下の，上記第１のマ
スク下以外の領域を、上記所要の濃度以上の濃度にて上
記不純物を含有するようにでき、上記半導体層の上記第
２のマスク下以外の領域を、上記の各濃度以上の濃度に
て上記不純物を含有するようにできる。また、上記第１
のマスクを構成する上記サイドウォールを形成しても、
上記半導体基板が掘り込まれなくなる。この結果、本製
造方法により得られた半導体装置では、堀り込み部，及
び上記表面空乏層によるチャネルの狭窄をさらに緩和で
きる効果がある。また、上記中間濃度領域を設けたこと
により、高濃度領域への電界の集中を緩和できる効果が
ある。
【０１８７】この発明にかかる半導体装置の製造方法
（請求項１１）によれば、上記半導体装置の製造方法
（請求項９または１０）において、上記第４の工程は、
上記半導体基板上の，上記ゲート電極が形成されるべき
領域のドレイン側端からドレイン側に第１の所定距離の
位置から、上記ゲート電極が形成されるべき領域のソー
ス側端からソース側に第２の所定距離の位置までの領域
にレジストを形成する工程であるので、上記半導体層の
上記第１のマスク下の領域を、所要の濃度にて上記不純
物を含有するようにでき、上記半導体層の上記第２のマ
スクにより、上記ゲート電極のソース側にも上記所要の
濃度以上の濃度にて上記不純物を含有する領域を設ける
ことができ、上記半導体層の，上記第２のマスク下以外
の領域を、上記の各濃度以上の濃度にて、上記不純物を
含有するようにできる。また、上記サイドウォールを形
成する際に、上記半導体基板の表面の，上記サイドウォ
ール下の以外の部分を掘り込んでも、表面空乏層の深さ
を浅くでき、これにより、上記表面空乏層によるチャネ
ルの狭窄を緩和できる効果がある。また、ゲート電圧，
及びドレイン電圧により、上記第１の濃度領域のドレイ
ン側に電界が集中しても、上記第２の濃度領域があるの
で、上記第３の濃度領域への電界の集中を緩和でき、さ
らに、上記第１の濃度領域のソース側にも上記第２の濃
度領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。
（請求項１１）によれば、上記半導体装置の製造方法
（請求項９または１０）において、上記第４の工程は、
上記半導体基板上の，上記ゲート電極が形成されるべき
領域のドレイン側端からドレイン側に第１の所定距離の
位置から、上記ゲート電極が形成されるべき領域のソー
ス側端からソース側に第２の所定距離の位置までの領域
にレジストを形成する工程であるので、上記半導体層の
上記第１のマスク下の領域を、所要の濃度にて上記不純
物を含有するようにでき、上記半導体層の上記第２のマ
スクにより、上記ゲート電極のソース側にも上記所要の
濃度以上の濃度にて上記不純物を含有する領域を設ける
ことができ、上記半導体層の，上記第２のマスク下以外
の領域を、上記の各濃度以上の濃度にて、上記不純物を
含有するようにできる。また、上記サイドウォールを形
成する際に、上記半導体基板の表面の，上記サイドウォ
ール下の以外の部分を掘り込んでも、表面空乏層の深さ
を浅くでき、これにより、上記表面空乏層によるチャネ
ルの狭窄を緩和できる効果がある。また、ゲート電圧，
及びドレイン電圧により、上記第１の濃度領域のドレイ
ン側に電界が集中しても、上記第２の濃度領域があるの
で、上記第３の濃度領域への電界の集中を緩和でき、さ
らに、上記第１の濃度領域のソース側にも上記第２の濃
度領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。
【０１８８】この発明にかかる半導体装置の製造方法
（請求項１２）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に上記ゲート電極を形成する第
１の工程と、上記ゲート電極，及び上記半導体層の表面
上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極の
ドレイン側端からドレイン側に第１の所定距離の位置か
ら、上記ゲート電極のソース側端からソース側に第２の
所定距離の位置までの領域にレジストを形成したのち、
上記絶縁膜を，該絶縁膜の上記レジストの下に位置する
部分が残るようエッチング除去する第２の工程と、上記
ゲート電極，上記絶縁膜，及び上記レジストをマスクに
して、上記半導体基板に上記半導体層中の不純物と同じ
導電型を示す不純物を注入する第３の工程と、上記レジ
ストを除去したのち、上記ゲート電極，及び上記絶縁膜
の上記ゲート電極側面部分に形成された部分をマスクに
して、かつ上記絶縁膜の上記半導体層表面に形成された
部分をスルー膜にして、上記半導体基板に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第４の
工程と、上記半導体基板上の，上記絶縁膜よりソース側
の位置に上記ソース電極を、上記絶縁膜よりドレイン側
の位置に上記ドレイン電極を形成する第５の工程とを含
むので、半導体基板に堀り込みを有さず、上記ゲート電
極，及び該ゲート電極側面部分に形成された絶縁膜をマ
スクとすることにより、上記半導体層の該マスク下の領
域を、所要の濃度にて上記不純物を含有するようにで
き、上記絶縁膜を半透過膜とすることにより、上記半導
体層の該絶縁膜下の，上記マスク下以外の領域を、上記
所要の濃度以上の濃度にて上記不純物を含有するように
でき、上記半導体層の該絶縁膜下以外の領域を、上記の
各濃度以上の濃度にて上記不純物を含有するようにでき
る。この結果、本製造方法により得られた上記半導体装
置では、堀り込みを形成しないので、堀り込み部，及び
表面空乏層によるチャネルの狭窄をさらに緩和すること
ができる効果がある。また、ゲート電圧，及びドレイン
電圧により、上記第１の濃度領域のドレイン側に電界が
集中しても、上記第２の濃度領域があるので、上記第３
の濃度領域への電界の集中を緩和でき、さらに、上記第
１の濃度領域のソース側にも上記第２の濃度領域がある
ことにより、十分なゲート−ドレイン間耐圧，及びゲー
ト−ソース間耐圧が得られ、動作時のリーク電流を低減
できる効果がある。
（請求項１２）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上に上記ゲート電極を形成する第
１の工程と、上記ゲート電極，及び上記半導体層の表面
上に絶縁膜を形成し、該絶縁膜上の，上記ゲート電極の
ドレイン側端からドレイン側に第１の所定距離の位置か
ら、上記ゲート電極のソース側端からソース側に第２の
所定距離の位置までの領域にレジストを形成したのち、
上記絶縁膜を，該絶縁膜の上記レジストの下に位置する
部分が残るようエッチング除去する第２の工程と、上記
ゲート電極，上記絶縁膜，及び上記レジストをマスクに
して、上記半導体基板に上記半導体層中の不純物と同じ
導電型を示す不純物を注入する第３の工程と、上記レジ
ストを除去したのち、上記ゲート電極，及び上記絶縁膜
の上記ゲート電極側面部分に形成された部分をマスクに
して、かつ上記絶縁膜の上記半導体層表面に形成された
部分をスルー膜にして、上記半導体基板に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第４の
工程と、上記半導体基板上の，上記絶縁膜よりソース側
の位置に上記ソース電極を、上記絶縁膜よりドレイン側
の位置に上記ドレイン電極を形成する第５の工程とを含
むので、半導体基板に堀り込みを有さず、上記ゲート電
極，及び該ゲート電極側面部分に形成された絶縁膜をマ
スクとすることにより、上記半導体層の該マスク下の領
域を、所要の濃度にて上記不純物を含有するようにで
き、上記絶縁膜を半透過膜とすることにより、上記半導
体層の該絶縁膜下の，上記マスク下以外の領域を、上記
所要の濃度以上の濃度にて上記不純物を含有するように
でき、上記半導体層の該絶縁膜下以外の領域を、上記の
各濃度以上の濃度にて上記不純物を含有するようにでき
る。この結果、本製造方法により得られた上記半導体装
置では、堀り込みを形成しないので、堀り込み部，及び
表面空乏層によるチャネルの狭窄をさらに緩和すること
ができる効果がある。また、ゲート電圧，及びドレイン
電圧により、上記第１の濃度領域のドレイン側に電界が
集中しても、上記第２の濃度領域があるので、上記第３
の濃度領域への電界の集中を緩和でき、さらに、上記第
１の濃度領域のソース側にも上記第２の濃度領域がある
ことにより、十分なゲート−ドレイン間耐圧，及びゲー
ト−ソース間耐圧が得られ、動作時のリーク電流を低減
できる効果がある。
【０１８９】この発明にかかる半導体装置の製造方法
（請求項１３）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域以外の領域に絶縁膜を形成する第１の工程と、上
記ゲート電極が被着される領域上，及び該ゲート電極被
着領域のドレイン側及びソース側にそれぞれ隣接する上
記絶縁膜の各端部上に、電極部材を被着して、ソース
側，及びドレイン側の側部に突起部を有するゲート電極
を形成する第２の工程と、上記ゲート電極を第１のマス
クにして、かつ上記絶縁膜をスルー膜にして、上記半導
体基板に上記半導体層中の不純物と同じ導電型を示す不
純物を注入する第３の工程と、上記半導体基板上の，上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置から、上記ゲート電極被着領域の
ソース側端からソース側に第２の所定距離の位置までの
領域にレジストを形成する第４の工程と、該レジスト，
及び上記ゲート電極を第２のマスクにして、かつ上記絶
縁膜をスルー膜にして、上記半導体基板に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第５の
工程と、上記半導体基板上の，上記第２のマスクよりソ
ース側の位置に上記ソース電極を、上記第２のマスクよ
りドレイン側の位置に上記ドレイン電極を、形成する第
６の工程とを含むので、上記半導体層の上記ゲート電極
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記半導体層の上記第２のマスク下の，上記ゲ
ート電極下以外の領域を、上記所要の濃度以上の濃度に
て上記不純物を含有するようにでき、上記半導体層の上
記第２のマスク下以外の領域を、上記の各濃度以上の濃
度にて、上記不純物を含有するようにできる。この結
果、本製造方法により得られた上記半導体装置では、堀
り込みを形成しないので、堀り込み部，及び表面空乏層
によるチャネルの狭窄をさらに緩和することができる効
果がある。また、ゲート電圧，及びドレイン電圧によ
り、上記第１の濃度領域のドレイン側に電界が集中して
も、上記第２の濃度領域があるので、上記第３の濃度領
域への電界の集中を緩和でき、さらに、上記第１の濃度
領域のソース側にも上記第２の濃度領域があることによ
り、十分なゲート−ドレイン間耐圧，及びゲート−ソー
ス間耐圧が得られ、動作時のリーク電流を低減できる効
果がある。
（請求項１３）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域以外の領域に絶縁膜を形成する第１の工程と、上
記ゲート電極が被着される領域上，及び該ゲート電極被
着領域のドレイン側及びソース側にそれぞれ隣接する上
記絶縁膜の各端部上に、電極部材を被着して、ソース
側，及びドレイン側の側部に突起部を有するゲート電極
を形成する第２の工程と、上記ゲート電極を第１のマス
クにして、かつ上記絶縁膜をスルー膜にして、上記半導
体基板に上記半導体層中の不純物と同じ導電型を示す不
純物を注入する第３の工程と、上記半導体基板上の，上
記ゲート電極被着領域のドレイン側端からドレイン側に
第１の所定距離の位置から、上記ゲート電極被着領域の
ソース側端からソース側に第２の所定距離の位置までの
領域にレジストを形成する第４の工程と、該レジスト，
及び上記ゲート電極を第２のマスクにして、かつ上記絶
縁膜をスルー膜にして、上記半導体基板に上記半導体層
中の不純物と同じ導電型を示す不純物を注入する第５の
工程と、上記半導体基板上の，上記第２のマスクよりソ
ース側の位置に上記ソース電極を、上記第２のマスクよ
りドレイン側の位置に上記ドレイン電極を、形成する第
６の工程とを含むので、上記半導体層の上記ゲート電極
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記半導体層の上記第２のマスク下の，上記ゲ
ート電極下以外の領域を、上記所要の濃度以上の濃度に
て上記不純物を含有するようにでき、上記半導体層の上
記第２のマスク下以外の領域を、上記の各濃度以上の濃
度にて、上記不純物を含有するようにできる。この結
果、本製造方法により得られた上記半導体装置では、堀
り込みを形成しないので、堀り込み部，及び表面空乏層
によるチャネルの狭窄をさらに緩和することができる効
果がある。また、ゲート電圧，及びドレイン電圧によ
り、上記第１の濃度領域のドレイン側に電界が集中して
も、上記第２の濃度領域があるので、上記第３の濃度領
域への電界の集中を緩和でき、さらに、上記第１の濃度
領域のソース側にも上記第２の濃度領域があることによ
り、十分なゲート−ドレイン間耐圧，及びゲート−ソー
ス間耐圧が得られ、動作時のリーク電流を低減できる効
果がある。
【０１９０】この発明にかかる半導体装置の製造方法
（請求項１４）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域以外の領域に第１の絶縁膜を形成する第１の工程
と、上記ゲート電極が被着される領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記第１の絶縁膜の各端部上に、電極部材を被着し
て、ソース側，及びドレイン側の側部に突起部を有する
ゲート電極を形成する第２の工程と、上記ゲート電極を
第１のマスクにして、かつ上記第１の絶縁膜をスルー膜
にして、上記半導体基板に上記半導体層中の不純物と同
じ導電型を示す不純物を注入する第３の工程と、上記ゲ
ート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形
成し、該第２の絶縁膜の不要部分をエッチング除去し
て、上記ゲート電極側面にサイドウォールを形成する第
４の工程と、上記半導体基板上の，上記ゲート電極もし
くは上記サイドウォール上のある位置から、上記ゲート
電極被着領域のドレイン側端からドレイン側に第１の所
定距離の位置までの領域にレジストを形成する第５の工
程と、該レジスト，上記サイドウォール及び上記ゲート
電極を第２のマスクにして、かつ上記第１の絶縁膜をス
ルー膜にして上記半導体基板に上記半導体層中の不純物
と同じ導電型を示す不純物を注入する第６の工程と、上
記半導体基板上の，上記第２のマスクよりソース側の位
置に上記ソース電極を、上記第２のマスクよりドレイン
側の位置に上記ドレイン電極を形成する第７の工程とを
含むので、上記半導体層の上記ゲート電極下の領域を、
所要の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の，上記ゲート電極下以
外の領域を、上記所要の濃度以上の濃度にて上記不純物
を含有するようにでき、上記半導体層の上記第２のマス
ク下以外の領域を、上記の各濃度以上の濃度にて、上記
不純物を含有するようにできる。また、上記ゲート電極
に上記サイドウォールを形成しても、上記半導体基板の
表面を掘り込むことがなくなり、堀り込み部，及び表面
空乏層によるチャネルの狭窄をさらに緩和することがで
きる効果がある。また、ゲート電圧，及びドレイン電圧
により、上記第１の濃度領域のドレイン側に電界が集中
しても、上記第２の濃度領域があるので、上記第３の濃
度領域への電界の集中を緩和でき、さらに、上記第１の
濃度領域のソース側にも上記第２の濃度領域があること
により、十分なゲート−ドレイン間耐圧，及びゲート−
ソース間耐圧が得られ、動作時のリーク電流を低減でき
る効果がある。
（請求項１４）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域以外の領域に第１の絶縁膜を形成する第１の工程
と、上記ゲート電極が被着される領域上，及び該ゲート
電極被着領域のドレイン側及びソース側にそれぞれ隣接
する上記第１の絶縁膜の各端部上に、電極部材を被着し
て、ソース側，及びドレイン側の側部に突起部を有する
ゲート電極を形成する第２の工程と、上記ゲート電極を
第１のマスクにして、かつ上記第１の絶縁膜をスルー膜
にして、上記半導体基板に上記半導体層中の不純物と同
じ導電型を示す不純物を注入する第３の工程と、上記ゲ
ート電極，及び上記第１の絶縁膜上に第２の絶縁膜を形
成し、該第２の絶縁膜の不要部分をエッチング除去し
て、上記ゲート電極側面にサイドウォールを形成する第
４の工程と、上記半導体基板上の，上記ゲート電極もし
くは上記サイドウォール上のある位置から、上記ゲート
電極被着領域のドレイン側端からドレイン側に第１の所
定距離の位置までの領域にレジストを形成する第５の工
程と、該レジスト，上記サイドウォール及び上記ゲート
電極を第２のマスクにして、かつ上記第１の絶縁膜をス
ルー膜にして上記半導体基板に上記半導体層中の不純物
と同じ導電型を示す不純物を注入する第６の工程と、上
記半導体基板上の，上記第２のマスクよりソース側の位
置に上記ソース電極を、上記第２のマスクよりドレイン
側の位置に上記ドレイン電極を形成する第７の工程とを
含むので、上記半導体層の上記ゲート電極下の領域を、
所要の濃度にて上記不純物を含有するようにでき、上記
半導体層の上記第２のマスク下の，上記ゲート電極下以
外の領域を、上記所要の濃度以上の濃度にて上記不純物
を含有するようにでき、上記半導体層の上記第２のマス
ク下以外の領域を、上記の各濃度以上の濃度にて、上記
不純物を含有するようにできる。また、上記ゲート電極
に上記サイドウォールを形成しても、上記半導体基板の
表面を掘り込むことがなくなり、堀り込み部，及び表面
空乏層によるチャネルの狭窄をさらに緩和することがで
きる効果がある。また、ゲート電圧，及びドレイン電圧
により、上記第１の濃度領域のドレイン側に電界が集中
しても、上記第２の濃度領域があるので、上記第３の濃
度領域への電界の集中を緩和でき、さらに、上記第１の
濃度領域のソース側にも上記第２の濃度領域があること
により、十分なゲート−ドレイン間耐圧，及びゲート−
ソース間耐圧が得られ、動作時のリーク電流を低減でき
る効果がある。
【０１９１】この発明にかかる半導体装置の製造方法
（請求項１５）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域のドレイン側端からドレイン側に第１の所定距離
の位置までの領域，及び該ゲート電極被着領域のソース
側端からソース側に第２の所定距離の位置までの領域に
それぞれドレイン側，及びソース側の絶縁膜を形成する
第１の工程と、上記ゲート電極被着領域上，及び該ゲー
ト電極被着領域のドレイン側及びソース側にそれぞれ隣
接する，上記ドレイン側，及びソース側の絶縁膜の各端
部上に電極部材を被着して、ソース側，及びドレイン側
の側部に突起部を有するゲート電極を形成する第２の工
程と、上記ゲート電極をマスクにして、かつ上記ドレイ
ン側，及びソース側の絶縁膜をスルー膜にして、上記半
導体基板に上記半導体層中の不純物と同じ導電型を示す
不純物を注入する第３の工程と、上記半導体基板上の，
上記マスクよりソース側の位置に上記ソース電極を、上
記マスクよりドレイン側の位置に上記ドレイン電極を形
成する第４の工程とを含むので、上記半導体層の上記ゲ
ート電極下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記半導体層の上記絶縁膜下の領域
の，上記ゲート電極下以外の領域を、上記所要の濃度以
上の濃度にて上記不純物を含有するようにでき、上記半
導体層の上記ゲート電極，及び絶縁膜下以外の領域を、
上記の各濃度以上の濃度にて上記不純物を含有するよう
にできる。この結果、本製造方法により得られた上記半
導体装置では、堀り込みを形成しないので、堀り込み
部，及び表面空乏層によるチャネルの狭窄をさらに緩和
することができる効果がある。また、ゲート電圧，及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第２の濃度領域があるので、
上記第３の濃度領域への電界の集中を緩和でき、さら
に、上記第１の濃度領域のソース側にも上記第２の濃度
領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。また、イオン注入の工
程を簡略化することができる。
（請求項１５）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、上記半導体基板の表面に形成した
ある導電型の半導体層上の，上記ゲート電極が被着され
る領域のドレイン側端からドレイン側に第１の所定距離
の位置までの領域，及び該ゲート電極被着領域のソース
側端からソース側に第２の所定距離の位置までの領域に
それぞれドレイン側，及びソース側の絶縁膜を形成する
第１の工程と、上記ゲート電極被着領域上，及び該ゲー
ト電極被着領域のドレイン側及びソース側にそれぞれ隣
接する，上記ドレイン側，及びソース側の絶縁膜の各端
部上に電極部材を被着して、ソース側，及びドレイン側
の側部に突起部を有するゲート電極を形成する第２の工
程と、上記ゲート電極をマスクにして、かつ上記ドレイ
ン側，及びソース側の絶縁膜をスルー膜にして、上記半
導体基板に上記半導体層中の不純物と同じ導電型を示す
不純物を注入する第３の工程と、上記半導体基板上の，
上記マスクよりソース側の位置に上記ソース電極を、上
記マスクよりドレイン側の位置に上記ドレイン電極を形
成する第４の工程とを含むので、上記半導体層の上記ゲ
ート電極下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記半導体層の上記絶縁膜下の領域
の，上記ゲート電極下以外の領域を、上記所要の濃度以
上の濃度にて上記不純物を含有するようにでき、上記半
導体層の上記ゲート電極，及び絶縁膜下以外の領域を、
上記の各濃度以上の濃度にて上記不純物を含有するよう
にできる。この結果、本製造方法により得られた上記半
導体装置では、堀り込みを形成しないので、堀り込み
部，及び表面空乏層によるチャネルの狭窄をさらに緩和
することができる効果がある。また、ゲート電圧，及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第２の濃度領域があるので、
上記第３の濃度領域への電界の集中を緩和でき、さら
に、上記第１の濃度領域のソース側にも上記第２の濃度
領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。また、イオン注入の工
程を簡略化することができる。
【０１９２】この発明にかかる半導体装置の製造方法
（請求項１６）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、真性半導体層である第１の半導体
層上に，ある導電型の第２の半導体層，及び真性半導体
層である第３の半導体層を順次有する上記半導体基板を
形成する第１の工程と、上記第３の半導体層上に絶縁膜
を形成する第２の工程と、上記第２の半導体層の上記ゲ
ート電極が被着される領域上の，上記絶縁膜，及び上記
第３の半導体層を除去し、上記上記第２の半導体層の上
記ゲート電極被着領域を露出させる第３の工程と、上記
ゲート電極被着領域上，及び該ゲート電極被着領域のド
レイン側及びソース側にそれぞれ隣接する上記絶縁膜の
各端部上に、電極部材を被着して、ソース側，及びドレ
イン側の側部に突起部を有するゲート電極を形成する第
４の工程と、上記ゲート電極を第１のマスクにして、か
つ上記絶縁膜をスルー膜にして、上記第２，第３の半導
体層に上記第２の半導体層中の不純物と同じ導電型を示
す不純物を注入する第５の工程と、上記半導体基板上
の，上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置から、上記ゲート電極被着
領域のソース側端からソース側に第２の所定距離の位置
までの領域にレジストを形成する第６の工程と、該レジ
スト，及び上記ゲート電極を第２のマスクにして、かつ
上記絶縁膜をスルー膜にして、上記第２，第３の半導体
層に上記第２の半導体層中の不純物と同じ導電型を示す
不純物を注入する第７の工程と、上記半導体基板上の，
上記第２のマスクよりソース側の位置に上記ソース電極
を、上記第２のマスクよりドレイン側の位置に上記ドレ
イン電極を形成する第８の工程とを含むので、上記第３
の半導体層の上記ゲート電極下の領域を真性半導体のま
ま状態に保つことができ、上記第２の半導体層の上記ゲ
ート電極下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記第３，第２の半導体層の上記第２
のマスク下の，上記ゲート電極下以外の領域を、上記所
要の濃度以上の濃度にて上記不純物を含有するようにで
き、上記第３，第２の層の，上記第２のマスク下以外の
領域を、上記の各濃度以上の濃度にて、上記不純物を含
有するようにできる。この結果、本製造方法により得ら
れた上記半導体装置では、上述のように、上記不純物を
注入しても、上記第１，第３の層のうちの上記ゲート電
極下の領域を、真性半導体の状態に保つことにより、こ
の領域に表面空乏層が発生することを防止でき、サイド
ウォールを形成しないので、半導体基板が堀り込まれる
ことがなく、さらに、上記半導体基板の表面の，上記ゲ
ート電極下以外の領域を、上記ゲート電極と第２の半導
体層との接合面よりも高い位置に形成できることによ
り、堀り込み部，及び表面空乏層によるチャネルの狭窄
をさらに緩和することができる効果がある。また、ゲー
ト電圧，及びドレイン電圧により、上記第１の濃度領域
のドレイン側に電界が集中しても、上記第２の濃度領域
があるので、上記第３の濃度領域への電界の集中を緩和
でき、さらに、上記第１の濃度領域のソース側にも上記
第２の濃度領域があることにより、十分なゲート−ドレ
イン間耐圧，及びゲート−ソース間耐圧が得られ、動作
時のリーク電流を低減できる効果がある。
（請求項１６）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、真性半導体層である第１の半導体
層上に，ある導電型の第２の半導体層，及び真性半導体
層である第３の半導体層を順次有する上記半導体基板を
形成する第１の工程と、上記第３の半導体層上に絶縁膜
を形成する第２の工程と、上記第２の半導体層の上記ゲ
ート電極が被着される領域上の，上記絶縁膜，及び上記
第３の半導体層を除去し、上記上記第２の半導体層の上
記ゲート電極被着領域を露出させる第３の工程と、上記
ゲート電極被着領域上，及び該ゲート電極被着領域のド
レイン側及びソース側にそれぞれ隣接する上記絶縁膜の
各端部上に、電極部材を被着して、ソース側，及びドレ
イン側の側部に突起部を有するゲート電極を形成する第
４の工程と、上記ゲート電極を第１のマスクにして、か
つ上記絶縁膜をスルー膜にして、上記第２，第３の半導
体層に上記第２の半導体層中の不純物と同じ導電型を示
す不純物を注入する第５の工程と、上記半導体基板上
の，上記ゲート電極被着領域のドレイン側端からドレイ
ン側に第１の所定距離の位置から、上記ゲート電極被着
領域のソース側端からソース側に第２の所定距離の位置
までの領域にレジストを形成する第６の工程と、該レジ
スト，及び上記ゲート電極を第２のマスクにして、かつ
上記絶縁膜をスルー膜にして、上記第２，第３の半導体
層に上記第２の半導体層中の不純物と同じ導電型を示す
不純物を注入する第７の工程と、上記半導体基板上の，
上記第２のマスクよりソース側の位置に上記ソース電極
を、上記第２のマスクよりドレイン側の位置に上記ドレ
イン電極を形成する第８の工程とを含むので、上記第３
の半導体層の上記ゲート電極下の領域を真性半導体のま
ま状態に保つことができ、上記第２の半導体層の上記ゲ
ート電極下の領域を、所要の濃度にて上記不純物を含有
するようにでき、上記第３，第２の半導体層の上記第２
のマスク下の，上記ゲート電極下以外の領域を、上記所
要の濃度以上の濃度にて上記不純物を含有するようにで
き、上記第３，第２の層の，上記第２のマスク下以外の
領域を、上記の各濃度以上の濃度にて、上記不純物を含
有するようにできる。この結果、本製造方法により得ら
れた上記半導体装置では、上述のように、上記不純物を
注入しても、上記第１，第３の層のうちの上記ゲート電
極下の領域を、真性半導体の状態に保つことにより、こ
の領域に表面空乏層が発生することを防止でき、サイド
ウォールを形成しないので、半導体基板が堀り込まれる
ことがなく、さらに、上記半導体基板の表面の，上記ゲ
ート電極下以外の領域を、上記ゲート電極と第２の半導
体層との接合面よりも高い位置に形成できることによ
り、堀り込み部，及び表面空乏層によるチャネルの狭窄
をさらに緩和することができる効果がある。また、ゲー
ト電圧，及びドレイン電圧により、上記第１の濃度領域
のドレイン側に電界が集中しても、上記第２の濃度領域
があるので、上記第３の濃度領域への電界の集中を緩和
でき、さらに、上記第１の濃度領域のソース側にも上記
第２の濃度領域があることにより、十分なゲート−ドレ
イン間耐圧，及びゲート−ソース間耐圧が得られ、動作
時のリーク電流を低減できる効果がある。
【０１９３】この発明にかかる半導体装置の製造方法
（請求項１７）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、真性半導体層である第１の半導体
層上に，ある導電型の第２の半導体層，及び真性半導体
層である第３の半導体層を順次有する上記半導体基板を
形成する第１の工程と、上記第３の半導体層上に第１の
絶縁膜を形成する第２の工程と、上記第２の半導体層の
上記ゲート電極が被着される領域上の，上記第１の絶縁
膜，及び上記第３の半導体層を除去し、上記上記第２の
半導体層の上記ゲート電極被着領域を露出させる第３の
工程と、上記ゲート電極被着領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接する
上記第１の絶縁膜の各端部上に、電極部材を被着して、
ソース側，及びドレイン側の側部に突起部を有するゲー
ト電極を形成する第４の工程と、上記ゲート電極を第１
のマスクにして、かつ上記第１の絶縁膜をスルー膜にし
て、上記第２，第３の半導体層に上記第２の半導体層中
の不純物と同じ導電型を示す不純物を注入する第５の工
程と、上記ゲート電極，及び上記第１の絶縁膜上に第２
の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチ
ング除去して、上記ゲート電極側面にサイドウォールを
形成する第６の工程と、上記半導体基板上の，上記ゲー
ト電極もしくは上記サイドウォール上のある位置から、
上記ゲート電極被着領域のドレイン側端からドレイン側
に第１の所定距離の位置までの領域にレジストを形成す
る第７の工程と、該レジスト，上記サイドウォール，及
び上記ゲート電極を第２のマスクにして、かつ上記第１
の絶縁膜をスルー膜にして、上記第２，第３の半導体層
に上記第２の半導体層中の不純物と同じ導電型を示す不
純物を注入する第８の工程と、上記半導体基板上の，上
記第２のマスクよりソース側の位置に上記ソース電極
を、上記第２のマスクよりドレイン側の位置に上記ドレ
イン電極を形成する第９の工程とを含むので、上記ゲー
ト電極に上記サイドウォールを形成しても、上記半導体
基板が掘り込まれなくなる。また、上記第３の半導体層
の上記ゲート電極下の領域を真性半導体の状態のままに
保つことができ、上記第２の半導体層の上記ゲート電極
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記第３，第２の半導体層の上記第２のマスク
下の，上記ゲート電極下以外の領域を、上記所要の濃度
以上の濃度にて上記不純物を含有するようにでき、上記
第３，第２の層の，上記第２のマスク下以外の領域を、
上記の各濃度以上の濃度にて、上記不純物を含有するよ
うにできる。この結果、本製造方法により得られた上記
半導体装置では、上述のように、上記不純物を注入して
も、上記第１，第３の層のうちの上記ゲート電極下の領
域を、真性半導体の状態に保つことにより、この領域に
表面空乏層が発生することを防止でき、サイドウォール
を形成しても、半導体基板が堀り込まれることがなく、
さらに、上記半導体基板の表面の，上記ゲート電極下以
外の領域を、上記ゲート電極と第２の半導体層との接合
面よりも高い位置に形成できることにより、堀り込み
部，及び表面空乏層によるチャネルの狭窄をさらに緩和
することができる効果がある。また、ゲート電圧，及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第２の濃度領域があるので、
上記第３の濃度領域への電界の集中を緩和でき、さら
に、上記第１の濃度領域のソース側にも上記第２の濃度
領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。
（請求項１７）によれば、半導体基板上にゲート電極，
ソース電極，及びドレイン電極を有する半導体装置を製
造する方法において、真性半導体層である第１の半導体
層上に，ある導電型の第２の半導体層，及び真性半導体
層である第３の半導体層を順次有する上記半導体基板を
形成する第１の工程と、上記第３の半導体層上に第１の
絶縁膜を形成する第２の工程と、上記第２の半導体層の
上記ゲート電極が被着される領域上の，上記第１の絶縁
膜，及び上記第３の半導体層を除去し、上記上記第２の
半導体層の上記ゲート電極被着領域を露出させる第３の
工程と、上記ゲート電極被着領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接する
上記第１の絶縁膜の各端部上に、電極部材を被着して、
ソース側，及びドレイン側の側部に突起部を有するゲー
ト電極を形成する第４の工程と、上記ゲート電極を第１
のマスクにして、かつ上記第１の絶縁膜をスルー膜にし
て、上記第２，第３の半導体層に上記第２の半導体層中
の不純物と同じ導電型を示す不純物を注入する第５の工
程と、上記ゲート電極，及び上記第１の絶縁膜上に第２
の絶縁膜を形成し、該第２の絶縁膜の不要部分をエッチ
ング除去して、上記ゲート電極側面にサイドウォールを
形成する第６の工程と、上記半導体基板上の，上記ゲー
ト電極もしくは上記サイドウォール上のある位置から、
上記ゲート電極被着領域のドレイン側端からドレイン側
に第１の所定距離の位置までの領域にレジストを形成す
る第７の工程と、該レジスト，上記サイドウォール，及
び上記ゲート電極を第２のマスクにして、かつ上記第１
の絶縁膜をスルー膜にして、上記第２，第３の半導体層
に上記第２の半導体層中の不純物と同じ導電型を示す不
純物を注入する第８の工程と、上記半導体基板上の，上
記第２のマスクよりソース側の位置に上記ソース電極
を、上記第２のマスクよりドレイン側の位置に上記ドレ
イン電極を形成する第９の工程とを含むので、上記ゲー
ト電極に上記サイドウォールを形成しても、上記半導体
基板が掘り込まれなくなる。また、上記第３の半導体層
の上記ゲート電極下の領域を真性半導体の状態のままに
保つことができ、上記第２の半導体層の上記ゲート電極
下の領域を、所要の濃度にて上記不純物を含有するよう
にでき、上記第３，第２の半導体層の上記第２のマスク
下の，上記ゲート電極下以外の領域を、上記所要の濃度
以上の濃度にて上記不純物を含有するようにでき、上記
第３，第２の層の，上記第２のマスク下以外の領域を、
上記の各濃度以上の濃度にて、上記不純物を含有するよ
うにできる。この結果、本製造方法により得られた上記
半導体装置では、上述のように、上記不純物を注入して
も、上記第１，第３の層のうちの上記ゲート電極下の領
域を、真性半導体の状態に保つことにより、この領域に
表面空乏層が発生することを防止でき、サイドウォール
を形成しても、半導体基板が堀り込まれることがなく、
さらに、上記半導体基板の表面の，上記ゲート電極下以
外の領域を、上記ゲート電極と第２の半導体層との接合
面よりも高い位置に形成できることにより、堀り込み
部，及び表面空乏層によるチャネルの狭窄をさらに緩和
することができる効果がある。また、ゲート電圧，及び
ドレイン電圧により、上記第１の濃度領域のドレイン側
に電界が集中しても、上記第２の濃度領域があるので、
上記第３の濃度領域への電界の集中を緩和でき、さら
に、上記第１の濃度領域のソース側にも上記第２の濃度
領域があることにより、十分なゲート−ドレイン間耐
圧，及びゲート−ソース間耐圧が得られ、動作時のリー
ク電流を低減できる効果がある。
【０１９４】この発明にかかる半導体装置の製造方法
（請求項１８）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極側より上記ソース
電極側により近い位置にオフセットして配置し、上記第
１の所定距離の長さを、上記第２の所定距離の長さより
も長いものとするので、上記半導体層の上記ドレイン電
極付近での電界の集中を緩和できる高耐圧の半導体装置
を製造できる効果がある。
（請求項１８）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極側より上記ソース
電極側により近い位置にオフセットして配置し、上記第
１の所定距離の長さを、上記第２の所定距離の長さより
も長いものとするので、上記半導体層の上記ドレイン電
極付近での電界の集中を緩和できる高耐圧の半導体装置
を製造できる効果がある。
【０１９５】この発明にかかる半導体装置の製造方法
（請求項１９）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極と上記ソース電極
との中間位置に配置し、上記第１の所定距離の長さと、
上記第２の所定距離の長さとが等しいものとするので、
高耐圧のプレーナ型スイッチ素子を製造できる効果があ
る。
（請求項１９）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極と上記ソース電極
との中間位置に配置し、上記第１の所定距離の長さと、
上記第２の所定距離の長さとが等しいものとするので、
高耐圧のプレーナ型スイッチ素子を製造できる効果があ
る。
【０１９６】この発明にかかる半導体装置の製造方法
（請求項２０）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極側より上記ソース
電極側により近い位置にオフセットして配置した単数又
は複数の単位半導体装置を形成する工程と、上記ゲート
電極を、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極と上記ソース電極との中間位置に配置
した単数または複数の単位半導体装置を形成する工程と
を含むので、上記効果を備えた、プレーナ型の高耐圧集
積回路装置を製造できる効果がある。
（請求項２０）によれば、上記半導体装置の製造方法に
おいて、上記ゲート電極を、上記ドレイン電極と上記ソ
ース電極との間の，上記ドレイン電極側より上記ソース
電極側により近い位置にオフセットして配置した単数又
は複数の単位半導体装置を形成する工程と、上記ゲート
電極を、上記ドレイン電極と上記ソース電極との間の，
上記ドレイン電極と上記ソース電極との中間位置に配置
した単数または複数の単位半導体装置を形成する工程と
を含むので、上記効果を備えた、プレーナ型の高耐圧集
積回路装置を製造できる効果がある。
【図１】 本発明の実施例１による半導体装置を示す断
面図である。
面図である。
【図２】 本発明の実施例１による半導体装置の製造工
程を示す断面図（(a) 〜(f) ）である。
程を示す断面図（(a) 〜(f) ）である。
【図３】 本発明の実施例１による半導体装置の動作を
説明するための断面図である。
説明するための断面図である。
【図４】 本発明の実施例１による半導体装置の相互イ
ンダクタンスを示す図（(a) ），及びドレイン電流を示
す図（(b) ）である。
ンダクタンスを示す図（(a) ），及びドレイン電流を示
す図（(b) ）である。
【図５】 本発明の実施例２による半導体装置を示す断
面図である。
面図である。
【図６】 本発明の実施例２による半導体装置の製造工
程を示す断面図（(a) 〜(f) ）である。
程を示す断面図（(a) 〜(f) ）である。
【図７】 本発明の実施例３による半導体装置を示す断
面図である。
面図である。
【図８】 本発明の実施例３による半導体装置の製造工
程を示す断面図（(a) 〜(f) ）である。
程を示す断面図（(a) 〜(f) ）である。
【図９】 本発明の実施例４による半導体装置の製造工
程を示す断面図（(a) 〜(e) ）である。
程を示す断面図（(a) 〜(e) ）である。
【図１０】 本発明の実施例５による半導体装置を示す
断面図である。
断面図である。
【図１１】 本発明の実施例５による半導体装置の製造
工程を示す断面図（(a) 〜(e) ）である。
工程を示す断面図（(a) 〜(e) ）である。
【図１２】 本発明の実施例５の変形例２による半導体
装置の製造工程を示す断面図（(a) 〜(c) ）である。
装置の製造工程を示す断面図（(a) 〜(c) ）である。
【図１３】 本発明の実施例５による半導体装置の動作
を説明するための断面図である。
を説明するための断面図である。
【図１４】 本発明の実施例６による半導体装置を示す
断面図である。
断面図である。
【図１５】 本発明の実施例６による半導体装置の製造
工程を示す断面図（(a) 〜(e) ）である。
工程を示す断面図（(a) 〜(e) ）である。
【図１６】 本発明の実施例６による半導体装置の動作
を説明するための断面図である。
を説明するための断面図である。
【図１７】 本発明の実施例７による半導体装置の断面
図である。
図である。
【図１８】 本発明の実施例７による半導体装置の製造
工程の例を示す図（(a),及び(b) ）である。
工程の例を示す図（(a),及び(b) ）である。
【図１９】 従来の半導体装置を示す断面図である。
【図２０】 従来の半導体装置の製造工程を示す断面図
（(a) 〜(e) ）である。
（(a) 〜(e) ）である。
【図２１】 従来の半導体装置の動作を説明するための
断面図である。
断面図である。
【図２２】 従来の半導体装置の相互インダクタンスを
示す図（(a) ），及びドレイン電流を示す図（(b) ）で
ある。
示す図（(a) ），及びドレイン電流を示す図（(b) ）で
ある。
【図２３】 従来の高耐圧スイッチ素子を示す断面図で
ある。
ある。
１ａ〜１ｆ ＧａＡｓ半導体基板、２ａ〜２ｆ ｐ型Ｇ
ａＡｓ層、３ａ〜３ｆ，２１ｆ ｎ型ＧａＡｓ領域、
４，４ｂ，４ｃ，４ｅ，４ｆ ゲート電極、４ｅ−１，
４ｅ−２，４ｆ−１，４ｆ−２ 突起部、７ａ〜７ｆ，
２４ｃ ｎ+型ＧａＡｓ領域、８ ドレイン電極、９
ソース電極、２２ｃ ｉ型ＧａＡｓ領域、２３ｃ，３１
ａ，３１ｂ，３１ｃ，３１ｄ ｎ’型ＧａＡｓ領域、４
１，４３ ＷＳｉ層、４２，４４ Ｗ層、７５，７６，
７７，７８，７９ ｎ型ＧａＡｓ層、８０ 掘り込み
部、１００ ＧａＡｓ層、１０１ｃ ｉ型ＧａＡｓ層。
ａＡｓ層、３ａ〜３ｆ，２１ｆ ｎ型ＧａＡｓ領域、
４，４ｂ，４ｃ，４ｅ，４ｆ ゲート電極、４ｅ−１，
４ｅ−２，４ｆ−１，４ｆ−２ 突起部、７ａ〜７ｆ，
２４ｃ ｎ+型ＧａＡｓ領域、８ ドレイン電極、９
ソース電極、２２ｃ ｉ型ＧａＡｓ領域、２３ｃ，３１
ａ，３１ｂ，３１ｃ，３１ｄ ｎ’型ＧａＡｓ領域、４
１，４３ ＷＳｉ層、４２，４４ Ｗ層、７５，７６，
７７，７８，７９ ｎ型ＧａＡｓ層、８０ 掘り込み
部、１００ ＧａＡｓ層、１０１ｃ ｉ型ＧａＡｓ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (20)
- 【請求項１】 半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、 上記半導体基板のある半導体層が、ドナーあるいはアク
セプタのいずれかの不純物を第１の濃度にて含有し、そ
の上面のほぼ中央部分に第１の所定長さの上記ゲート電
極が被着されるべき部分を有する第１の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第１の濃度以上の第２の濃度にて含有し、上記
第１の濃度領域のドレイン側端にて該第１の濃度領域に
隣接して形成された、ドレイン側方向に向けて第２の所
定長さを有する第２の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第２の濃度以上の第３の濃度にて含有し，上記
第２の濃度領域のドレイン側端にて該第２の濃度領域に
隣接して形成されたドレイン側の第３の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第３の濃度にて含有し，上記第１の濃度領域の
ソース側端にて該第１の濃度領域に隣接して形成された
ソース側の第３の濃度領域とよりなるものであり、 上記第１の濃度領域上のゲート電極が被着されるべき部
分にゲート電極が，上記ドレイン側の第３の濃度領域上
に上記ドレイン電極が、上記ソース側の第３の濃度領域
上に上記ソース電極がそれぞれ形成されていることを特
徴とする半導体装置。 - 【請求項２】 半導体基板上にドレイン電極，ソース電
極，及びゲート電極を有する半導体装置において、 上記半導体基板のある半導体層が、ドナーあるいはアク
セプタのいずれかの不純物を第１の濃度にて含有し、そ
の上面のほぼ中央部分に第１の所定長さの上記ゲート電
極が被着されるべき部分を有する第１の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第１の濃度以上の第２の濃度にて含有し、上記
第１の濃度領域のドレイン側端にて該第１の濃度領域に
隣接して形成された、ドレイン側方向に向けて第２の所
定長さを有するドレイン側の第２の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第２の濃度以上の第３の濃度にて含有し，上記
ドレイン側の第２の濃度領域のドレイン側端にて該ドレ
イン側の第２の濃度領域に隣接して形成されたドレイン
側の第３の濃度領域と、 上記第１の濃度領域中の不純物と同じ導電型を示す不純
物を上記第２の濃度にて含有し、上記第１の濃度領域の
ソース側端にて該第１の濃度領域に隣接して形成され
た、ソース側方向に向けて第３の所定長さを有するソー
ス側の第２の濃度領域と、 上記と同じ導電型を示す不純物を上記第３の濃度にて含
有し，上記ソース側の第２の濃度領域のソース側端にて
該ソース側の第２の濃度領域に隣接して形成されたソー
ス側の第３の濃度領域とよりなるものであり、 上記第１の濃度領域上のゲート電極が被着されるべき部
分にゲート電極が，上記ドレイン側の第３の濃度領域上
に上記ドレイン電極が、上記ソース側の第３の濃度領域
上に上記ソース電極がそれぞれ形成されていることを特
徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 上記ゲート電極は、そのソース側，及びドレイン側の側
部に、それぞれソース側，及びドレイン側に突出した，
該半導体層と接触しない第１，及び第２の突起部を有す
るものであり、 上記第１の濃度領域のソース側端の上方に第１の突起部
のソース側端があり、上記第１の濃度領域のドレイン側
端の上方に第２の突起部のドレイン側端があることを特
徴とする半導体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、 上記第１，第２，及び第３の濃度領域の下に位置する半
導体層が、上記第１，第２，及び第３の濃度領域に含ま
れる上記不純物とは異なる導電型を示すドナーあるいは
アクセプタのいずれかの不純物を含む半導体層であるこ
とを特徴とする半導体装置。 - 【請求項５】 請求項３に記載の半導体装置において、 上記第１，第２，及び第３の濃度領域の下に位置する半
導体層が、真性半導体層であり、 上記第１の濃度領域上の，上記ゲート電極の上記第１，
第２の突起部下に位置する部分に、真性半導体領域が設
けられていることを特徴とする半導体装置。 - 【請求項６】 請求項２に記載の半導体装置において、 上記ゲート電極は、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極側より上記ソース電極側に
より近い位置にオフセットして配置され、 上記ドレイン側の第２の濃度領域の上記第２の所定長さ
が、上記ソース側の第２の濃度領域の上記第３の所定長
さよりも長いことを特徴とする半導体装置。 - 【請求項７】 請求項２に記載の半導体装置において、 上記ゲート電極は、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極と上記ソース電極との中間
位置に配置され、 上記ドレイン側の第２の濃度領域の上記第２の所定長さ
と、上記ソース側の第２の濃度領域の上記第３の所定長
さとが等しいことを特徴とする半導体装置。 - 【請求項８】 請求項２に記載の半導体装置において、 上記ゲート電極が、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極側より上記ソース電極側に
より近い位置にオフセットして配置された単数または複
数の単位半導体装置と、 上記ゲート電極が、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極と上記ソース電極との中間
位置に配置された単数または複数の単位半導体装置とを
集積してなることを特徴とする半導体装置。 - 【請求項９】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上に、上記ゲート電極を形成する第１の工程と、 上記ゲート電極，及び上記半導体層の表面上に絶縁膜を
形成し、該絶縁膜の不要部分をエッチング除去して、上
記ゲート電極側面にサイドウォールを形成する第２の工
程と、 上記ゲート電極及び上記サイドウォールを第１のマスク
にして、上記半導体基板に上記半導体層中の不純物と同
じ導電型を示す不純物を注入する第３の工程と、 上記半導体基板上の，上記第１のマスク上のある位置か
ら、上記ゲート電極のドレイン側端からドレイン側に第
１の所定距離の位置までの領域に、レジストを形成する
第４の工程と、 該レジスト，及び上記第１のマスクを第２のマスクにし
て、上記半導体層に上記半導体層中の不純物と同じ導電
型を示す不純物を注入する第５の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第６の工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上に第１種の金属膜を形成し、該第１種の金属膜上に第
２種の金属膜を形成したのち、該第２種の金属膜を、そ
の上記ゲート電極となる所要の領域が残るよう除去し、
上記ゲート電極の一部を形成する第１の工程と、 上記ゲート電極の一部，及び上記第１種の金属膜上に絶
縁膜を形成し、該絶縁膜の不要部分をエッチング除去し
て、上記ゲート電極の一部の側面にサイドウォールを形
成する第２の工程と、 上記ゲート電極の一部，及び上記サイドウォールを第１
のマスクにして、かつ上記第１種の金属膜をスルー膜に
して、上記半導体基板に上記半導体層中の不純物と同じ
導電を示す不純物を注入する第３の工程と、 上記半導体基板上の，上記第１のマスク上のある位置か
ら、上記ゲート電極の一部のドレイン側端からドレイン
側に第１の所定距離の位置までの領域に、レジストを形
成する第４の工程と、 該レジスト，及び上記第１のマスクを第２のマスクにし
て、かつ上記第１種の金属膜をスルー膜にして、上記半
導体基板に上記半導体層中の不純物と同じ導電型を示す
不純物を注入する第５の工程と、 上記レジスト，及び上記サイドウォールを除去したの
ち、上記第１種の金属膜を、その第１種の金属膜のゲー
ト電極となる所要の領域が残るよう除去し、ゲート電極
の他の部分を形成する第６の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９または１０に記載の半導体装
置の製造方法において、 上記第４の工程は、上記半導体基板上の，上記ゲート電
極が形成されるべき領域のドレイン側端からドレイン側
に第１の所定距離の位置から、上記ゲート電極が形成さ
れるべき領域のソース側端からソース側に第２の所定距
離の位置までの領域にレジストを形成する工程であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上に上記ゲート電極を形成する第１の工程と、 上記ゲート電極，及び上記半導体層の表面上に絶縁膜を
形成し、該絶縁膜上の，上記ゲート電極のドレイン側端
からドレイン側に第１の所定距離の位置から、上記ゲー
ト電極のソース側端からソース側に第２の所定距離の位
置までの領域にレジストを形成したのち、上記絶縁膜
を，該絶縁膜の上記レジストの下に位置する部分が残る
ようエッチング除去する第２の工程と、 上記ゲート電極，上記絶縁膜，及び上記レジストをマス
クにして、上記半導体基板に上記半導体層中の不純物と
同じ導電型を示す不純物を注入する第３の工程と、 上記レジストを除去したのち、上記ゲート電極，及び上
記絶縁膜の上記ゲート電極側面部分に形成された部分を
マスクにして、かつ上記絶縁膜の上記半導体層表面に形
成された部分をスルー膜にして、上記半導体基板に上記
半導体層中の不純物と同じ導電型を示す不純物を注入す
る第４の工程と、 上記半導体基板上の，上記絶縁膜よりソース側の位置に
上記ソース電極を、上記絶縁膜よりドレイン側の位置に
上記ドレイン電極を形成する第５の工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項１３】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上の，上記ゲート電極が被着される領域以外の領域に絶
縁膜を形成する第１の工程と、 上記ゲート電極が被着される領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接する
上記絶縁膜の各端部上に、電極部材を被着して、ソース
側，及びドレイン側の側部に突起部を有するゲート電極
を形成する第２の工程と、 上記ゲート電極を第１のマスクにして、かつ上記絶縁膜
をスルー膜にして、上記半導体基板に上記半導体層中の
不純物と同じ導電型を示す不純物を注入する第３の工程
と、 上記半導体基板上の，上記ゲート電極被着領域のドレイ
ン側端からドレイン側に第１の所定距離の位置から、上
記ゲート電極被着領域のソース側端からソース側に第２
の所定距離の位置までの領域にレジストを形成する第４
の工程と、 該レジスト，及び上記ゲート電極を第２のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記半導体基板
に上記半導体層中の不純物と同じ導電型を示す不純物を
注入する第５の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を、形成する第６の工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１４】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上の，上記ゲート電極が被着される領域以外の領域に第
１の絶縁膜を形成する第１の工程と、 上記ゲート電極が被着される領域上，及び該ゲート電極
被着領域のドレイン側及びソース側にそれぞれ隣接する
上記第１の絶縁膜の各端部上に、電極部材を被着して、
ソース側，及びドレイン側の側部に突起部を有するゲー
ト電極を形成する第２の工程と、 上記ゲート電極を第１のマスクにして、かつ上記第１の
絶縁膜をスルー膜にして、上記半導体基板に上記半導体
層中の不純物と同じ導電型を示す不純物を注入する第３
の工程と、 上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁
膜を形成し、該第２の絶縁膜の不要部分をエッチング除
去して、上記ゲート電極側面にサイドウォールを形成す
る第４の工程と、 上記半導体基板上の，上記ゲート電極もしくは上記サイ
ドウォール上のある位置から、上記ゲート電極被着領域
のドレイン側端からドレイン側に第１の所定距離の位置
までの領域にレジストを形成する第５の工程と、 該レジスト，上記サイドウォール及び上記ゲート電極を
第２のマスクにして、かつ上記第１の絶縁膜をスルー膜
にして上記半導体基板に上記半導体層中の不純物と同じ
導電型を示す不純物を注入する第６の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第７の工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１５】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 上記半導体基板の表面に形成したある導電型の半導体層
上の，上記ゲート電極が被着される領域のドレイン側端
からドレイン側に第１の所定距離の位置までの領域，及
び該ゲート電極被着領域のソース側端からソース側に第
２の所定距離の位置までの領域にそれぞれドレイン側，
及びソース側の絶縁膜を形成する第１の工程と、 上記ゲート電極被着領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する，上記ド
レイン側，及びソース側の絶縁膜の各端部上に電極部材
を被着して、ソース側，及びドレイン側の側部に突起部
を有するゲート電極を形成する第２の工程と、 上記ゲート電極をマスクにして、かつ上記ドレイン側，
及びソース側の絶縁膜をスルー膜にして、上記半導体基
板に上記半導体層中の不純物と同じ導電型を示す不純物
を注入する第３の工程と、 上記半導体基板上の，上記マスクよりソース側の位置に
上記ソース電極を、上記マスクよりドレイン側の位置に
上記ドレイン電極を形成する第４の工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項１６】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 真性半導体層である第１の半導体層上に，ある導電型の
第２の半導体層，及び真性半導体層である第３の半導体
層を順次有する上記半導体基板を形成する第１の工程
と、 上記第３の半導体層上に絶縁膜を形成する第２の工程
と、 上記第２の半導体層の上記ゲート電極が被着される領域
上の，上記絶縁膜，及び上記第３の半導体層を除去し、
上記上記第２の半導体層の上記ゲート電極被着領域を露
出させる第３の工程と、 上記ゲート電極被着領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記絶縁
膜の各端部上に、電極部材を被着して、ソース側，及び
ドレイン側の側部に突起部を有するゲート電極を形成す
る第４の工程と、 上記ゲート電極を第１のマスクにして、かつ上記絶縁膜
をスルー膜にして、上記第２，第３の半導体層に上記第
２の半導体層中の不純物と同じ導電型を示す不純物を注
入する第５の工程と、 上記半導体基板上の，上記ゲート電極被着領域のドレイ
ン側端からドレイン側に第１の所定距離の位置から、上
記ゲート電極被着領域のソース側端からソース側に第２
の所定距離の位置までの領域にレジストを形成する第６
の工程と、 該レジスト，及び上記ゲート電極を第２のマスクにし
て、かつ上記絶縁膜をスルー膜にして、上記第２，第３
の半導体層に上記第２の半導体層中の不純物と同じ導電
型を示す不純物を注入する第７の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第８の工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１７】 半導体基板上にゲート電極，ソース電
極，及びドレイン電極を有する半導体装置を製造する方
法において、 真性半導体層である第１の半導体層上に，ある導電型の
第２の半導体層，及び真性半導体層である第３の半導体
層を順次有する上記半導体基板を形成する第１の工程
と、 上記第３の半導体層上に第１の絶縁膜を形成する第２の
工程と、 上記第２の半導体層の上記ゲート電極が被着される領域
上の，上記第１の絶縁膜，及び上記第３の半導体層を除
去し、上記上記第２の半導体層の上記ゲート電極被着領
域を露出させる第３の工程と、 上記ゲート電極被着領域上，及び該ゲート電極被着領域
のドレイン側及びソース側にそれぞれ隣接する上記第１
の絶縁膜の各端部上に、電極部材を被着して、ソース
側，及びドレイン側の側部に突起部を有するゲート電極
を形成する第４の工程と、 上記ゲート電極を第１のマスクにして、かつ上記第１の
絶縁膜をスルー膜にして、上記第２，第３の半導体層に
上記第２の半導体層中の不純物と同じ導電型を示す不純
物を注入する第５の工程と、 上記ゲート電極，及び上記第１の絶縁膜上に第２の絶縁
膜を形成し、該第２の絶縁膜の不要部分をエッチング除
去して、上記ゲート電極側面にサイドウォールを形成す
る第６の工程と、 上記半導体基板上の，上記ゲート電極もしくは上記サイ
ドウォール上のある位置から、上記ゲート電極被着領域
のドレイン側端からドレイン側に第１の所定距離の位置
までの領域にレジストを形成する第７の工程と、 該レジスト，上記サイドウォール，及び上記ゲート電極
を第２のマスクにして、かつ上記第１の絶縁膜をスルー
膜にして、上記第２，第３の半導体層に上記第２の半導
体層中の不純物と同じ導電型を示す不純物を注入する第
８の工程と、 上記半導体基板上の，上記第２のマスクよりソース側の
位置に上記ソース電極を、上記第２のマスクよりドレイ
ン側の位置に上記ドレイン電極を形成する第９の工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１８】 請求項１１，１２，１３，１５，また
は１６に記載の半導体装置の製造方法において、 上記ゲート電極を、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極側より上記ソース電極側に
より近い位置にオフセットして配置し、 上記第１の所定距離の長さを、上記第２の所定距離の長
さよりも長いものとすることを特徴とする半導体装置の
製造方法。 - 【請求項１９】 請求項１１，１２，１３，１５，また
は１６に記載の半導体装置の製造方法において、 上記ゲート電極を、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極と上記ソース電極との中間
位置に配置し、 上記第１の所定距離の長さと、上記第２の所定距離の長
さとが等しいものとすることを特徴とする半導体装置の
製造方法。 - 【請求項２０】 請求項１１，１２，１３，１５，また
は１６に記載の半導体装置の製造方法において、 上記ゲート電極を、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極側より上記ソース電極側に
より近い位置にオフセットして配置した単数又は複数の
単位半導体装置を形成する工程と、 上記ゲート電極を、上記ドレイン電極と上記ソース電極
との間の，上記ドレイン電極と上記ソース電極との中間
位置に配置した単数または複数の単位半導体装置を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
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