JPH1140578A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1140578A JPH1140578A JP9193912A JP19391297A JPH1140578A JP H1140578 A JPH1140578 A JP H1140578A JP 9193912 A JP9193912 A JP 9193912A JP 19391297 A JP19391297 A JP 19391297A JP H1140578 A JPH1140578 A JP H1140578A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- resist
- recess
- forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 191
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 174
- 238000005530 etching Methods 0.000 claims abstract description 65
- 206010034972 Photosensitivity reaction Diseases 0.000 claims abstract description 10
- 230000036211 photosensitivity Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 53
- 230000005669 field effect Effects 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 10
- 238000010301 surface-oxidation reaction Methods 0.000 abstract description 8
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 24
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 21
- 238000010894 electron beam technology Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 239000011975 tartaric acid Substances 0.000 description 4
- 235000002906 tartaric acid Nutrition 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- UOACKFBJUYNSLK-XRKIENNPSA-N Estradiol Cypionate Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H](C4=CC=C(O)C=C4CC3)CC[C@@]21C)C(=O)CCC1CCCC1 UOACKFBJUYNSLK-XRKIENNPSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- -1 hyl Glutarimide Chemical compound 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 レジスト除去時の表面酸化の問題を解決して
均一な基板エッチングを実現し、かつ簡易な製造方法で
表面準位の影響を抑制できる半導体装置を得る。 【解決手段】 感光性の異なる上下二層のレジスト１
３、１４を半導体基板１０上に形成し、上層のレジスト
１４を露光し、現像して、下層のレジスト１３を露出さ
せ、次に、下層のレジストの露出領域１３ａの一部を露
光し、現像して、半導体基板１０を露出させる。続い
て、下層のレジスト１３をマスクとして半導体基板１０
をエッチングしてリセス溝２０ａを形成し、次に、上層
のレジスト１４をマスクとして下層のレジストの露出領
域１３ａを露光し、かつ現像して、半導体基板の露出領
域１０ａを拡大する。その後、下層のレジスト１３をマ
スクとして半導体基板１０をエッチングして二段の階段
状のリセス溝２０ｂを形成し、このリセス溝２０ｂの深
い方の底面及び側面を覆うゲート電極１５を形成する。
均一な基板エッチングを実現し、かつ簡易な製造方法で
表面準位の影響を抑制できる半導体装置を得る。 【解決手段】 感光性の異なる上下二層のレジスト１
３、１４を半導体基板１０上に形成し、上層のレジスト
１４を露光し、現像して、下層のレジスト１３を露出さ
せ、次に、下層のレジストの露出領域１３ａの一部を露
光し、現像して、半導体基板１０を露出させる。続い
て、下層のレジスト１３をマスクとして半導体基板１０
をエッチングしてリセス溝２０ａを形成し、次に、上層
のレジスト１４をマスクとして下層のレジストの露出領
域１３ａを露光し、かつ現像して、半導体基板の露出領
域１０ａを拡大する。その後、下層のレジスト１３をマ
スクとして半導体基板１０をエッチングして二段の階段
状のリセス溝２０ｂを形成し、このリセス溝２０ｂの深
い方の底面及び側面を覆うゲート電極１５を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ショットキー接
合型のゲート電極を有する半導体装置、及び、その製造
方法に関するものである。
合型のゲート電極を有する半導体装置、及び、その製造
方法に関するものである。
【０００２】
【従来の技術】近年、デバイスの高性能化の要求に伴
い、高速化に有利なＧａＡｓのような化合物半導体を用
いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）やＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）の開発が盛んに行われている。一般に、上記のよ
うなＦＥＴのゲート電極は、ショットキー電極であり、
このゲート電極に印可される入力電圧により、ゲート電
極直下の空乏層の幅を変調させることで、ドレイン電流
を出力として取り出している。
い、高速化に有利なＧａＡｓのような化合物半導体を用
いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）やＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）の開発が盛んに行われている。一般に、上記のよ
うなＦＥＴのゲート電極は、ショットキー電極であり、
このゲート電極に印可される入力電圧により、ゲート電
極直下の空乏層の幅を変調させることで、ドレイン電流
を出力として取り出している。
【０００３】ところが、基板とオーミック接合をなすソ
ース、ドレイン電極、及びショットキー接合をなすゲー
ト電極がそれぞれ形成されている基板表面には、多くの
トラップ準位が存在し、このトラップ準位における電荷
のやりとりの時定数は、上記ゲート電極に入力される通
常の信号電圧の周期よりも長いため、空乏層幅の変化が
信号電圧の変化に追従できない。そのため、出力波形が
歪み、半導体装置の正常動作を妨げるという問題があっ
た。
ース、ドレイン電極、及びショットキー接合をなすゲー
ト電極がそれぞれ形成されている基板表面には、多くの
トラップ準位が存在し、このトラップ準位における電荷
のやりとりの時定数は、上記ゲート電極に入力される通
常の信号電圧の周期よりも長いため、空乏層幅の変化が
信号電圧の変化に追従できない。そのため、出力波形が
歪み、半導体装置の正常動作を妨げるという問題があっ
た。
【０００４】上記の問題は、チャネル層厚が薄く、その
濃度が低いほど顕著になるため、例えば、ｎチャネル型
のＦＥＴにおいては、しきい値電圧が高いＦＥＴ程大き
な問題となる。即ち、デプリション型ＦＥＴ（以下、
「Ｄ−ＦＥＴ」という。）よりも、エンハンスメント型
ＦＥＴ（以下、「Ｅ−ＦＥＴ」という。）の方が上記問
題が顕著に現れる。
濃度が低いほど顕著になるため、例えば、ｎチャネル型
のＦＥＴにおいては、しきい値電圧が高いＦＥＴ程大き
な問題となる。即ち、デプリション型ＦＥＴ（以下、
「Ｄ−ＦＥＴ」という。）よりも、エンハンスメント型
ＦＥＴ（以下、「Ｅ−ＦＥＴ」という。）の方が上記問
題が顕著に現れる。
【０００５】そこで最近、ゲート電極をＧａＡｓ基板の
主面に設けたリセス溝を埋め込むように形成して、基板
表面とチャネル層との距離を離すことにより、基板表面
のトラップ準位の影響を抑制して、上記問題の解決を図
ろうとする技術が開発されている。
主面に設けたリセス溝を埋め込むように形成して、基板
表面とチャネル層との距離を離すことにより、基板表面
のトラップ準位の影響を抑制して、上記問題の解決を図
ろうとする技術が開発されている。
【０００６】このような、リセス溝にショットキー接合
型のゲート電極を埋め込んだ従来のＦＥＴの一例とし
て、特開平８−３３０３２９号公報に記載されたＦＥＴ
の製造方法について図７に基づき説明する。ここで、図
７は従来のＦＥＴの製造方法を工程順に示す要部断面図
である。
型のゲート電極を埋め込んだ従来のＦＥＴの一例とし
て、特開平８−３３０３２９号公報に記載されたＦＥＴ
の製造方法について図７に基づき説明する。ここで、図
７は従来のＦＥＴの製造方法を工程順に示す要部断面図
である。
【０００７】まず、図７（ａ）に示すように、例えば、
ＧａＡｓからなる半絶縁性基板本体３１上に、ｎ型のＧ
ａＡｓからなるチャネル層３２、アンドープのＧａＡｓ
からなる真性半導体層３３、高濃度ｎ型（以下「ｎ+」
と記載する。）のＧａＡｓからなるコンタクト層３４
を、例えばＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法などのエピタキシャル成長技術を用い
て、この順に成長させて半導体基板４０を形成し、その
上に例えばシリコン酸化膜からなる絶縁膜３５を形成し
て、レジスト３６を用いた写真製版技術により、絶縁膜
３５に開口部３５ａを形成する。
ＧａＡｓからなる半絶縁性基板本体３１上に、ｎ型のＧ
ａＡｓからなるチャネル層３２、アンドープのＧａＡｓ
からなる真性半導体層３３、高濃度ｎ型（以下「ｎ+」
と記載する。）のＧａＡｓからなるコンタクト層３４
を、例えばＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法などのエピタキシャル成長技術を用い
て、この順に成長させて半導体基板４０を形成し、その
上に例えばシリコン酸化膜からなる絶縁膜３５を形成し
て、レジスト３６を用いた写真製版技術により、絶縁膜
３５に開口部３５ａを形成する。
【０００８】次に、図７（ｂ）に示すように、上記レジ
スト３６を除去し、その後絶縁膜３５上に、上記絶縁膜
の開口部３５ａを囲んでそれよりも広い開口部３７ａを
有するレジスト３７を形成する。この時、レジスト３６
の除去による酸化反応により、半導体基板４０の表面に
は酸化膜３８が形成されている。
スト３６を除去し、その後絶縁膜３５上に、上記絶縁膜
の開口部３５ａを囲んでそれよりも広い開口部３７ａを
有するレジスト３７を形成する。この時、レジスト３６
の除去による酸化反応により、半導体基板４０の表面に
は酸化膜３８が形成されている。
【０００９】次に、図７（ｃ）に示すように、絶縁膜３
５をマスクとして、半導体基板４０をエッチングして、
当該基板４０にリセス溝４０ａを形成する。
５をマスクとして、半導体基板４０をエッチングして、
当該基板４０にリセス溝４０ａを形成する。
【００１０】次に、図７（ｄ）に示すように、レジスト
３７をマスクとして、絶縁膜３５を再度エッチングし
て、絶縁膜の開口部３５ａを拡大する。
３７をマスクとして、絶縁膜３５を再度エッチングし
て、絶縁膜の開口部３５ａを拡大する。
【００１１】次に、図７（ｅ）に示すように、上記エッ
チングされた絶縁膜３５をマスクとして、半導体基板４
０を再度エッチングすることにより、二段の階段状のリ
セス溝４０ｂを基板４０に形成する。この時、図７
（ｃ）にて示した先の工程で、基板４０にはリセス溝４
０ａが形成されているので、このリセス溝４０ａの形成
されていた部分が他の部分に比べ、結果的により深くエ
ッチングされるため、二段の階段状にリセス溝４０ｂが
形成されることとなる。
チングされた絶縁膜３５をマスクとして、半導体基板４
０を再度エッチングすることにより、二段の階段状のリ
セス溝４０ｂを基板４０に形成する。この時、図７
（ｃ）にて示した先の工程で、基板４０にはリセス溝４
０ａが形成されているので、このリセス溝４０ａの形成
されていた部分が他の部分に比べ、結果的により深くエ
ッチングされるため、二段の階段状にリセス溝４０ｂが
形成されることとなる。
【００１２】次に、図７（ｆ）に示すように、Ｔｉ／Ａ
ｌ積層膜からなるゲート電極３９をリフトオフ法により
形成する。
ｌ積層膜からなるゲート電極３９をリフトオフ法により
形成する。
【００１３】このように形成されたゲート電極３９は、
基板凹部４０ｂの底面に形成されているので、基板４０
表面のトラップ準位の影響を受けにくく、さらに、凹部
４０ｂの深い方の底面及び側面が完全に覆っているの
で、より表面トラップ準位の影響を抑制できる。
基板凹部４０ｂの底面に形成されているので、基板４０
表面のトラップ準位の影響を受けにくく、さらに、凹部
４０ｂの深い方の底面及び側面が完全に覆っているの
で、より表面トラップ準位の影響を抑制できる。
【００１４】
【発明が解決しようとする課題】しかるに、上記のよう
なショットキー接合型ＦＥＴのゲート電極３９の製造方
法においては、図７（ｂ）に示したように、電極３９の
形成時のリフトオフ工程以外のレジストの除去工程が必
要となり、即ち、レジスト３６の除去工程が必要にな
り、プロセスの複雑化を招くという問題があった。又、
上記レジスト３６の除去により、半導体基板４０の表面
に酸化膜３８が形成されてしまい、当該酸化膜３８の影
響で、図７（ｃ）に示される基板４０のエッチング工程
における、リセス溝４０ａの形状の不均一、再現性の悪
化などの問題があった。
なショットキー接合型ＦＥＴのゲート電極３９の製造方
法においては、図７（ｂ）に示したように、電極３９の
形成時のリフトオフ工程以外のレジストの除去工程が必
要となり、即ち、レジスト３６の除去工程が必要にな
り、プロセスの複雑化を招くという問題があった。又、
上記レジスト３６の除去により、半導体基板４０の表面
に酸化膜３８が形成されてしまい、当該酸化膜３８の影
響で、図７（ｃ）に示される基板４０のエッチング工程
における、リセス溝４０ａの形状の不均一、再現性の悪
化などの問題があった。
【００１５】この発明は上記した点に鑑みてなされたも
のであり、レジスト除去時の基板の表面酸化の問題を解
決し、均一な基板エッチングを可能にするとともに、よ
り簡易なプロセスを用いて、表面トラップ準位の影響を
抑制できる半導体装置を得ることを目的とするものであ
る。
のであり、レジスト除去時の基板の表面酸化の問題を解
決し、均一な基板エッチングを可能にするとともに、よ
り簡易なプロセスを用いて、表面トラップ準位の影響を
抑制できる半導体装置を得ることを目的とするものであ
る。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、感光性の異なる上下二層のレジストを
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストを露光し、現像して、下層のレジストを
露出させる工程と、上記下層のレジストの露出領域の一
部を露光し、現像して、上記半導体基板を露出させる工
程と、上記下層のレジストをマスクとして上記露出した
半導体基板をエッチングして、当該半導体基板に凹部を
形成する第１の凹部形成工程と、上記上層のレジストを
マスクとして上記下層のレジストの露出領域を露光し、
かつ現像して、上記半導体基板の露出領域を拡大する工
程と、上記下層のレジストをマスクとして上記凹部が形
成された半導体基板をエッチングして、当該半導体基板
に二段の階段状の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極を形成する工程とを含むものである。
置の製造方法は、感光性の異なる上下二層のレジストを
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストを露光し、現像して、下層のレジストを
露出させる工程と、上記下層のレジストの露出領域の一
部を露光し、現像して、上記半導体基板を露出させる工
程と、上記下層のレジストをマスクとして上記露出した
半導体基板をエッチングして、当該半導体基板に凹部を
形成する第１の凹部形成工程と、上記上層のレジストを
マスクとして上記下層のレジストの露出領域を露光し、
かつ現像して、上記半導体基板の露出領域を拡大する工
程と、上記下層のレジストをマスクとして上記凹部が形
成された半導体基板をエッチングして、当該半導体基板
に二段の階段状の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極を形成する工程とを含むものである。
【００１７】又、感光性の異なる上下二層のレジストを
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストの複数の領域を露光し、現像して、下層
のレジストの複数の領域を露出させる工程と、上記下層
のレジストの複数の露出領域の、少なくとも一の露出領
域を除く、他の露出領域の一部を露光し、現像して、上
記半導体基板を露出させる工程と、上記下層のレジスト
をマスクとして上記露出した半導体基板をエッチングし
て、当該半導体基板に凹部を形成する第１の凹部形成工
程と、上記上層のレジストをマスクとして上記下層のレ
ジストの露出領域を露光し、かつ現像する工程と、上記
下層のレジストをマスクとして上記半導体基板をエッチ
ングして、当該半導体基板の凹部の形成された領域に二
段の階段状の凹部を形成するとともに、他の少なくとも
一の領域に一段の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極、及び上記一段の凹部の底面を覆う金属か
らなる電極を形成する工程とを含むものである。
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストの複数の領域を露光し、現像して、下層
のレジストの複数の領域を露出させる工程と、上記下層
のレジストの複数の露出領域の、少なくとも一の露出領
域を除く、他の露出領域の一部を露光し、現像して、上
記半導体基板を露出させる工程と、上記下層のレジスト
をマスクとして上記露出した半導体基板をエッチングし
て、当該半導体基板に凹部を形成する第１の凹部形成工
程と、上記上層のレジストをマスクとして上記下層のレ
ジストの露出領域を露光し、かつ現像する工程と、上記
下層のレジストをマスクとして上記半導体基板をエッチ
ングして、当該半導体基板の凹部の形成された領域に二
段の階段状の凹部を形成するとともに、他の少なくとも
一の領域に一段の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極、及び上記一段の凹部の底面を覆う金属か
らなる電極を形成する工程とを含むものである。
【００１８】又、上記半導体基板の二段の階段状の凹部
を形成する領域と一段の凹部を形成する領域の間に、素
子分離領域を形成する工程を含むものである。
を形成する領域と一段の凹部を形成する領域の間に、素
子分離領域を形成する工程を含むものである。
【００１９】又、絶縁膜と感光性の異なる上下二層のレ
ジストを、この順に半導体基板上に形成する工程と、上
記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、上記下層のレ
ジストの露出領域の一部を露光し、現像して、上記絶縁
膜を露出させる工程と、上記下層のレジストをマスクと
して上記絶縁膜をエッチングして、上記半導体基板を露
出させる工程と、上記露出した半導体基板をエッチング
して、当該半導体基板に凹部を形成する第１の凹部形成
工程と、上記下層のレジストをマスクとして上記絶縁膜
をエッチングして、当該絶縁膜の端面を上記下層のレジ
ストの下に後退させる工程と、上記上層のレジストをマ
スクとして上記下層のレジストの露出領域を露光し、か
つ現像する工程と、上記絶縁膜をマスクとして上記凹部
が形成された半導体基板をエッチングして、当該半導体
基板に二段の階段状の凹部を形成する第２の凹部形成工
程と、上記二段の凹部の深い方の底面及び側面を覆う金
属からなる電極を形成する工程とを含むものである。
ジストを、この順に半導体基板上に形成する工程と、上
記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、上記下層のレ
ジストの露出領域の一部を露光し、現像して、上記絶縁
膜を露出させる工程と、上記下層のレジストをマスクと
して上記絶縁膜をエッチングして、上記半導体基板を露
出させる工程と、上記露出した半導体基板をエッチング
して、当該半導体基板に凹部を形成する第１の凹部形成
工程と、上記下層のレジストをマスクとして上記絶縁膜
をエッチングして、当該絶縁膜の端面を上記下層のレジ
ストの下に後退させる工程と、上記上層のレジストをマ
スクとして上記下層のレジストの露出領域を露光し、か
つ現像する工程と、上記絶縁膜をマスクとして上記凹部
が形成された半導体基板をエッチングして、当該半導体
基板に二段の階段状の凹部を形成する第２の凹部形成工
程と、上記二段の凹部の深い方の底面及び側面を覆う金
属からなる電極を形成する工程とを含むものである。
【００２０】又、上記下層のレジストをマスクとして絶
縁膜をエッチングして、当該絶縁膜の端面を上記下層の
レジストの下に後退させる工程において、上記絶縁膜の
端面を上記下層のレジストの露出領域の下に後退させる
ことを特徴とするものである。
縁膜をエッチングして、当該絶縁膜の端面を上記下層の
レジストの下に後退させる工程において、上記絶縁膜の
端面を上記下層のレジストの露出領域の下に後退させる
ことを特徴とするものである。
【００２１】又、上記半導体基板は、第１又は第２の凹
部形成工程におけるエッチング条件において、エッチン
グ耐性の異なる複数の半導体層からなることを特徴とす
るものである。
部形成工程におけるエッチング条件において、エッチン
グ耐性の異なる複数の半導体層からなることを特徴とす
るものである。
【００２２】この発明に係る半導体装置は、一主面に一
段の凹部を含む第１の素子形成領域、二段の階段状の凹
部を含む第２の素子形成領域、及び上記第１及び第２の
素子形成領域を分離する素子分離領域を有する半導体基
板と、上記第１の素子形成領域に形成された、上記一段
の凹部の底面を覆う第１のショットキー電極、及びこの
第１のショットキー電極を挟んで形成された一対のオー
ミック電極を有する第１の電界効果型トランジスタと、
上記第２の素子形成領域に形成された、上記二段の凹部
の深い方の底面及び側面を覆う第２のショットキー電
極、及びこの第２のショットキー電極を挟んで形成され
た一対のオーミック電極を有する第２の電界効果型トラ
ンジスタとを備えたものである。
段の凹部を含む第１の素子形成領域、二段の階段状の凹
部を含む第２の素子形成領域、及び上記第１及び第２の
素子形成領域を分離する素子分離領域を有する半導体基
板と、上記第１の素子形成領域に形成された、上記一段
の凹部の底面を覆う第１のショットキー電極、及びこの
第１のショットキー電極を挟んで形成された一対のオー
ミック電極を有する第１の電界効果型トランジスタと、
上記第２の素子形成領域に形成された、上記二段の凹部
の深い方の底面及び側面を覆う第２のショットキー電
極、及びこの第２のショットキー電極を挟んで形成され
た一対のオーミック電極を有する第２の電界効果型トラ
ンジスタとを備えたものである。
【００２３】又、上記第１の電界効果型トランジスタは
デプリション型の電界効果型トランジスタであり、第２
の電界効果型トランジスタはエンハンスメント型の電界
効果型トランジスタであることを特徴とするものであ
る。
デプリション型の電界効果型トランジスタであり、第２
の電界効果型トランジスタはエンハンスメント型の電界
効果型トランジスタであることを特徴とするものであ
る。
【００２４】又、一主面に一段の凹部及び二段の階段状
の凹部を有する半導体基板と、上記半導体基板の主面上
に上記一段の凹部及び二段の凹部を挟んで形成された一
対のオーミック電極と、上記半導体基板上の上記一対の
オーミック電極間に形成された一対の平行するショット
キー電極とを備え、上記一対のショットキー電極の一方
は上記一段の凹部の底面を覆い、他の一方は上記二段の
凹部の深い方の底面及び側面を覆うことを特徴とするも
のである。
の凹部を有する半導体基板と、上記半導体基板の主面上
に上記一段の凹部及び二段の凹部を挟んで形成された一
対のオーミック電極と、上記半導体基板上の上記一対の
オーミック電極間に形成された一対の平行するショット
キー電極とを備え、上記一対のショットキー電極の一方
は上記一段の凹部の底面を覆い、他の一方は上記二段の
凹部の深い方の底面及び側面を覆うことを特徴とするも
のである。
【００２５】
実施の形態１．以下に、この発明の実施の形態１につい
て図１に基づいて説明する。図１はこの発明の実施の形
態１における半導体装置の製造方法を工程順に示す要部
断面図である。
て図１に基づいて説明する。図１はこの発明の実施の形
態１における半導体装置の製造方法を工程順に示す要部
断面図である。
【００２６】まず、図１（ａ）に示すように、例えば、
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、ｎ型のＧａＡ
ｓからなるチャネル層２を成長させて半導体基板１０を
形成し、この半導体基板１０上の所望の位置に、通常の
蒸着リフトオフ技術及びシンタリング技術などを用い
て、例えばＡｕＧｅ合金／Ｎｉ／Ａｕの積層膜からなる
ソース及びドレイン電極１１、１２を形成する。
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、ｎ型のＧａＡ
ｓからなるチャネル層２を成長させて半導体基板１０を
形成し、この半導体基板１０上の所望の位置に、通常の
蒸着リフトオフ技術及びシンタリング技術などを用い
て、例えばＡｕＧｅ合金／Ｎｉ／Ａｕの積層膜からなる
ソース及びドレイン電極１１、１２を形成する。
【００２７】続いて、上記半導体基板１０上に、例えば
ＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙｌ Ｇｌｕｔａｒｉ
ｍｉｄｅ）のようなディープＵＶ（Ｕｌｔｒａ Ｖｉｏ
ｌｅｔ）光や電子ビーム（ＥＢ）に感光する下層レジス
ト１３を塗布し、その上に、例えばＡＺ５２０６Ｅのよ
うなＵＶ光（例えば、ｉ線）に感光する上層レジスト１
４を塗布する。その後、この上層レジスト１４に、ｉ線
ステッパによる露光及びイメージリバーサルプロセスを
施すことにより、所望の形状に加工して、下層レジスト
１３を露出させる。ここで、１３ａは下層レジストの露
出領域を表す。又、ここで、イメージリバーサルプロセ
スを用いているのは、後のゲート電極製造工程におい
て、リフトオフを容易にするためである。
ＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙｌ Ｇｌｕｔａｒｉ
ｍｉｄｅ）のようなディープＵＶ（Ｕｌｔｒａ Ｖｉｏ
ｌｅｔ）光や電子ビーム（ＥＢ）に感光する下層レジス
ト１３を塗布し、その上に、例えばＡＺ５２０６Ｅのよ
うなＵＶ光（例えば、ｉ線）に感光する上層レジスト１
４を塗布する。その後、この上層レジスト１４に、ｉ線
ステッパによる露光及びイメージリバーサルプロセスを
施すことにより、所望の形状に加工して、下層レジスト
１３を露出させる。ここで、１３ａは下層レジストの露
出領域を表す。又、ここで、イメージリバーサルプロセ
スを用いているのは、後のゲート電極製造工程におい
て、リフトオフを容易にするためである。
【００２８】次に、図１（ｂ）に示すように、露出領域
１３ａの１部にエキシマステッパ又はＥＢによる露光及
び現像を施し、半導体基板１０を露出させる。ここで、
１０ａは半導体基板の露出領域を表す。
１３ａの１部にエキシマステッパ又はＥＢによる露光及
び現像を施し、半導体基板１０を露出させる。ここで、
１０ａは半導体基板の露出領域を表す。
【００２９】次に、図１（ｃ）に示すように、下層レジ
スト１３をマスクとして、酒石酸系の溶液を用いて、所
望の深さまで上記半導体基板１０をエッチングして、第
１のリセス溝２０ａを形成する。
スト１３をマスクとして、酒石酸系の溶液を用いて、所
望の深さまで上記半導体基板１０をエッチングして、第
１のリセス溝２０ａを形成する。
【００３０】次に、図１（ｄ）に示すように、基板１０
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、基板の露出領域１０ａが拡大する。
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、基板の露出領域１０ａが拡大する。
【００３１】次に、図１（ｅ）に示すように、下層レジ
スト１３をマスクとして、露出領域１０ａの拡大した半
導体基板１０を、所望の時間エッチングすることによ
り、第２のリセス溝２０ｂを形成する。この第２のリセ
ス溝２０ｂは、第１のリセス溝２０ａが形成されていた
部分が、より深くエッチングされるため、二段の階段状
の形状となる。
スト１３をマスクとして、露出領域１０ａの拡大した半
導体基板１０を、所望の時間エッチングすることによ
り、第２のリセス溝２０ｂを形成する。この第２のリセ
ス溝２０ｂは、第１のリセス溝２０ａが形成されていた
部分が、より深くエッチングされるため、二段の階段状
の形状となる。
【００３２】次に、図１（ｆ）に示すように、基板１０
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１５を形成する。ここで、ゲート
電極１５は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面及び側面を覆う形状となる。
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１５を形成する。ここで、ゲート
電極１５は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面及び側面を覆う形状となる。
【００３３】本実施の形態１においては、レジストの除
去工程が、ゲート電極１５形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
去工程が、ゲート電極１５形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
【００３４】実施の形態２．以下に、この発明の実施の
形態２について図２に基づいて説明する。図２はこの発
明の実施の形態２における半導体装置の製造方法を工程
順に示す要部断面図である。
形態２について図２に基づいて説明する。図２はこの発
明の実施の形態２における半導体装置の製造方法を工程
順に示す要部断面図である。
【００３５】まず、図２（ａ）に示すように、例えば、
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、ｎ型のＧａＡ
ｓからなるチャネル層２を成長させて半導体基板１０を
形成し、この半導体基板１０上の所望の位置に、通常の
蒸着リフトオフ技術及びシンタリング技術などを用い
て、例えばＡｕＧｅ合金／Ｎｉ／Ａｕの積層膜からなる
ソース及びドレイン電極１１、１２を形成する。
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、ｎ型のＧａＡ
ｓからなるチャネル層２を成長させて半導体基板１０を
形成し、この半導体基板１０上の所望の位置に、通常の
蒸着リフトオフ技術及びシンタリング技術などを用い
て、例えばＡｕＧｅ合金／Ｎｉ／Ａｕの積層膜からなる
ソース及びドレイン電極１１、１２を形成する。
【００３６】続いて、上記半導体基板１０上に、例えば
シリコン酸化膜からなる絶縁膜１６を形成し、この絶縁
膜１６上に、例えばＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙ
ｌＧｌｕｔａｒｉｍｉｄｅ）のようなディープＵＶ（Ｕ
ｌｔｒａ Ｖｉｏｌｅｔ）光や電子ビーム（ＥＢ）に感
光する下層レジスト１３を塗布し、その上に、例えばＡ
Ｚ５２０６ＥのようなＵＶ光（例えば、ｉ線）に感光す
る上層レジスト１４を塗布する。
シリコン酸化膜からなる絶縁膜１６を形成し、この絶縁
膜１６上に、例えばＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙ
ｌＧｌｕｔａｒｉｍｉｄｅ）のようなディープＵＶ（Ｕ
ｌｔｒａ Ｖｉｏｌｅｔ）光や電子ビーム（ＥＢ）に感
光する下層レジスト１３を塗布し、その上に、例えばＡ
Ｚ５２０６ＥのようなＵＶ光（例えば、ｉ線）に感光す
る上層レジスト１４を塗布する。
【００３７】その後、この上層レジスト１４に、ｉ線ス
テッパによる露光及びイメージリバーサルプロセスを施
すことにより、所望の形状に加工して、下層レジスト１
３を露出させる。ここで、１３ａは下層レジストの露出
領域を表す。又、ここで、イメージリバーサルプロセス
を用いているのは、後のゲート電極製造工程において、
リフトオフを容易にするためである。続いて、上記露出
領域１３ａの１部にエキシマステッパ又はＥＢによる露
光及び現像を施し、絶縁膜１６を露出させる。続いて、
下層レジスト１３をマスクとして絶縁膜１６をエッチン
グすることにより、半導体基板１０を露出させる。ここ
で、１０ａは半導体基板の露出領域を表す。
テッパによる露光及びイメージリバーサルプロセスを施
すことにより、所望の形状に加工して、下層レジスト１
３を露出させる。ここで、１３ａは下層レジストの露出
領域を表す。又、ここで、イメージリバーサルプロセス
を用いているのは、後のゲート電極製造工程において、
リフトオフを容易にするためである。続いて、上記露出
領域１３ａの１部にエキシマステッパ又はＥＢによる露
光及び現像を施し、絶縁膜１６を露出させる。続いて、
下層レジスト１３をマスクとして絶縁膜１６をエッチン
グすることにより、半導体基板１０を露出させる。ここ
で、１０ａは半導体基板の露出領域を表す。
【００３８】次に、図２（ｂ）に示すように、酒石酸系
の溶液を用いて、所望の深さまで上記半導体基板１０を
エッチングして、第１のリセス溝２０ａを形成する。
の溶液を用いて、所望の深さまで上記半導体基板１０を
エッチングして、第１のリセス溝２０ａを形成する。
【００３９】次に、図２（ｃ）に示すように、絶縁膜１
６を下層レジスト１３をマスクとしてサイドエッチする
ことにより、絶縁膜の側面１６ａを下層レジストの露出
領域１３ａの下にもぐり込ませるようにして、絶縁膜１
６の開口する部分の面積を拡大する。
６を下層レジスト１３をマスクとしてサイドエッチする
ことにより、絶縁膜の側面１６ａを下層レジストの露出
領域１３ａの下にもぐり込ませるようにして、絶縁膜１
６の開口する部分の面積を拡大する。
【００４０】次に、図２（ｄ）に示すように、基板１０
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去される。
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去される。
【００４１】次に、図２（ｅ）に示すように、絶縁膜１
６をマスクとして、半導体基板１０を所望の時間エッチ
ングすることにより、第２のリセス溝２０ｂを形成す
る。この第２のリセス溝２０ｂは、第１のリセス溝２０
ａが形成されていた部分が、より深くエッチングされる
ため、二段の階段状の形状となる。
６をマスクとして、半導体基板１０を所望の時間エッチ
ングすることにより、第２のリセス溝２０ｂを形成す
る。この第２のリセス溝２０ｂは、第１のリセス溝２０
ａが形成されていた部分が、より深くエッチングされる
ため、二段の階段状の形状となる。
【００４２】次に、図２（ｆ）に示すように、基板１０
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１７を形成する。この時、ゲート
電極１７は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面及び側面を覆うとともに、絶縁膜１６
上に延在するＴ型形状となる。
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１７を形成する。この時、ゲート
電極１７は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面及び側面を覆うとともに、絶縁膜１６
上に延在するＴ型形状となる。
【００４３】本実施の形態２においては、レジストの除
去工程が、ゲート電極１７形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
さらに、短いゲート長で１ゲート当たりのゲート幅が大
きい場合にゲート抵抗の上昇を抑制できる、Ｔ型形状の
ゲート電極１７を備えた半導体装置を得ることが可能と
なる。
去工程が、ゲート電極１７形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
さらに、短いゲート長で１ゲート当たりのゲート幅が大
きい場合にゲート抵抗の上昇を抑制できる、Ｔ型形状の
ゲート電極１７を備えた半導体装置を得ることが可能と
なる。
【００４４】実施の形態３．以下に、この発明の実施の
形態３について図３に基づいて説明する。本実施の形態
３はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉ
ｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する
ものである。図３はこの発明の実施の形態３における半
導体装置の製造方法を工程順に示す要部断面図である。
形態３について図３に基づいて説明する。本実施の形態
３はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉ
ｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する
ものである。図３はこの発明の実施の形態３における半
導体装置の製造方法を工程順に示す要部断面図である。
【００４５】まず、図３（ａ）に示すように、例えば、
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、アンドープＡ
ｌＧａＡｓバッファ層３、ｎ型ＡｌＧａＡｓ下部電子供
給層４、アンドープＩｎＧａＡｓチャネル層５、ｎ型Ａ
ｌＧａＡｓ上部電子供給層６、低濃度ｎ型（以下、「ｎ
-」と記載する。）のＧａＡｓ層７、ｎ型ＡｌＧａＡｓ
エッチングストップ層８、ｎ+ＧａＡｓコンタクト層９
をこの順に成長させて半導体基板１０を形成し、この半
導体基板１０上の所望の位置に、通常の蒸着リフトオフ
技術及びシンタリング技術などを用いて、例えばＡｕＧ
ｅ合金／Ｎｉ／Ａｕの積層膜からなるソース及びドレイ
ン電極１１、１２を形成する。
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、アンドープＡ
ｌＧａＡｓバッファ層３、ｎ型ＡｌＧａＡｓ下部電子供
給層４、アンドープＩｎＧａＡｓチャネル層５、ｎ型Ａ
ｌＧａＡｓ上部電子供給層６、低濃度ｎ型（以下、「ｎ
-」と記載する。）のＧａＡｓ層７、ｎ型ＡｌＧａＡｓ
エッチングストップ層８、ｎ+ＧａＡｓコンタクト層９
をこの順に成長させて半導体基板１０を形成し、この半
導体基板１０上の所望の位置に、通常の蒸着リフトオフ
技術及びシンタリング技術などを用いて、例えばＡｕＧ
ｅ合金／Ｎｉ／Ａｕの積層膜からなるソース及びドレイ
ン電極１１、１２を形成する。
【００４６】続いて、上記半導体基板１０上に、例えば
ＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙｌ Ｇｌｕｔａｒｉ
ｍｉｄｅ）のようなディープＵＶ（Ｕｌｔｒａ Ｖｉｏ
ｌｅｔ）光や電子ビーム（ＥＢ）に感光する下層レジス
ト１３を塗布し、その上に、例えばＡＺ５２０６Ｅのよ
うなＵＶ光（例えば、ｉ線）に感光する上層レジスト１
４を塗布する。その後、この上層レジスト１４に、ｉ線
ステッパによる露光及びイメージリバーサルプロセスを
施すことにより、所望の形状に加工して、下層レジスト
１３を露出させる。ここで、１３ａは下層レジストの露
出領域を表す。又、ここで、イメージリバーサルプロセ
スを用いているのは、後のゲート電極製造工程におい
て、リフトオフを容易にするためである。続いて、露出
領域１３ａの１部にエキシマステッパ又はＥＢによる露
光及び現像を施し、半導体基板１０を露出させる。ここ
で、１０ａは半導体基板の露出領域を表す。
ＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔｈｙｌ Ｇｌｕｔａｒｉ
ｍｉｄｅ）のようなディープＵＶ（Ｕｌｔｒａ Ｖｉｏ
ｌｅｔ）光や電子ビーム（ＥＢ）に感光する下層レジス
ト１３を塗布し、その上に、例えばＡＺ５２０６Ｅのよ
うなＵＶ光（例えば、ｉ線）に感光する上層レジスト１
４を塗布する。その後、この上層レジスト１４に、ｉ線
ステッパによる露光及びイメージリバーサルプロセスを
施すことにより、所望の形状に加工して、下層レジスト
１３を露出させる。ここで、１３ａは下層レジストの露
出領域を表す。又、ここで、イメージリバーサルプロセ
スを用いているのは、後のゲート電極製造工程におい
て、リフトオフを容易にするためである。続いて、露出
領域１３ａの１部にエキシマステッパ又はＥＢによる露
光及び現像を施し、半導体基板１０を露出させる。ここ
で、１０ａは半導体基板の露出領域を表す。
【００４７】次に、図３（ｂ）に示すように、下層レジ
スト１３をマスクとして、クエン酸系の溶液を用いて、
コンタクト層９をエッチングする。ここで、クエン酸系
の溶液ではＡｌＧａＡｓのエッチングが非常に遅いた
め、エッチングストップ層８が露出したところでエッチ
ングがほぼストップする。
スト１３をマスクとして、クエン酸系の溶液を用いて、
コンタクト層９をエッチングする。ここで、クエン酸系
の溶液ではＡｌＧａＡｓのエッチングが非常に遅いた
め、エッチングストップ層８が露出したところでエッチ
ングがほぼストップする。
【００４８】次に、図３（ｃ）に示すように、リン酸系
の溶液を用いて、エッチングストップ層８をエッチング
しｎ-ＧａＡｓ層７を露出させ、第１のリセス溝２０ａ
を形成する。
の溶液を用いて、エッチングストップ層８をエッチング
しｎ-ＧａＡｓ層７を露出させ、第１のリセス溝２０ａ
を形成する。
【００４９】次に、図３（ｄ）に示すように、基板１０
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、基板の露出領域１０ａが拡大する。
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、基板の露出領域１０ａが拡大する。
【００５０】次に、図３（ｅ）に示すように、下層レジ
スト１３をマスクとして、露出領域１０ａの拡大した半
導体基板１０を、クエン酸系の溶液を用いて所望の時間
エッチングすることにより、ＧａＡｓを選択的に除去す
ることで、第２のリセス溝２０ｂを形成する。その結
果、第２のリセス溝２０ｂは二段の階段状の形状とな
る。
スト１３をマスクとして、露出領域１０ａの拡大した半
導体基板１０を、クエン酸系の溶液を用いて所望の時間
エッチングすることにより、ＧａＡｓを選択的に除去す
ることで、第２のリセス溝２０ｂを形成する。その結
果、第２のリセス溝２０ｂは二段の階段状の形状とな
る。
【００５１】次に、図３（ｆ）に示すように、基板１０
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１５を形成する。この時、ゲート
電極１５は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面（即ち、上部電子供給層６表面）、及
び側面（即ち、エッチングストップ層８及びｎ-ＧａＡ
ｓ層７の側面）を覆う形状となる。
上の全面にＴｉ／Ａｌ積層膜を堆積し、リフトオフする
ことによりゲート電極１５を形成する。この時、ゲート
電極１５は第２のリセス溝２０ｂの深くエッチングされ
ている部分の底面（即ち、上部電子供給層６表面）、及
び側面（即ち、エッチングストップ層８及びｎ-ＧａＡ
ｓ層７の側面）を覆う形状となる。
【００５２】本実施の形態３においては、レジストの除
去工程が、ゲート電極１５形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
さらに、半導体基板１０を形成する複数の層の一つとし
てエッチングストップ層８を挿入し、選択的にエッチン
グを行うことで、制御性良く第１及び第２のリセス溝２
０ａ、２０ｂを形成することができる。そのため、ゲー
ト電極１５を精度良く形成でき、高信頼性の半導体装置
を得ることができる。
去工程が、ゲート電極１５形成時のリフトオフ工程のみ
であるので、従来のようなレジスト除去時の基板の表面
酸化の問題を解決でき、均一に、再現性良く基板１０を
エッチングすることが可能となる。そのため、高性能の
信頼性の高い半導体装置を得ることができる。又、従来
に比べ、より簡易なプロセスを用いて、表面トラップ準
位の影響を抑制できる半導体装置を得ることができる。
さらに、半導体基板１０を形成する複数の層の一つとし
てエッチングストップ層８を挿入し、選択的にエッチン
グを行うことで、制御性良く第１及び第２のリセス溝２
０ａ、２０ｂを形成することができる。そのため、ゲー
ト電極１５を精度良く形成でき、高信頼性の半導体装置
を得ることができる。
【００５３】実施の形態４．以下に、この発明の実施の
形態４について、図４及び図５に基づいて説明する。図
４はこの発明の実施の形態４における半導体装置の構造
を示す要部断面図である。本実施の形態４に示す半導体
装置は、Ｅ−ＦＥＴとＤ−ＦＥＴを同一基板上に備え、
表面トラップ準位の影響が大きいＥ−ＦＥＴでは、その
ゲート電極をリセス溝の底面及び側面を完全に被うよう
に形成することで、従来に比べ高性能、高信頼性を有す
る構造としたものである。ここで、Ｅ−ＦＥＴが表面ト
ラップ準位の影響を受けやすい理由としては、Ｅ−ＦＥ
ＴとＤ−ＦＥＴのキャリア濃度が同一の場合には、Ｅ−
ＦＥＴはＤ−ＦＥＴに比べ、ゲート電極からチャネル層
までの距離を近くしておく必要があり、そのため、基板
表面のトラップ準位の影響を受けやすくなる点が挙げら
れる。
形態４について、図４及び図５に基づいて説明する。図
４はこの発明の実施の形態４における半導体装置の構造
を示す要部断面図である。本実施の形態４に示す半導体
装置は、Ｅ−ＦＥＴとＤ−ＦＥＴを同一基板上に備え、
表面トラップ準位の影響が大きいＥ−ＦＥＴでは、その
ゲート電極をリセス溝の底面及び側面を完全に被うよう
に形成することで、従来に比べ高性能、高信頼性を有す
る構造としたものである。ここで、Ｅ−ＦＥＴが表面ト
ラップ準位の影響を受けやすい理由としては、Ｅ−ＦＥ
ＴとＤ−ＦＥＴのキャリア濃度が同一の場合には、Ｅ−
ＦＥＴはＤ−ＦＥＴに比べ、ゲート電極からチャネル層
までの距離を近くしておく必要があり、そのため、基板
表面のトラップ準位の影響を受けやすくなる点が挙げら
れる。
【００５４】図４において、１０は、ＧａＡｓ半絶縁性
基板本体１、アンドープＧａＡｓバッファ層２２、アン
ドープＩｎＧａＡｓチャネル層２３、ｎ型ＩｎＧａＰ第
１電子供給層２４、ｎ型ＡｌＧａＡｓ第２電子供給層２
５、及びｎ型ＧａＡｓコンタクト層２６からなる半導体
基板である。
基板本体１、アンドープＧａＡｓバッファ層２２、アン
ドープＩｎＧａＡｓチャネル層２３、ｎ型ＩｎＧａＰ第
１電子供給層２４、ｎ型ＡｌＧａＡｓ第２電子供給層２
５、及びｎ型ＧａＡｓコンタクト層２６からなる半導体
基板である。
【００５５】２７ａ、２８ａはこの半導体基板１０の一
主面に形成された素子形成領域であり、それぞれＥ−Ｆ
ＥＴ２７又はＤ−ＦＥＴ２８が形成されている。又、こ
の素子形成領域２７ａ、２８ａは、基板１０に水素を注
入することにより形成された素子分離領域２１により電
気的に分離されている。
主面に形成された素子形成領域であり、それぞれＥ−Ｆ
ＥＴ２７又はＤ−ＦＥＴ２８が形成されている。又、こ
の素子形成領域２７ａ、２８ａは、基板１０に水素を注
入することにより形成された素子分離領域２１により電
気的に分離されている。
【００５６】２０ｂは素子形成領域２７ａに形成された
二段の階段状のリセス溝であり、その深い方の底面及び
側面を覆うようにＥ−ＦＥＴのゲート電極１８が形成さ
れている。又、１１ａ、１２ａはこのリセス溝２０ｂを
挟んで素子形成領域２７ａに形成されているＥ−ＦＥＴ
のソース及びドレイン領域である。
二段の階段状のリセス溝であり、その深い方の底面及び
側面を覆うようにＥ−ＦＥＴのゲート電極１８が形成さ
れている。又、１１ａ、１２ａはこのリセス溝２０ｂを
挟んで素子形成領域２７ａに形成されているＥ−ＦＥＴ
のソース及びドレイン領域である。
【００５７】又、２０ｃは素子形成領域２８ａに形成さ
れた一段のリセス溝であり、その底面を覆うようにＤ−
ＦＥＴのゲート電極１９が形成されている。又、１１
ｂ、１２ｂはこのリセス溝２０ｃを挟んで素子形成領域
２８ａに形成されているＤ−ＦＥＴのソース及びドレイ
ン領域である。
れた一段のリセス溝であり、その底面を覆うようにＤ−
ＦＥＴのゲート電極１９が形成されている。又、１１
ｂ、１２ｂはこのリセス溝２０ｃを挟んで素子形成領域
２８ａに形成されているＤ−ＦＥＴのソース及びドレイ
ン領域である。
【００５８】ここで、ゲート電極１８、１９は基板１０
に対しショットキー接合をしており、一方、ソース及び
ドレイン領域１１ａ、１１ｂ、１２ａ、１２ｂは基板１
０に対しオーミック接合をしている。
に対しショットキー接合をしており、一方、ソース及び
ドレイン領域１１ａ、１１ｂ、１２ａ、１２ｂは基板１
０に対しオーミック接合をしている。
【００５９】つぎに、このように構成された半導体装置
の製造方法について図５を用いて説明する。図５は半導
体装置の製造方法を工程順に示す要部断面図である。
の製造方法について図５を用いて説明する。図５は半導
体装置の製造方法を工程順に示す要部断面図である。
【００６０】まず、図５（ａ）に示すように、例えば、
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、アンドープＧ
ａＡｓバッファ層２２、アンドープＩｎＧａＡｓチャネ
ル層２３、ｎ型ＩｎＧａＰ第１電子供給層２４、ｎ型Ａ
ｌＧａＡｓ層第２電子供給層２５、及びｎ型ＧａＡｓコ
ンタクト層２６をこの順に成長させて半導体基板１０を
形成し、素子形成領域２７ａ、２８ａ間に、例えば水素
をイオン注入することにより、高抵抗の素子分離領域２
１を形成する。
ＧａＡｓからなる半絶縁性基板本体１上に、例えばＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、又はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法
などのエピタキシャル成長技術を用いて、アンドープＧ
ａＡｓバッファ層２２、アンドープＩｎＧａＡｓチャネ
ル層２３、ｎ型ＩｎＧａＰ第１電子供給層２４、ｎ型Ａ
ｌＧａＡｓ層第２電子供給層２５、及びｎ型ＧａＡｓコ
ンタクト層２６をこの順に成長させて半導体基板１０を
形成し、素子形成領域２７ａ、２８ａ間に、例えば水素
をイオン注入することにより、高抵抗の素子分離領域２
１を形成する。
【００６１】次に、図５（ｂ）に示すように、上記半導
体基板１０上に、例えばＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔ
ｈｙｌ Ｇｌｕｔａｒｉｍｉｄｅ）のようなディープＵ
Ｖ（Ｕｌｔｒａ Ｖｉｏｌｅｔ）光や電子ビーム（Ｅ
Ｂ）に感光する下層レジスト１３を塗布し、その上に、
例えばＡＺ５２０６ＥのようなＵＶ光（例えば、ｉ線）
に感光する上層レジスト１４を塗布する。その後、この
上層レジスト１４に、ｉ線ステッパによる露光及びイメ
ージリバーサルプロセスを施すことにより、所望の形状
に加工して、下層レジスト１３を露出させる。ここで、
１３ａは下層レジストの露出領域を表す。又、ここで、
イメージリバーサルプロセスを用いているのは、後のゲ
ート電極製造工程において、リフトオフを容易にするた
めである。
体基板１０上に、例えばＰＭＧＩ（Ｐｏｌｙｄｉｍｅｔ
ｈｙｌ Ｇｌｕｔａｒｉｍｉｄｅ）のようなディープＵ
Ｖ（Ｕｌｔｒａ Ｖｉｏｌｅｔ）光や電子ビーム（Ｅ
Ｂ）に感光する下層レジスト１３を塗布し、その上に、
例えばＡＺ５２０６ＥのようなＵＶ光（例えば、ｉ線）
に感光する上層レジスト１４を塗布する。その後、この
上層レジスト１４に、ｉ線ステッパによる露光及びイメ
ージリバーサルプロセスを施すことにより、所望の形状
に加工して、下層レジスト１３を露出させる。ここで、
１３ａは下層レジストの露出領域を表す。又、ここで、
イメージリバーサルプロセスを用いているのは、後のゲ
ート電極製造工程において、リフトオフを容易にするた
めである。
【００６２】次に、図５（ｃ）に示すように、Ｅ−ＦＥ
Ｔを形成する側の素子形成領域２７ａ上の下層レジスト
の露出領域１３ａの１部に、エキシマステッパ又はＥＢ
による露光及び現像を施し、半導体基板１０を露出させ
る。ここで、１０ａは半導体基板の露出領域を表す。
Ｔを形成する側の素子形成領域２７ａ上の下層レジスト
の露出領域１３ａの１部に、エキシマステッパ又はＥＢ
による露光及び現像を施し、半導体基板１０を露出させ
る。ここで、１０ａは半導体基板の露出領域を表す。
【００６３】次に、図５（ｄ）に示すように、下層レジ
スト１３をマスクとして、クエン酸系の溶液を用いて、
コンタクト層２６をエッチングする。ここで、クエン酸
系の溶液ではＡｌＧａＡｓのエッチングが非常に遅いた
め、第２電子供給層２５が露出したところでエッチング
がほぼストップする。続いて、酒石酸系の溶液を用い
て、第２電子供給層２５をエッチングし、第１電子供給
層２４を露出して、第１のリセス溝２０ａを形成する。
ここで、酒石酸系の溶液ではＩｎＧａＰのエッチングが
非常に遅いため、第１電子供給層２４が露出したところ
でエッチングがほぼストップする。
スト１３をマスクとして、クエン酸系の溶液を用いて、
コンタクト層２６をエッチングする。ここで、クエン酸
系の溶液ではＡｌＧａＡｓのエッチングが非常に遅いた
め、第２電子供給層２５が露出したところでエッチング
がほぼストップする。続いて、酒石酸系の溶液を用い
て、第２電子供給層２５をエッチングし、第１電子供給
層２４を露出して、第１のリセス溝２０ａを形成する。
ここで、酒石酸系の溶液ではＩｎＧａＰのエッチングが
非常に遅いため、第１電子供給層２４が露出したところ
でエッチングがほぼストップする。
【００６４】次に、図５（ｅ）に示すように、基板１０
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、素子形成領域２７ａにおいて基板の露
出領域１０ａが拡大するとともに、素子形成領域２８ａ
においても基板１０が露出する。
上の全面をディープＵＶ光で露光し、現像する。これに
より、上層レジスト１４がマスクとなり、下層レジスト
１３が除去され、素子形成領域２７ａにおいて基板の露
出領域１０ａが拡大するとともに、素子形成領域２８ａ
においても基板１０が露出する。
【００６５】次に、図５（ｆ）に示すように、下層レジ
スト１３をマスクとして、半導体基板１０を、両素子形
成領域２７ａ、２８ａにおいて、クエン酸系の溶液を用
いて所望の時間エッチングすることにより、ＧａＡｓを
選択的に除去することで、素子形成領域２７ａにおい
て、二段の階段状の第２のリセス溝２０ｂを形成し、一
方、素子形成領域２８ａにおいて、一段のリセス溝２０
ｃを形成する。ここで、クエン酸系の溶液ではＡｌＧａ
Ａｓ及びＩｎＧａＰのエッチングが非常に遅いため、Ｇ
ａＡｓコンタクト層２６が選択的にエッチングされる。
スト１３をマスクとして、半導体基板１０を、両素子形
成領域２７ａ、２８ａにおいて、クエン酸系の溶液を用
いて所望の時間エッチングすることにより、ＧａＡｓを
選択的に除去することで、素子形成領域２７ａにおい
て、二段の階段状の第２のリセス溝２０ｂを形成し、一
方、素子形成領域２８ａにおいて、一段のリセス溝２０
ｃを形成する。ここで、クエン酸系の溶液ではＡｌＧａ
Ａｓ及びＩｎＧａＰのエッチングが非常に遅いため、Ｇ
ａＡｓコンタクト層２６が選択的にエッチングされる。
【００６６】その後、基板１０上の全面にＴｉ／Ａｌ積
層膜を堆積し、リフトオフすることにより、素子形成領
域２７ａにＥ−ＦＥＴのゲート電極１８を、素子形成領
域２８ａにＤ−ＦＥＴのゲート電極１９を同時に形成す
る。この時、ゲート電極１８は第２のリセス溝２０ｂの
深くエッチングされている部分の底面（即ち、第１電子
供給層２４表面）、及び側面（即ち、第２電子供給層２
５の側面）を覆う形状となり、一方、ゲート電極１９は
一段のリセス溝２０ｃの底面（即ち、第２電子供給層２
５表面）を覆う形状となる。
層膜を堆積し、リフトオフすることにより、素子形成領
域２７ａにＥ−ＦＥＴのゲート電極１８を、素子形成領
域２８ａにＤ−ＦＥＴのゲート電極１９を同時に形成す
る。この時、ゲート電極１８は第２のリセス溝２０ｂの
深くエッチングされている部分の底面（即ち、第１電子
供給層２４表面）、及び側面（即ち、第２電子供給層２
５の側面）を覆う形状となり、一方、ゲート電極１９は
一段のリセス溝２０ｃの底面（即ち、第２電子供給層２
５表面）を覆う形状となる。
【００６７】最後に、基板１０上のゲート電極１８又は
１９を挟んで対向する位置に、通常の蒸着リフトオフ技
術及びシンタリング技術などを用いて、例えばＡｕＧｅ
合金／Ｎｉ／Ａｕの積層膜からなるソース及びドレイン
電極１１ａ、１２ａ又は１１ｂ、１２ｂを形成する。
尚、最後に行われたソース及びドレイン電極１１ａ、１
２ａ又は１１ｂ、１２ｂの形成は、基板１０の形成以
後、ゲート電極１８又は１９の形成前に行っても良い。
１９を挟んで対向する位置に、通常の蒸着リフトオフ技
術及びシンタリング技術などを用いて、例えばＡｕＧｅ
合金／Ｎｉ／Ａｕの積層膜からなるソース及びドレイン
電極１１ａ、１２ａ又は１１ｂ、１２ｂを形成する。
尚、最後に行われたソース及びドレイン電極１１ａ、１
２ａ又は１１ｂ、１２ｂの形成は、基板１０の形成以
後、ゲート電極１８又は１９の形成前に行っても良い。
【００６８】本実施の形態４においては、レジストの除
去工程が、ゲート電極１８、１９形成時のリフトオフ工
程のみであるので、従来のようなレジスト除去時の基板
の表面酸化の問題を解決でき、均一に、再現性良く基板
１０をエッチングすることが可能となる。そのため、高
性能の信頼性の高い半導体装置を得ることが可能とな
る。又、従来に比べ、より簡易なプロセスを用いて、表
面トラップ準位の影響を抑制できるＥ−ＦＥＴ２７、及
びこれと同一の基板に形成されたＤ−ＦＥＴ２８を備え
た半導体装置を得ることができる。さらに、半導体基板
１０を、リセス溝２０ａ、２０ｂ、２０ｃの形成工程に
おけるエッチング条件において、エッチング耐性の異な
る複数の半導体層２４、２５、２６により形成したの
で、選択的にエッチングを行うことができ、制御性良く
リセス溝２０ａ、２０ｂ、２０ｃを形成することができ
る。そのため、ゲート電極１８、１９を精度良く形成で
き、高信頼性の半導体装置を得ることができる。
去工程が、ゲート電極１８、１９形成時のリフトオフ工
程のみであるので、従来のようなレジスト除去時の基板
の表面酸化の問題を解決でき、均一に、再現性良く基板
１０をエッチングすることが可能となる。そのため、高
性能の信頼性の高い半導体装置を得ることが可能とな
る。又、従来に比べ、より簡易なプロセスを用いて、表
面トラップ準位の影響を抑制できるＥ−ＦＥＴ２７、及
びこれと同一の基板に形成されたＤ−ＦＥＴ２８を備え
た半導体装置を得ることができる。さらに、半導体基板
１０を、リセス溝２０ａ、２０ｂ、２０ｃの形成工程に
おけるエッチング条件において、エッチング耐性の異な
る複数の半導体層２４、２５、２６により形成したの
で、選択的にエッチングを行うことができ、制御性良く
リセス溝２０ａ、２０ｂ、２０ｃを形成することができ
る。そのため、ゲート電極１８、１９を精度良く形成で
き、高信頼性の半導体装置を得ることができる。
【００６９】実施の形態５．以下に、この発明の実施の
形態５について、図６に基づいて説明する。図６はこの
発明の実施の形態５における半導体装置の構造を示す要
部断面図である。本実施の形態５に示す半導体装置はデ
ュアルゲート電極を有するＦＥＴに関するものである。
形態５について、図６に基づいて説明する。図６はこの
発明の実施の形態５における半導体装置の構造を示す要
部断面図である。本実施の形態５に示す半導体装置はデ
ュアルゲート電極を有するＦＥＴに関するものである。
【００７０】図６において、１０は、ＧａＡｓ半絶縁性
基板本体１、アンドープＧａＡｓバッファ層２２、アン
ドープＩｎＧａＡｓチャネル層２３、ｎ型ＩｎＧａＰ第
１電子供給層２４、ｎ型ＡｌＧａＡｓ第２電子供給層２
５、及びｎ型ＧａＡｓコンタクト層２６からなる半導体
基板である。
基板本体１、アンドープＧａＡｓバッファ層２２、アン
ドープＩｎＧａＡｓチャネル層２３、ｎ型ＩｎＧａＰ第
１電子供給層２４、ｎ型ＡｌＧａＡｓ第２電子供給層２
５、及びｎ型ＧａＡｓコンタクト層２６からなる半導体
基板である。
【００７１】２０ｂは基板１０の主面に形成された二段
の階段状のリセス溝であり、その深い方の底面及び側面
を覆うように第１のゲート電極２９が形成されている。
又、２０ｃは基板１０の主面に形成された一段のリセス
溝であり、その底面を覆うように第２のゲート電極３０
が形成されている。ここで、第１及び第２のゲート電極
２９、３０は平行に形成されている。ここで、ゲート電
極２９、３０は基板１０に対しショットキー接合をして
おり、一方、ソース及びドレイン領域１１、１２は基板
１０に対しオーミック接合をしている。
の階段状のリセス溝であり、その深い方の底面及び側面
を覆うように第１のゲート電極２９が形成されている。
又、２０ｃは基板１０の主面に形成された一段のリセス
溝であり、その底面を覆うように第２のゲート電極３０
が形成されている。ここで、第１及び第２のゲート電極
２９、３０は平行に形成されている。ここで、ゲート電
極２９、３０は基板１０に対しショットキー接合をして
おり、一方、ソース及びドレイン領域１１、１２は基板
１０に対しオーミック接合をしている。
【００７２】又、１１、１２は上記第１及び第２のゲー
ト電極２９、３０を挟んで基板１０の主面上に形成され
たソース及びドレイン領域である。
ト電極２９、３０を挟んで基板１０の主面上に形成され
たソース及びドレイン領域である。
【００７３】本実施の形態５の半導体装置の製造方法
は、実施の形態４にて示した半導体装置の製造方法に対
して、素子分離領域２１の形成工程を除いた点について
のみ異なるだけである。
は、実施の形態４にて示した半導体装置の製造方法に対
して、素子分離領域２１の形成工程を除いた点について
のみ異なるだけである。
【００７４】本実施の形態５においては、レジストの除
去工程が、第１及び第２のゲート電極２９、３０形成時
のリフトオフ工程のみであるので、従来のようなレジス
ト除去時の基板の表面酸化の問題を解決でき、均一に、
再現性良く基板１０をエッチングすることが可能とな
る。そのため、高性能の信頼性の高い半導体装置を得る
ことが可能となる。又、従来に比べ、より簡易なプロセ
スを用いて、表面トラップ準位の影響を抑制できるデュ
アルゲートＦＥＴを備えた半導体装置を得ることができ
る。
去工程が、第１及び第２のゲート電極２９、３０形成時
のリフトオフ工程のみであるので、従来のようなレジス
ト除去時の基板の表面酸化の問題を解決でき、均一に、
再現性良く基板１０をエッチングすることが可能とな
る。そのため、高性能の信頼性の高い半導体装置を得る
ことが可能となる。又、従来に比べ、より簡易なプロセ
スを用いて、表面トラップ準位の影響を抑制できるデュ
アルゲートＦＥＴを備えた半導体装置を得ることができ
る。
【００７５】さらに、本実施の形態５においては、半導
体基板１０を、リセス溝２０ｂ、２０ｃの形成工程にお
けるエッチング条件において、エッチング耐性の異なる
複数の半導体層２４、２５、２６により形成したので、
選択的にエッチングを行うことができ、制御性良くリセ
ス溝２０ｂ、２０ｃを形成することができる。そのた
め、第１及び第２のゲート電極２９、３０を精度良く形
成でき、高信頼性の半導体装置を得ることができる。
又、本実施の形態５に係るデュアルゲートＦＥＴを、第
１のゲート電極２９を所望の電圧にバイアスし増幅器と
して動作させるとともに、第２のゲート電極３０にかか
るバイアス電圧を変化させることにより、可変利得増幅
器などとして応用することができる。
体基板１０を、リセス溝２０ｂ、２０ｃの形成工程にお
けるエッチング条件において、エッチング耐性の異なる
複数の半導体層２４、２５、２６により形成したので、
選択的にエッチングを行うことができ、制御性良くリセ
ス溝２０ｂ、２０ｃを形成することができる。そのた
め、第１及び第２のゲート電極２９、３０を精度良く形
成でき、高信頼性の半導体装置を得ることができる。
又、本実施の形態５に係るデュアルゲートＦＥＴを、第
１のゲート電極２９を所望の電圧にバイアスし増幅器と
して動作させるとともに、第２のゲート電極３０にかか
るバイアス電圧を変化させることにより、可変利得増幅
器などとして応用することができる。
【００７６】
【発明の効果】この発明に係る半導体装置の製造方法
は、感光性の異なる上下二層のレジストを半導体基板上
に形成する工程と、上記二層のレジストの上層のレジス
トを露光し、現像して、下層のレジストを露出させる工
程と、上記下層のレジストの露出領域の一部を露光し、
現像して、上記半導体基板を露出させる工程と、上記下
層のレジストをマスクとして上記露出した半導体基板を
エッチングして、当該半導体基板に凹部を形成する第１
の凹部形成工程と、上記上層のレジストをマスクとして
上記下層のレジストの露出領域を露光し、かつ現像し
て、上記半導体基板の露出領域を拡大する工程と、上記
下層のレジストをマスクとして上記凹部が形成された半
導体基板をエッチングして、当該半導体基板に二段の階
段状の凹部を形成する第２の凹部形成工程と、上記二段
の凹部の深い方の底面及び側面を覆う金属からなる電極
を形成する工程とを含むので、従来のレジスト除去時の
基板の表面酸化の問題を解決でき、均一な基板エッチン
グを可能にするとともに、従来より簡易なプロセスを用
いて、表面トラップ準位の影響を抑制できる半導体装置
を得ることが可能となる。
は、感光性の異なる上下二層のレジストを半導体基板上
に形成する工程と、上記二層のレジストの上層のレジス
トを露光し、現像して、下層のレジストを露出させる工
程と、上記下層のレジストの露出領域の一部を露光し、
現像して、上記半導体基板を露出させる工程と、上記下
層のレジストをマスクとして上記露出した半導体基板を
エッチングして、当該半導体基板に凹部を形成する第１
の凹部形成工程と、上記上層のレジストをマスクとして
上記下層のレジストの露出領域を露光し、かつ現像し
て、上記半導体基板の露出領域を拡大する工程と、上記
下層のレジストをマスクとして上記凹部が形成された半
導体基板をエッチングして、当該半導体基板に二段の階
段状の凹部を形成する第２の凹部形成工程と、上記二段
の凹部の深い方の底面及び側面を覆う金属からなる電極
を形成する工程とを含むので、従来のレジスト除去時の
基板の表面酸化の問題を解決でき、均一な基板エッチン
グを可能にするとともに、従来より簡易なプロセスを用
いて、表面トラップ準位の影響を抑制できる半導体装置
を得ることが可能となる。
【００７７】又、感光性の異なる上下二層のレジストを
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストの複数の領域を露光し、現像して、下層
のレジストの複数の領域を露出させる工程と、上記下層
のレジストの複数の露出領域の、少なくとも一の露出領
域を除く、他の露出領域の一部を露光し、現像して、上
記半導体基板を露出させる工程と、上記下層のレジスト
をマスクとして上記露出した半導体基板をエッチングし
て、当該半導体基板に凹部を形成する第１の凹部形成工
程と、上記上層のレジストをマスクとして上記下層のレ
ジストの露出領域を露光し、かつ現像する工程と、上記
下層のレジストをマスクとして上記半導体基板をエッチ
ングして、当該半導体基板の凹部の形成された領域に二
段の階段状の凹部を形成するとともに、他の少なくとも
一の領域に一段の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極、及び上記一段の凹部の底面を覆う金属か
らなる電極を形成する工程とを含むので、さらに、上記
二段の凹部の深い方の底面及び側面を覆う金属からなる
電極である第１ゲート電極と、一段の凹部の底面を覆う
金属からなる電極である第２ゲート電極を備えたデュア
ルゲートＦＥＴを備えた半導体装置を形成でき、そのた
め、第１ゲート電極を増幅器として動作させ、第２ゲー
ト電極のバイアス電圧を変化させることにより、利得の
制御が可能な半導体装置を得ることも可能である。
半導体基板上に形成する工程と、上記二層のレジストの
上層のレジストの複数の領域を露光し、現像して、下層
のレジストの複数の領域を露出させる工程と、上記下層
のレジストの複数の露出領域の、少なくとも一の露出領
域を除く、他の露出領域の一部を露光し、現像して、上
記半導体基板を露出させる工程と、上記下層のレジスト
をマスクとして上記露出した半導体基板をエッチングし
て、当該半導体基板に凹部を形成する第１の凹部形成工
程と、上記上層のレジストをマスクとして上記下層のレ
ジストの露出領域を露光し、かつ現像する工程と、上記
下層のレジストをマスクとして上記半導体基板をエッチ
ングして、当該半導体基板の凹部の形成された領域に二
段の階段状の凹部を形成するとともに、他の少なくとも
一の領域に一段の凹部を形成する第２の凹部形成工程
と、上記二段の凹部の深い方の底面及び側面を覆う金属
からなる電極、及び上記一段の凹部の底面を覆う金属か
らなる電極を形成する工程とを含むので、さらに、上記
二段の凹部の深い方の底面及び側面を覆う金属からなる
電極である第１ゲート電極と、一段の凹部の底面を覆う
金属からなる電極である第２ゲート電極を備えたデュア
ルゲートＦＥＴを備えた半導体装置を形成でき、そのた
め、第１ゲート電極を増幅器として動作させ、第２ゲー
ト電極のバイアス電圧を変化させることにより、利得の
制御が可能な半導体装置を得ることも可能である。
【００７８】又、上記半導体基板の二段の階段状の凹部
を形成する領域と一段の凹部を形成する領域の間に、素
子分離領域を形成する工程を含むので、さらに、デプリ
ション型の電界効果型トランジスタと、エンハンスメン
ト型の電界効果型トランジスタを同一半導体基板上に備
えた半導体装置を得ることが可能となる。
を形成する領域と一段の凹部を形成する領域の間に、素
子分離領域を形成する工程を含むので、さらに、デプリ
ション型の電界効果型トランジスタと、エンハンスメン
ト型の電界効果型トランジスタを同一半導体基板上に備
えた半導体装置を得ることが可能となる。
【００７９】又、絶縁膜と感光性の異なる上下二層のレ
ジストを、この順に半導体基板上に形成する工程と、上
記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、上記下層のレ
ジストの露出領域の一部を露光し、現像して、上記絶縁
膜を露出させる工程と、上記下層のレジストをマスクと
して上記絶縁膜をエッチングして、上記半導体基板を露
出させる工程と、上記露出した半導体基板をエッチング
して、当該半導体基板に凹部を形成する第１の凹部形成
工程と、上記下層のレジストをマスクとして上記絶縁膜
をエッチングして、当該絶縁膜の端面を上記下層のレジ
ストの下に後退させる工程と、上記上層のレジストをマ
スクとして上記下層のレジストの露出領域を露光し、か
つ現像する工程と、上記絶縁膜をマスクとして上記凹部
が形成された半導体基板をエッチングして、当該半導体
基板に二段の階段状の凹部を形成する第２の凹部形成工
程と、上記二段の凹部の深い方の底面及び側面を覆う金
属からなる電極を形成する工程とを含むので、従来のレ
ジスト除去時の基板の表面酸化の問題を解決でき、均一
な基板エッチングを可能にするとともに、従来より簡易
なプロセスを用いて、表面トラップ準位の影響を抑制で
きる半導体装置を得ることが可能となる。
ジストを、この順に半導体基板上に形成する工程と、上
記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、上記下層のレ
ジストの露出領域の一部を露光し、現像して、上記絶縁
膜を露出させる工程と、上記下層のレジストをマスクと
して上記絶縁膜をエッチングして、上記半導体基板を露
出させる工程と、上記露出した半導体基板をエッチング
して、当該半導体基板に凹部を形成する第１の凹部形成
工程と、上記下層のレジストをマスクとして上記絶縁膜
をエッチングして、当該絶縁膜の端面を上記下層のレジ
ストの下に後退させる工程と、上記上層のレジストをマ
スクとして上記下層のレジストの露出領域を露光し、か
つ現像する工程と、上記絶縁膜をマスクとして上記凹部
が形成された半導体基板をエッチングして、当該半導体
基板に二段の階段状の凹部を形成する第２の凹部形成工
程と、上記二段の凹部の深い方の底面及び側面を覆う金
属からなる電極を形成する工程とを含むので、従来のレ
ジスト除去時の基板の表面酸化の問題を解決でき、均一
な基板エッチングを可能にするとともに、従来より簡易
なプロセスを用いて、表面トラップ準位の影響を抑制で
きる半導体装置を得ることが可能となる。
【００８０】又、上記下層のレジストをマスクとして絶
縁膜をエッチングして、当該絶縁膜の端面を上記下層の
レジストの下に後退させる工程において、上記絶縁膜の
端面を上記下層のレジストの露出領域の下に後退させる
ことを特徴とするので、さらに、短いゲート長で１ゲー
ト当たりのゲート幅が大きい場合に、ゲート抵抗の上昇
を抑制できる、Ｔ型形状のゲート電極を備えた半導体装
置を得ることが可能となる。
縁膜をエッチングして、当該絶縁膜の端面を上記下層の
レジストの下に後退させる工程において、上記絶縁膜の
端面を上記下層のレジストの露出領域の下に後退させる
ことを特徴とするので、さらに、短いゲート長で１ゲー
ト当たりのゲート幅が大きい場合に、ゲート抵抗の上昇
を抑制できる、Ｔ型形状のゲート電極を備えた半導体装
置を得ることが可能となる。
【００８１】又、上記半導体基板は、第１又は第２の凹
部形成工程におけるエッチング条件において、エッチン
グ耐性の異なる複数の半導体層からなることを特徴とす
るので、第１又は第２の凹部形成工程において、制御性
良く凹部を形成することができる。
部形成工程におけるエッチング条件において、エッチン
グ耐性の異なる複数の半導体層からなることを特徴とす
るので、第１又は第２の凹部形成工程において、制御性
良く凹部を形成することができる。
【００８２】この発明に係る半導体装置は、一主面に一
段の凹部を含む第１の素子形成領域、二段の階段状の凹
部を含む第２の素子形成領域、及び上記第１及び第２の
素子形成領域を分離する素子分離領域を有する半導体基
板と、上記第１の素子形成領域に形成された、上記一段
の凹部の底面を覆う第１のショットキー電極、及びこの
第１のショットキー電極を挟んで形成された一対のオー
ミック電極を有する第１の電界効果型トランジスタと、
上記第２の素子形成領域に形成された、上記二段の凹部
の深い方の底面及び側面を覆う第２のショットキー電
極、及びこの第２のショットキー電極を挟んで形成され
た一対のオーミック電極を有する第２の電界効果型トラ
ンジスタとを備えたので、表面トラップ準位の影響を抑
制できるエンハンスメント型の電界効果型トランジスタ
と、これと同一基板上に形成されたデプリション型の電
界効果型トランジスタを備えた半導体装置を実現可能と
なり、従来に比べ高性能、かつ高信頼性を有することが
できる。
段の凹部を含む第１の素子形成領域、二段の階段状の凹
部を含む第２の素子形成領域、及び上記第１及び第２の
素子形成領域を分離する素子分離領域を有する半導体基
板と、上記第１の素子形成領域に形成された、上記一段
の凹部の底面を覆う第１のショットキー電極、及びこの
第１のショットキー電極を挟んで形成された一対のオー
ミック電極を有する第１の電界効果型トランジスタと、
上記第２の素子形成領域に形成された、上記二段の凹部
の深い方の底面及び側面を覆う第２のショットキー電
極、及びこの第２のショットキー電極を挟んで形成され
た一対のオーミック電極を有する第２の電界効果型トラ
ンジスタとを備えたので、表面トラップ準位の影響を抑
制できるエンハンスメント型の電界効果型トランジスタ
と、これと同一基板上に形成されたデプリション型の電
界効果型トランジスタを備えた半導体装置を実現可能と
なり、従来に比べ高性能、かつ高信頼性を有することが
できる。
【００８３】又、上記第１の電界効果型トランジスタは
デプリション型の電界効果型トランジスタであり、第２
の電界効果型トランジスタはエンハンスメント型の電界
効果型トランジスタであることを特徴とするので、従来
に比べ高性能、かつ高信頼性を有することができる。
デプリション型の電界効果型トランジスタであり、第２
の電界効果型トランジスタはエンハンスメント型の電界
効果型トランジスタであることを特徴とするので、従来
に比べ高性能、かつ高信頼性を有することができる。
【００８４】又、一主面に一段の凹部及び二段の階段状
の凹部を有する半導体基板と、上記半導体基板の主面上
に上記一段の凹部及び二段の凹部を挟んで形成された一
対のオーミック電極と、上記半導体基板上の上記一対の
オーミック電極間に形成された一対の平行するショット
キー電極とを備え、上記一対のショットキー電極の一方
は上記一段の凹部の底面を覆い、他の一方は上記二段の
凹部の深い方の底面及び側面を覆うことを特徴とするの
で、上記二段の凹部の深い方の底面及び側面を覆うショ
ットキー電極である第１ゲート電極と、一段の凹部の底
面を覆うショットキー電極である第２ゲート電極を備え
たデュアルゲートＦＥＴを形成でき、そのため、第１ゲ
ート電極を増幅器として動作させ、第２ゲート電極のバ
イアス電圧を変化させることにより、利得の制御が可能
な半導体装置を得ることが可能となる。
の凹部を有する半導体基板と、上記半導体基板の主面上
に上記一段の凹部及び二段の凹部を挟んで形成された一
対のオーミック電極と、上記半導体基板上の上記一対の
オーミック電極間に形成された一対の平行するショット
キー電極とを備え、上記一対のショットキー電極の一方
は上記一段の凹部の底面を覆い、他の一方は上記二段の
凹部の深い方の底面及び側面を覆うことを特徴とするの
で、上記二段の凹部の深い方の底面及び側面を覆うショ
ットキー電極である第１ゲート電極と、一段の凹部の底
面を覆うショットキー電極である第２ゲート電極を備え
たデュアルゲートＦＥＴを形成でき、そのため、第１ゲ
ート電極を増幅器として動作させ、第２ゲート電極のバ
イアス電圧を変化させることにより、利得の制御が可能
な半導体装置を得ることが可能となる。
【図１】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図２】 この発明の実施の形態２における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図３】 この発明の実施の形態３における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図４】 この発明の実施の形態４における半導体装置
の構造を示す要部断面図である。
の構造を示す要部断面図である。
【図５】 この発明の実施の形態４における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図６】 この発明の実施の形態５における半導体装置
の構造を示す要部断面図である。
の構造を示す要部断面図である。
【図７】 従来の電界効果型トランジスタの製造方法を
工程順に示す要部断面図である。
工程順に示す要部断面図である。
６、７、８、９ エッチング耐性の異なる複数の半導体
層、１０ 半導体基板、 １０ａ 半導体基板の
露出領域、１１、１２ 一対のオーミック電極、１１
ａ、１２ａ 一対のオーミック電極、１１ｂ、１２ｂ
一対のオーミック電極、１３ 下層のレジスト、 １
３ａ 下層のレジストの露出領域、１４ 上層のレジス
ト、 １５ 金属からなる電極、 １６ 絶縁膜、
１６ａ 絶縁膜の端面、 １７ 金属からなる電極、
１８ 金属からなる電極（第２のショットキー電極）、
１９ 金属からなる電極（第１のショットキー電極）、
２０ａ 半導体基板の凹部、 ２０ｂ 二段の階段状の
凹部、２０ｃ 一段の凹部、 ２１ 素子分離領
域、２４、２５、２６ エッチング耐性の異なる複数の
半導体層、２７ 第２の電界効果型トランジスタ、２８
第１の電界効果型トランジスタ、２７ａ 第２の素子
形成領域、 ２８ａ 第１の素子形成領域、２９、３０
金属からなる電極（一対の平行するショットキー電
極）、
層、１０ 半導体基板、 １０ａ 半導体基板の
露出領域、１１、１２ 一対のオーミック電極、１１
ａ、１２ａ 一対のオーミック電極、１１ｂ、１２ｂ
一対のオーミック電極、１３ 下層のレジスト、 １
３ａ 下層のレジストの露出領域、１４ 上層のレジス
ト、 １５ 金属からなる電極、 １６ 絶縁膜、
１６ａ 絶縁膜の端面、 １７ 金属からなる電極、
１８ 金属からなる電極（第２のショットキー電極）、
１９ 金属からなる電極（第１のショットキー電極）、
２０ａ 半導体基板の凹部、 ２０ｂ 二段の階段状の
凹部、２０ｃ 一段の凹部、 ２１ 素子分離領
域、２４、２５、２６ エッチング耐性の異なる複数の
半導体層、２７ 第２の電界効果型トランジスタ、２８
第１の電界効果型トランジスタ、２７ａ 第２の素子
形成領域、 ２８ａ 第１の素子形成領域、２９、３０
金属からなる電極（一対の平行するショットキー電
極）、
Claims (9)
- 【請求項１】 感光性の異なる上下二層のレジストを半
導体基板上に形成する工程と、 上記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、 上記下層のレジストの露出領域の一部を露光し、現像し
て、上記半導体基板を露出させる工程と、 上記下層のレジストをマスクとして上記露出した半導体
基板をエッチングして、当該半導体基板に凹部を形成す
る第１の凹部形成工程と、 上記上層のレジストをマスクとして上記下層のレジスト
の露出領域を露光し、かつ現像して、上記半導体基板の
露出領域を拡大する工程と、 上記下層のレジストをマスクとして上記凹部が形成され
た半導体基板をエッチングして、当該半導体基板に二段
の階段状の凹部を形成する第２の凹部形成工程と、 上記二段の凹部の深い方の底面及び側面を覆う金属から
なる電極を形成する工程とを含む半導体装置の製造方
法。 - 【請求項２】 感光性の異なる上下二層のレジストを半
導体基板上に形成する工程と、 上記二層のレジストの上層のレジストの複数の領域を露
光し、現像して、下層のレジストの複数の領域を露出さ
せる工程と、 上記下層のレジストの複数の露出領域の、少なくとも一
の露出領域を除く、他の露出領域の一部を露光し、現像
して、上記半導体基板を露出させる工程と、 上記下層のレジストをマスクとして上記露出した半導体
基板をエッチングして、当該半導体基板に凹部を形成す
る第１の凹部形成工程と、 上記上層のレジストをマスクとして上記下層のレジスト
の露出領域を露光し、かつ現像する工程と、 上記下層のレジストをマスクとして上記半導体基板をエ
ッチングして、当該半導体基板の凹部の形成された領域
に二段の階段状の凹部を形成するとともに、他の少なく
とも一の領域に一段の凹部を形成する第２の凹部形成工
程と、 上記二段の凹部の深い方の底面及び側面を覆う金属から
なる電極、及び上記一段の凹部の底面を覆う金属からな
る電極を形成する工程とを含む半導体装置の製造方法。 - 【請求項３】 半導体基板の二段の階段状の凹部を形成
する領域と一段の凹部を形成する領域の間に、素子分離
領域を形成する工程を含む請求項２記載の半導体装置の
製造方法。 - 【請求項４】 絶縁膜と感光性の異なる上下二層のレジ
ストを、この順に半導体基板上に形成する工程と、 上記二層のレジストの上層のレジストを露光し、現像し
て、下層のレジストを露出させる工程と、 上記下層のレジストの露出領域の一部を露光し、現像し
て、上記絶縁膜を露出させる工程と、 上記下層のレジストをマスクとして上記絶縁膜をエッチ
ングして、上記半導体基板を露出させる工程と、 上記露出した半導体基板をエッチングして、当該半導体
基板に凹部を形成する第１の凹部形成工程と、 上記下層のレジストをマスクとして上記絶縁膜をエッチ
ングして、当該絶縁膜の端面を上記下層のレジストの下
に後退させる工程と、 上記上層のレジストをマスクとして上記下層のレジスト
の露出領域を露光し、かつ現像する工程と、 上記絶縁膜をマスクとして上記凹部が形成された半導体
基板をエッチングして、当該半導体基板に二段の階段状
の凹部を形成する第２の凹部形成工程と、 上記二段の凹部の深い方の底面及び側面を覆う金属から
なる電極を形成する工程とを含む半導体装置の製造方
法。 - 【請求項５】 下層のレジストをマスクとして絶縁膜を
エッチングして、当該絶縁膜の端面を上記下層のレジス
トの下に後退させる工程において、上記絶縁膜の端面を
上記下層のレジストの露出領域の下に後退させることを
特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板は、第１又は第２の凹部形成
工程におけるエッチング条件において、エッチング耐性
の異なる複数の半導体層からなることを特徴とする請求
項１乃至５のいずれか１項記載の半導体装置の製造方
法。 - 【請求項７】 一主面に一段の凹部を含む第１の素子形
成領域、二段の階段状の凹部を含む第２の素子形成領
域、及び上記第１及び第２の素子形成領域を分離する素
子分離領域を有する半導体基板と、 上記第１の素子形成領域に形成された、上記一段の凹部
の底面を覆う第１のショットキー電極、及びこの第１の
ショットキー電極を挟んで形成された一対のオーミック
電極を有する第１の電界効果型トランジスタと、 上記第２の素子形成領域に形成された、上記二段の凹部
の深い方の底面及び側面を覆う第２のショットキー電
極、及びこの第２のショットキー電極を挟んで形成され
た一対のオーミック電極を有する第２の電界効果型トラ
ンジスタとを備えた半導体装置。 - 【請求項８】 第１の電界効果型トランジスタはデプリ
ション型の電界効果型トランジスタであり、第２の電界
効果型トランジスタはエンハンスメント型の電界効果型
トランジスタであることを特徴とする請求項７記載の半
導体装置。 - 【請求項９】 一主面に一段の凹部及び二段の階段状の
凹部を有する半導体基板と、 上記半導体基板の主面上に上記一段の凹部及び二段の凹
部を挟んで形成された一対のオーミック電極と、 上記半導体基板上の上記一対のオーミック電極間に形成
された一対の平行するショットキー電極とを備え、 上記一対のショットキー電極の一方は上記一段の凹部の
底面を覆い、他の一方は上記二段の凹部の深い方の底面
及び側面を覆うことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9193912A JPH1140578A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
| KR1019980003670A KR19990013312A (ko) | 1997-07-18 | 1998-02-09 | 반도체장치의 제조방법 |
| DE19827901A DE19827901A1 (de) | 1997-07-18 | 1998-06-23 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Gatevertiefung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9193912A JPH1140578A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140578A true JPH1140578A (ja) | 1999-02-12 |
Family
ID=16315817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9193912A Pending JPH1140578A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1140578A (ja) |
| KR (1) | KR19990013312A (ja) |
| DE (1) | DE19827901A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| CN100370594C (zh) * | 2004-06-14 | 2008-02-20 | 海力士半导体有限公司 | 单元晶体管的制造方法 |
| US7626218B2 (en) | 2005-02-04 | 2009-12-01 | Raytheon Company | Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors |
| WO2010134468A1 (ja) * | 2009-05-19 | 2010-11-25 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
| JP2012074722A (ja) * | 2004-05-26 | 2012-04-12 | Raytheon Co | 電界効果トランジスタ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838325B2 (en) * | 2002-10-24 | 2005-01-04 | Raytheon Company | Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor |
| US20060223293A1 (en) | 2005-04-01 | 2006-10-05 | Raytheon Company | Semiconductor devices having improved field plates |
| KR100969494B1 (ko) * | 2008-02-20 | 2010-07-13 | 재단법인서울대학교산학협력재단 | 게이트 리세스 및 게이트 형성방법 |
-
1997
- 1997-07-18 JP JP9193912A patent/JPH1140578A/ja active Pending
-
1998
- 1998-02-09 KR KR1019980003670A patent/KR19990013312A/ko active IP Right Grant
- 1998-06-23 DE DE19827901A patent/DE19827901A1/de not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074722A (ja) * | 2004-05-26 | 2012-04-12 | Raytheon Co | 電界効果トランジスタ |
| CN100370594C (zh) * | 2004-06-14 | 2008-02-20 | 海力士半导体有限公司 | 单元晶体管的制造方法 |
| US7626218B2 (en) | 2005-02-04 | 2009-12-01 | Raytheon Company | Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| WO2010134468A1 (ja) * | 2009-05-19 | 2010-11-25 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
| JP5652392B2 (ja) * | 2009-05-19 | 2015-01-14 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19827901A1 (de) | 1999-01-28 |
| KR19990013312A (ko) | 1999-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510280A (en) | Method of making an asymmetrical MESFET having a single sidewall spacer | |
| US5362677A (en) | Method for producing a field effect transistor with a gate recess structure | |
| EP0725432B1 (en) | Refractory gate heterostructure field effect transistor and method | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| JP3380344B2 (ja) | 半導体装置及びその製造方法 | |
| US5585289A (en) | Method of producing metal semiconductor field effect transistor | |
| JP3651964B2 (ja) | 半導体装置の製造方法 | |
| JPH1140578A (ja) | 半導体装置及びその製造方法 | |
| US5641695A (en) | Method of forming a silicon carbide JFET | |
| US6617660B2 (en) | Field effect transistor semiconductor and method for manufacturing the same | |
| US5483089A (en) | Electrically isolated MESFET | |
| EP0585942A1 (en) | Dual gate MESFET | |
| KR100383663B1 (ko) | 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물반도체 소자 제조 방법 | |
| JP2837036B2 (ja) | ゲート電極の形成方法 | |
| US5177026A (en) | Method for producing a compound semiconductor MIS FET | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JP2002009275A (ja) | 電界効果型化合物半導体装置 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2000243917A (ja) | 半導体装置およびその製造方法 | |
| KR100554967B1 (ko) | 음성미분저항 억제용 부정합 고전자이동도 트랜지스터 및제조 방법 | |
| JP2682032B2 (ja) | 半導体装置の製造方法 | |
| JPH02262342A (ja) | 半導体装置の製造方法 | |
| JP2003037116A (ja) | 半導体装置およびその製造方法 | |
| JPS60260158A (ja) | 電界効果トランジスタの製造方法 |