JPH03191532A - ショットキー障壁接合ゲート型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高出力用のガリウムひ素ショットキー障壁接合
ゲート型電界効果トランジスタに関する。

〔従来の技術〕

ショットキー障壁接合ゲート型電界効果トランジスタ（
Ｍｅｔａｌ　５ｃｈｏｔｔｋｙ　Ｆｉｅｌｄ　Ｅｆｆｅ
ｃｔ　Ｔｒａｏｓｉｓｔ：ＭＥＳ　　ＦＥＴ）、なかで
もガリウムひ素（ＧａＡｓ）結晶層を動作層としたＧａ
Ａｓ−ＭＥＳＦＥ′ｒは、高周波素子として広く商品化
がなされている。

第３図は従来のこの種のＧａＡｓ−ＭＢＳ　　ＦＥＴを
示す断面図である。

半絶縁性ガリウムひ素（Ｓｅｖｉ−ｉｏｓｕｌａｔｉｎ
ｇ−ＧＧａＡｓ）基板１の中心部の表面にキャリア濃度
Ｉ　Ｘ　ｌ　０１７Ｃｒｒ、−３、厚さ２０００人の第
１のｎ型動作層２が形成され、その両側にキャリア濃度
が５Ｘ］、Ｏ”ｃｍづと大きく、厚さ３０００人のｎ型
オーミック層４ａ、４ｂが形成されていて、第］のｎ型
動作層２の上面にはショットキー接合となる厚さ６００
０人の高融点金属、たとえばタングステンシリサイド（
ＷＳｉ）製のゲート電極が形成され、ｎ型オーミック層
４ａ、４ｂの上面にはオーミック接合となるソース電極
６およびドレイン電極７が形成されている。

１発明が解決しようとする課題〕 通常Ｇ　ａ　Ａ　ｓ　　Ｍ　Ｅ　Ｓ　　Ｆ　Ｅ　Ｔは、
ソース電極６を接地し、ドレイン電極７を正電位にし、
グー１〜電極５を負電位にバイアスして使用される。

このときゲート電極５とドレイン電極７の間にある臨界
電圧以上の電圧が印加されると、トレイン電極７からゲ
ート電極５に電流が流でしまうため、ドレイン電極７に
印加し得る電圧は前記臨界電圧による制限を受ける。

この臨界電圧はゲート耐圧と称されており、特に高出力
用のＧａＡｓ−ＭＥＳ　　ＦＥＴにとっては、このゲー
Ｉ・耐圧の向上が出力電力限界および信頼度の向上など
の性能向上のために重要である６ 遮断周波数（ｆ□）や電力付加効率（ηａｄｄ　）を向
上させるためには、寄生抵抗であるソース抵抗やゲート
抵抗を低減させることが必要である。

〔課題を解決するための手段〕

本発明のショットキー障壁接合ゲート型電界効果トラン
ジスタは、半絶縁性ＧａＡｓ基板の表面に第１のｎ型の
動作層が形成され、その両側にわずかに大きなキャリア
濃度をもつ第２のｎ型層が形成され、さらにその外側に
大きなキャリア濃度をもつｎ型のオーミック層が形成さ
れ、前記第１のｎ型の動作層の上面にゲート電極が形成
されており、前記ｎ型のオーミック層の上面には一方に
ソース電極、他方にドレイン電極が形成され、ソース側
の前記第２のｎ型層がゲート電極の極く近傍に設けられ
、トレイン側の前記第２のｎ型層がゲーｌ〜電極から離
れて設けられているものである。

〔実施例〕

はじめに本発明の第１の実施例を、第１図を用いて説明
する。

半絶縁性ＧａＡｓ基板１の表面にキャリア濃度がＩ　Ｘ
　１０１７ｃｍ−３、厚さが２０００人の第１のｎ型層
　ａ　Ａ　ｓ動作層２があり、その直上にはショットキ
ー接合をなす厚さ６０００人、ゲート長５０００人のタ
ングステンシリサイド（ＷＳｉ）からなるゲート電ｉ５
が形成されている。

第１のｎ型ＧａＡｓ動作層２の両側には、平均キャリア
濃度１．５Ｘ１０”ｃｍ−３、厚さ２１００人の第２の
ｎ型層３ａ、３ｂがイオン注入法により形成され、さら
にその外側には、平均キャリア濃度８　Ｘ　１０　”ｃ
　ｍ−３、厚さ３０００人のｎ型のオーミック層４ａ、
４ｂがイオン注入法により形成されている。

第１のｎ型動作層２の上面にはゲート電極５が形成され
ている。

ｎ型のオーミ・・ｌり層４ａ、４ｂの上面には、ソース
電極６およびドレイン電極７が形成されている。

ここで重要なことは、第２のｎ型層３ａ、３ｂのうち、
ソース（１１１３ａではゲート電極５の極く近傍に設け
られているのに対し、トレイン側３ｂではグー１〜電極
とは少し離れた位置（例えばゲート電極５の端から３０
００人）に設けられていることである。

第１図の構造は例えば第４図に示す方法で形成すること
ができる。

第４図（ａ＞に示すように、半絶縁性ＧａＡｓ基板１の
表面にイオン注入法により第１のｎ型ＧａＡｓ動作層２
を形成したのち、タングステンシリサイドからなるゲー
ト電極５を形成する。

２８３１＋イオンを左斜め上方からエネルギー６０ｋｅ
Ｖ、注入量（ドース１×１０１２／Ｃｍ２イオン注入し
て第２のｎ型層４ａ、４ｂを形成する（第４図（ｂ））
。

つぎに第４図（ｃ）に示すように、５ｉ０２膜１０を堆
積させたのち、ゲート電極５およびその近傍を覆うよう
に、フォトレジスト１１を形成する。

つぎに第４図（ｄ）に示すように、フォトレジスＩ−１
１をマスクとして、異方性のドライエツチングにより５
ｉ０２膜１０をエツチングしたのち、フォトレジスト１
１を除去する。

つぎにゲート電極５およびＳ　ｉ　０２膜をマスクとし
て、２８Ｓｉ＋イオンを垂直方向からエネルギー１．５
０　ｋ　ｅ　Ｖ、注入ｊｔ　（Ｆ−１＞　Ｉ　Ｘ　１０
”／ｃ−ｍ　２イオン注入して、アニール処理を施し、
イオン注入層を電気的に活性化してｎ型オーミック層４
ａ、４ｂを形成する（第４図（ｅ））。

最後にソース電極６およびドレイン電極７を形成して完
成する（第４図（ｆ））。

つぎに本発明の第２の実施例を、第２図を用いて説明す
る。

本実施例のデバイスの場合、ソース領域のｎ型オーミッ
ク層４ａ、４ｂの上面にエピタキシャル成長による高キ
ャリア濃度（例えば５Ｘ１０１８／ｃｍ’）のｎ型層８
が設けられている。

またゲート電極５の上面には、低抵抗金属層（例えばチ
タン／白金／金）９が設けられている。

〔発明の効果〕

本発明による電界効果トランジスタにおいてはゲート電
極５がドレイン側で、動作層２のキャリア濃度より高い
キャリア濃度をもつ第２のｎ型層３ｂおよびｎ型オーミ
ック層４ｂと近接していないので、ゲート耐圧が第２の
ｎ型層３ｂおよびｎ型オーミック層４ｂの影響を受けに
くい。

またゲー■・電極５のトレイン側には、動作層２の表面
空乏層が生じる（ガードリング効果）ため１５ボルトと
いう高いゲート耐圧が得られた。

ソース領域は比較的高いキャリア濃度の結晶層がゲート
電極近傍に設けられているので、従来横道では１，５Ω
・ｃｍのソース抵抗を、】Ω・ｃｍまで低減することが
できた。

このなめ高性能の高出力用ショットキー障壁接合ゲーＩ
〜型電界効果トランジスタを実現することができた。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来例を
示す断面図、第４図（ａ）〜（ｆ）は本発明の構造を実
現するための製造工程の一例を示す断面図である。 】・・・半絶縁性ＧａＡｓ基板、２・・・第１のｎ型動
作層、３ニー＞、３ｂ−第２のｎ型層、４ａ、４ｔ）−
ｎ型オーミック層、５・・・ゲート電極、６・・・ソー
ス電極、７・・・ドレイン電極、８・・・高濃度ｎ型層
、９・・・低抵抗金属層、１０・・・５ｉ０２膜、１１
・・・フォｌ〜レジスｌ〜。

Claims (1)

【特許請求の範囲】
1. 半絶縁性ガリウムひ素基板の表面に第１のｎ型の動作層
   が形成され、その両側にわずかに大きなキャリア濃度を
   もつ第２のｎ型層が形成され、さらにその外側に大きな
   キャリア濃度をもつｎ型のオーミック層が形成され、前
   記第１のｎ型の動作層の上面にゲート電極が形成され、
   前記ｎ型のオーミック層の上面には一方にソース電極、
   他方にドレイン電極が形成されたショットキー障壁接合
   ゲート型電界効果トランジスタにおいて、ソース側の前
   記第２のｎ型層がゲート電極の極く近傍に設けられ、ド
   レイン側の前記第２のｎ型層がゲート電極から離れて設
   けられていることを特徴とするショットキー障壁接合ゲ
   ート型電界効果トランジスタ。