KR970011503B1 - 모스 트랜지스터의 제조방법 - Google Patents

모스 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR970011503B1
KR970011503B1 KR1019930023528A KR930023528A KR970011503B1 KR 970011503 B1 KR970011503 B1 KR 970011503B1 KR 1019930023528 A KR1019930023528 A KR 1019930023528A KR 930023528 A KR930023528 A KR 930023528A KR 970011503 B1 KR970011503 B1 KR 970011503B1
Authority
KR
South Korea
Prior art keywords
oxide film
forming
film
opening
substrate
Prior art date
Application number
KR1019930023528A
Other languages
English (en)
Other versions
KR950015812A (ko
Inventor
김경생
김영관
박민화
Original Assignee
엘지반도체 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지반도체 주식회사, 문정환 filed Critical 엘지반도체 주식회사
Priority to KR1019930023528A priority Critical patent/KR970011503B1/ko
Publication of KR950015812A publication Critical patent/KR950015812A/ko
Application granted granted Critical
Publication of KR970011503B1 publication Critical patent/KR970011503B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

요약없슴

Description

모스 트랜지스터의 제조방법
제1도는 일반적인 LDD모스 트랜지스터의 단면도.
제2도는 (A)-(F)는 종래의 역T자형 LDD모스 트랜지스터의 제조공정도.
제3도는 (A)-(F)는 종래의 개선된 역T자형 LDD모스 트랜지스터의 제조공정도.
제4도는 (A)-(F)는 본 발명의 제1실시예에 따른 LDD모스 트랜지스터의 제조공정도.
제5도는 (A)-(G)는 본 발명의 제2실시예에 따른 LDD모스 트랜지스터의 제조공정도.
제6도는 (A)-(G)는 본 발명의 제3실시예에 따른 LDD모스 트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
61 : 실리콘기판62 : 필드산화막
63 : 액티브영역64 : 산화막
65,70,73 : 개구부66 : 박막산화막
67 : 스페이서68 : p형 채널영역
69 : 제1폴리실리콘막71,72 : 저농도 소오스/드레인영역
74 : 게이트 산화막 75 : 제2폴리실리콘막(게이트)
76,77 : 고농도 소오스/드레인영역
본 발명은 종래보다 공정을 단순화하고 소자의 특성을 향상시킨 개선된 LDD 모스 트랜지스터의 제조방법에 관한 것이다.
모스 트랜지스터가 고집적화됨에 따라 게이트 전극의 에지부분 즉, 드레인영역에 인접한 채널영역에서 고전계가 형성되어 핫캐리어가 발생되고, 이 핫캐리어에 의해 모스 트랜지스터의 동작이 저하되고, 그의 수명이 단축되었다.
이러한 핫캐리어 효과를 제거하기 위하여, 고농도의 드레인영역에 인접한 부분의 전계를 소거시켜 주기 위한 저농도의 드레인영역이 고농도의 드레인영역에 인접하여 형성된 LDD(Lightly Doped Drain)구조가 제안되었다.
제1도는 일반적인 n형 LDD 트랜지스터의 단면도이다.
일반적인 LDD 모스 트랜지스터의 제조방법은 p형 반도체 기판(11)상에 산화막과 폴리실리콘막을 전면 형성한후 패터닝하여 채널영역(12)상에 게이트 산화막(15)과 게이트(16)을 형성하는 스텝과, 게이트(16)를 마스크로 저농도의 n형 불순물을 기판(11)으로 이온 주입하여 저농도의 소오스/드레인영역(13)을 형성하는 스텝과, 기판 전면에 산화막을 증착한 후 이방성 에칭하여 측벽 스페이서(17)를 형성하는 스텝과, 이 측벽스페이서(17)를 마스크로 고농도의 n형 불순물을 이온주입하여 고농도의 소오스/드레인영역(14)을 형성하는 스텝으로 이루어졌다.
그러나, 제1도의 LDD 모스 트랜지스터는 발생된 핫캐리어가 저농도 소오스/드레인영역(13)상의 산화막(17)으로 트랩되어 트랜지스터의 트랜스 콘덕턴스(transcondu-ctance)를 감소시키는 직렬 저항(series resistance)가 변환(modulate)되는 문제점이 있었다.
이러한 문제점을 해결하기 위하여 채널영역에서는 두껍고 저농도 소오스/드레인영역과 중첩되는 부분에서는 얇은 역T자형 게이트 구조를 갖는 LDD(ITLDD, Inverse-T gate LDD) 모스 트랜지스터가 제안되었다.
제2도 (A)-(F)는 종래의 역T자형 게이트(Inverse-T gate)구조를 갖는 LDD 모스 트랜지스터의 제조 공정도이다.
제2도 (A)를 참조하면, 실리콘기판(21)상에 박막의 산화막(22)을 형성하고, 산화막(22)상에 폴리실리콘막(23)을 두껍게 형성한다.
폴리실리콘막(23)상에 다시 산화막(24)을 형성하고, 그위에 포토레지스트막(24)을 도포한다.
사진 식각 공정을 수행하여 한정하고, 그이외 부분의 산화막(24)을 노출시킨다.
제2도 (B)를 참조하면 포토레지스트막(25)을 마스크로 노출된 산화막(24)을 식각하여 폴리실리콘막(23)을 노출시킨다.
노출된 폴리실리콘막(23)을 그의 표면으로 부터 일정거리만큼 에칭하여 채널영역에서의 폴리실리콘막(2A)은 초기의 증착두께를 그대로 갖으며 그이외 부분(23b)은 상대적으로 얇게 만들어준다.
제2도 (C)를 참조하면 남아있는 포토레지스트막(25)을 제거한 후 실리콘기판(21)으로 n형 불순물을 이온 주입하여 저농도의 n형 소오스/드레인영역(26)(27)을 형성한다.
이때, 산화막(24)은 불순물이 두꺼운 부분(23A)을 통해 실리콘기판(21)으로 이온 주입되는 것을 방지해주며, 얇은 폴리실리콘막(23B)만을 통해 실리콘기판(21)으로 이온주입된다.
제2도 (D)를 참조하면 산화막을 기판전면에 두껍게 증착시킨후 이방성 에칭하여 측벽스페이서(28)를 형성한다.
제2도 (E)를 참조하면 측벽스페이서(28)를 마스크로 하여 얇은 폴리실리콘막(23B)을 식각하면 다리(leg)(23A)와 상단(top)(23B)을 갖는 역T자형 게이트(23)가 형성된다.
제2도 (F)를 참조하면, 측벽스페이서(28), 산화막(24) 및 게이트(23)를 마스크로 n형 불순물을 이온 주입하여 고농도의 소오스/드레인영역(29)(30)을 형성한다.
마지막으로, 측벽스페이서(28)를 제거하면 상단(23B)이 저농도의 소오스/드레인영역(26,27)과 오버랩된 역T자형 게이트(23)를 갖는 LDD 모스 트랜지스터가 만들어진다.
그러나 상기한 종래의 역T자형 게이트를 갖는 LDD 모스 트랜지스터의 제조방법은 다음과 같은 문제점이 발생한다.
첫째로, 역T자형 게이트를 형성하기 위한 폴리실리콘막의 에칭시, 정확하게 에칭을 조절하기 어려워 원하는 트랜지스터를 제조하기 어렵다.
제3도는 개선된 역T자형 게이트를 갖는 LDD 모스 트랜지스터의 제조공정도이다.
제3도 (A)를 참조하면, p형 실리콘기판(41)상에 통상의 필드산화공정을 수행하여 소자분리용 필드산화막(42)을 형성한다.
p형 실리콘기판(41)의 액티브영역(43)상에 게이트산화막(44)을 성장시키고, 그위에 제1폴리실리콘막(45)을 증착한다.
제1폴리실리콘막(45)위에 저온산화막(LTO : Low Temperature Oxide)(46)을 증착하고, 식각하여 개구부(47)를 형성한다.
제3도 (B)를 참조하면, 기판 전면에 질화막을 증착한 후 이방성 에칭하여 저온산화막(46)의 측벽에 스페이서(48)를 형성한다.
이 스페이서(48)를 마스크로 하여 개구부(47)를 통해 기판(41)으로 불순물을 이온주입하여 p형 채널영역(49)을 형성한다.
제3도 (C)를 참조하면, 선택적으로 제2폴리실리콘막(50)을 증착시켜 개구부(47)을 채워준다.
개구부(47)에 채워진 제2폴리실리콘막(50)은 역T자형 게이트의 다리가 된다.
제3도 (D)를 참조하면, 폴리실리콘막(50)과 스페이서(48)를 마스크로 하여 저온산화막(46)을 모두 제거한다.
그러므로, 스페이서(48)와 제2폴리실리콘막(50)의 아래를 제외하고는 제1폴리실리콘막(45)이 노출된다.
이어서, 제2폴리실리콘막(50)과 스페이서(48)를 마스크로 고농도의 n형 불순물을 기판(41)으로 이온주입하여 채널영역(49)의 양쪽에 고농도의 소오스/드레인영역(51)(52)을 형성한다.
이온 주입후 제3도 (E)와 같이 노출된 제1폴리실리콘막(45)을 스페이서(48)를 마스크로 하여 식각한다.
남아있는 제1폴리실리콘막(45)은 역T자형 게이트의 상단이 된다.
그러므로, 제1폴리실리콘막(45)으로 된 상단과 제2폴리실리콘막(50)으로 된 다리를 갖는 역T자형 게이트(53)가 만들어진다.
제3도 (F)를 참조하면, 측벽 스페이서(48)를 제거하고, 저농도의 n형 불순물을 기판(41)으로 이온 주입하여 고농도의 소오스/드레인영역(51)(52)과 채널영역(49) 사이에 각각 저농도의 소오스/드레인영역(54)(55)을 형성한다.
그러므로, 제1폴리실리콘막(45)과 제2폴리실리콘막(50)으로 된 역T자형 게이트(53)과, 저농도의 소오스/드레인영역(54)(55)과 고농도의 소오스/드레인영역(51)(52)의 LDD 구조를 갖는 모스 트랜지스터를 제조한다.
상기한 역T자형 LDD 모스 트랜지스터의 제조방법은 게이트 산화막을 초기의 공정에서 성장시켜 줌으로 후속의 에칭 공정시 손상되어 신뢰성이 저하되고, 역T자형 게이트가 2개의 폴리실리콘막으로 만들어지므로 게이트 자체의 저항값이 증가하는 문제점이 있었다.
본 발명은 상기와 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 종래보다 소자의 특성을 향상시키고 공정을 단순화한 개선된 LDD 모스 트랜지스터의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 제1도전형의 실리콘기판상에 필드산화공정을 수행하여 액티브영역을 분리시켜 주기위한 필드산화막을 형성하는 스텝과, 기판 전면에 산화막을 두껍게 증착하고 식각하여 액티브영역상에 제1개구부를 형성하는스텝과, 기판 전면에 박막의 산화막을 형성하는 스텝과, 제1개구부내의 박막 산화막의 측벽에 스페이서를 형성하는 스텝과, 스페이서를 마스크로 제1도전형의 불순물을 제1개구부를 통개 기판으로 이온 주입하여 채널영역을 형성하는 스텝과, 채널영역상의 박막 산화막을 제거하여 제1개구부내의 실리콘기판을 노출시키는 스텝과, 제1폴리실리콘막을 노출된 실리콘기판상에 증착시켜 제1개구부를 채워주는 스텝과, 스페이서를 제거하여 제1폴리실리콘막의 양쪽에 제2개구부를 형성하는 스텝과, 저농도의 제2도전형의 불순물을 제2개구부를 통해 기관으로 이온 주입하여 상기 채널영역의 양측면에 인접하도록 저농도의 소오스/드레인영역을 형성하는 스텝과, 상기 제1폴리실리콘막을 제거하여 채널영역 및 저농도 소오스/드레인영역이 노출되도록 제3개구부를 형성하는 스텝과, 기판 전면에 산화막을 성장시켜 게이트 산화막을 형성하는 스텝과, 제2폴리실리콘막을 선택적으로 증착시켜 제3개구부를 채워주는 스텝과, 제2폴리실리콘막을 마스크로 게이트 산화막을 패터닝하는 스텝과, 남아있는 산화막을 제거하는 스텝과, 제2폴리실리콘막을 마스크로 고농도의 제2도전형의 불순물을 이온 주입하여 상기 저농도의 소오스/드레인영역과 인접하도록 고농도의 소오스/드레인영역을 형성하는 스텝을 포함하는 모스 트랜지스터의 제조방법을 제공한다.
이하, 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명한다.
제4도 (A)-(F)는 본 발명의 제1실시에에 따른 LDD 모스 트랜지스터의 제조공정도이다.
제4도 (A)를 참조하면, p형 실리콘기판(61)상에 통상의 필드산화공정을 수행하여 소자 분리용 필드산화막(62)을 형성하고, 기판 전면에 산화막(64)을 두껍게 증착시킨다.
참조번호 63은 액티브영역을 나타낸다.
제4도 (B)를 참조하면, 산화막(64)을 식각하여 개구부(65)를 형성한다.
그러므로 액티브영역(63)에 해당하는 실리콘기판(61)의 일부를 노출시킨다. 기판 전면에 박막의 산화막(66)을 성장시키고, 상기 산화막(66)과는 식각률이 다른 절연막을 기판 전면에 증착한후 에치백하여 개구부(65)내에 측벽 스페이서(67)를 형성한다.
스페이서용 절연막으로 질화막이 사용된다.
스체이서(67)를 마스크로 하여 개구부(65)를 통해 실리콘기판(61)으로 p형 불순물을 이온 주입하여 p형 채널영역(68)을 형성한다.
제4도 (C)를 참조하면, p형 채널영역(68)상의 박막의 산화막(66)을 식각하여 제거하고, 개구부(65)내의 p형 영역(68)상에 제1폴리실리콘막(69)을 선택적으로 증착시켜 개구부(65)를 채워준다.
제4도 (D)를 참조하면, 측벽 스페이서(67)를 제거하고, 저농도의 n형 불순물을 스페이서(77)의 제거로 만들어진 개구부(70)를 통해 기판(61)으로 이온 주입하여 저농도의 소오스/드레인영역(71)(72)을 형성한다.
저농도의 소오스/드레인영역(71)(72)은 p형 채널영역(68)의 양측면에 인접하여 형성한다.
제4도 (E)를 참조하면, 선택적으로 증착된 제1폴리실리콘막(69)을 제거하여 개구부(73)를 형성하고 다시 박막의 산화막을 성장시켜 게이트 산화막(74)을 형성한다.
이 게이트 산화막(74)은 p형 채널영역(68)상의 산화막 두께보다 저농도 소오스/드레인영역(71)(72)상의 산화막 두께가 더 두껍게 형성된다.
제4도 (F)를 참조하면, 제2폴리실리콘막(75)을 선택적으로 증착시켜 개구부(73)를 채워준다.
제2폴리실리콘막(75)이 게이트가 된다.
제2폴리실리콘막(75)을 선택적으로 증착시킨후 제2폴리실리콘막(75)을 마스크로 게이트 산화막(73)을 패터닝하고, 남아있는 산화막(64)도 모두 제거한다.
게이트용 제2폴리실리콘막(75)을 마스크로 기판(61)으로 고농도의 n형 불순물을 이온주입하여 상기 저농도의 소오스/드레인영역(71)(72)에 인접하도록 고농도의 소오스/드레인영역(76)(77)을 형성한다.
따라서, 단일의 폴리실리콘막으로 되고, 두께가 두꺼운 상단과 길이가 짧은 다리를 갖는 T자형 게이트와, 고농도의 소오스/드레인영역(76)(77) 및 저농도 소오스/드레인영역(71)(72)을 LDD 구조의 모스 트랜지스터를 얻는다.
제5도 (A)-(G)는 본 발명의 제2실시예에 따른 LDD 모스 트랜지스터의 제조공정도이다.
제5도 (A)를 참조하면, p형 실리콘기판(81)상에 통상의 필드산화공정을 수행하여 액티브영역(83)간을 분리시켜 주기 위한 필드산화막(82)을 형성한다.
기판 전면에 산화막(84)을 두껍게 증착시킨다.
제5도 (B)를 참조하면, 산화막(84)을 식각하여 개구부(85)를 형성한다.
기판 전면에 상기 산화막(84)과는 식각율이 다른 질화막과 같은 절연막을 증착시킨후 이방성 에칭하여 개구부(85)내의 산화막(84)의 측벽에 스페이서(85)를 형성한다.
그러므로, 개구부(85)내의 실리콘기판(81)이 노출된다.
이 스페이서(86)를 마스크로 노출된 기판(81)으로 p형 불순물을 이온 주입하여 p형 채널영역(87)을 형성한다.
제5도 (C)를 참조하면, p형 채널영역(87)의 상부 즉, 노출된 실리콘기판(81)상에 제1폴리실리콘막(88)을 선택적으로 증착시켜 제1개구부(85)를 채워준다.
제5도 (D)를 참조하면, 스페이서(86)를 식각하여 제1폴리실리콘막(88)의 양쪽에 제2개구부(89)를 형성한다.
이 개구부(89)를 통해 저농도의 n형 불순물으르 이온 주입하여 저농도의 소오스/드레인영역(90)(91)을 p형 채널영역(87)의 양측면에 인접하도록 형성한다.
제5도 (E)를 참조하면, 제1폴리실리콘막(88)을 제거하여 제3개구부(92)를 형성한다.
그러므로, p형 채널영역(87)과 저농도의 소오스/드레인영역(90)(91)에 해당하는 실리콘기판(81)이 노출된다.
제5도 (F)를 참조하면 노출된 실리콘기판(81)상에 산화막을 성장시켜 게이트 산화막(93)을 형성하고, 그위에 선택적으로 제2폴리실리콘막(94)을 증착시켜 제3개구부(92)를 채워준다.
제2폴리실리콘막은 게이트로서 작용한다.
제5도 (G)를 참조하면 산화막(84)을 모두 제거하고, 제2폴리실리콘막(94)을 마스크로 고농도의 n형 불순물을 이온 주입하여 고농도의 소오스/드레인영역(95)(96)을 형성한다.
그러므로, 게이트(94)가 저농도의 소오스/드레인영역(90)(91)과 오버랩된 LDD 구조의 모스 트랜지스터를 얻는다.
제6도 (A)-(G)는 본 발명의 제3실시예에 따른 LDD 모스 트랜지스터의 제조공정도이다.
제6도는 (A)와 같이 p형 실리콘기판(101)상에 액티브영역(103)간을 분리시켜 주기 위한 필드산화막(102)을 성장시키고, 기판 전면에 산화막(104)을 두껍게 증착시킨다.
제6도 (B)와 같이 산화막(104)을 식각하여 제1개구부(105)를 형성하고, 원하는 게이트 산화막보다 두껍게 산화막(106)을 전면 형성한다.
상기 산화막(106)과는 식각율이 다른 질화막과 같은 절연막을 기판 전면에 증착시키고 이방성 에칭하여 제1개구부(105)내의 산화막(106)의 측벽에 스페이서(107)를 형성한다.
스페이서(107)를 마스크로 제1개구부(105)를 통해 기판(101)으로 p형 불수물을 이온 주입하여 p형 채널영역(108)을 형성한다.
제6도 (C)를 참조하면 상기 스페이서(107)를 마스크로 원하는 두께만큼 산화막(106)을 식각하여 채널영역(108)상의 산화막(109)을 상대적을 얇게 만들어준다.
스페이서(107)를 마스크로 상기 얇은 산화막(104) 상에만 선택적으로 제1폴리실리콘막(110)을 증착시켜 개구부(105)을 채워준다.
제6도 (D)를 참조하면, 스페이서(107)를 제거하여 제1폴리실리콘막(110)의 양쪽에 제2개구부(111)를 형성한다.
이 제2개구부(111)를 통해 n형 불순물을 기판(101)으로 이온 주입하여 p형 채널영역(108)의 양측면과 인접하도록 저농도의 소오스/드레인영역(112)(113)을 형성한다.
제6도 (E)와 참조하면, 제1폴리실리콘막(110)을 식각하여 제거하고, 따라서 제3개구부(114)가 형성된다.
제6도 (F)와 (G)에서와 같이 제2폴리실리콘막(115)을 선택적으로 증착시켜 제3개구부(114)를 채워주고, 산화막(106)을 패터닝하여 게이트 산화막(116)을 형성한후 후막의 산화막(104)을 제거한다.
이어서 고농도의 n형 소오스/드레인영역(117)(118)을 형성한다.
그러므로, p형 채널영역(108)보다 저농도의 소오스/드레인영역(117)(118)과 중첩되는 부분에서 두께가 두꺼운 게이트 산화막(116)과, 두께가 두꺼운 상단과 길이가 짧은 다리를 갖는 단일의 폴리실리콘막(115)으로 된 T자형 게이트와, 고농도의 소오스/드레인영역(117)(118) 및 저농도의 소오스/드레인영역(112)(113)을 갖는 LDD 구조의 모스 트랜지스터가 얻어진다.
상기와 바와 같은 본 발명에 의하면 게이트 산화막이 채널영역에서보다 저농도의 소오스/드레인영역과 중첩되는 부분의 두께가 두껍게 형성되어 있으므로 핫 캐리어에 의한 효과를 더욱 더 감소시킬 수 있으며, 오버랩 커패시턴스를 줄일 수 있어 게이트에 의한 드레인 누설(Gate Induced Drain Leakage)을 감소시킬 수 있다.
질화막을 이용한 저농도의 소오스/드레인영역의 형성으로 미세한 반도체 소자를 구현할 수 있다.
또한, 게이트 산화막을 모스 트랜지스터의 마지막 단계에서 형성하므로 후속의 에칭공정에 의한 손상을 방지할 수 있으므로 게이트 산화막의 특성을 향상시킬 수 있다.
종래와는 달리 게이트가 단일의 폴리실리콘막으로 형성되어 게이트 자체의 저항을 줄일수 있으며, 그리고 게이트를 형성하기 위한 폴리실리콘막의 식각 공정이 배제되어 공정을 단순화시킬 수 있다.

Claims (10)

  1. 제1도전형의 실리콘기판(61)상에 필드산화공정을 수행하여 액티브영역(63)을 분리시켜 주기위한 필드산화막(62)을 형성하는 스텝과, 기판 전면에 산화막(64)을 두껍게 증착하고 식각하여 액티브영역(63)상에 제1개구부(65)를 형성하는 스텝과, 기판 전면에 박막의 산화막(66)을 성장시키는 스텝과, 제1개구부(65)내의 박막 산화막(66)의 측벽에 스페이서(67)를 형성하는 스텝과, 스페이서(67)를 마스크로 제1도전형의 불순물을 제1개구부(65)를 통해 기판(61)으로 이온 주입하여 채널영역(68)을 형성하는 스텝과, 채널영역(68)상의 박막 산화막(66)을 제거하여 제1개구부(65) 내의 실리콘기판(61)을 노출시키는 스텝과, 제1폴리실리콘막(69)을 증착시켜 제1개구부(65)를 채워주는 스텝과, 스페이서(67)를 제거하여 제1폴리실리콘막(69)의 양쪽에 제2개구부(70)를 형성하는 스텝과, 저농도의 제2도전형의 불순물을 제2개구부(70)를 통해 기판(61)으로 이온 주입하여 상기 채널영역(68)의 양측면에 인접하도록 저농도의 소오스/드레인영역(71)(72)을 형성하는 스텝과, 상기 제1폴리실리콘막(69)을 제거하여 채널영역(68) 및 저농도의 소오스/드레인영역(71)(72)이 노출되도록 제3개구부(73)를 형성하는 스텝과, 기판 전면에 산화막을 성장시켜 게이트 산화막(74)을 형성하는 스텝과, 제2폴리실리콘막(75)을 증착시켜 제3개구부(73)를 채워주는 스텝과, 제2폴리실리콘막(75)을 마스크로 게이트 산화막(74)을 패터닝하는 스텝과, 남아 있는 산화막(64)을 제거하는 스텝과, 제2폴리실리콘막(75)을 마스크로 고농도의 제2도전형의 불순물을 이온주입하여 상기 저농도의 소오스/드레인영역(71)(72)에 각각 인접한 고농도 소오스/드레인영역(76)(77)을 형성하는 스텝을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 스페이서(67)로서 상기 박막 산화막(66)과 식각율이 다른 절연막을 사용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제2항에 있어서, 스페이서(67)용 절연막으로 질화막을 사용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  4. 제1항에 있어서, 제1폴리실리콘막(69)은 상기 스페이서(67)를 마스크로 노출된 실리콘기판(61)상에만 선택적으로 증착시켜 개구부(65)를 채워주도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제1항에 있어서, 게이트 산화막(74)은 p형 채널영역(68)의 상부보다 저농도의 소오스/드레인영역(71)(72)의 상부에서 그 두께가 더 두껍게 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제1항에 있어서, 제2폴리실리콘막(75)은 제3개구부(73)내의 게이트 산화막(74)상에만 선택적으로 증착시켜 제3개구부(73)를 채워주도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 제6항에 있어서, 제2폴리실리콘막(75)은 게이트로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  8. 제6항에 있어서, 제2폴리실리콘막(75)은 상단은 두께가 상대적으로 두껍게 형성되고 다리는 길이가 상대적으로 짧은 T자형으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  9. 제1도전형의 실리콘기판(81)상에 통상의 필드산화 공정으로 액티브영역(83)을 분리시켜 주기 위한 필드산화막(82)을 형성하는 스텝과, 기판 전면에 산화막(84)을 두껍게 증착시키고 식각하여 액티브영역(83)내에 개구부(85)를 형성하는 스텝과, 기판 전면에 절연막을 증착하고 이방성 에칭하여 산화막(84)의 측벽에 스페이서(86)를 형성하고, 개구부(85)내의 실리콘기판(81)을 노출시키는 스텝과, 스페이셔(86)를 마스크로 노출된 실리콘기판(81)으로 제1도전형의 불순물을 이온주입하여 채널영역(87)을 형성하는 스텝과, 상기 노출된 실리콘 기판(81)상에 제1폴리실리콘막(88)을 형성하여 제1개구부(85)를 채워주는 스텝과, 스페이서(86)를 제거하여 제1폴리실리콘막(88)의 양쪽에 제2개구부(89)를 형성하는 스텝과, 제2개구부(89)를 통해 기판(81)으로 저농도의 제2도전형의 불순물을 이온 주입하여 채널영역(87)의 양측면과 인접하도록 저농도의 소오스/드레인영역(90)(91)을 형성하는 스텝과, 제1폴리실리콘막(88)을 제거하여 제3개구부(92)를 형성하는 스텝과, 제3개구부(92)내의 실리콘기판(81)상에 게이트 산화막(93)을 형성하는 스텝과, 산화막(84)을 마스크로 상기 게이트 산화막(93)상에 제2폴리실리콘(94)을 형성하여 제3개구부(9)를 채워주는 스텝과, 남아 있는 산화막(84)을 제거하는 스텝과, 제2폴리실리콘막(94)을 마스크로 기판(81)으로 고농도의 제2도전형의 불순물을 이온주입하여 상기 저농도의 소오스/드레인영역에 각각 인접한 고농도의 소오스/드레인영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제1도전형의 실리콘기판상에 통상의 필드산화공정으로 액티브브영역(103)간을 분리시켜 주기 위한 필드산화막(102)을 형성하는 스텝과, 기판 전면에 제1산화막(104)을 두껍게 증착시키고 식각하여 액티브영역(103) 내에 개구부(105)를 형성하는 스텝과, 기판 전면에 원하는 게이트 산화막의 두께보다 두껍게 제2산화막(106)을 성장시키는 스텝과, 제1개구부(105)내의 제2산화막(66)의 측벽에 스페이서(107)를 형성하는 스텝과, 스페이서(107)를 마스크로 제1도전형의 불순물을 이온 주입하여 채널영역(108)을 형성하는 스텝과, 채널영역(108)상의 제2산화막(106)을 소정 두께만큼 식각하여 일부분(109)을 얇게 만드는 스텝과, 스페이서(107)를 마스크로 상기 제2산화막(106)의 얇은 부분(109)상에 제1폴리실리콘막(110)을 형성하여 제1개구부(105)를 채워주는 스텝과, 스페이서(107)를 제거하여 제1폴리실리콘막(110)의 양쪽에 제2개구부(111)를 형성하는 스텝과, 저농도의 제2도전형의 불순물을 제2개구부(111)를 통해 기판(101)으로 이온주입하여 상기 채널영역(108)의 양측면에 인접하도록 저농도의 소오스/드레인영역(112)(113)을 형성하는 스텝과, 제1폴리실리콘막(110)을 제거하여 채널영역(108) 및 저농도의 소오스/드레인영역(112)(113)이 노출되도록 제3개구부(114)를 형성하는 스텝과, 상기 노출된 부분에 제2폴리실리콘막(115)을 형성하여 제3개구부(114)를 채워주는 스텝과, 제2폴리실리콘막(115)을 마스크로 제2산화막(106)을 패터닝하여 게이트 산화막(116)을 형성하는 스텝과, 남아 있는 제1산화막(104)을 제거하는 스텝과, 제2폴리실리콘막(115)을 마스크로 고농도의 제2도전형의 불순물을 기판(101)으로 이온 주입하여 상기 저농도의 소오스/드레인영역(112)(113)에 각각 인접하도록 고농도의 소오스/드레인영역(117)(118)을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
KR1019930023528A 1993-11-06 1993-11-06 모스 트랜지스터의 제조방법 KR970011503B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930023528A KR970011503B1 (ko) 1993-11-06 1993-11-06 모스 트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930023528A KR970011503B1 (ko) 1993-11-06 1993-11-06 모스 트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR950015812A KR950015812A (ko) 1995-06-17
KR970011503B1 true KR970011503B1 (ko) 1997-07-11

Family

ID=19367487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930023528A KR970011503B1 (ko) 1993-11-06 1993-11-06 모스 트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR970011503B1 (ko)

Also Published As

Publication number Publication date
KR950015812A (ko) 1995-06-17

Similar Documents

Publication Publication Date Title
US5374575A (en) Method for fabricating MOS transistor
KR940002400B1 (ko) 리세스 게이트를 갖는 반도체장치의 제조방법
KR0143713B1 (ko) 트랜지스터 및 그 제조 방법
US5567965A (en) High-voltage transistor with LDD regions
US5547903A (en) Method of elimination of junction punchthrough leakage via buried sidewall isolation
JPH098321A (ja) 半導体素子のトランジスター構造及びその製造方法
KR100218299B1 (ko) 트랜지스터 제조방법
KR970011503B1 (ko) 모스 트랜지스터의 제조방법
JP3049496B2 (ja) Ｍｏｓｆｅｔの製造方法
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
KR100298874B1 (ko) 트랜지스터의형성방법
KR0152937B1 (ko) 반도체 소자 제조방법
KR100305205B1 (ko) 반도체소자의제조방법
KR0142787B1 (ko) 모스 트랜지스터 제조방법
KR100497221B1 (ko) 반도체 소자의 제조 방법
KR100295687B1 (ko) 모스 트랜지스터 제조방법
KR0166888B1 (ko) 박막트랜지스터 제조방법
KR960013945B1 (ko) 에스오아이(soi)트랜지스터 구조 및 제조방법
KR0132507B1 (ko) 반도체 소자 및 그 제조방법
KR0170513B1 (ko) 모스 트랜지스터 및 그의 제조방법
JP3369692B2 (ja) 半導体素子の製造方法
KR0147728B1 (ko) 엘디디 구조를 갖는 반도체 장치 제조방법
KR0152936B1 (ko) 반도체 소자 제조방법
KR100206864B1 (ko) 모스 전계효과트랜지스터 제조방법
KR910008119B1 (ko) Mosfet에 접속된 평판캐패시터 제조방법 및 그장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 16

EXPY Expiration of term