JP3035969B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JP3035969B2 JP3035969B2 JP2089889A JP8988990A JP3035969B2 JP 3035969 B2 JP3035969 B2 JP 3035969B2 JP 2089889 A JP2089889 A JP 2089889A JP 8988990 A JP8988990 A JP 8988990A JP 3035969 B2 JP3035969 B2 JP 3035969B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はGaAsMESFET（ショットキー形電界効果トラン
ジスタ）等の化合物半導体装置およびその製造方法に関
するものである。
ジスタ）等の化合物半導体装置およびその製造方法に関
するものである。
〔従来の技術〕 GaAsMESFETはマイクロ波特性が良好であり、かつ、高
出力用のマイクロ波帯FETとして使用されている。例え
ば、トランザクションズ・オン・エレクトロン・デバイ
ス（「IEEE TRANSACTIONS ON ELECTRON DEVICE VO
L ED−29 NO.11 NOVEMBER 1982 P.1772〜1777」）
の文献に示されたMESFETがある。このMESFETは、置換ゲ
ートプロセスであるSAINTプロセスを用いた自己整合に
より製造されている。
出力用のマイクロ波帯FETとして使用されている。例え
ば、トランザクションズ・オン・エレクトロン・デバイ
ス（「IEEE TRANSACTIONS ON ELECTRON DEVICE VO
L ED−29 NO.11 NOVEMBER 1982 P.1772〜1777」）
の文献に示されたMESFETがある。このMESFETは、置換ゲ
ートプロセスであるSAINTプロセスを用いた自己整合に
より製造されている。
また、米国特許（United States Patent;Patent N
umber:4,642,259）のソースサイド・セルフアラインド
・ゲート・プロセス「SOURCE−SIDE SELF−ALIGNED G
ATE PROCESS」には、オフセットされたゲート電極を持
つ構造のMESFETおよびその製造プロセスが示されてい
る。
umber:4,642,259）のソースサイド・セルフアラインド
・ゲート・プロセス「SOURCE−SIDE SELF−ALIGNED G
ATE PROCESS」には、オフセットされたゲート電極を持
つ構造のMESFETおよびその製造プロセスが示されてい
る。
しかしながら、上記従来トランザクションズに示され
たSAINTプロセスを用いて製造されたFETは、高濃度不純
物層（n+層）がゲート電極やチャネル層に隣接してい
る。このため、ドレイン・ゲート間の耐圧性能が劣化
し、ショットキーゲート耐圧およびドレイン耐圧が低下
してしまう。
たSAINTプロセスを用いて製造されたFETは、高濃度不純
物層（n+層）がゲート電極やチャネル層に隣接してい
る。このため、ドレイン・ゲート間の耐圧性能が劣化
し、ショットキーゲート耐圧およびドレイン耐圧が低下
してしまう。
また、上記従来の米国特許に示されたオフセットゲー
ト構造のFETは、第１に、リセス構造の制御が難しいと
いう欠点がある。また、第２に、製造工程が長いという
欠点がある。第３に、SAINTプロセスを用いたFETと同様
に、n+層がチャネル層に隣接しているため、ショットキ
ーゲート耐圧およびドレイン耐圧が低下してしまうとい
う欠点があった。
ト構造のFETは、第１に、リセス構造の制御が難しいと
いう欠点がある。また、第２に、製造工程が長いという
欠点がある。第３に、SAINTプロセスを用いたFETと同様
に、n+層がチャネル層に隣接しているため、ショットキ
ーゲート耐圧およびドレイン耐圧が低下してしまうとい
う欠点があった。
一般的にGaAsICは、SiICとのコンパチビリティ（共通
性）の要請から、ショットキーゲート耐圧およびドレイ
ン耐圧は８〜10V必要である。また、高出力マイクロ波
帯のFETには20V近くの耐圧が要求される。
性）の要請から、ショットキーゲート耐圧およびドレイ
ン耐圧は８〜10V必要である。また、高出力マイクロ波
帯のFETには20V近くの耐圧が要求される。
上記課題を解決するために、本発明の化合物半導体装
置は、半導体基板の表層部に形成された不純物層と、不
純物層により構成されるチャネル層を挟むように形成さ
れた、不純物層よりも不純物濃度が高い第１、第２のラ
イトリドープ層と、第１のライトリドープ層側に、チャ
ネル層の端部から所定の距離だけ後退した位置に形成さ
れた、第１のライトリドープ層よりも不純物濃度の高い
第１の高濃度不純物層と、第２のライトリドープ層側
に、チャネル層の端部から上記所定の距離よりも大きい
距離だけ隔てられた位置に形成された、第２のライトリ
ドープ層よりも不純物濃度の高い第２の高濃度不純物層
と、第１のライトリドープ層にオーミック接触して形成
されたソース電極と、第２のライトリドープ層にオーミ
ック接触して形成されたドレイン電極と、チャネル層に
ショットキー接触して形成されたゲート電極とを備えた
ことを特徴としている。また、上記課題を解決するため
に、本発明の化合物半導体装置の製造方法は、半導体基
板の表層部に不純物層を形成し、不純物層の異なる領域
に、不純物層より高い不純物濃度を有する第１、第２の
高濃度不純物層を形成し、不純物層上であって第１の高
濃度不純物層と第２の高濃度不純物層との間の領域のう
ち、第２の高濃度不純物層からの距離が第１の高濃度不
純物層からの距離よりも大きくなる位置にダミーゲート
を形成し、ダミーゲートをマスクとして、不純物層より
高く高濃度不純物層より低い不純物濃度を有する第１の
ライトリドープ層を、第１の高濃度不純物層側に形成す
るとともに、不純物層より高く高濃度不純物層より低い
不純物濃度を有する第２のライトリドープ層を、第２の
高濃度不純物層側に形成し、第１のライトリドープ層に
オーミック接触してソース電極を形成し、第２のライト
リドープ層にオーミック接触してドレイン電極を形成
し、ダミーゲートを除去した後、不純物層上の該ダミー
ゲートが形成されていた位置にショットキー接触してゲ
ート電極を形成することを特徴としている。
置は、半導体基板の表層部に形成された不純物層と、不
純物層により構成されるチャネル層を挟むように形成さ
れた、不純物層よりも不純物濃度が高い第１、第２のラ
イトリドープ層と、第１のライトリドープ層側に、チャ
ネル層の端部から所定の距離だけ後退した位置に形成さ
れた、第１のライトリドープ層よりも不純物濃度の高い
第１の高濃度不純物層と、第２のライトリドープ層側
に、チャネル層の端部から上記所定の距離よりも大きい
距離だけ隔てられた位置に形成された、第２のライトリ
ドープ層よりも不純物濃度の高い第２の高濃度不純物層
と、第１のライトリドープ層にオーミック接触して形成
されたソース電極と、第２のライトリドープ層にオーミ
ック接触して形成されたドレイン電極と、チャネル層に
ショットキー接触して形成されたゲート電極とを備えた
ことを特徴としている。また、上記課題を解決するため
に、本発明の化合物半導体装置の製造方法は、半導体基
板の表層部に不純物層を形成し、不純物層の異なる領域
に、不純物層より高い不純物濃度を有する第１、第２の
高濃度不純物層を形成し、不純物層上であって第１の高
濃度不純物層と第２の高濃度不純物層との間の領域のう
ち、第２の高濃度不純物層からの距離が第１の高濃度不
純物層からの距離よりも大きくなる位置にダミーゲート
を形成し、ダミーゲートをマスクとして、不純物層より
高く高濃度不純物層より低い不純物濃度を有する第１の
ライトリドープ層を、第１の高濃度不純物層側に形成す
るとともに、不純物層より高く高濃度不純物層より低い
不純物濃度を有する第２のライトリドープ層を、第２の
高濃度不純物層側に形成し、第１のライトリドープ層に
オーミック接触してソース電極を形成し、第２のライト
リドープ層にオーミック接触してドレイン電極を形成
し、ダミーゲートを除去した後、不純物層上の該ダミー
ゲートが形成されていた位置にショットキー接触してゲ
ート電極を形成することを特徴としている。
第２のライトリドープ層によりゲート・ドレイン間の
抵抗分が増加することなく、ドレイン側の高濃度不純物
層およびゲート電極間の距離が長く形成され、また、電
極間に形成されるチャネルは高濃度不純物層から離れた
位置に形成される。
抵抗分が増加することなく、ドレイン側の高濃度不純物
層およびゲート電極間の距離が長く形成され、また、電
極間に形成されるチャネルは高濃度不純物層から離れた
位置に形成される。
また、自己整合を用いた簡易なプロセス、並びに確立
されたリソグラフィ技術および注入技術により製造され
る。
されたリソグラフィ技術および注入技術により製造され
る。
第２図は本発明の一実施例によるGaAsMESFETの製造工
程を示す断面図でる。
程を示す断面図でる。
GaAsを材料とする半絶縁性半導体基板１にフォトリソ
グラフィ技術を用いてイオン注入を選択的に行い、不純
物層を形成する。ここで、不純物層の一部がチャネルと
して作用する（以下チャネル層２という）。このときの
ドーパントは29Siなどのドナーであり、チャネル層２は
ｎ形に形成される。なお、チャネル層２はイオン注入に
よって形成しなくても良く、エピタキシャル成長技術に
より形成しても良い。さらに、フォトリソグラフィ技術
を用いてSiイオンを選択的に注入し、不純物濃度の高い
第１のn+層3a（第１の高濃度不純物層）及び第２のn+層
3b（第２の高濃度不純物層）を形成する（第４図（ａ）
参照）。この第１のn+層3a及び第２のn+層3bを形成する
際のイオンの注入は、加速電圧が100〜200keVで半導体
基板１上にベア注入することにより行われる。
グラフィ技術を用いてイオン注入を選択的に行い、不純
物層を形成する。ここで、不純物層の一部がチャネルと
して作用する（以下チャネル層２という）。このときの
ドーパントは29Siなどのドナーであり、チャネル層２は
ｎ形に形成される。なお、チャネル層２はイオン注入に
よって形成しなくても良く、エピタキシャル成長技術に
より形成しても良い。さらに、フォトリソグラフィ技術
を用いてSiイオンを選択的に注入し、不純物濃度の高い
第１のn+層3a（第１の高濃度不純物層）及び第２のn+層
3b（第２の高濃度不純物層）を形成する（第４図（ａ）
参照）。この第１のn+層3a及び第２のn+層3bを形成する
際のイオンの注入は、加速電圧が100〜200keVで半導体
基板１上にベア注入することにより行われる。
次に、この半導体基板１上にプラズマCVD法によりSiN
膜４を堆積する。このSiN膜４は後に行うアニール方法
により、堆積しなくても良い場合がある。つまり、アニ
ール処理をアルシンアニールにより行う場合にはSiN膜
４は不必要になり、また、Capアニールにより行う場合
にはSiN膜４は必要になる。次に、このSiN膜４上にAZフ
ォトレジスト材などを滴下し、適当な厚さになるように
スピンコート法により塗布してレジスト層５を形成す
る。さらに、このレジスト層５上にドーパントを阻止す
るSiO2やポリシリコン（poly−Si）などの阻止膜６をス
パッタ装置により適当な厚さに成膜する（同図（ｂ）参
照）。
膜４を堆積する。このSiN膜４は後に行うアニール方法
により、堆積しなくても良い場合がある。つまり、アニ
ール処理をアルシンアニールにより行う場合にはSiN膜
４は不必要になり、また、Capアニールにより行う場合
にはSiN膜４は必要になる。次に、このSiN膜４上にAZフ
ォトレジスト材などを滴下し、適当な厚さになるように
スピンコート法により塗布してレジスト層５を形成す
る。さらに、このレジスト層５上にドーパントを阻止す
るSiO2やポリシリコン（poly−Si）などの阻止膜６をス
パッタ装置により適当な厚さに成膜する（同図（ｂ）参
照）。
次に、阻止膜６をフォトリソグラフィ技術を用いてパ
ターニングし、反応性イオンエッチングにより阻止膜６
を選択的に除去する。さらに、反応性イオンエッチング
によりレジスト層５を除去し、アンダーカットされたダ
ミーゲート７を形成する（同図（ｃ）参照）。このダミ
ーゲート７は、第２のn+層3bからの距離が第１のn+層3a
からの距離よりも大きくなる位置に形成する。
ターニングし、反応性イオンエッチングにより阻止膜６
を選択的に除去する。さらに、反応性イオンエッチング
によりレジスト層５を除去し、アンダーカットされたダ
ミーゲート７を形成する（同図（ｃ）参照）。このダミ
ーゲート７は、第２のn+層3bからの距離が第１のn+層3a
からの距離よりも大きくなる位置に形成する。
次に、この英字の「Ｔ」字形状に形成されたダミーゲ
ート７をマスクにしてSiN膜４を介してSiイオンを注入
し、第１のｎ′層8a（第１のライトリドープ層）及び第
２のｎ′層8b（第２のライトリドープ層）を形成する。
かかる第１のｎ′層8a及び第２のｎ′層８が形成された
結果、チャネル層２の端部から第１のn+層3aまでの距離
と比較して、チャネル層２の端部から第２のn+層の所3b
間までの距離が大きくなる（同図（ｄ）参照）。この際
のイオン注入は加速電圧が50〜100keV、ドーズ量が0.5
〜3.0×1013（個/cm2）で行われる。このイオン注入
は、その注入量がチャネル層２の形成時よりも多く、第
１のn+層3a及び第２のn+層3bの形成時より少ない。ま
た、その加速電圧もチャネル層２の形成時よりも高く、
第１のn+層3a及び第２のn+層3bの形成時よりも低い。こ
のため、第１のｎ′層8a及び第２のｎ′層8bは、チャネ
ル層２よりも深く、かつ、不純物濃度が高くなり、ま
た、第１のn+層3a及び第２のn+層3bよりも浅く、かつ、
不純物濃度が低くなる。なお、各イオン注入条件の値に
より、形成されるFETの閾値電圧や伝達コンダクタンス
を選択することが可能である。
ート７をマスクにしてSiN膜４を介してSiイオンを注入
し、第１のｎ′層8a（第１のライトリドープ層）及び第
２のｎ′層8b（第２のライトリドープ層）を形成する。
かかる第１のｎ′層8a及び第２のｎ′層８が形成された
結果、チャネル層２の端部から第１のn+層3aまでの距離
と比較して、チャネル層２の端部から第２のn+層の所3b
間までの距離が大きくなる（同図（ｄ）参照）。この際
のイオン注入は加速電圧が50〜100keV、ドーズ量が0.5
〜3.0×1013（個/cm2）で行われる。このイオン注入
は、その注入量がチャネル層２の形成時よりも多く、第
１のn+層3a及び第２のn+層3bの形成時より少ない。ま
た、その加速電圧もチャネル層２の形成時よりも高く、
第１のn+層3a及び第２のn+層3bの形成時よりも低い。こ
のため、第１のｎ′層8a及び第２のｎ′層8bは、チャネ
ル層２よりも深く、かつ、不純物濃度が高くなり、ま
た、第１のn+層3a及び第２のn+層3bよりも浅く、かつ、
不純物濃度が低くなる。なお、各イオン注入条件の値に
より、形成されるFETの閾値電圧や伝達コンダクタンス
を選択することが可能である。
次に、ダミゲート７上にSiO2膜９をスパッタ法により
堆積する（同図（ｅ）参照）。この後、スライトエッチ
ング並びにリフトオフ法により、ダミーゲート７を除去
し、反転パターンとしての開口部10をSiO2膜９に形成す
る（同図（ｆ）参照）。この開口部10は第２のn+層3bか
らの距離が第１のn+層3aからの距離もりも大きくなる位
置に形成されている。この段階において、アニーリング
処理を行い、注入したSiイオンを活性化する。
堆積する（同図（ｅ）参照）。この後、スライトエッチ
ング並びにリフトオフ法により、ダミーゲート７を除去
し、反転パターンとしての開口部10をSiO2膜９に形成す
る（同図（ｆ）参照）。この開口部10は第２のn+層3bか
らの距離が第１のn+層3aからの距離もりも大きくなる位
置に形成されている。この段階において、アニーリング
処理を行い、注入したSiイオンを活性化する。
次に、フォトリソグラフィ技術と反応性イオンエチン
グによりSiO2膜９を選択的に除去し、さらに、プラズマ
エッチングによりSiN膜４を除去する。この除去によっ
て露出した第１のｎ′層8aにオーミック接触してソース
電極12を形成し、第２のｎ′層8bにオーミック接触して
ドレイン電極11を形成する（同図（ｇ）参照）。ドレイ
ン電極11は、第１のn+層3aと第２のn+層3bとに挟まれた
領域に突出して形成された第２のｎ′層8b上の突出領域
寄りに形成する。また、これら各電極11,12は開口部10
を中心にして対称になるため、後に形成されるゲート電
極に対して対称な位置に配置される。
グによりSiO2膜９を選択的に除去し、さらに、プラズマ
エッチングによりSiN膜４を除去する。この除去によっ
て露出した第１のｎ′層8aにオーミック接触してソース
電極12を形成し、第２のｎ′層8bにオーミック接触して
ドレイン電極11を形成する（同図（ｇ）参照）。ドレイ
ン電極11は、第１のn+層3aと第２のn+層3bとに挟まれた
領域に突出して形成された第２のｎ′層8b上の突出領域
寄りに形成する。また、これら各電極11,12は開口部10
を中心にして対称になるため、後に形成されるゲート電
極に対して対称な位置に配置される。
次に、開口部10に露出したSiN膜４をプラズマエッチ
ングにより除去し、除去後に露出したチャネル層２にシ
ョットキー接触してゲート電極13を形成することによ
り、第１図に示される構造のMESFETが得られる。
ングにより除去し、除去後に露出したチャネル層２にシ
ョットキー接触してゲート電極13を形成することによ
り、第１図に示される構造のMESFETが得られる。
このMESFETはダミーゲート７を第２のn+層3bから離し
て形成しているため、ドレイン電極11側の第２のn+層3b
とゲート電極13との間の距離は、ソース電極12側の第１
のn+層3aとゲート電極13との間の距離より長くなってい
る。本実施例の場合には、0.15μｍ以上長くなってい
る。また、ドレイン電極11およびゲート電極13間の距離
は、ソース電極12およびゲート電極13間の距離は、ソー
ス電極12およびゲート電極13間の距離に等しくなってお
り、ドレイン電極11はドレイン電極11側の第２のn+層3b
からやや離れている。このため、電極間に形成されるチ
ャネルは第２のn+層3bから離れた位置に形成される。従
って、ゲート電極13およびドレイン電極11間の耐圧性能
が向上し、ショットキーゲート耐圧並びにドレイン耐圧
が向上する。
て形成しているため、ドレイン電極11側の第２のn+層3b
とゲート電極13との間の距離は、ソース電極12側の第１
のn+層3aとゲート電極13との間の距離より長くなってい
る。本実施例の場合には、0.15μｍ以上長くなってい
る。また、ドレイン電極11およびゲート電極13間の距離
は、ソース電極12およびゲート電極13間の距離は、ソー
ス電極12およびゲート電極13間の距離に等しくなってお
り、ドレイン電極11はドレイン電極11側の第２のn+層3b
からやや離れている。このため、電極間に形成されるチ
ャネルは第２のn+層3bから離れた位置に形成される。従
って、ゲート電極13およびドレイン電極11間の耐圧性能
が向上し、ショットキーゲート耐圧並びにドレイン耐圧
が向上する。
また、チャネル層２とドレイン側の第２のn+層3bとの
間に、適当な濃度および深さのある第２のｎ′層8bがあ
るため、ゲート・ドレイン間の直列抵抗RDは小さくな
り、伝達コンダクタスgmが大きくなる。この伝達コンダ
クタンスgmは、通常のMESFETにおける真性の伝達コンダ
クタンスをｇm0′ゲート・ソース間の直列抵抗をRSとす
ると、次式により表現される。
間に、適当な濃度および深さのある第２のｎ′層8bがあ
るため、ゲート・ドレイン間の直列抵抗RDは小さくな
り、伝達コンダクタスgmが大きくなる。この伝達コンダ
クタンスgmは、通常のMESFETにおける真性の伝達コンダ
クタンスをｇm0′ゲート・ソース間の直列抵抗をRSとす
ると、次式により表現される。
gm＝gm0/｛１＋RS・gm0＋（RS＋RD）・gm0｝ この式からゲート・ドレイン間抵抗RDが小さければ伝
達コンダクタンスgmが小さくなることが理解される。
達コンダクタンスgmが小さくなることが理解される。
また、本実施例におけるMESFETの製造プロセスは、従
来技術で確立されたリソグラフィ技術と注入技術を使用
しており、さらに、製造プロセスにダミーゲート７を使
用した自己整合技術を使用しているため、少ない製造プ
ロセスによって簡易にFETが製造され、また、得られるF
ETの歩留まり率が高くなる。
来技術で確立されたリソグラフィ技術と注入技術を使用
しており、さらに、製造プロセスにダミーゲート７を使
用した自己整合技術を使用しているため、少ない製造プ
ロセスによって簡易にFETが製造され、また、得られるF
ETの歩留まり率が高くなる。
以上説明したように本発明によれば、ライトリドープ
層によりゲート・ドレイン間の抵抗分が増加することな
く、つまり、伝達コンダクタンスが低下せずに、ドレイ
ン側の高濃度不純物層およびゲート電極間の距離が長く
形成される。また、電極間に形成されるチャネルは、高
濃度不純物から離れた位置に形成される。このため、装
置の性能を低下させることなくショットキーゲート耐圧
およびドレイン耐圧を向上させることが可能になる。従
って、SiICとのコンパチビリティの要請が達成される。
層によりゲート・ドレイン間の抵抗分が増加することな
く、つまり、伝達コンダクタンスが低下せずに、ドレイ
ン側の高濃度不純物層およびゲート電極間の距離が長く
形成される。また、電極間に形成されるチャネルは、高
濃度不純物から離れた位置に形成される。このため、装
置の性能を低下させることなくショットキーゲート耐圧
およびドレイン耐圧を向上させることが可能になる。従
って、SiICとのコンパチビリティの要請が達成される。
また、装置は自己整合を用いた簡易なプロセス、並び
に確立されたリソグラフィ技術および注入技術により製
造される。このため、装置は短い製造プロセスによって
容易に製造することが可能になり、また、歩留まりを高
くすることが可能になる。
に確立されたリソグラフィ技術および注入技術により製
造される。このため、装置は短い製造プロセスによって
容易に製造することが可能になり、また、歩留まりを高
くすることが可能になる。
第１図は本発明の一実施例によるMESFETの構造を示す断
面図、第２図はこのMESFETの製造プロセスにおける各工
程の断面図である。 １……GaAs半導体基板、２……チャネル層（ｎ層）、3a
……第１のn+層、3b……第２のn+層、４……SiN膜、７
……ダミーゲート、8a……第１のｎ′層、8b……第２の
ｎ′層、９……SiO2膜、11……ドレイン電極、12……ソ
ース電極、13……ゲート電極。
面図、第２図はこのMESFETの製造プロセスにおける各工
程の断面図である。 １……GaAs半導体基板、２……チャネル層（ｎ層）、3a
……第１のn+層、3b……第２のn+層、４……SiN膜、７
……ダミーゲート、8a……第１のｎ′層、8b……第２の
ｎ′層、９……SiO2膜、11……ドレイン電極、12……ソ
ース電極、13……ゲート電極。
Claims (1)
- 【請求項１】半導体基板の表層部に不純物層を形成し、 前記不純物層の異なる領域に、前記不純物層より高い不
純物濃度を有する第１、第２の高濃度不純物層を形成
し、 前記不純物層上であって前記第１の高濃度不純物層と前
記第２の高濃度不純物層との間の領域のうち、前記第２
の高濃度不純物層からの距離が前記第１の高濃度不純物
層からの距離よりも大きくなる位置にダミーゲートを形
成し、 前記ダミーゲートをマスクとして、前記不純物層より高
く前記高濃度不純物層より低い不純物濃度を有する第１
のライトリドープ層を、前記第１の高濃度不純物層側に
形成するとともに、前記不純物層より高く前記高濃度不
純物層より低い不純物濃度を有する第２のライトリドー
プ層を、前記第２の高濃度不純物層側に形成し、 前記第１のライトリドープ層にオーミック接触してソー
ス電極を形成し、 前記第２のライトリドープ層にオーミック接触してドレ
イン電極を形成し、 前記ダミーゲートを除去した後、前記不純物層上の該ダ
ミーゲートが形成されていた位置にショットキー接触し
てゲート電極を形成する ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089889A JP3035969B2 (ja) | 1990-04-04 | 1990-04-04 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089889A JP3035969B2 (ja) | 1990-04-04 | 1990-04-04 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03288445A JPH03288445A (ja) | 1991-12-18 |
| JP3035969B2 true JP3035969B2 (ja) | 2000-04-24 |
Family
ID=13983312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089889A Expired - Lifetime JP3035969B2 (ja) | 1990-04-04 | 1990-04-04 | 化合物半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3035969B2 (ja) |
-
1990
- 1990-04-04 JP JP2089889A patent/JP3035969B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH03288445A (ja) | 1991-12-18 |
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