JPH08181274A - ハイブリッドｉｃ - Google Patents
ハイブリッドｉｃInfo
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- JPH08181274A JPH08181274A JP6324835A JP32483594A JPH08181274A JP H08181274 A JPH08181274 A JP H08181274A JP 6324835 A JP6324835 A JP 6324835A JP 32483594 A JP32483594 A JP 32483594A JP H08181274 A JPH08181274 A JP H08181274A
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- JP
- Japan
- Prior art keywords
- die pad
- semiconductor chip
- hybrid
- layer
- conductive layer
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 体積、面積ともに縮小したハイブリッドＩＣ
を得ること。 【構成】 この発明のハイブリッドＩＣ１は、ダイパッ
ドの少なくとも一方の面に個別の回路素子を形成し、そ
の回路素子の上面に半導体チップを固定するか或いは個
別の回路素子が形成されていない前記ダイパッドの面に
直接半導体チップを固定して構成されている。
を得ること。 【構成】 この発明のハイブリッドＩＣ１は、ダイパッ
ドの少なくとも一方の面に個別の回路素子を形成し、そ
の回路素子の上面に半導体チップを固定するか或いは個
別の回路素子が形成されていない前記ダイパッドの面に
直接半導体チップを固定して構成されている。
Description
【０００１】
【産業上の利用分野】この発明は、ハイブリッドＩＣ、
特に半導体チップとコンデンサ、インダクタンス、抵
抗、ダイオードなどの前記半導体チップを除く個別の回
路素子とを層状に形成したハイブリッド型半導体装置に
関するものである。
特に半導体チップとコンデンサ、インダクタンス、抵
抗、ダイオードなどの前記半導体チップを除く個別の回
路素子とを層状に形成したハイブリッド型半導体装置に
関するものである。
【０００２】
【従来の技術】電源に接続するために比較的大きな値を
要する容量素子Ｃ、インダクタンス素子Ｌ、抵抗素子Ｒ
などの個別の回路素子をモノリシックＩＣとして半導体
チップ内に組み込むことはコストが嵩むことから実用化
されていない。従って、従来のハイブリッドＩＣは、一
般に、前記個別の回路素子をＩＣのパッケージの外側に
取り付けている。
要する容量素子Ｃ、インダクタンス素子Ｌ、抵抗素子Ｒ
などの個別の回路素子をモノリシックＩＣとして半導体
チップ内に組み込むことはコストが嵩むことから実用化
されていない。従って、従来のハイブリッドＩＣは、一
般に、前記個別の回路素子をＩＣのパッケージの外側に
取り付けている。
【０００３】
【発明が解決しようとする課題】ところが、このような
従来のハイブリッドＩＣは体積、面積ともにまだ大き
く、ますます超小型化、超薄型化する電子機器には不向
きである。この発明では、この問題点を解決することを
課題とするものであって、体積も、面積も縮小できる構
造のハイブリッドＩＣを得ることを目的としている。
従来のハイブリッドＩＣは体積、面積ともにまだ大き
く、ますます超小型化、超薄型化する電子機器には不向
きである。この発明では、この問題点を解決することを
課題とするものであって、体積も、面積も縮小できる構
造のハイブリッドＩＣを得ることを目的としている。
【０００４】
【課題を解決するための手段】従って、この発明のハイ
ブリッドＩＣは、リードフレームの半導体チップを搭載
するダイパッドの少なくとも一方の面に個別の回路素子
を形成し、その回路素子の上面に半導体チップを固定す
るか或いは個別の回路素子が形成されていない前記ダイ
パッドの面に直接半導体チップを固定して構成して、前
記課題を解決している。
ブリッドＩＣは、リードフレームの半導体チップを搭載
するダイパッドの少なくとも一方の面に個別の回路素子
を形成し、その回路素子の上面に半導体チップを固定す
るか或いは個別の回路素子が形成されていない前記ダイ
パッドの面に直接半導体チップを固定して構成して、前
記課題を解決している。
【０００５】
【作用】従って、この発明のハイブリッドＩＣでは半導
体チップを樹脂などで封止したＩＣのパッケージの外側
で接続する個別の回路素子が不要になり、小型、薄型の
構造に仕上げることができるので、それだけ電子機器の
回路基板の小型化を計ることができる。
体チップを樹脂などで封止したＩＣのパッケージの外側
で接続する個別の回路素子が不要になり、小型、薄型の
構造に仕上げることができるので、それだけ電子機器の
回路基板の小型化を計ることができる。
【０００６】
【実施例】次に、図１及び図２を用いて、この発明のハ
イブリッドＩＣの構造を説明する。図１はこの発明のハ
イブリッドＩＣの実施例の模式図であって、同図Ａはそ
の平面図、同図Ｂは図ＡのＡ−Ａ線上の断面図であり、
図２は図１に示したハイブリッドＩＣの構成要素を示し
ていて、同図Ａはリードフレームのダイパッドの平面
図、同図Ｂは導電層４の平面図、そして図Ｃは導電層６
の平面図である。
イブリッドＩＣの構造を説明する。図１はこの発明のハ
イブリッドＩＣの実施例の模式図であって、同図Ａはそ
の平面図、同図Ｂは図ＡのＡ−Ａ線上の断面図であり、
図２は図１に示したハイブリッドＩＣの構成要素を示し
ていて、同図Ａはリードフレームのダイパッドの平面
図、同図Ｂは導電層４の平面図、そして図Ｃは導電層６
の平面図である。
【０００７】先ず、図１を用いて、この発明のハイブリ
ッドＩＣを説明する。図１において符号１は樹脂などで
封止される前の本発明のハイブリッドＩＣを指す。そし
て符号Ｄは一単位のリードフレームの一構成要素であ
り、半導体チップ２が搭載されるダイパッドを指す。リ
ードフレームはこのダイパッドＤの他に、ダイパッドＤ
の周縁部に所定の間隙を開け、所定のピッチで配列され
ている複数のインナーリードＩ、前記ダイパッドＤを不
図示のフレームに支持させる吊りリードＳ、そして前記
各インナーリードＩに対応して形成された不図示のアウ
ターリードなどで構成されている。
ッドＩＣを説明する。図１において符号１は樹脂などで
封止される前の本発明のハイブリッドＩＣを指す。そし
て符号Ｄは一単位のリードフレームの一構成要素であ
り、半導体チップ２が搭載されるダイパッドを指す。リ
ードフレームはこのダイパッドＤの他に、ダイパッドＤ
の周縁部に所定の間隙を開け、所定のピッチで配列され
ている複数のインナーリードＩ、前記ダイパッドＤを不
図示のフレームに支持させる吊りリードＳ、そして前記
各インナーリードＩに対応して形成された不図示のアウ
ターリードなどで構成されている。
【０００８】この実施例では、前記ダイパッドＤの半導
体チップ２が搭載されない面（以下「裏面」と記す）に
容量素子Ｃを形成、組み込んだ場合を例示している。容
量を形成するためには、２層の導電性物質とそれらの間
に絶縁層が存在していればよい。従って、ダイパッドＤ
の裏面に、先ず、絶縁層３を形成し、その表面に導電層
４を、そしてこの導電層４の表面に絶縁層５を、そして
更にこの絶縁層５の表面に導電層６を形成する。前記絶
縁層３、５は、例えば、ポリイミドテープを接着して形
成することができ、そして前記導電層４、６は銀、銅、
鉛、アルミなどの金属薄板からなり、これらは金属のメ
ッキや接着で形成することができる。
体チップ２が搭載されない面（以下「裏面」と記す）に
容量素子Ｃを形成、組み込んだ場合を例示している。容
量を形成するためには、２層の導電性物質とそれらの間
に絶縁層が存在していればよい。従って、ダイパッドＤ
の裏面に、先ず、絶縁層３を形成し、その表面に導電層
４を、そしてこの導電層４の表面に絶縁層５を、そして
更にこの絶縁層５の表面に導電層６を形成する。前記絶
縁層３、５は、例えば、ポリイミドテープを接着して形
成することができ、そして前記導電層４、６は銀、銅、
鉛、アルミなどの金属薄板からなり、これらは金属のメ
ッキや接着で形成することができる。
【０００９】図２Ａに示したように、前記ダイパッドＤ
は、例えば、四辺形の相対するコーナーをそれぞれ一部
カットしてそれぞれカット部Ｄａ、Ｄｂを形成した形状
のものを使用する。また、前記導電層４はその面積が前
記ダイパッドＤのそれと同一で、前記ダイパッドＤのカ
ット部ＤａまたはＤｂに相当するいずれかの部分、図示
の場合はカット部Ｄｂに相当する部分に一致するカット
部４ｂが形成された四辺形の形状の金属薄板を使用す
る。前記導電層６は前記ダイパッドＤのカット部Ｄａ、
Ｄｂが形成される前の形状の四辺形と同一の形状の金属
薄板で形成されており、その面積は前記ダイパッドＤの
それよりやや広い。
は、例えば、四辺形の相対するコーナーをそれぞれ一部
カットしてそれぞれカット部Ｄａ、Ｄｂを形成した形状
のものを使用する。また、前記導電層４はその面積が前
記ダイパッドＤのそれと同一で、前記ダイパッドＤのカ
ット部ＤａまたはＤｂに相当するいずれかの部分、図示
の場合はカット部Ｄｂに相当する部分に一致するカット
部４ｂが形成された四辺形の形状の金属薄板を使用す
る。前記導電層６は前記ダイパッドＤのカット部Ｄａ、
Ｄｂが形成される前の形状の四辺形と同一の形状の金属
薄板で形成されており、その面積は前記ダイパッドＤの
それよりやや広い。
【００１０】従って、これら３層を重ね合わせて、搭載
された半導体チップ２側から見た場合、図１Ａに示した
ように、導電層４のカット部４ｂと対向するコーナー部
４ａがダイパッドＤのカット部Ｄａから突出して露出
し、そして金属層６のコーナー部６ｂが前記ダイパッド
Ｄのカット部Ｄｂ及び導電層４のカット部４ｂから突出
して露出することになる。従って、これらの突出したコ
ーナー部４ａ及び６ｂを電極とすることができる。
された半導体チップ２側から見た場合、図１Ａに示した
ように、導電層４のカット部４ｂと対向するコーナー部
４ａがダイパッドＤのカット部Ｄａから突出して露出
し、そして金属層６のコーナー部６ｂが前記ダイパッド
Ｄのカット部Ｄｂ及び導電層４のカット部４ｂから突出
して露出することになる。従って、これらの突出したコ
ーナー部４ａ及び６ｂを電極とすることができる。
【００１１】このようにして、容量素子Ｃは前記金属層
４、６とその間の絶縁層５とで構成することができる。
このようにダイパッドＤの裏面に容量素子Ｃを形成し、
その後、そのダイパッドＤの表面側に銀ペーストなどの
接着剤を用いて半導体チップ２を搭載、固定し、金線８
を用いてワイヤーボンディングする。符号７は接着剤層
を指す。そしてこの状態の容量素子Ｃ付き半導体チップ
２を、例えば、樹脂成形でパッケージすると、この発明
のハイブリッドＩＣ１が完成する（図１にはパッケージ
を示していない）。
４、６とその間の絶縁層５とで構成することができる。
このようにダイパッドＤの裏面に容量素子Ｃを形成し、
その後、そのダイパッドＤの表面側に銀ペーストなどの
接着剤を用いて半導体チップ２を搭載、固定し、金線８
を用いてワイヤーボンディングする。符号７は接着剤層
を指す。そしてこの状態の容量素子Ｃ付き半導体チップ
２を、例えば、樹脂成形でパッケージすると、この発明
のハイブリッドＩＣ１が完成する（図１にはパッケージ
を示していない）。
【００１２】前記実施例では、容量素子Ｃを金属層４、
６とその間の絶縁層５とで構成するようにしたが、この
容量素子ＣはダイパッドＤと導電層４とそれらの間に存
在する絶縁層３とで構成するようにしてもよく、更にま
た、半導体チップ２に電極を設け、その電極とダイパッ
ドＤとを導電層とし、それらの間に存在する接着剤層７
を絶縁層として容量素子Ｃを形成するように構成しても
よい。この場合、接着剤層７に絶縁性物質、例えば、両
面接着可能なポリイミドテープなどを用いることは言う
までもない。
６とその間の絶縁層５とで構成するようにしたが、この
容量素子ＣはダイパッドＤと導電層４とそれらの間に存
在する絶縁層３とで構成するようにしてもよく、更にま
た、半導体チップ２に電極を設け、その電極とダイパッ
ドＤとを導電層とし、それらの間に存在する接着剤層７
を絶縁層として容量素子Ｃを形成するように構成しても
よい。この場合、接着剤層７に絶縁性物質、例えば、両
面接着可能なポリイミドテープなどを用いることは言う
までもない。
【００１３】次に、ダイパッドＤの裏面に抵抗素子Ｒを
形成する場合には、ダイパッドＤの裏面に絶縁層を介し
て所定の抵抗値の抵抗層を形成し、更にその上に電極と
する導電層を形成することで実現できる。
形成する場合には、ダイパッドＤの裏面に絶縁層を介し
て所定の抵抗値の抵抗層を形成し、更にその上に電極と
する導電層を形成することで実現できる。
【００１４】更にインダクタンス素子Ｌを形成する場合
には、前記導電層４、６の金属薄板を所定の形状に加工
し、これらを接続することにより実現することができ
る。
には、前記導電層４、６の金属薄板を所定の形状に加工
し、これらを接続することにより実現することができ
る。
【００１５】これらの容量素子Ｃ、抵抗素子Ｒ、インダ
クタンス素子Ｌなどは、前記のように単独で形成しても
よいが、例えば、図１における導電層４を二分割し、一
方を容量素子Ｃの電極とし、他方の電極としてダイパッ
ドＤを利用すると、これらの両者間の絶縁層３を容量素
子Ｃとすることができ、前記二分割した他方の導電層４
をインダクタンス素子Ｌとして使用することができる。
この場合、前記ダイパッドＤや導電層６を電極とするこ
とができる。従って、一つのハイブリッドＩＣ１内に容
量素子Ｃとインダクタンス素子Ｌとを組み込むことがで
きる。
クタンス素子Ｌなどは、前記のように単独で形成しても
よいが、例えば、図１における導電層４を二分割し、一
方を容量素子Ｃの電極とし、他方の電極としてダイパッ
ドＤを利用すると、これらの両者間の絶縁層３を容量素
子Ｃとすることができ、前記二分割した他方の導電層４
をインダクタンス素子Ｌとして使用することができる。
この場合、前記ダイパッドＤや導電層６を電極とするこ
とができる。従って、一つのハイブリッドＩＣ１内に容
量素子Ｃとインダクタンス素子Ｌとを組み込むことがで
きる。
【００１６】図１に示した実施例では、ダイパッドＤの
裏面に容量素子Ｃを組み込んだ例を示したが、ダイパッ
ドＤの半導体チップ２を搭載し、固定する側（表面）に
形成してもよい。また、ダイパッドＤの表面に容量素子
Ｃを、ダイパッドＤの裏面にインダクタンス素子Ｌを組
み込むようにしてもよい。これら非能動回路素子の組み
込む場所及びこれらの非能動回路素子の組合せは必要に
応じて決定すればよい。
裏面に容量素子Ｃを組み込んだ例を示したが、ダイパッ
ドＤの半導体チップ２を搭載し、固定する側（表面）に
形成してもよい。また、ダイパッドＤの表面に容量素子
Ｃを、ダイパッドＤの裏面にインダクタンス素子Ｌを組
み込むようにしてもよい。これら非能動回路素子の組み
込む場所及びこれらの非能動回路素子の組合せは必要に
応じて決定すればよい。
【００１７】
【発明の効果】従って、この発明のハイブリッドＩＣで
は半導体チップを樹脂などで封止したＩＣのパッケージ
の外側で接続する個別の回路素子が不要になり、小型、
薄型の構造に仕上げることができるので、それだけ電子
機器の回路基板の小型化を計ることができる優れた効果
が得られた。
は半導体チップを樹脂などで封止したＩＣのパッケージ
の外側で接続する個別の回路素子が不要になり、小型、
薄型の構造に仕上げることができるので、それだけ電子
機器の回路基板の小型化を計ることができる優れた効果
が得られた。
【図１】 この発明のハイブリッドＩＣの実施例の模式
図であって、同図Ａはその平面図、同図Ｂは図ＡのＡ−
Ａ線上の断面図である。
図であって、同図Ａはその平面図、同図Ｂは図ＡのＡ−
Ａ線上の断面図である。
【図２】 図１に示したハイブリッドＩＣの構成要素を
示していて、同図Ａはリードフレームのダイパッドの平
面図、同図Ｂは導電層４の平面図、そして図Ｃは導電層
６の平面図である。
示していて、同図Ａはリードフレームのダイパッドの平
面図、同図Ｂは導電層４の平面図、そして図Ｃは導電層
６の平面図である。
１ この発明のハイブリッドＩＣ ２ 半導体チップ ３ 絶縁層 ４ 導電層 ５ 絶縁層 ６ 導電層 ７ 接着剤層 ８ 金線 Ｄ ダイパッド Ｉ インナーリード Ｓ 吊りリード Ｃ 容量素子
Claims (1)
- 【請求項１】 リードフレームの半導体チップを搭載す
るダイパッドの少なくとも一方の面に個別の回路素子を
形成し、該回路素子の上面に半導体チップを固定するか
或いは個別の回路素子が形成されていない前記ダイパッ
ドの面に直接半導体チップを固定して構成したことを特
徴とするハイブリッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324835A JPH08181274A (ja) | 1994-12-27 | 1994-12-27 | ハイブリッドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324835A JPH08181274A (ja) | 1994-12-27 | 1994-12-27 | ハイブリッドｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181274A true JPH08181274A (ja) | 1996-07-12 |
Family
ID=18170219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6324835A Pending JPH08181274A (ja) | 1994-12-27 | 1994-12-27 | ハイブリッドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028282A (ja) * | 2006-07-25 | 2008-02-07 | Rohm Co Ltd | 半導体装置 |
-
1994
- 1994-12-27 JP JP6324835A patent/JPH08181274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028282A (ja) * | 2006-07-25 | 2008-02-07 | Rohm Co Ltd | 半導体装置 |
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