JPH03236245A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH03236245A
JPH03236245A JP3292090A JP3292090A JPH03236245A JP H03236245 A JPH03236245 A JP H03236245A JP 3292090 A JP3292090 A JP 3292090A JP 3292090 A JP3292090 A JP 3292090A JP H03236245 A JPH03236245 A JP H03236245A
Authority
JP
Japan
Prior art keywords
bonding
semiconductor chip
pads
island
bumps
Prior art date
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Pending
Application number
JP3292090A
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English (en)
Inventor
Hiroaki Kato
加藤　弘明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH03236245A publication Critical patent/JPH03236245A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装１に関する。
〔従来の技術〕
従来の半導体装置は第３図及び第４図に示したように、
一方の面に素子領域を設けた半導体チップ１の裏面を金
、銀等のろう材１２を使用してアイランド６にマウント
し、半導体チップ１の上に設けたボンディングパッド２
と内部リード４との開をボンディング線３で接続し、ア
イランド６及び内部リード４を含んで樹脂体５により封
止されていた。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、半導体チップの片面のみ
に素子領域を形成しているため、電子機器を構成する場
合、各種の半導体装置を組み合わせて使用する必要が有
り、実装する半導体装置の数が増加し、プリント配線基
板の面積が増加して電子機器の大きさの縮小化を妨げる
等の欠点が有る。
〔課題を解決するための手段〕
本発明の半導体装１は、アイランド上に設けな絶縁層と
、前記絶縁層上に設けたバンプ用パッド及び前記バンプ
用パッドと電気的に接続して前記絶縁層の周縁部に設け
たボンディングパッドと、前記アイランドの周囲に設け
たリードと、両面に素子領域を形成し一方の面にバンプ
と他方の面にボンディングパッドを設け前記バンプ用パ
ッドと前記バンプを接続して設けた半導体チップと、前
記半導体チップのボンディングパッド及び前記絶縁層上
のボンディングパッドと前記リードとの間を接続するボ
ンディング線とを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す模式的断面図、第２図
は第１図の部分切欠平面図である。
第１図及び第２図に示すように、アイランド６の上に絶
縁層７（又は絶縁基板）を設け、絶縁層７の上にバンプ
用パッド９及びバンプ用パッド９に接続したボンディン
グパッド９ａを設け、アイランド６の周囲に内部リード
４を配置して設ける。上面及び下面に素子領域を形成し
た半導体チップ１の下面に形成した回路の入出力端に接
続されたバンプ８をバンプ用パッド９に接続して半導体
チップ１をアイランド６上にマウントし、半導体チップ
１の上面に形成した回路の入出力端に接続して設けたボ
ンディングパッド２と内部リード４との間及びボンディ
ングパッド９ａと内部リード４との間の夫々をボンディ
ング線３，１０で接続する。次に、アイランド６及び内
部リード４を含んで樹脂体５により封止し、内部リード
４に接続した外部リード４ａを樹脂体５の外部へ導出す
る。
〔発明の効果〕
以上説明したように本発明は、上下両面に素子領域を形
成した半導体チップを用いることにより、今までハイブ
リッドＩＣ等で半導体チップを並べ夫々ボンディング線
で接続していたものに対して同一半導体パッケージの中
に組立が出来、又、ボンディング線の接続本数も少くて
済み信頼性の向上も望める。
又本発明の手法は半導体回路の集積度の向上、メモリー
等の容量の増加、電気回路に体する別の回路での補間、
１パツケージ内でのシステム化が可能に成る等の効果が
出来るばかりではなく更にはシステム設計上プリント基
板の面積の縮小化、多層基板の省略化、外部部品・ＩＣ
等の省略化、設計工数の削減にもつながり設計上のトー
タルコストの削減にも寄与出来るという効果が有る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す模式的断面図、第２図
は第１図の部分切欠平面図、第３図は従来の半導体装置
の一例を示す模式的断面図、第４図は第３図の部分切欠
平面図である。 １・・・半導体チップ、２・・・ボンディングパッド、
３・・・ボンディング線、４・・・内部リード、４ａ・
・・外部リード、５・・・樹脂体、６・・・アイランド
、７・・・絶縁層、８・・・バンプ、９・・・バンプ用
パッド、１０・・・ボンディング線、１２・・・ろう材
。

Claims (1)

    【特許請求の範囲】
  1. アイランド上に設けた絶縁層と、前記絶縁層上に設けた
    バンプ用パッド及び前記バンプ用パッドと電気的に接続
    して前記絶縁層の周縁部に設けたボンディングパッドと
    、前記アイランドの周囲に設けたリードと、両面に素子
    領域を形成し一方の面にバンプと他方の面にボンディン
    グパッドを設け前記バンプ用パッドと前記バンプを接続
    して設けた半導体チップと、前記半導体チップのボンデ
    ィングパッド及び前記絶縁層上のボンディングパッドと
    前記リードとの間を接続するボンディング線とを有する
    ことを特徴とする半導体装置。
JP3292090A 1990-02-13 1990-02-13 半導体装置 Pending JPH03236245A (ja)

Priority Applications (1)

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JP3292090A JPH03236245A (ja) 1990-02-13 1990-02-13 半導体装置

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JP3292090A JPH03236245A (ja) 1990-02-13 1990-02-13 半導体装置

Publications (1)

Publication Number Publication Date
JPH03236245A true JPH03236245A (ja) 1991-10-22

Family

ID=12372338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3292090A Pending JPH03236245A (ja) 1990-02-13 1990-02-13 半導体装置

Country Status (1)

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JP (1) JPH03236245A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198603A (ja) * 1992-01-21 1993-08-06 Fujitsu Ltd Ｉｃチップの実装構造
JPH07130792A (ja) * 1993-11-08 1995-05-19 Nec Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198603A (ja) * 1992-01-21 1993-08-06 Fujitsu Ltd Ｉｃチップの実装構造
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