JP2830816B2 - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置に関し、容量素子及び又は抵抗素子を内蔵した樹脂封
止型半導体装置に関する。
置に関し、容量素子及び又は抵抗素子を内蔵した樹脂封
止型半導体装置に関する。
【0002】
【従来の技術】この種の樹脂封止型半導体装置の第1の
従来例として特開昭58−79741号公報に記載され
たものがあるが、これは図4に示すように、封止樹脂5
の底部に電極9−1,9−2を設けた抵抗素子8を単に
設ける事により、印刷回路基板上の抵抗素子数を削減す
る手法があった。
従来例として特開昭58−79741号公報に記載され
たものがあるが、これは図4に示すように、封止樹脂5
の底部に電極9−1,9−2を設けた抵抗素子8を単に
設ける事により、印刷回路基板上の抵抗素子数を削減す
る手法があった。
【0003】又、第2の従来例として特開昭57−49
259号公報に記載されたものがあり、これは図5に示
すように封止樹脂5内部のダイパッド1の下部に誘電体
6を置きこれを更に下から金属平板7で挟み、コンデン
サとして容量を持たせる。
259号公報に記載されたものがあり、これは図5に示
すように封止樹脂5内部のダイパッド1の下部に誘電体
6を置きこれを更に下から金属平板7で挟み、コンデン
サとして容量を持たせる。
【0004】
【発明が解決しようとする課題】このような容量素子や
抵抗素子を内蔵した樹脂封止型半導体装置は、印刷回路
基板に実装して電子回路を構成する場合に印刷回路基板
上に占有面積を少なくできる。
抵抗素子を内蔵した樹脂封止型半導体装置は、印刷回路
基板に実装して電子回路を構成する場合に印刷回路基板
上に占有面積を少なくできる。
【0005】しかし、第1の従来例では、封止樹脂底部
に設けられた抵抗素子の電極が封止樹脂内の半導体チッ
プと接続されていないので、樹脂封止型半導体装置のリ
ードと接続するためには、印刷回路基板上の配線を使用
しなければならず基板面積を占有する事になる上、信号
の伝達距離が長くなってしまうので、複雑な回路や高周
波アナログ回路を実現する上での障害となる。
に設けられた抵抗素子の電極が封止樹脂内の半導体チッ
プと接続されていないので、樹脂封止型半導体装置のリ
ードと接続するためには、印刷回路基板上の配線を使用
しなければならず基板面積を占有する事になる上、信号
の伝達距離が長くなってしまうので、複雑な回路や高周
波アナログ回路を実現する上での障害となる。
【0006】第2の従来例でダイパッドを容量素子の一
方の電極として使用しているので雑音吸収用などの特殊
の用途以外に使用できず、複数の容量素子を設けるため
には縦積みしなければならないので、封止樹脂の厚さが
増してしまう。この場合、容量素子を独立した素子とし
て使用するのは困難であり、容量素子相互の接続を任意
に行なうのは困難である。
方の電極として使用しているので雑音吸収用などの特殊
の用途以外に使用できず、複数の容量素子を設けるため
には縦積みしなければならないので、封止樹脂の厚さが
増してしまう。この場合、容量素子を独立した素子とし
て使用するのは困難であり、容量素子相互の接続を任意
に行なうのは困難である。
【0007】本発明の目的は上述した問題点を緩和し
て、高周波アナログ回路を実現するのに好適な複数の容
量素子及び又は抵抗素子を内蔵した樹脂封止型半導体装
置を提供することにある。
て、高周波アナログ回路を実現するのに好適な複数の容
量素子及び又は抵抗素子を内蔵した樹脂封止型半導体装
置を提供することにある。
【0008】
【課題を解決するための手段】本発明の樹脂封止型半導
体装置は、ダイパッドにマウントされた半導体チップ及
びリードを有する樹脂封止型半導体装置において、複数
の容量素子及び又は抵抗素子を平面上に並べてこれら容
量素子及び又は抵抗素子の電極間を角柱状セラミックで
接合し、隙間を合成樹脂で埋めてなる底板をパッケージ
底部に配置し、前記半導体チップのボンディングパッ
ド、前記容量素子及び又は抵抗素子の電極並びに前記リ
ードのインナーリード部をボンディング線で接続して複
合素子を構成したというものである。
体装置は、ダイパッドにマウントされた半導体チップ及
びリードを有する樹脂封止型半導体装置において、複数
の容量素子及び又は抵抗素子を平面上に並べてこれら容
量素子及び又は抵抗素子の電極間を角柱状セラミックで
接合し、隙間を合成樹脂で埋めてなる底板をパッケージ
底部に配置し、前記半導体チップのボンディングパッ
ド、前記容量素子及び又は抵抗素子の電極並びに前記リ
ードのインナーリード部をボンディング線で接続して複
合素子を構成したというものである。
【0009】
【0010】又、容量素子及び又は抵抗素子が棒状もし
くはπ字状をなし端部に電極を設けたものにすることが
できる。
くはπ字状をなし端部に電極を設けたものにすることが
できる。
【0011】底板を構成する容量素子及び又は抵抗素子
の電極と半導体チップやリードとをボンディング線で接
続するのでリード数の増加を招かない。容量素子及び又
は抵抗素子を底部に2次元的に配置するのでこれらを複
数設けても半導体装置の厚さが増えない。
の電極と半導体チップやリードとをボンディング線で接
続するのでリード数の増加を招かない。容量素子及び又
は抵抗素子を底部に2次元的に配置するのでこれらを複
数設けても半導体装置の厚さが増えない。
【0012】
【発明の実施の形態】図1(a)は及び(b)はそれぞ
れ本発明の一実施の形態を示す側面図及び底面図、図2
は底板の斜視図、図3は回路図である。
れ本発明の一実施の形態を示す側面図及び底面図、図2
は底板の斜視図、図3は回路図である。
【0013】ダイパッド1Aに半導体チップ2A(接合
型FET)がマウントされている。底板10は、棒状の
容量素子201(両端に電極103,104を備えてい
る)、202(両端に電極401,101を備えてい
る)、203(両端に電極401,402を備えてい
る)及び204(両端に電極402,102を備えてい
る)を絶縁性の角柱状セラミック301,302,30
3で連結し、隙間を絶縁性の合成樹脂501,502で
埋めて板状に整形されている。棒状の容量素子202,
203,204は一部の電極を共有して全体でπ字状を
している。角柱状セラミック301,302,303と
容量素子の電極とは銀ペーストなどによって接合する。
角柱状セラミック301,302,303の端部にメタ
ライズ層を設けておき、はんだで接合することもでき
る。なお、容量素子はチップコンデンサと同様の構造の
ものでよいが、必ずしもそれに限るわけではない。
型FET)がマウントされている。底板10は、棒状の
容量素子201(両端に電極103,104を備えてい
る)、202(両端に電極401,101を備えてい
る)、203(両端に電極401,402を備えてい
る)及び204(両端に電極402,102を備えてい
る)を絶縁性の角柱状セラミック301,302,30
3で連結し、隙間を絶縁性の合成樹脂501,502で
埋めて板状に整形されている。棒状の容量素子202,
203,204は一部の電極を共有して全体でπ字状を
している。角柱状セラミック301,302,303と
容量素子の電極とは銀ペーストなどによって接合する。
角柱状セラミック301,302,303の端部にメタ
ライズ層を設けておき、はんだで接合することもでき
る。なお、容量素子はチップコンデンサと同様の構造の
ものでよいが、必ずしもそれに限るわけではない。
【0014】底板10をダイパッド1Aの下方に配置し
て、FET本体である半導体チップの図示しないソース
パッド、ドレインパッド及びゲートパッドをそれぞれボ
ンディング線により容量素子の電極401,103及び
402に接続する。但し、ゲートパッドと電極402を
それぞれボンディング線でリード32のインナーリード
部へ接続してもよい。
て、FET本体である半導体チップの図示しないソース
パッド、ドレインパッド及びゲートパッドをそれぞれボ
ンディング線により容量素子の電極401,103及び
402に接続する。但し、ゲートパッドと電極402を
それぞれボンディング線でリード32のインナーリード
部へ接続してもよい。
【0015】電極101,104はボンディング線によ
りそれぞれ31,34,33のインナーリード部へ接続
する。図1(a)には半導体チップのボンディングパッ
ドとリードとを接続するボンディング線を4A1、容量
素子の電極とリードとを接続するボンディング線を4A
2で代表させて示してある。封止樹脂5Aは底板101
の表面を覆っているが、電極101等の側面部を覆うよ
うにしてもよい。
りそれぞれ31,34,33のインナーリード部へ接続
する。図1(a)には半導体チップのボンディングパッ
ドとリードとを接続するボンディング線を4A1、容量
素子の電極とリードとを接続するボンディング線を4A
2で代表させて示してある。封止樹脂5Aは底板101
の表面を覆っているが、電極101等の側面部を覆うよ
うにしてもよい。
【0016】容量素子204は直流カット用、201,
202,203は整合用である。
202,203は整合用である。
【0017】印刷配線基板に実装するには、リード3
1,32,33,34及び又は容量素子の電極101,
402,104,102をランドにはんだ付けをすれば
よい。電極103,401は必要に応じてランドにはん
だ付けしてもよい。
1,32,33,34及び又は容量素子の電極101,
402,104,102をランドにはんだ付けをすれば
よい。電極103,401は必要に応じてランドにはん
だ付けしてもよい。
【0018】以上の説明から明らかなように、本実施の
形態ではリード31,32,33,34は必ずしも設け
なくてよい。容量素子の6個の電極を外部端子として用
いることができるからである。
形態ではリード31,32,33,34は必ずしも設け
なくてよい。容量素子の6個の電極を外部端子として用
いることができるからである。
【0019】しかし、容量素子を更に1〜3個設ける場
合はリードが必要である。すなわち、容量素子を内蔵さ
せてもリードの本数は増加しない。半導体チップがFE
Tのように簡単なものではなく、複雑なICの場合、リ
ード数が多いので、容量素子を内蔵させてもリード数の
増加を招かないのは大きな利点となる。
合はリードが必要である。すなわち、容量素子を内蔵さ
せてもリードの本数は増加しない。半導体チップがFE
Tのように簡単なものではなく、複雑なICの場合、リ
ード数が多いので、容量素子を内蔵させてもリード数の
増加を招かないのは大きな利点となる。
【0020】容量素子をパッケージ底面に一体化して設
けることにより、印刷配線基板上の外付け容量素子が削
減でき、基板面積の縮小が可能となる。容量素子を外付
けする場合は、半導体チップと容量素子との間にはボン
ディング線,リード,印刷配線板上の導電層が介在する
が、本実施例の場合は半導体チップと容量素子とはボン
ディング線のみで接続されるので電気信号の伝搬距離が
短くなる。
けることにより、印刷配線基板上の外付け容量素子が削
減でき、基板面積の縮小が可能となる。容量素子を外付
けする場合は、半導体チップと容量素子との間にはボン
ディング線,リード,印刷配線板上の導電層が介在する
が、本実施例の場合は半導体チップと容量素子とはボン
ディング線のみで接続されるので電気信号の伝搬距離が
短くなる。
【0021】更に、本実施の形態では容量素子のみを使
用するが、実現する回路に応じて抵抗素子を使用するこ
とも可能である。又、容量素子及び又は抵抗素子の配置
や接続関係も適宜変更することが可能である。
用するが、実現する回路に応じて抵抗素子を使用するこ
とも可能である。又、容量素子及び又は抵抗素子の配置
や接続関係も適宜変更することが可能である。
【0022】
【発明の効果】本発明の樹脂封止型半導体装置は、容量
素子及び又は抵抗素子を平面上に並べてこれら容量素子
及び又は抵抗素子の電極間を角柱状セラミックで接合
し、隙間を合成樹脂で埋めてなる底板をパッケージと一
体化することにより、外部端子をリードと容量素子等の
電極とにすることができ、有効外部端子数が増大し、印
刷配線基板上に外付けする容量素子及び又は抵抗素子数
の削減ができ、占有基板面積の縮小がはかれる。また電
気信号の伝搬距離が短くなるので高速動作性、高周波特
性に優れた回路が実現出来、信号ロスや外部ノイズの影
響を受けにくい半導体装置が実現出来る。
素子及び又は抵抗素子を平面上に並べてこれら容量素子
及び又は抵抗素子の電極間を角柱状セラミックで接合
し、隙間を合成樹脂で埋めてなる底板をパッケージと一
体化することにより、外部端子をリードと容量素子等の
電極とにすることができ、有効外部端子数が増大し、印
刷配線基板上に外付けする容量素子及び又は抵抗素子数
の削減ができ、占有基板面積の縮小がはかれる。また電
気信号の伝搬距離が短くなるので高速動作性、高周波特
性に優れた回路が実現出来、信号ロスや外部ノイズの影
響を受けにくい半導体装置が実現出来る。
【0023】容量素子や抵抗素子をその電極を露出させ
てパッケージ底部に配置し、パッケージ内部の半導体チ
ップと電極とを接続する事によって、リード数を増やす
事無く、多様な回路へ適応可能な半導体装置が実現出来
る。
てパッケージ底部に配置し、パッケージ内部の半導体チ
ップと電極とを接続する事によって、リード数を増やす
事無く、多様な回路へ適応可能な半導体装置が実現出来
る。
【図1】本発明の一実施の形態を示す側面図(図1
(a))及び底面図(図1(b))である。
(a))及び底面図(図1(b))である。
【図2】図1における底板10の斜視図である。
【図3】図1に対応する回路図である。
【図4】第1の従来例を示す平面図である。
【図5】第2の従来例を示す断面図(図5(a))及び
底面図(図5(b))である。
底面図(図5(b))である。
1,1A ダイパッド 2,2A 半導体チップ 3−1,3−2,31,32,33,34 リード 4,4A1,4A2 ボンディング線 5,5A 封止樹脂 6 誘電体 7 金属平板 101,102,103,104,401,402
容量素子の電極 201,202,203,204 容量素子(の本体
部) 301,302,303 角柱状セラミック 501,502 合成樹脂
容量素子の電極 201,202,203,204 容量素子(の本体
部) 301,302,303 角柱状セラミック 501,502 合成樹脂
Claims (2)
- 【請求項1】 ダイパッドにマウントされた半導体チッ
プ及びリードを有する樹脂封止型半導体装置において、
複数の容量素子及び又は抵抗素子を平面上に並べてこれ
ら容量素子及び又は抵抗素子の電極間を角柱状セラミッ
クで接合し、隙間を合成樹脂で埋めてなる底板をパッケ
ージ底部に配置し、前記半導体チップのボンディングパ
ッド、前記容量素子及び又は抵抗素子の電極並びに前記
リードのインナーリード部をボンディング線で接続して
複合素子を構成したことを特徴とする樹脂封止型半導体
装置。 - 【請求項2】 容量素子及び又は抵抗素子が棒状もしく
はπ字状をなし端部に電極が設けられている請求項1記
載の樹脂封止型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1387296A JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1387296A JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09213875A JPH09213875A (ja) | 1997-08-15 |
JP2830816B2 true JP2830816B2 (ja) | 1998-12-02 |
Family
ID=11845332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1387296A Expired - Fee Related JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2830816B2 (ja) |
-
1996
- 1996-01-30 JP JP1387296A patent/JP2830816B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09213875A (ja) | 1997-08-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
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