JPH04349655A - 樹脂封止型マルチチップパッケージ - Google Patents
樹脂封止型マルチチップパッケージInfo
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- JPH04349655A JPH04349655A JP15252791A JP15252791A JPH04349655A JP H04349655 A JPH04349655 A JP H04349655A JP 15252791 A JP15252791 A JP 15252791A JP 15252791 A JP15252791 A JP 15252791A JP H04349655 A JPH04349655 A JP H04349655A
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- JP
- Japan
- Prior art keywords
- wiring board
- substrate
- chip package
- resin
- inner leads
- Prior art date
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、複数個のMIS 型集
積回路あるいはバイポーラ型集積回路等の半導体チップ
を組み込む樹脂封止型マルチチップパッケージに係り、
特にこれらの半導体チップを載置する配線基板を配設す
る基板配設部位を中央に備えた樹脂封止型マルチチップ
パッケージに関する。
積回路あるいはバイポーラ型集積回路等の半導体チップ
を組み込む樹脂封止型マルチチップパッケージに係り、
特にこれらの半導体チップを載置する配線基板を配設す
る基板配設部位を中央に備えた樹脂封止型マルチチップ
パッケージに関する。
【0002】
【従来の技術】従来、上記した樹脂封止型マルチチップ
パッケージ(以下、単にマルチチップパッケージという
)は、一例として図6に示すように、吊りリード3に支
持されて中央部に配設されたアイランド2上に複数の半
導体チップ6a,6bを載置した配線基板5を搭載し、
アイランド2と略同一面内にアイランドを囲んで横方向
及び縦方向にそれぞれ内端部が対向し外端部が外部端子
(図示省略)に接続された複数のインナーリード4を有
するリードフレーム1を備えている。そして、この種の
マルチチップパッケージにおいては実装上の要請からパ
ッケージの形状を一定の大きさ以下にしなければならな
いので配線基板5の形状が限定されるが、半導体チップ
6aの電極パッドと配線基板5の下方に位置するインナ
ーリードとを接続する場合、配線基板5上に複雑な引き
回し配線を形成しなければならない。このような場合に
は、図7に示すように、配線基板5の面積の増加を抑え
るため2層の積層基板を採用している。すなわち、アル
ミナ等のグリーンシートからなる基板5aの上下両端部
に中継用の電極パッドA〜G及び電極パッドa〜gを設
け、同じくグリーンシートからなる基板5b上に各電極
パッドAとa,…,Gとgを接続する配線I〜VIIを
設け、基板5b上に基板5aを積層し各配線I〜VII
と各電極パッドA〜G及びa〜gをスルーホールを通し
て接続し、焼成することにより積層配線基板5を形成し
ている。そして、図6に示すように、半導体チップ6a
の電極パッドP〜Vと基板5aの中継用電極パッドA〜
Gをワイヤボンディングにより接続し、中継用電極パッ
ドa〜gとインナーリード4の内端部p〜vとをワイヤ
ボンディングにより接続することにより互いに離れた位
置の半導体チップ6aの所定の電極パッドと所定のイン
ナーリード4との接続を行うようにしている(例えば特
開昭61ー110460号公報参照)。
パッケージ(以下、単にマルチチップパッケージという
)は、一例として図6に示すように、吊りリード3に支
持されて中央部に配設されたアイランド2上に複数の半
導体チップ6a,6bを載置した配線基板5を搭載し、
アイランド2と略同一面内にアイランドを囲んで横方向
及び縦方向にそれぞれ内端部が対向し外端部が外部端子
(図示省略)に接続された複数のインナーリード4を有
するリードフレーム1を備えている。そして、この種の
マルチチップパッケージにおいては実装上の要請からパ
ッケージの形状を一定の大きさ以下にしなければならな
いので配線基板5の形状が限定されるが、半導体チップ
6aの電極パッドと配線基板5の下方に位置するインナ
ーリードとを接続する場合、配線基板5上に複雑な引き
回し配線を形成しなければならない。このような場合に
は、図7に示すように、配線基板5の面積の増加を抑え
るため2層の積層基板を採用している。すなわち、アル
ミナ等のグリーンシートからなる基板5aの上下両端部
に中継用の電極パッドA〜G及び電極パッドa〜gを設
け、同じくグリーンシートからなる基板5b上に各電極
パッドAとa,…,Gとgを接続する配線I〜VIIを
設け、基板5b上に基板5aを積層し各配線I〜VII
と各電極パッドA〜G及びa〜gをスルーホールを通し
て接続し、焼成することにより積層配線基板5を形成し
ている。そして、図6に示すように、半導体チップ6a
の電極パッドP〜Vと基板5aの中継用電極パッドA〜
Gをワイヤボンディングにより接続し、中継用電極パッ
ドa〜gとインナーリード4の内端部p〜vとをワイヤ
ボンディングにより接続することにより互いに離れた位
置の半導体チップ6aの所定の電極パッドと所定のイン
ナーリード4との接続を行うようにしている(例えば特
開昭61ー110460号公報参照)。
【0003】
【発明が解決しようとする課題】しかし、上記マルチチ
ップパッケージにおいては、配線基板として積層基板を
用いなければならないため配線基板の厚みが増し、この
ため従来と同様の厚さにモールド樹脂層を形成するとマ
ルチチップパッケージ全体の厚さが厚くなり、実装体積
が増加するという実装上の問題があり、また樹脂モール
ドの厚みを薄くしてマルチチップパッケージ全体の厚さ
を薄くしようとすると半導体チップの信頼性を損なうこ
とになる。さらに、高価な積層基板を用いることにより
、配線基板のコストが増大し最終の集積回路部品のコス
トアップをもたらす。本発明は、上記課題を解消しよう
とするもので、樹脂封止された半導体チップの信頼性を
維持しつつ全体の厚さが薄くかつ安価なマルチチップパ
ッケージを提供することを目的とする。
ップパッケージにおいては、配線基板として積層基板を
用いなければならないため配線基板の厚みが増し、この
ため従来と同様の厚さにモールド樹脂層を形成するとマ
ルチチップパッケージ全体の厚さが厚くなり、実装体積
が増加するという実装上の問題があり、また樹脂モール
ドの厚みを薄くしてマルチチップパッケージ全体の厚さ
を薄くしようとすると半導体チップの信頼性を損なうこ
とになる。さらに、高価な積層基板を用いることにより
、配線基板のコストが増大し最終の集積回路部品のコス
トアップをもたらす。本発明は、上記課題を解消しよう
とするもので、樹脂封止された半導体チップの信頼性を
維持しつつ全体の厚さが薄くかつ安価なマルチチップパ
ッケージを提供することを目的とする。
【0004】
【課題を解決するための手段】本発明の特徴は、複数の
半導体チップを載置する配線基板を配設する基板配設部
位を備え、該基板配設部位を囲んで同基板配設部位と略
同一面内にてそれぞれ内端部が対向し外端部が外部端子
に接続された複数のインナーリードを有するリードフレ
ームを備えた樹脂封止型マルチチップパッケージにおい
て、前記インナーリードの少なくとも一部を前記基板配
設部位に延在させてその上面に前記配線基板を載置固定
し、かつ延在させた前記インナーリードの各内端部と前
記配線基板上の電極パターン、又は配線基板に載置した
前記半導体チップの所定の電極パッドのいずれかとを直
接ワイヤボンディングにより接続したことにある。
半導体チップを載置する配線基板を配設する基板配設部
位を備え、該基板配設部位を囲んで同基板配設部位と略
同一面内にてそれぞれ内端部が対向し外端部が外部端子
に接続された複数のインナーリードを有するリードフレ
ームを備えた樹脂封止型マルチチップパッケージにおい
て、前記インナーリードの少なくとも一部を前記基板配
設部位に延在させてその上面に前記配線基板を載置固定
し、かつ延在させた前記インナーリードの各内端部と前
記配線基板上の電極パターン、又は配線基板に載置した
前記半導体チップの所定の電極パッドのいずれかとを直
接ワイヤボンディングにより接続したことにある。
【0005】
【発明の作用・効果】上記のように構成した本発明の樹
脂封止型マルチチップパッケージにおいては、複数のイ
ンナーリードの一部を基板配設部位に延在させて、その
上面に配線基板を載置固定させるとともに延在させたイ
ンナーリードの各内端部と配線基板上の電極パターン又
は配線基板に載置した半導体チップの電極パッドのいず
れかとを直接ワイヤボンディングにより接続したため、
配線基板に複雑な配線を形成する必要がなく、配線基板
としては1層の基板を用いればよく、積層基板を用いる
必要がなくなった。これにより、配線基板の厚みを薄く
することができパッケージ全体の厚さを薄くすることが
できるので、半導体チップの信頼性を維持しつつ実装面
からの要請である集積回路部品の薄型化を達成すること
ができる。さらに、高価な積層基板を必要としなくなっ
たことから、配線基板のコストを低下させることができ
、最終の集積回路部品のコストダウンを図ることができ
る。
脂封止型マルチチップパッケージにおいては、複数のイ
ンナーリードの一部を基板配設部位に延在させて、その
上面に配線基板を載置固定させるとともに延在させたイ
ンナーリードの各内端部と配線基板上の電極パターン又
は配線基板に載置した半導体チップの電極パッドのいず
れかとを直接ワイヤボンディングにより接続したため、
配線基板に複雑な配線を形成する必要がなく、配線基板
としては1層の基板を用いればよく、積層基板を用いる
必要がなくなった。これにより、配線基板の厚みを薄く
することができパッケージ全体の厚さを薄くすることが
できるので、半導体チップの信頼性を維持しつつ実装面
からの要請である集積回路部品の薄型化を達成すること
ができる。さらに、高価な積層基板を必要としなくなっ
たことから、配線基板のコストを低下させることができ
、最終の集積回路部品のコストダウンを図ることができ
る。
【0006】また、延出させたインナーリードにより配
線基板を支持させるようにしたことにより、従来必要と
されていた配線基板保持用のアイランドおよびアイラン
ドを支持する吊りリードが不要となるため、吊りリード
切断用の金型が不要になると共に吊りリード切断工程の
廃止によりカットアンドベント工程時間を短縮させるこ
とができる。さらに配線基板上に中継用電極パッドを設
ける必要がなくなるため、基板面積を縮小させることが
でき、マルチチップパッケージの全体形状を小さくする
ことができるので、最終の集積回路部品の実装面積を低
減させることができる。また、中継用電極パッドが不要
になったことにより、インナーリードの各内端部と半導
体チップの電極パッド間の距離が短縮され、ボンディン
グワイヤ長を適正な長さに短縮させることができるので
、ワイヤボンディングの信頼性を高めることができる。 また、配線基板の中継用電極パッドと半導体チップ間の
ワイヤボンディングが不要となるため、ワイヤボンディ
ング回数が減少しワイヤボンディング工数を削減させる
ことができる。
線基板を支持させるようにしたことにより、従来必要と
されていた配線基板保持用のアイランドおよびアイラン
ドを支持する吊りリードが不要となるため、吊りリード
切断用の金型が不要になると共に吊りリード切断工程の
廃止によりカットアンドベント工程時間を短縮させるこ
とができる。さらに配線基板上に中継用電極パッドを設
ける必要がなくなるため、基板面積を縮小させることが
でき、マルチチップパッケージの全体形状を小さくする
ことができるので、最終の集積回路部品の実装面積を低
減させることができる。また、中継用電極パッドが不要
になったことにより、インナーリードの各内端部と半導
体チップの電極パッド間の距離が短縮され、ボンディン
グワイヤ長を適正な長さに短縮させることができるので
、ワイヤボンディングの信頼性を高めることができる。 また、配線基板の中継用電極パッドと半導体チップ間の
ワイヤボンディングが不要となるため、ワイヤボンディ
ング回数が減少しワイヤボンディング工数を削減させる
ことができる。
【0007】
【実施例】以下本発明の一実施例を図面により説明する
。図1は、第1実施例に係るマルチチップパッケージの
樹脂封止前の組み付け状態を示すもので、このマルチチ
ップパッケージはリードフレーム10と半導体集積回路
チップ(以下、半導体チップという)を載置するための
配線基板20を備えている。リードフレーム10は、図
2に詳細に示すように、仮想線にて示す基板配設部位K
を囲んで略同一面内に横方向および縦方向にそれぞれ内
端部が対向した複数のインナーリード11を備えており
、また各インナーリード11を一体的に固定するタイバ
ー12と、インナーリード11の外端に連結された外部
端子13を備えている。しかして、インナーリード11
のうちの図示下方に位置するインナーリード11A〜1
1Fが上方に延出しかつ右側下端に位置するインナーリ
ード11Gが直角に屈曲して上方に延出し基板配設部位
Kを通って各内端が上方のインナーリード11W〜11
Zの内端に同一平面内にて並列するように形成されてい
る。
。図1は、第1実施例に係るマルチチップパッケージの
樹脂封止前の組み付け状態を示すもので、このマルチチ
ップパッケージはリードフレーム10と半導体集積回路
チップ(以下、半導体チップという)を載置するための
配線基板20を備えている。リードフレーム10は、図
2に詳細に示すように、仮想線にて示す基板配設部位K
を囲んで略同一面内に横方向および縦方向にそれぞれ内
端部が対向した複数のインナーリード11を備えており
、また各インナーリード11を一体的に固定するタイバ
ー12と、インナーリード11の外端に連結された外部
端子13を備えている。しかして、インナーリード11
のうちの図示下方に位置するインナーリード11A〜1
1Fが上方に延出しかつ右側下端に位置するインナーリ
ード11Gが直角に屈曲して上方に延出し基板配設部位
Kを通って各内端が上方のインナーリード11W〜11
Zの内端に同一平面内にて並列するように形成されてい
る。
【0008】配線基板20は、図1に示すように、アル
ミナ等の1層の絶縁基板にメタライズ技術により形成さ
れた半導体チップ搭載用パッド21,22と、両半導体
チップチップ31,32の電極パッド間を接続するため
の12個の中間電極パッド23を備えている。配線基板
20は、図2のリードフレーム10の仮想線にて示す基
板配設部位Kに載置される。配線基板20の載置方法は
、図3に示すように、複数の配線基板の形成された基板
PBを両面テープ41に張り付け両面テープのシート部
分41bをウエハダイシング用リング40に張り付ける
(図3(a),(b) 参照)。ダイシング刃により配
線基板20をシート部分41bの一部まで切断し(図3
(b) 参照)、分割された配線基板20をダイボンデ
ィングによりリードフレーム10の所定の基板配設部位
Kに粘着部分41aにて接着させる(図3(c) 参照
)。なお、リードフレーム10の基板配設部位Kに両面
テープ41を張り付け、その上に配線基板20をダイボ
ンディングにより接着させるようにしてもよく、また、
リードフレーム10上に粘度の高い絶縁性ペーストを塗
布し、配線基板20をダイボンディングにより接着させ
るようにしてもよい。
ミナ等の1層の絶縁基板にメタライズ技術により形成さ
れた半導体チップ搭載用パッド21,22と、両半導体
チップチップ31,32の電極パッド間を接続するため
の12個の中間電極パッド23を備えている。配線基板
20は、図2のリードフレーム10の仮想線にて示す基
板配設部位Kに載置される。配線基板20の載置方法は
、図3に示すように、複数の配線基板の形成された基板
PBを両面テープ41に張り付け両面テープのシート部
分41bをウエハダイシング用リング40に張り付ける
(図3(a),(b) 参照)。ダイシング刃により配
線基板20をシート部分41bの一部まで切断し(図3
(b) 参照)、分割された配線基板20をダイボンデ
ィングによりリードフレーム10の所定の基板配設部位
Kに粘着部分41aにて接着させる(図3(c) 参照
)。なお、リードフレーム10の基板配設部位Kに両面
テープ41を張り付け、その上に配線基板20をダイボ
ンディングにより接着させるようにしてもよく、また、
リードフレーム10上に粘度の高い絶縁性ペーストを塗
布し、配線基板20をダイボンディングにより接着させ
るようにしてもよい。
【0009】つぎに、上記した配線基板20の載置され
たリードフレーム10のパッケージ形成にいたる組立工
程について説明する。図1に示すように、配線基板20
の半導体チップ搭載用パッド21,22に導電性樹脂ペ
ースト等を塗布し所定の半導体チップ31,32をダイ
ボンディングにより接着させる。次に、半導体チップ3
1,32の電極パッドとインナーリード11間をワイヤ
ボンディングにより接続する。さらに、図示しない樹脂
モールド工程、タイバー等のカット及び外部端子のベン
ド工程を経て最終製品である樹脂封止型集積回路が得ら
れる。上記組立工程において、配線基板20上に載置さ
れた半導体チップ31の外側の電極パッド31A〜31
Gとインナーリード11A〜11Gの各内端が近接して
配設されているので、電極パッド31A〜31Gとイン
ナーリード11A〜11Gの各内端を直接ワイヤボンデ
ィングにより接続することができる。このため、配線基
板20に複雑な配線を形成する必要がなく、配線基板2
0としては1層の基板を用いればよく、積層基板を用い
る必要はない。これにより、配線基板20の厚みを薄く
することができパッケージ全体の厚さを薄くすることが
できるので、半導体集積回路の信頼性を維持しつつ実装
面からの要請である集積回路部品の薄型化を達成するこ
とができる。さらに、高価な積層基板を必要としなくな
ったことから、配線基板20のコストを低減させること
ができ、最終の集積回路部品のコストダウンを図ること
ができる。
たリードフレーム10のパッケージ形成にいたる組立工
程について説明する。図1に示すように、配線基板20
の半導体チップ搭載用パッド21,22に導電性樹脂ペ
ースト等を塗布し所定の半導体チップ31,32をダイ
ボンディングにより接着させる。次に、半導体チップ3
1,32の電極パッドとインナーリード11間をワイヤ
ボンディングにより接続する。さらに、図示しない樹脂
モールド工程、タイバー等のカット及び外部端子のベン
ド工程を経て最終製品である樹脂封止型集積回路が得ら
れる。上記組立工程において、配線基板20上に載置さ
れた半導体チップ31の外側の電極パッド31A〜31
Gとインナーリード11A〜11Gの各内端が近接して
配設されているので、電極パッド31A〜31Gとイン
ナーリード11A〜11Gの各内端を直接ワイヤボンデ
ィングにより接続することができる。このため、配線基
板20に複雑な配線を形成する必要がなく、配線基板2
0としては1層の基板を用いればよく、積層基板を用い
る必要はない。これにより、配線基板20の厚みを薄く
することができパッケージ全体の厚さを薄くすることが
できるので、半導体集積回路の信頼性を維持しつつ実装
面からの要請である集積回路部品の薄型化を達成するこ
とができる。さらに、高価な積層基板を必要としなくな
ったことから、配線基板20のコストを低減させること
ができ、最終の集積回路部品のコストダウンを図ること
ができる。
【0010】また、延出したインナーリードにより配線
基板20を支持させるようにしたことにより、従来必要
とされていた配線基板保持用のアイランドおよびアイラ
ンドを支持する吊りリードが不要となるため、吊りリー
ド切断用の金型が不要になると共に吊りリード切断工程
の廃止によりカットアンドベント工程時間を短縮させる
ことができる。さらに、従来必要であった半導体チップ
とインナーリード間の中継用電極パッド(図6参照)を
配線基板20上に設ける必要がなくなるため、基板面積
を図6に示す従来例に比べ約25%と大幅に縮小させる
ことができ、マルチチップパッケージの全体形状を小さ
くすることができるので、最終集積回路部品の実装面積
を低減させることができるとともに、配線基板20のコ
ストダウンを図ることができる。また、中継用パッドが
不要になったことにより、インナーリード11の内端部
と半導体チップ31の電極パッド間の距離が短縮され、
従来最大2.5mm 程度であったボンディングワイヤ
長を1.5mm 程度の理想的な長さに短縮させること
ができるので、ワイヤボンディングの信頼性を高めるこ
とが可能になった。また、従来必要であった配線基板2
0の中継用電極パッドと半導体チップ間のワイヤボンデ
ィングが不要となるため、ワイヤボンディング回数が減
少しワイヤボンディング工数を削減させることができる
。
基板20を支持させるようにしたことにより、従来必要
とされていた配線基板保持用のアイランドおよびアイラ
ンドを支持する吊りリードが不要となるため、吊りリー
ド切断用の金型が不要になると共に吊りリード切断工程
の廃止によりカットアンドベント工程時間を短縮させる
ことができる。さらに、従来必要であった半導体チップ
とインナーリード間の中継用電極パッド(図6参照)を
配線基板20上に設ける必要がなくなるため、基板面積
を図6に示す従来例に比べ約25%と大幅に縮小させる
ことができ、マルチチップパッケージの全体形状を小さ
くすることができるので、最終集積回路部品の実装面積
を低減させることができるとともに、配線基板20のコ
ストダウンを図ることができる。また、中継用パッドが
不要になったことにより、インナーリード11の内端部
と半導体チップ31の電極パッド間の距離が短縮され、
従来最大2.5mm 程度であったボンディングワイヤ
長を1.5mm 程度の理想的な長さに短縮させること
ができるので、ワイヤボンディングの信頼性を高めるこ
とが可能になった。また、従来必要であった配線基板2
0の中継用電極パッドと半導体チップ間のワイヤボンデ
ィングが不要となるため、ワイヤボンディング回数が減
少しワイヤボンディング工数を削減させることができる
。
【0011】つぎに、本発明の第2実施例を図4により
説明する。第2実施例においては、図示上方に位置する
インナーリード11の一部11P〜11Rを下方に延出
させ、図示下方のインナーリード11の内端に同一平面
内にて並列して形成するようにした。このように第2実
施例を構成したことにより、第1実施例と同様にインナ
ーリード11P〜11Rにより配線基板20を支持させ
ることができると共に、下側の半導体チップ32の外側
の電極パッド32P〜32Rとインナーリード11P〜
11Rのワイヤボンディングを直接行うことが可能にな
った。
説明する。第2実施例においては、図示上方に位置する
インナーリード11の一部11P〜11Rを下方に延出
させ、図示下方のインナーリード11の内端に同一平面
内にて並列して形成するようにした。このように第2実
施例を構成したことにより、第1実施例と同様にインナ
ーリード11P〜11Rにより配線基板20を支持させ
ることができると共に、下側の半導体チップ32の外側
の電極パッド32P〜32Rとインナーリード11P〜
11Rのワイヤボンディングを直接行うことが可能にな
った。
【0012】つぎに、本発明の第3実施例を図5により
説明する。第3実施例においては、図示上方および下方
のインナーリード11の一部11S〜11Uを配線基板
20の略中間位置にまで延出させ、さらに延出されたイ
ンナーリード11の内端周囲の配線基板20に開口部2
0aを形成するようにした。上記のように第3実施例を
構成したことにより、第1実施例と同様にインナーリー
ド11S〜11Uにより配線基板20を支持させること
ができると共に、半導体チップ31,32の内側の電極
パッド31T,31Uおよび32Sと離れた位置にある
インナーリード11S〜11Uとのワイヤボンディング
を直接行うことが可能になった。
説明する。第3実施例においては、図示上方および下方
のインナーリード11の一部11S〜11Uを配線基板
20の略中間位置にまで延出させ、さらに延出されたイ
ンナーリード11の内端周囲の配線基板20に開口部2
0aを形成するようにした。上記のように第3実施例を
構成したことにより、第1実施例と同様にインナーリー
ド11S〜11Uにより配線基板20を支持させること
ができると共に、半導体チップ31,32の内側の電極
パッド31T,31Uおよび32Sと離れた位置にある
インナーリード11S〜11Uとのワイヤボンディング
を直接行うことが可能になった。
【図1】本発明の一実施例に係るマルチチップパッケー
ジのリードフレームと配線基板の組み付け状態を示す概
略平面図である。
ジのリードフレームと配線基板の組み付け状態を示す概
略平面図である。
【図2】同リードフレームの全体平面図である。
【図3】配線基板のリードフレーム上への組み付け方法
を示す図である。
を示す図である。
【図4】第2実施例に係るリードフレームの概略平面図
である。
である。
【図5】第3実施例に係るリードフレームの概略平面図
である。
である。
【図6】従来例に係るマルチチップパッケージのリード
フレームと配線基板の組み付け状態を示す概略平面図で
ある。
フレームと配線基板の組み付け状態を示す概略平面図で
ある。
【図7】従来例に係る積層配線基板の分解平面図である
。
。
【符号の説明】
10…リードフレーム、11…インナーリード、11A
〜11G,11P〜11R,11S〜11U…インナー
リード延出部分、12…タイバー、13…外部端子、2
0…配線基板、31,32…半導体チップ。
〜11G,11P〜11R,11S〜11U…インナー
リード延出部分、12…タイバー、13…外部端子、2
0…配線基板、31,32…半導体チップ。
Claims (1)
- 【請求項1】 複数の半導体チップを載置する配線基
板を配設する基板配設部位を備え、該基板配設部位を囲
んで同基板配設部位と略同一面内にてそれぞれ内端部が
対向し外端部が外部端子に接続された複数のインナーリ
ードを有するリードフレームを備えた樹脂封止型マルチ
チップパッケージにおいて、前記インナーリードの少な
くとも一部を前記基板配設部位に延在させてその上面に
前記配線基板を載置固定し、かつ延在させた前記インナ
ーリードの各内端部と前記配線基板上の電極パターン、
又は配線基板に載置した前記半導体チップの所定の電極
パッドのいずれかとを直接ワイヤボンディングにより接
続したことを特徴とする樹脂封止型マルチチップパッケ
ージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15252791A JP2936799B2 (ja) | 1991-05-27 | 1991-05-27 | 樹脂封止型マルチチップパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15252791A JP2936799B2 (ja) | 1991-05-27 | 1991-05-27 | 樹脂封止型マルチチップパッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04349655A true JPH04349655A (ja) | 1992-12-04 |
JP2936799B2 JP2936799B2 (ja) | 1999-08-23 |
Family
ID=15542388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15252791A Expired - Fee Related JP2936799B2 (ja) | 1991-05-27 | 1991-05-27 | 樹脂封止型マルチチップパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2936799B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
US7148567B2 (en) | 2001-12-03 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103928431B (zh) * | 2012-10-31 | 2017-03-01 | 矽力杰半导体技术(杭州)有限公司 | 一种倒装封装装置 |
-
1991
- 1991-05-27 JP JP15252791A patent/JP2936799B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
US7148567B2 (en) | 2001-12-03 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
JP2936799B2 (ja) | 1999-08-23 |
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