JPH04144269A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH04144269A JPH04144269A JP2268963A JP26896390A JPH04144269A JP H04144269 A JPH04144269 A JP H04144269A JP 2268963 A JP2268963 A JP 2268963A JP 26896390 A JP26896390 A JP 26896390A JP H04144269 A JPH04144269 A JP H04144269A
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- 229920005989 resin Polymers 0.000 claims abstract description 12
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は゛混成集積回路装置に関する。
従来から混成集積回路装置として、モノシックICと同
じリードフレーム上に絶縁エリアを設け、その上に能動
素子および受動素子をベアチップ状態にて搭載し、これ
をワイヤボンディング法により回路接続し、トランスフ
ァモールド封止した構造をもつトランスファモールド型
のハイブリッドIC(以下、COMPACTと呼称する
)がある。
じリードフレーム上に絶縁エリアを設け、その上に能動
素子および受動素子をベアチップ状態にて搭載し、これ
をワイヤボンディング法により回路接続し、トランスフ
ァモールド封止した構造をもつトランスファモールド型
のハイブリッドIC(以下、COMPACTと呼称する
)がある。
これらについては例えば、「最新ハイブリッドテクノロ
ジーjpp215〜pp219;工業調査会、電子材料
編集部、r1985ハイブリッドテクノロジー」月刊セ
ミコンダクタワールド(Semiconductor
World) 臨時増刊号、pp184〜pp
187・;ブレジャーナル、「モールド型のハイブリッ
ジICJ第1凹マイクロエレクロニクスシンポジウム論
文集。
ジーjpp215〜pp219;工業調査会、電子材料
編集部、r1985ハイブリッドテクノロジー」月刊セ
ミコンダクタワールド(Semiconductor
World) 臨時増刊号、pp184〜pp
187・;ブレジャーナル、「モールド型のハイブリッ
ジICJ第1凹マイクロエレクロニクスシンポジウム論
文集。
ISHM JAPAN)などに述べられている。
この従来のハイブリッドIC(COMPACT>では、
絶縁エリア上に搭載できるベアチップの寸法およびベア
チップの数量は、絶縁エリアの面積に当然制限を受ける
。
絶縁エリア上に搭載できるベアチップの寸法およびベア
チップの数量は、絶縁エリアの面積に当然制限を受ける
。
近年、集積回路装置の高集積化、大規模化にCい、ベア
チップ寸法も拡大化しており、10へ15mm角のベア
チップが登場してきている。
チップ寸法も拡大化しており、10へ15mm角のベア
チップが登場してきている。
所定の絶縁エリア上に寸法の大きなベアチップを複数個
搭載しようとしても絶縁エリア面積の$限で搭載できな
い場合が多い。また、絶縁エリアの面積は、ICの外形
サイズが決まっている為、大きくもできないという欠点
があった。
搭載しようとしても絶縁エリア面積の$限で搭載できな
い場合が多い。また、絶縁エリアの面積は、ICの外形
サイズが決まっている為、大きくもできないという欠点
があった。
本発明の混成集積回路装置は、リードフレーム上に少な
くとも一つの開口部を有する配線基梯と、前記開口部内
に樹脂封止されたベアチップと、前記開口部の樹脂封止
部の表面に少くとも1つのベアチップとを具備し、前記
リードフレーLの外部端子を除く全体をトランスファモ
ールドC:より樹脂封止して構成されている。
くとも一つの開口部を有する配線基梯と、前記開口部内
に樹脂封止されたベアチップと、前記開口部の樹脂封止
部の表面に少くとも1つのベアチップとを具備し、前記
リードフレーLの外部端子を除く全体をトランスファモ
ールドC:より樹脂封止して構成されている。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の断面図である。混成集
積回路装置は、リードフレーム1のアイランド2上に、
開口部3を有するプリント配線基盤4を接着剤等にて貼
付け、開口部3の内のアイランド2上にベアチップ5を
ダイボンディングし、ベアチップ5の所定の電極と開口
部3内に設けた導体部6とを金線7にてワイヤボンディ
ングした後、樹脂8にて封止する。
積回路装置は、リードフレーム1のアイランド2上に、
開口部3を有するプリント配線基盤4を接着剤等にて貼
付け、開口部3の内のアイランド2上にベアチップ5を
ダイボンディングし、ベアチップ5の所定の電極と開口
部3内に設けた導体部6とを金線7にてワイヤボンディ
ングした後、樹脂8にて封止する。
さらに、封止された樹脂s上に他のベアチップ9のダイ
ボンディングし、プリント配線基板4上の所定の導体パ
ッド10とベアチップ9の所定の電極とを金線11にて
ワイヤボンディングし、さらに、プリント配線基板4上
の所定の導体パッドと外部リード12とを金線13にて
ワイヤボンディングし、樹脂14にて風刺している。
ボンディングし、プリント配線基板4上の所定の導体パ
ッド10とベアチップ9の所定の電極とを金線11にて
ワイヤボンディングし、さらに、プリント配線基板4上
の所定の導体パッドと外部リード12とを金線13にて
ワイヤボンディングし、樹脂14にて風刺している。
第2図は本発明の第2の実施例の断面図である。
本実施例の混成集積回路装置は、第1図で説明したと同
様に、ベアチップ5を樹脂8にて封止した後、プリント
配線基板4上の所定の導体パッド10aにチップコンデ
ンサ15を例えば銀ペーストにて取り付け、さらに、金
線13にて、プリント配線基板4の所定の導体パッドと
外部リード12とをワイヤボンディングし、樹脂14に
て封止している。
様に、ベアチップ5を樹脂8にて封止した後、プリント
配線基板4上の所定の導体パッド10aにチップコンデ
ンサ15を例えば銀ペーストにて取り付け、さらに、金
線13にて、プリント配線基板4の所定の導体パッドと
外部リード12とをワイヤボンディングし、樹脂14に
て封止している。
以上説明したように本発明は、リードフレームのアイラ
ンド上に設けた絶縁エリア内で、従来プリント配線基板
上にベアチップを搭載していただけのものを、プリント
配線基板内と、さらにプリント配線基板上にもベアチッ
プを搭載可能となるため、非常に高密度実装が可能とな
るといろ効果を有する。
ンド上に設けた絶縁エリア内で、従来プリント配線基板
上にベアチップを搭載していただけのものを、プリント
配線基板内と、さらにプリント配線基板上にもベアチッ
プを搭載可能となるため、非常に高密度実装が可能とな
るといろ効果を有する。
第1図は本発明の第1の実施例の断面図、第2図は本発
明の第2の実施例の断面図、第3図は従来の混成集積回
路装置の一例の断面図である。 1・・・リードフレーム、2・・・アイランド、3・・
・開口部、4.4a・・・プリント配線基板、3,9゜
16・・・ベアチップ、6・・・導体部、7,11゜1
1a、1B・・・金線、8.14・・・樹脂部、1o、
a ・・ 導体パッド、 2・・・外部リード、 5・・・ チップコンデンサ。
明の第2の実施例の断面図、第3図は従来の混成集積回
路装置の一例の断面図である。 1・・・リードフレーム、2・・・アイランド、3・・
・開口部、4.4a・・・プリント配線基板、3,9゜
16・・・ベアチップ、6・・・導体部、7,11゜1
1a、1B・・・金線、8.14・・・樹脂部、1o、
a ・・ 導体パッド、 2・・・外部リード、 5・・・ チップコンデンサ。
Claims (1)
- リードフレーム上に少なくとも一つの開口部を有する配
線基板と、前記開口部内に樹脂封止されたベアチップと
、前記開口部の樹脂封止部の表面に少くとも1つのベア
チップとを具備し、前記リードフレームの外部端子を除
く全体をトランスファモールドにより樹脂封止したこと
を特徴とする混成集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2268963A JPH04144269A (ja) | 1990-10-05 | 1990-10-05 | 混成集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2268963A JPH04144269A (ja) | 1990-10-05 | 1990-10-05 | 混成集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04144269A true JPH04144269A (ja) | 1992-05-18 |
Family
ID=17465735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2268963A Pending JPH04144269A (ja) | 1990-10-05 | 1990-10-05 | 混成集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04144269A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
JP2006278401A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
JP2007116015A (ja) * | 2005-10-24 | 2007-05-10 | Mitsubishi Electric Corp | 電子装置 |
JP2007221139A (ja) * | 2006-02-17 | 2007-08-30 | Stats Chippac Ltd | ベースパッケージ上にダイを有する集積回路パッケージシステム用のシステム |
JP2008091418A (ja) * | 2006-09-29 | 2008-04-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2009239005A (ja) * | 2008-03-27 | 2009-10-15 | Toshiba Memory Systems Co Ltd | 半導体装置およびそれに用いる複合リードフレーム |
-
1990
- 1990-10-05 JP JP2268963A patent/JPH04144269A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
JP2006278401A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
JP4556732B2 (ja) * | 2005-03-28 | 2010-10-06 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2007116015A (ja) * | 2005-10-24 | 2007-05-10 | Mitsubishi Electric Corp | 電子装置 |
JP2007221139A (ja) * | 2006-02-17 | 2007-08-30 | Stats Chippac Ltd | ベースパッケージ上にダイを有する集積回路パッケージシステム用のシステム |
JP2008091418A (ja) * | 2006-09-29 | 2008-04-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2009239005A (ja) * | 2008-03-27 | 2009-10-15 | Toshiba Memory Systems Co Ltd | 半導体装置およびそれに用いる複合リードフレーム |
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