JPH02177194A - ダイナミックランダムアクセスメモリ装置 - Google Patents

ダイナミックランダムアクセスメモリ装置

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JPH02177194A
JPH02177194A JP63332237A JP33223788A JPH02177194A JP H02177194 A JPH02177194 A JP H02177194A JP 63332237 A JP63332237 A JP 63332237A JP 33223788 A JP33223788 A JP 33223788A JP H02177194 A JPH02177194 A JP H02177194A
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JP
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voltage
high voltage
capacitor
signal
memory cell
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Masato Suwa
諏訪　真人
Hiroshi Miyamoto
博司 宮本
Shigeru Mori
茂 森
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Mitsubishi Electric Corp
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にダイナミックランダムアクセスメモ
リ装置に関し、特に、完全なエージングを行なうことが
可能なダイナミックランダムアクセスメモリ装置に関す
る。
［従来の技術］ 第４図は、従来のダイナミックランダムアクセスメモリ
（以下ＤＲＡＭという）の例を示すブロック図である。
第４図を参照して、このＤＲＡＭは、データ信号をスト
アするためのメモリセルを備えたメモリアレイ５８と、
メモリセルを選択するためのアドレス信号を受けるアド
レスバッファ５４と、アドレス信号をデコードするロウ
デコーダ５５およびカラムデコーダ５６と、メモリアレ
イ５８に接続されメモリセルにスト“アされた信号を増
幅して読出すセンスアンプ６３とを含む。データ信号を
入力するための入力バッファ５９およびデータ信号を出
力するための出力バッファ６０は、Ｉ１０ゲート５７を
介してメモリアレイ５８に接続される。
アドレスバッファ５４は、外部アドレス信号ｅＸｔ、Ａ
ＯないしＡ９またはリフレッシュカウンタ５３により発
生された内部アドレス信号ＱＯないしＱ８を受けるよう
に接続される。リフレッシュコントローラ５２は、クロ
ックジェネレータ５１に与えられたＲＡＳおよびｃＡｓ
Ｉｉ号の変化タイミングに応答してリフレッシュカウン
タ５３を駆動する。
上記の回路に加えて、このＤＲＡＭは、さらに、メモリ
セルのセルプレートに与えるための電圧Ｖｍを発生する
セルプレート電圧発生器７１と、電圧Ｖｍおよび接地電
位Ｖｓｓを受けるように接続され、２つの電圧のうちの
一方をセルプレート電圧Ｖｃｐとして選択的に出力する
切換回路７０とを含む。なお、電源電圧Ｖｃｃおよび接
地電圧Ｖｓｓは、各々端子６１および６２を介して外部
からこのＤＲＡＭに与えられる。
第５図は、第４図に示されたメモリアレイ５８の一部お
よび切換回路７０を示す回路図である。
第５図に示す回路の例は、たとえば、特開昭６２−２５
２５９８号公報に見られる。
第５図を参照して、メモリアレイ５８は、各々がビット
線１とワード線２との間に接続された多数のメモリセル
８を含む。メモリセル８は、スイッチングのためのＮＭ
ＯＳトランジスタ７と、データの信号電圧を保持するた
めのキャパシタ５とを含む。キャパシタ５は、一方電極
５ａが切換回路７０からのセルプレート電圧Ｖｃｐを受
けるように接続され、他方電極５ｂがトランジスタ７に
接続される。キャパシタ５は、２つの電極５ａおよび５
ｂ間に絶縁体５Ｃを有する。トランジスタ７は、ビット
線１とキャパシタ５の他方電極５ｂとの間に接続され、
かつ、そのゲートがワード線２に接続される。
切換回路７０は、セルプレート電圧発生器７１からの電
圧Ｖｍを受けるように接続されたトランスミッションゲ
ート１３と、接地電圧Ｖｓｓを受けるように接続された
トランスミッションゲート１５とを含む。トランスミッ
ションゲート１３は、ＰＭＯ８）ランジスタ１２ａとＮ
ＭＯＳトランジスタ１２ｂの並列接続を含む。同様に、
トランスミッションゲート１５は、ＰＭＯＳトランジス
タ１４ａおよびＮＭＯＳトランジスタ１４ｂの並列接続
を含む。トランジスタ１２ａおよび１４ｂのゲートは、
制御信号φ１を受けるように接続され、また、トランジ
スタ１２ｂおよび１４ａのゲートは、反転された制御信
号φ１を受けるように接続される。制御信号φ１および
φ１は、この図では示されていない制御回路から与えら
れる。電圧Ｖｍは、（Ｖｃ　ｃ−Ｖｓ　ｓ）／２の値を
有する。
通常の読出または書込モードでは、第４図に示すロウデ
コーダ５５によりワード線２のうちの１本が高レベルに
もたらされ、トランジスタ７がオンする。まず、読出モ
ードでは、キャパシタ５に保持されていたデータ信号の
電荷は、トランジスタ７を介してビット線１に与えられ
る。第４図に示すセンスアンプ６３がビット線１の微小
な電圧変化を増幅する。増幅された信号は、Ｉ１０ゲー
ト５７および出力バッファ６０を介して出力される。こ
れに対し、書込モードでは、外部から与えられるデータ
人力信号が入力バッファ５９およびＩ１０ゲート５７を
介してビット線１に与えられる。そして、ビット線１の
信号電圧がロウデコーダ５５により導通したトランジス
タ７を介してキャバシタ５の他方電極５ｂに与えられる
。
上記の通常の読出および書込モードでは、セルプレート
電圧Ｖｃｐとして、電圧Ｖｍ　（＝　（Ｖｃｃ−Ｖｓｓ
）／２）がキャパシタ５の他方電極５ａに与えられる。
すなわち、トランスミッションゲート１３が信号φ１に
応答してオンし、電圧Ｖｍが各メモリセル８中のキャパ
シタ５の一方電極５ａに与えられている。
一般に、ＤＲＡＭの出荷前にニージングチストが行なわ
れる。エージングとは、テストされるべき装置に成る一
定期間適当なストレスを与え、その特性が一定の状態に
安定するまで保存しておくことを言う。ＤＲＡＭのニー
ジングチストでは、第５図に示すメモリセル８中のキャ
パシタ５の絶縁体５Ｃの絶縁性能が確認される。
第６図は、第５図に示された回路におけるエージング動
作を説明するためのタイミングチャートである。第５図
および第６図を参照して、エージングモードでは、トラ
ンスミッションゲート１５が低レベルの信号φ１および
高レベルの信号φ１に応答してオンする。したがって、
接地電圧ＶｓＳがトランスミッションゲート１５を介し
てセルプレート電圧Ｖｃｐとしてキャパシタ５の一方電
極５ａに与えられる。一方、同時に、エージングのため
のデータ信号「１」が第４図に示す入力バッファ５９に
与えられ、ビット線１が電源電圧■ＣＣレベルにもたら
される。その結果、キャパシタ５の２つの電極５ａおよ
び５ｂ間に高電圧ｖｈ（＃ＶＣＣ−Ｖｓｓ）が与えられ
ることとなる。
この高電圧ｖｈの印加を所定の時間待なった後、ＤＲＡ
Ｍの通常の書込動作および読出動作を実行する。キャパ
シタ５巾の絶縁体５Ｃに欠陥がないとき、書込まれたデ
ータ信号が正確に読出される。
これに対し、キャパシタ５中の絶縁体５Ｃに欠陥がある
とき、正確なデータ信号を読出すことができない。上記
のようなエージングテストを行なうことにより、メモリ
セル８中のキャパシタ５の絶縁体５Ｃの絶縁性能が確認
される。
なお、上記の例では、セルプレート電圧Ｖｃｐとして接
地電圧Ｖｓｓが使用されたが、電源電圧Ｖｃｃも適用可
能である。但し、その場合、データ信号「０」が第４図
に示す入力バッファ５９に与えられ、ビット線１が接地
電圧Ｖｓｓレベルにもたらされる。したがって、キャパ
シタ５の２つの電極５ａおよび５ｂ間に逆方向の高電圧
−ｖｈが印加されることとなる。
［発明が解決しようとする課題］ 一般に、絶縁体の絶縁性能を確認するためには、相半す
る２つの方向の電圧を印加する必要がある。
このことは、たとえば、１９８７年に開催された国際信
頼性物理シンポジウムにおいてＹ、　０ＨＪＩ他により
発表された“ＲＥＬＩＡＢＩＬＩＴＹＯＦ　　ＮＡＮＯ
−ＭＥＴＥＲＴＨＩＣＫ　　ＭＵＬＴＩ−ＬＡＹＥＲＤ
ＩＥＬＥＣＴＲＩＣＦＩＬＭＳ　　ＯＮ　　ＰＯＬＹ−
ＣＲＹＳＴＡＬＬＩＮＥ　　５ＩＬＩＣＯＮ″と題され
た論文に見られる。しかしながら、従来のＤＲＡＭでは
、第５図に示すようにエージングテストにおいてメモリ
セル８中のキャパシタ５の絶縁体５Ｃに一方向の高電圧
ｖｈまたは−ｖｈだけしか印加することができない。し
たがって、ＤＲＡＭのエージングが不完全に行なわれて
いた。
この発明は、上記のような課題を解決するためになされ
たもので、ダイナミックランダムアクセスメモリ装置に
おいて、完全なエージングを行なうことを目的とする。
この発明にとって特に興味のある先行技術の例は、１９
８５年７月２日にＲｙａｎ他に発行された“ＤＹＮＡＭ
ＩＣＲＡＮＤＯＭ　ＡＣＣＥＳＳ　　ＭＥＭＯＲＹ　　
ＨＡＶＩＮＧ　　５ＥＰＡＲＡＴＥＤ　　ｖｏｏ　　Ｐ
ＡＤＳ　　ＦＯＲＩＭＰＲｏＶＥＤ　　ＢＵＲＮ−ＩＮ
″という名称の米国特許番号４，５２７，２５４に見ら
れる。この例では、エージングの間に外部から電源電圧
以上の電圧をＤＲＡＭに与えることによって、エージン
グに要する時間の短縮がなされている。なお、印加すべ
き電圧の方向については述べられていない。
この発明にとって特に興味のある先行技術のもう１つの
例は、特開昭６２−２３２１５５号公報に見られる。こ
の例では、ＤＲＡＭの内部に電源電圧以上の電圧を発生
する高電圧発生回路が設けられ、エージングの間１つの
方向にのみその電圧が印加される。
上記の先行技術の例に加え、特開昭６２−１９２９９８
号公報も、エージングの間１つの方向の電圧が印加され
る別の例を開示している。
［課題を解決するための手段］ この発明に係るダイナミックランダムアクセスメモリ装
置は、メモリセル中のキャパシタ手段の２つの電極間に
相反する２つの方向の第１および第２の高電圧を印加す
る高電圧印加手段を含む。
第１および第２の高電圧は、各々の絶対値が通常の書込
モードにおいてキャパシタ手段の２つの電極間に与えら
れる信号電圧の絶対値より高い。このメモリ装置は、さ
らに、第１および第２の高電圧のいずれかを選択するた
めの選択信号を外部から受ける手段と、選択信号に応答
して高電圧印加手段によりメモリセル中のキャパシタ手
段に印加される高電圧を選択する選択手段とを含む。
［作用］ この発明におけるダイナミックランダムアクセスメモリ
装置では、相反する２つの方向の第１および第２の高電
圧が選択信号に応答してメモリセル中のキャパシタ手段
の２つの電極間に与えられる。したがって、相反する方
向の高電圧がキャパシタ手段中の絶縁体に交互に印加さ
れることとなり、絶縁体の絶縁性能が正確に確認される
。
［発明の実施例］ 第２図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第２図を参照して、このＤＲＡＭは、第４
図に示した従来のＤＲＡＭと比較して以下の点が異なっ
ている。すなわち、第２図に示すＤＲＡＭは、電源電圧
Ｖｃｃ、接地電圧Ｖｓｓ、およびセルプレート電圧発生
器７１からの電圧Ｖｍを受けるように接続された改善さ
れた切換回路８０と、各々がアドレス入力端子６５およ
び６４に接続された高電圧検出器β０および４０とを含
む。高電圧検出器３０および４０は、切換制御信号φ１
およびφ２をそれぞれ出力する。切換回路８０は、信号
φ１およびφ２を受けるように接続される。他の回路部
分は、第４図に示されたＤＲＡＭのものと同様であるの
で、説明が省略される。
第１Ａ図は、第２図に示されたメモリアレイ５８の一部
および改善された切換回路８０を示す回路図である。第
１Ａ図を参照して、切換回路８０は、従来の切換回路７
０に加えて、さらに切換回路７３を含む。切換回路７３
は、電源電圧Ｖｃｃのスイッチング制御を行なうための
トランスミッションゲート２２と、接地電圧Ｖｓｓのス
イッチング制御を行なうためのトランスミッションゲー
ト２４とを含む。トランスミッションゲート２２は、Ｐ
ＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ
２１ｂの並列接続を含む。トランスミッションゲート２
４は、ＰＭＯＳトランジスタ２３ａと、ＮＭＯＳトラン
ジスタ２３ｂとを含む。
トランジスタ２１ａおよび２３ｂは、それらのゲートが
第２図に示す高電圧検出器４０から信号φ２を受けるよ
うに接続される。トランジスタ２１ｂおよび２３ａは、
それらのゲートが高電圧検出器４０から反転された信号
φ２を受けるように接続される。なお、切換回路７０中
のトランスミッションゲート１３および１５は、第２図
に示す高電圧検出器３０からの切換制御信号φ１により
制御される。
第１Ｂ図は、第１Ａ図に示された回路におけるエージン
グ動作を説明するためのタイミングチャートである。第
１Ａ図および第１Ｂ図を参照して、次に、動作について
説明する。
通常の読出または書込モードでは、第２図に示す端子６
５に外部から高電圧が与えられず、高電圧検出器３０は
高レベルの切換信号φ１を出力する。トランスミッショ
ンゲート１３は、この信号φ１に応答してオンし、トラ
ンスミッションゲート１５は、オフする。その結果、電
圧Ｖｍ　（−（Ｖｃｃ−Ｖｓｓ）／２）がセルプレート
電圧Ｖｃｐとしてメモリセル８中のキャパシタ５の一方
電極５ａに与えられる。
次に、エージングモードでは、高電圧が第２図に示す端
子６５に与えられる。高電圧検出器３０はその高電圧に
応答して低レベルの信号φ１を出力する。したがって、
トランスミッションゲート１３がオフし、トランスミッ
ションゲート１５がオンする。
前半のエージング期間Ｔ１では、これに加えて、第２図
に示す端子６４に高電圧が与えられる。高電圧検出器４
０は、この電圧に応答して低レベルの信号φ２を出力す
る。トランスミッションゲート２２は、この信号φ２に
応答してオンする。したがって、電源電圧Ｖｃｃがトラ
ンスミッションゲート２２および１５を介してメモリセ
ル８中のキャパシタ５の一方電極５ａに与えられる。一
方、同時に、データ入力信号「０」が第２図に示す人力
バッファ５９に与えられるので、ビット線１が接地電圧
Ｖｓｓにもたらされている。メモリセル８中のトランジ
スタ７がロウデコーダ５５からの信号に応答してオンす
るので、キャパシタ５の他方電極５ｂが接地電圧Ｖｓｓ
にもたらされる。
後半のエージング期間Ｔ２では、第２図に示す端子６４
に高電圧が与えられない。したがって、高電圧検出器４
０は高レベルの信号φ２を出力する。したがって、トラ
ンスミッションゲート２２がオフし、トランスミッショ
ンゲート２４がオンする。その結果、接地電圧Ｖｓｓが
トランスミッションゲート２４および１５を介してメモ
リセル８中のキャパシタ５の一方ｆｆ１ｔ！５ａに与え
られる。
同時に、第２図に示す入力バッファ５９にデータ入力信
号ｒｌＪが与えられ、ビットｗＡ１が電源電圧Ｖｃｃに
もたらされる。メモリセル８巾のトランジスタ７がロウ
デコーダ５５からの信号に応答してオンするので、キャ
パシタ５の他方電極らｂが電源電圧Ｖｃｃにもたらされ
る。
こうして、’Ｍｎ　Ｉ　８図に示すように、前半および
後半のエージング期間Ｔ１およびＴ２において、各々相
反する方向の高電圧上（Ｖｃｃ−Ｖｓｓ）がキャパシタ
５の電極間にあたえられる。したがって、キャパシタ５
の電極５ａおよび５ｂ間の絶縁体の絶縁性能が誤りなく
確認され、かつ、エージングに要する時間が短縮される
。
第３図は、第２図に示す高電圧検出器３０または４０の
一例を示す回路図である。第３図を参照して、この高電
圧検出器３０は、端子６５に与えられた電圧を減じるた
めのＮＭＯＳトランジスタ３１ないし３３と、減じられ
た電圧を反転させるインバータ３４と、インバータ３４
の出力に接続されたパイラテラルゲート３５と、電源Ｖ
ｃｃと接地Ｖｓｓとの間に直列に接続された抵抗３６お
よび午ヤバシタ３７と、抵抗３６およびキャパシタ３７
の接続点の電圧を遅延を伴って出力するカスケードされ
たインバータ３８および３９とを含む。インバータ３９
の出力がパイラテラルゲート３５の制御人力に接続され
る。
動作において、電源Ｖｃｃが立上がってから成る期間が
経過した後、高レベルの電圧信号がインバータ３９から
パイラテラルゲート３５の制御入力に与えられる。高電
圧が外部から端子６５に与えられたとき、その電圧はト
ランジスタ３１ないし３３によって減じられる。したが
って、通常の高レベルの電圧がインバータ３４に与えら
れ、インバータ３４が低レベルの電圧を出力する。その
結果、パイラテラルゲート３５は、電Ｆｉ、Ｖｃｃが立
上がってから成る期間が経過した後、低レベルの電圧信
号φ１を出力する。
一方、高電圧が端子６５に与えられないとき、インバー
タ３４が高レベルの電圧を出力する。したがって、パイ
ラテラルゲート３５から高レベルの電圧信号φ１が出力
される。
なお、上記の実施例では、電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓがエージングのために使用されたが、これらの
電圧に限るべきでない。すなわち、たとえば、電源電圧
Ｖｃｃの代わりにより高い電圧を使用することができ、
接地電圧Ｖｓｓの代わりにより低い電圧を使用すること
もできる。
また、上記の実施例では、セルプレート電圧発生器７１
から電圧Ｖｍ　（ｍ　（Ｖｃ　ｃ−Ｖｓ　ｓ）　／２）
が出力される例が示されたが、電圧Ｖｍの値は一定であ
ればよ（、この値に限定されるべきでない。
［発明の効果］ 以上のように、この発明によれば、高電圧印加手段が設
けられ、選択手段により相反する方向の高電圧がメモリ
セル中のキャパシタ手段の２つの電極間に交互に与えら
れるので、完全なエージングを行なうことが可能なダイ
ナミックランダムアクセスメモリ装置が得られた。
【図面の簡単な説明】
第１Ａ図は、この発明の一実施例である第２図に示され
たＤ　ＲＡ　Ｍの一部および切換回路を示す回路図であ
る。第１Ｂ図は、第１Ａ図に示された回路におけるエー
ジング動作を説明するためのタイミングチャートである
。第２図は、この発明の一実施例を示すＤＲＡＭのブロ
ック図である。第３図は、第２図に示す高電圧検出器の
一例を示す回路図である。第４図は、従来のＤＲＡＭの
例を示すブロック図である。第５図は、第４図に示され
たメモリアレイの一部および切換回路を示す回路図であ
る。第６図は、第５図に示された回路におけるエージン
グ動作を説明するためのタイミングチャートである。 図において、５はキャパシタ、５ａはキャパシタの一方
電極、５ｂはキャパシタの他方電極、５Ｃは絶縁体、８
はメモリセル、７０．７３．８０は切換回路、７１はセ
ルプレート電圧発生器である。

Claims (1)

  1. 【特許請求の範囲】 外部から与えられるデータ信号を保持するためのキャパ
    シタ手段を有するメモリセルを含むダイナミックランダ
    ムアクセスメモリ装置であって、前記メモリ装置は、通
    常の書込モードに加えてエージングのためのテストモー
    ドを有し、 前記メモリセルのキャパシタ手段は、絶縁体を介して互
    いに面した一方電極および他方電極を有し、 通常の書込モードにおいて、前記キャパシタ手段の２つ
    の電極間にデータ信号に応じた信号電圧を与えることに
    より、データ信号が保持され、テストモードにおいて、
    前記キャパシタ手段の２つの電極間に前記データ信号に
    応じた信号電圧よりも高い高電圧を与えることにより、
    前記絶縁体の絶縁性能が確認され、 前記メモリセルに接続され、前記メモリセル中のキャパ
    シタ手段の２つの電極間に、各々が相反する２つの方向
    の第１および第２の高電圧を印加する高電圧印加手段を
    含み、 前記第１および第２の高電圧は、各々の絶対値が前記通
    常の書込モードにおいて前記キャパシタ手段の２つの電
    極間に与えられる信号電圧の絶対値より高く、 前記キャパシタ手段に印加される第１および第２の高電
    圧のいずれかを選択するための選択信号を外部から受け
    る手段と、 前記高電圧印加手段に接続され、選択信号に応答して前
    記高電圧印加手段により前記メモリセル中のキャパシタ
    手段に印加される高電圧を選択する選択手段とを含む、
    ダイナミックランダムアクセスメモリ装置。
JP63332237A 1988-12-28 1988-12-28 ダイナミックランダムアクセスメモリ装置 Pending JPH02177194A (ja)

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