JPH02177194A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
- Publication number
- JPH02177194A JPH02177194A JP63332237A JP33223788A JPH02177194A JP H02177194 A JPH02177194 A JP H02177194A JP 63332237 A JP63332237 A JP 63332237A JP 33223788 A JP33223788 A JP 33223788A JP H02177194 A JPH02177194 A JP H02177194A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- high voltage
- capacitor
- signal
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 239000012212 insulator Substances 0.000 claims abstract description 14
- 230000004044 response Effects 0.000 claims abstract description 14
- 230000002431 foraging effect Effects 0.000 claims description 5
- 230000032683 aging Effects 0.000 abstract description 21
- 230000005540 biological transmission Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 10
- 238000009413 insulation Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 230000002146 bilateral effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、一般にダイナミックランダムアクセスメモ
リ装置に関し、特に、完全なエージングを行なうことが
可能なダイナミックランダムアクセスメモリ装置に関す
る。
リ装置に関し、特に、完全なエージングを行なうことが
可能なダイナミックランダムアクセスメモリ装置に関す
る。
[従来の技術]
第4図は、従来のダイナミックランダムアクセスメモリ
(以下DRAMという)の例を示すブロック図である。
(以下DRAMという)の例を示すブロック図である。
第4図を参照して、このDRAMは、データ信号をスト
アするためのメモリセルを備えたメモリアレイ58と、
メモリセルを選択するためのアドレス信号を受けるアド
レスバッファ54と、アドレス信号をデコードするロウ
デコーダ55およびカラムデコーダ56と、メモリアレ
イ58に接続されメモリセルにスト“アされた信号を増
幅して読出すセンスアンプ63とを含む。データ信号を
入力するための入力バッファ59およびデータ信号を出
力するための出力バッファ60は、I10ゲート57を
介してメモリアレイ58に接続される。
アするためのメモリセルを備えたメモリアレイ58と、
メモリセルを選択するためのアドレス信号を受けるアド
レスバッファ54と、アドレス信号をデコードするロウ
デコーダ55およびカラムデコーダ56と、メモリアレ
イ58に接続されメモリセルにスト“アされた信号を増
幅して読出すセンスアンプ63とを含む。データ信号を
入力するための入力バッファ59およびデータ信号を出
力するための出力バッファ60は、I10ゲート57を
介してメモリアレイ58に接続される。
アドレスバッファ54は、外部アドレス信号eXt、A
OないしA9またはリフレッシュカウンタ53により発
生された内部アドレス信号QOないしQ8を受けるよう
に接続される。リフレッシュコントローラ52は、クロ
ックジェネレータ51に与えられたRASおよびcAs
Ii号の変化タイミングに応答してリフレッシュカウン
タ53を駆動する。
OないしA9またはリフレッシュカウンタ53により発
生された内部アドレス信号QOないしQ8を受けるよう
に接続される。リフレッシュコントローラ52は、クロ
ックジェネレータ51に与えられたRASおよびcAs
Ii号の変化タイミングに応答してリフレッシュカウン
タ53を駆動する。
上記の回路に加えて、このDRAMは、さらに、メモリ
セルのセルプレートに与えるための電圧Vmを発生する
セルプレート電圧発生器71と、電圧Vmおよび接地電
位Vssを受けるように接続され、2つの電圧のうちの
一方をセルプレート電圧Vcpとして選択的に出力する
切換回路70とを含む。なお、電源電圧Vccおよび接
地電圧Vssは、各々端子61および62を介して外部
からこのDRAMに与えられる。
セルのセルプレートに与えるための電圧Vmを発生する
セルプレート電圧発生器71と、電圧Vmおよび接地電
位Vssを受けるように接続され、2つの電圧のうちの
一方をセルプレート電圧Vcpとして選択的に出力する
切換回路70とを含む。なお、電源電圧Vccおよび接
地電圧Vssは、各々端子61および62を介して外部
からこのDRAMに与えられる。
第5図は、第4図に示されたメモリアレイ58の一部お
よび切換回路70を示す回路図である。
よび切換回路70を示す回路図である。
第5図に示す回路の例は、たとえば、特開昭62−25
2598号公報に見られる。
2598号公報に見られる。
第5図を参照して、メモリアレイ58は、各々がビット
線1とワード線2との間に接続された多数のメモリセル
8を含む。メモリセル8は、スイッチングのためのNM
OSトランジスタ7と、データの信号電圧を保持するた
めのキャパシタ5とを含む。キャパシタ5は、一方電極
5aが切換回路70からのセルプレート電圧Vcpを受
けるように接続され、他方電極5bがトランジスタ7に
接続される。キャパシタ5は、2つの電極5aおよび5
b間に絶縁体5Cを有する。トランジスタ7は、ビット
線1とキャパシタ5の他方電極5bとの間に接続され、
かつ、そのゲートがワード線2に接続される。
線1とワード線2との間に接続された多数のメモリセル
8を含む。メモリセル8は、スイッチングのためのNM
OSトランジスタ7と、データの信号電圧を保持するた
めのキャパシタ5とを含む。キャパシタ5は、一方電極
5aが切換回路70からのセルプレート電圧Vcpを受
けるように接続され、他方電極5bがトランジスタ7に
接続される。キャパシタ5は、2つの電極5aおよび5
b間に絶縁体5Cを有する。トランジスタ7は、ビット
線1とキャパシタ5の他方電極5bとの間に接続され、
かつ、そのゲートがワード線2に接続される。
切換回路70は、セルプレート電圧発生器71からの電
圧Vmを受けるように接続されたトランスミッションゲ
ート13と、接地電圧Vssを受けるように接続された
トランスミッションゲート15とを含む。トランスミッ
ションゲート13は、PMO8)ランジスタ12aとN
MOSトランジスタ12bの並列接続を含む。同様に、
トランスミッションゲート15は、PMOSトランジス
タ14aおよびNMOSトランジスタ14bの並列接続
を含む。トランジスタ12aおよび14bのゲートは、
制御信号φ1を受けるように接続され、また、トランジ
スタ12bおよび14aのゲートは、反転された制御信
号φ1を受けるように接続される。制御信号φ1および
φ1は、この図では示されていない制御回路から与えら
れる。電圧Vmは、(Vc c−Vs s)/2の値を
有する。
圧Vmを受けるように接続されたトランスミッションゲ
ート13と、接地電圧Vssを受けるように接続された
トランスミッションゲート15とを含む。トランスミッ
ションゲート13は、PMO8)ランジスタ12aとN
MOSトランジスタ12bの並列接続を含む。同様に、
トランスミッションゲート15は、PMOSトランジス
タ14aおよびNMOSトランジスタ14bの並列接続
を含む。トランジスタ12aおよび14bのゲートは、
制御信号φ1を受けるように接続され、また、トランジ
スタ12bおよび14aのゲートは、反転された制御信
号φ1を受けるように接続される。制御信号φ1および
φ1は、この図では示されていない制御回路から与えら
れる。電圧Vmは、(Vc c−Vs s)/2の値を
有する。
通常の読出または書込モードでは、第4図に示すロウデ
コーダ55によりワード線2のうちの1本が高レベルに
もたらされ、トランジスタ7がオンする。まず、読出モ
ードでは、キャパシタ5に保持されていたデータ信号の
電荷は、トランジスタ7を介してビット線1に与えられ
る。第4図に示すセンスアンプ63がビット線1の微小
な電圧変化を増幅する。増幅された信号は、I10ゲー
ト57および出力バッファ60を介して出力される。こ
れに対し、書込モードでは、外部から与えられるデータ
人力信号が入力バッファ59およびI10ゲート57を
介してビット線1に与えられる。そして、ビット線1の
信号電圧がロウデコーダ55により導通したトランジス
タ7を介してキャバシタ5の他方電極5bに与えられる
。
コーダ55によりワード線2のうちの1本が高レベルに
もたらされ、トランジスタ7がオンする。まず、読出モ
ードでは、キャパシタ5に保持されていたデータ信号の
電荷は、トランジスタ7を介してビット線1に与えられ
る。第4図に示すセンスアンプ63がビット線1の微小
な電圧変化を増幅する。増幅された信号は、I10ゲー
ト57および出力バッファ60を介して出力される。こ
れに対し、書込モードでは、外部から与えられるデータ
人力信号が入力バッファ59およびI10ゲート57を
介してビット線1に与えられる。そして、ビット線1の
信号電圧がロウデコーダ55により導通したトランジス
タ7を介してキャバシタ5の他方電極5bに与えられる
。
上記の通常の読出および書込モードでは、セルプレート
電圧Vcpとして、電圧Vm (= (Vcc−Vss
)/2)がキャパシタ5の他方電極5aに与えられる。
電圧Vcpとして、電圧Vm (= (Vcc−Vss
)/2)がキャパシタ5の他方電極5aに与えられる。
すなわち、トランスミッションゲート13が信号φ1に
応答してオンし、電圧Vmが各メモリセル8中のキャパ
シタ5の一方電極5aに与えられている。
応答してオンし、電圧Vmが各メモリセル8中のキャパ
シタ5の一方電極5aに与えられている。
一般に、DRAMの出荷前にニージングチストが行なわ
れる。エージングとは、テストされるべき装置に成る一
定期間適当なストレスを与え、その特性が一定の状態に
安定するまで保存しておくことを言う。DRAMのニー
ジングチストでは、第5図に示すメモリセル8中のキャ
パシタ5の絶縁体5Cの絶縁性能が確認される。
れる。エージングとは、テストされるべき装置に成る一
定期間適当なストレスを与え、その特性が一定の状態に
安定するまで保存しておくことを言う。DRAMのニー
ジングチストでは、第5図に示すメモリセル8中のキャ
パシタ5の絶縁体5Cの絶縁性能が確認される。
第6図は、第5図に示された回路におけるエージング動
作を説明するためのタイミングチャートである。第5図
および第6図を参照して、エージングモードでは、トラ
ンスミッションゲート15が低レベルの信号φ1および
高レベルの信号φ1に応答してオンする。したがって、
接地電圧VsSがトランスミッションゲート15を介し
てセルプレート電圧Vcpとしてキャパシタ5の一方電
極5aに与えられる。一方、同時に、エージングのため
のデータ信号「1」が第4図に示す入力バッファ59に
与えられ、ビット線1が電源電圧■CCレベルにもたら
される。その結果、キャパシタ5の2つの電極5aおよ
び5b間に高電圧vh(#VCC−Vss)が与えられ
ることとなる。
作を説明するためのタイミングチャートである。第5図
および第6図を参照して、エージングモードでは、トラ
ンスミッションゲート15が低レベルの信号φ1および
高レベルの信号φ1に応答してオンする。したがって、
接地電圧VsSがトランスミッションゲート15を介し
てセルプレート電圧Vcpとしてキャパシタ5の一方電
極5aに与えられる。一方、同時に、エージングのため
のデータ信号「1」が第4図に示す入力バッファ59に
与えられ、ビット線1が電源電圧■CCレベルにもたら
される。その結果、キャパシタ5の2つの電極5aおよ
び5b間に高電圧vh(#VCC−Vss)が与えられ
ることとなる。
この高電圧vhの印加を所定の時間待なった後、DRA
Mの通常の書込動作および読出動作を実行する。キャパ
シタ5巾の絶縁体5Cに欠陥がないとき、書込まれたデ
ータ信号が正確に読出される。
Mの通常の書込動作および読出動作を実行する。キャパ
シタ5巾の絶縁体5Cに欠陥がないとき、書込まれたデ
ータ信号が正確に読出される。
これに対し、キャパシタ5中の絶縁体5Cに欠陥がある
とき、正確なデータ信号を読出すことができない。上記
のようなエージングテストを行なうことにより、メモリ
セル8中のキャパシタ5の絶縁体5Cの絶縁性能が確認
される。
とき、正確なデータ信号を読出すことができない。上記
のようなエージングテストを行なうことにより、メモリ
セル8中のキャパシタ5の絶縁体5Cの絶縁性能が確認
される。
なお、上記の例では、セルプレート電圧Vcpとして接
地電圧Vssが使用されたが、電源電圧Vccも適用可
能である。但し、その場合、データ信号「0」が第4図
に示す入力バッファ59に与えられ、ビット線1が接地
電圧Vssレベルにもたらされる。したがって、キャパ
シタ5の2つの電極5aおよび5b間に逆方向の高電圧
−vhが印加されることとなる。
地電圧Vssが使用されたが、電源電圧Vccも適用可
能である。但し、その場合、データ信号「0」が第4図
に示す入力バッファ59に与えられ、ビット線1が接地
電圧Vssレベルにもたらされる。したがって、キャパ
シタ5の2つの電極5aおよび5b間に逆方向の高電圧
−vhが印加されることとなる。
[発明が解決しようとする課題]
一般に、絶縁体の絶縁性能を確認するためには、相半す
る2つの方向の電圧を印加する必要がある。
る2つの方向の電圧を印加する必要がある。
このことは、たとえば、1987年に開催された国際信
頼性物理シンポジウムにおいてY、 0HJI他により
発表された“RELIABILITYOF NANO
−METERTHICK MULTI−LAYERD
IELECTRICFILMS ON POLY−
CRYSTALLINE 5ILICON″と題され
た論文に見られる。しかしながら、従来のDRAMでは
、第5図に示すようにエージングテストにおいてメモリ
セル8中のキャパシタ5の絶縁体5Cに一方向の高電圧
vhまたは−vhだけしか印加することができない。し
たがって、DRAMのエージングが不完全に行なわれて
いた。
頼性物理シンポジウムにおいてY、 0HJI他により
発表された“RELIABILITYOF NANO
−METERTHICK MULTI−LAYERD
IELECTRICFILMS ON POLY−
CRYSTALLINE 5ILICON″と題され
た論文に見られる。しかしながら、従来のDRAMでは
、第5図に示すようにエージングテストにおいてメモリ
セル8中のキャパシタ5の絶縁体5Cに一方向の高電圧
vhまたは−vhだけしか印加することができない。し
たがって、DRAMのエージングが不完全に行なわれて
いた。
この発明は、上記のような課題を解決するためになされ
たもので、ダイナミックランダムアクセスメモリ装置に
おいて、完全なエージングを行なうことを目的とする。
たもので、ダイナミックランダムアクセスメモリ装置に
おいて、完全なエージングを行なうことを目的とする。
この発明にとって特に興味のある先行技術の例は、19
85年7月2日にRyan他に発行された“DYNAM
ICRANDOM ACCESS MEMORY
HAVING 5EPARATED voo P
ADS FORIMPRoVED BURN−IN
″という名称の米国特許番号4,527,254に見ら
れる。この例では、エージングの間に外部から電源電圧
以上の電圧をDRAMに与えることによって、エージン
グに要する時間の短縮がなされている。なお、印加すべ
き電圧の方向については述べられていない。
85年7月2日にRyan他に発行された“DYNAM
ICRANDOM ACCESS MEMORY
HAVING 5EPARATED voo P
ADS FORIMPRoVED BURN−IN
″という名称の米国特許番号4,527,254に見ら
れる。この例では、エージングの間に外部から電源電圧
以上の電圧をDRAMに与えることによって、エージン
グに要する時間の短縮がなされている。なお、印加すべ
き電圧の方向については述べられていない。
この発明にとって特に興味のある先行技術のもう1つの
例は、特開昭62−232155号公報に見られる。こ
の例では、DRAMの内部に電源電圧以上の電圧を発生
する高電圧発生回路が設けられ、エージングの間1つの
方向にのみその電圧が印加される。
例は、特開昭62−232155号公報に見られる。こ
の例では、DRAMの内部に電源電圧以上の電圧を発生
する高電圧発生回路が設けられ、エージングの間1つの
方向にのみその電圧が印加される。
上記の先行技術の例に加え、特開昭62−192998
号公報も、エージングの間1つの方向の電圧が印加され
る別の例を開示している。
号公報も、エージングの間1つの方向の電圧が印加され
る別の例を開示している。
[課題を解決するための手段]
この発明に係るダイナミックランダムアクセスメモリ装
置は、メモリセル中のキャパシタ手段の2つの電極間に
相反する2つの方向の第1および第2の高電圧を印加す
る高電圧印加手段を含む。
置は、メモリセル中のキャパシタ手段の2つの電極間に
相反する2つの方向の第1および第2の高電圧を印加す
る高電圧印加手段を含む。
第1および第2の高電圧は、各々の絶対値が通常の書込
モードにおいてキャパシタ手段の2つの電極間に与えら
れる信号電圧の絶対値より高い。このメモリ装置は、さ
らに、第1および第2の高電圧のいずれかを選択するた
めの選択信号を外部から受ける手段と、選択信号に応答
して高電圧印加手段によりメモリセル中のキャパシタ手
段に印加される高電圧を選択する選択手段とを含む。
モードにおいてキャパシタ手段の2つの電極間に与えら
れる信号電圧の絶対値より高い。このメモリ装置は、さ
らに、第1および第2の高電圧のいずれかを選択するた
めの選択信号を外部から受ける手段と、選択信号に応答
して高電圧印加手段によりメモリセル中のキャパシタ手
段に印加される高電圧を選択する選択手段とを含む。
[作用]
この発明におけるダイナミックランダムアクセスメモリ
装置では、相反する2つの方向の第1および第2の高電
圧が選択信号に応答してメモリセル中のキャパシタ手段
の2つの電極間に与えられる。したがって、相反する方
向の高電圧がキャパシタ手段中の絶縁体に交互に印加さ
れることとなり、絶縁体の絶縁性能が正確に確認される
。
装置では、相反する2つの方向の第1および第2の高電
圧が選択信号に応答してメモリセル中のキャパシタ手段
の2つの電極間に与えられる。したがって、相反する方
向の高電圧がキャパシタ手段中の絶縁体に交互に印加さ
れることとなり、絶縁体の絶縁性能が正確に確認される
。
[発明の実施例]
第2図は、この発明の一実施例を示すDRAMのブロッ
ク図である。第2図を参照して、このDRAMは、第4
図に示した従来のDRAMと比較して以下の点が異なっ
ている。すなわち、第2図に示すDRAMは、電源電圧
Vcc、接地電圧Vss、およびセルプレート電圧発生
器71からの電圧Vmを受けるように接続された改善さ
れた切換回路80と、各々がアドレス入力端子65およ
び64に接続された高電圧検出器β0および40とを含
む。高電圧検出器30および40は、切換制御信号φ1
およびφ2をそれぞれ出力する。切換回路80は、信号
φ1およびφ2を受けるように接続される。他の回路部
分は、第4図に示されたDRAMのものと同様であるの
で、説明が省略される。
ク図である。第2図を参照して、このDRAMは、第4
図に示した従来のDRAMと比較して以下の点が異なっ
ている。すなわち、第2図に示すDRAMは、電源電圧
Vcc、接地電圧Vss、およびセルプレート電圧発生
器71からの電圧Vmを受けるように接続された改善さ
れた切換回路80と、各々がアドレス入力端子65およ
び64に接続された高電圧検出器β0および40とを含
む。高電圧検出器30および40は、切換制御信号φ1
およびφ2をそれぞれ出力する。切換回路80は、信号
φ1およびφ2を受けるように接続される。他の回路部
分は、第4図に示されたDRAMのものと同様であるの
で、説明が省略される。
第1A図は、第2図に示されたメモリアレイ58の一部
および改善された切換回路80を示す回路図である。第
1A図を参照して、切換回路80は、従来の切換回路7
0に加えて、さらに切換回路73を含む。切換回路73
は、電源電圧Vccのスイッチング制御を行なうための
トランスミッションゲート22と、接地電圧Vssのス
イッチング制御を行なうためのトランスミッションゲー
ト24とを含む。トランスミッションゲート22は、P
MOSトランジスタ21aおよびNMOSトランジスタ
21bの並列接続を含む。トランスミッションゲート2
4は、PMOSトランジスタ23aと、NMOSトラン
ジスタ23bとを含む。
および改善された切換回路80を示す回路図である。第
1A図を参照して、切換回路80は、従来の切換回路7
0に加えて、さらに切換回路73を含む。切換回路73
は、電源電圧Vccのスイッチング制御を行なうための
トランスミッションゲート22と、接地電圧Vssのス
イッチング制御を行なうためのトランスミッションゲー
ト24とを含む。トランスミッションゲート22は、P
MOSトランジスタ21aおよびNMOSトランジスタ
21bの並列接続を含む。トランスミッションゲート2
4は、PMOSトランジスタ23aと、NMOSトラン
ジスタ23bとを含む。
トランジスタ21aおよび23bは、それらのゲートが
第2図に示す高電圧検出器40から信号φ2を受けるよ
うに接続される。トランジスタ21bおよび23aは、
それらのゲートが高電圧検出器40から反転された信号
φ2を受けるように接続される。なお、切換回路70中
のトランスミッションゲート13および15は、第2図
に示す高電圧検出器30からの切換制御信号φ1により
制御される。
第2図に示す高電圧検出器40から信号φ2を受けるよ
うに接続される。トランジスタ21bおよび23aは、
それらのゲートが高電圧検出器40から反転された信号
φ2を受けるように接続される。なお、切換回路70中
のトランスミッションゲート13および15は、第2図
に示す高電圧検出器30からの切換制御信号φ1により
制御される。
第1B図は、第1A図に示された回路におけるエージン
グ動作を説明するためのタイミングチャートである。第
1A図および第1B図を参照して、次に、動作について
説明する。
グ動作を説明するためのタイミングチャートである。第
1A図および第1B図を参照して、次に、動作について
説明する。
通常の読出または書込モードでは、第2図に示す端子6
5に外部から高電圧が与えられず、高電圧検出器30は
高レベルの切換信号φ1を出力する。トランスミッショ
ンゲート13は、この信号φ1に応答してオンし、トラ
ンスミッションゲート15は、オフする。その結果、電
圧Vm (−(Vcc−Vss)/2)がセルプレート
電圧Vcpとしてメモリセル8中のキャパシタ5の一方
電極5aに与えられる。
5に外部から高電圧が与えられず、高電圧検出器30は
高レベルの切換信号φ1を出力する。トランスミッショ
ンゲート13は、この信号φ1に応答してオンし、トラ
ンスミッションゲート15は、オフする。その結果、電
圧Vm (−(Vcc−Vss)/2)がセルプレート
電圧Vcpとしてメモリセル8中のキャパシタ5の一方
電極5aに与えられる。
次に、エージングモードでは、高電圧が第2図に示す端
子65に与えられる。高電圧検出器30はその高電圧に
応答して低レベルの信号φ1を出力する。したがって、
トランスミッションゲート13がオフし、トランスミッ
ションゲート15がオンする。
子65に与えられる。高電圧検出器30はその高電圧に
応答して低レベルの信号φ1を出力する。したがって、
トランスミッションゲート13がオフし、トランスミッ
ションゲート15がオンする。
前半のエージング期間T1では、これに加えて、第2図
に示す端子64に高電圧が与えられる。高電圧検出器4
0は、この電圧に応答して低レベルの信号φ2を出力す
る。トランスミッションゲート22は、この信号φ2に
応答してオンする。したがって、電源電圧Vccがトラ
ンスミッションゲート22および15を介してメモリセ
ル8中のキャパシタ5の一方電極5aに与えられる。一
方、同時に、データ入力信号「0」が第2図に示す人力
バッファ59に与えられるので、ビット線1が接地電圧
Vssにもたらされている。メモリセル8中のトランジ
スタ7がロウデコーダ55からの信号に応答してオンす
るので、キャパシタ5の他方電極5bが接地電圧Vss
にもたらされる。
に示す端子64に高電圧が与えられる。高電圧検出器4
0は、この電圧に応答して低レベルの信号φ2を出力す
る。トランスミッションゲート22は、この信号φ2に
応答してオンする。したがって、電源電圧Vccがトラ
ンスミッションゲート22および15を介してメモリセ
ル8中のキャパシタ5の一方電極5aに与えられる。一
方、同時に、データ入力信号「0」が第2図に示す人力
バッファ59に与えられるので、ビット線1が接地電圧
Vssにもたらされている。メモリセル8中のトランジ
スタ7がロウデコーダ55からの信号に応答してオンす
るので、キャパシタ5の他方電極5bが接地電圧Vss
にもたらされる。
後半のエージング期間T2では、第2図に示す端子64
に高電圧が与えられない。したがって、高電圧検出器4
0は高レベルの信号φ2を出力する。したがって、トラ
ンスミッションゲート22がオフし、トランスミッショ
ンゲート24がオンする。その結果、接地電圧Vssが
トランスミッションゲート24および15を介してメモ
リセル8中のキャパシタ5の一方ff1t!5aに与え
られる。
に高電圧が与えられない。したがって、高電圧検出器4
0は高レベルの信号φ2を出力する。したがって、トラ
ンスミッションゲート22がオフし、トランスミッショ
ンゲート24がオンする。その結果、接地電圧Vssが
トランスミッションゲート24および15を介してメモ
リセル8中のキャパシタ5の一方ff1t!5aに与え
られる。
同時に、第2図に示す入力バッファ59にデータ入力信
号rlJが与えられ、ビットwA1が電源電圧Vccに
もたらされる。メモリセル8巾のトランジスタ7がロウ
デコーダ55からの信号に応答してオンするので、キャ
パシタ5の他方電極らbが電源電圧Vccにもたらされ
る。
号rlJが与えられ、ビットwA1が電源電圧Vccに
もたらされる。メモリセル8巾のトランジスタ7がロウ
デコーダ55からの信号に応答してオンするので、キャ
パシタ5の他方電極らbが電源電圧Vccにもたらされ
る。
こうして、’Mn I 8図に示すように、前半および
後半のエージング期間T1およびT2において、各々相
反する方向の高電圧上(Vcc−Vss)がキャパシタ
5の電極間にあたえられる。したがって、キャパシタ5
の電極5aおよび5b間の絶縁体の絶縁性能が誤りなく
確認され、かつ、エージングに要する時間が短縮される
。
後半のエージング期間T1およびT2において、各々相
反する方向の高電圧上(Vcc−Vss)がキャパシタ
5の電極間にあたえられる。したがって、キャパシタ5
の電極5aおよび5b間の絶縁体の絶縁性能が誤りなく
確認され、かつ、エージングに要する時間が短縮される
。
第3図は、第2図に示す高電圧検出器30または40の
一例を示す回路図である。第3図を参照して、この高電
圧検出器30は、端子65に与えられた電圧を減じるた
めのNMOSトランジスタ31ないし33と、減じられ
た電圧を反転させるインバータ34と、インバータ34
の出力に接続されたパイラテラルゲート35と、電源V
ccと接地Vssとの間に直列に接続された抵抗36お
よび午ヤバシタ37と、抵抗36およびキャパシタ37
の接続点の電圧を遅延を伴って出力するカスケードされ
たインバータ38および39とを含む。インバータ39
の出力がパイラテラルゲート35の制御人力に接続され
る。
一例を示す回路図である。第3図を参照して、この高電
圧検出器30は、端子65に与えられた電圧を減じるた
めのNMOSトランジスタ31ないし33と、減じられ
た電圧を反転させるインバータ34と、インバータ34
の出力に接続されたパイラテラルゲート35と、電源V
ccと接地Vssとの間に直列に接続された抵抗36お
よび午ヤバシタ37と、抵抗36およびキャパシタ37
の接続点の電圧を遅延を伴って出力するカスケードされ
たインバータ38および39とを含む。インバータ39
の出力がパイラテラルゲート35の制御人力に接続され
る。
動作において、電源Vccが立上がってから成る期間が
経過した後、高レベルの電圧信号がインバータ39から
パイラテラルゲート35の制御入力に与えられる。高電
圧が外部から端子65に与えられたとき、その電圧はト
ランジスタ31ないし33によって減じられる。したが
って、通常の高レベルの電圧がインバータ34に与えら
れ、インバータ34が低レベルの電圧を出力する。その
結果、パイラテラルゲート35は、電Fi、Vccが立
上がってから成る期間が経過した後、低レベルの電圧信
号φ1を出力する。
経過した後、高レベルの電圧信号がインバータ39から
パイラテラルゲート35の制御入力に与えられる。高電
圧が外部から端子65に与えられたとき、その電圧はト
ランジスタ31ないし33によって減じられる。したが
って、通常の高レベルの電圧がインバータ34に与えら
れ、インバータ34が低レベルの電圧を出力する。その
結果、パイラテラルゲート35は、電Fi、Vccが立
上がってから成る期間が経過した後、低レベルの電圧信
号φ1を出力する。
一方、高電圧が端子65に与えられないとき、インバー
タ34が高レベルの電圧を出力する。したがって、パイ
ラテラルゲート35から高レベルの電圧信号φ1が出力
される。
タ34が高レベルの電圧を出力する。したがって、パイ
ラテラルゲート35から高レベルの電圧信号φ1が出力
される。
なお、上記の実施例では、電源電圧Vccおよび接地電
圧Vssがエージングのために使用されたが、これらの
電圧に限るべきでない。すなわち、たとえば、電源電圧
Vccの代わりにより高い電圧を使用することができ、
接地電圧Vssの代わりにより低い電圧を使用すること
もできる。
圧Vssがエージングのために使用されたが、これらの
電圧に限るべきでない。すなわち、たとえば、電源電圧
Vccの代わりにより高い電圧を使用することができ、
接地電圧Vssの代わりにより低い電圧を使用すること
もできる。
また、上記の実施例では、セルプレート電圧発生器71
から電圧Vm (m (Vc c−Vs s) /2)
が出力される例が示されたが、電圧Vmの値は一定であ
ればよ(、この値に限定されるべきでない。
から電圧Vm (m (Vc c−Vs s) /2)
が出力される例が示されたが、電圧Vmの値は一定であ
ればよ(、この値に限定されるべきでない。
[発明の効果]
以上のように、この発明によれば、高電圧印加手段が設
けられ、選択手段により相反する方向の高電圧がメモリ
セル中のキャパシタ手段の2つの電極間に交互に与えら
れるので、完全なエージングを行なうことが可能なダイ
ナミックランダムアクセスメモリ装置が得られた。
けられ、選択手段により相反する方向の高電圧がメモリ
セル中のキャパシタ手段の2つの電極間に交互に与えら
れるので、完全なエージングを行なうことが可能なダイ
ナミックランダムアクセスメモリ装置が得られた。
第1A図は、この発明の一実施例である第2図に示され
たD RA Mの一部および切換回路を示す回路図であ
る。第1B図は、第1A図に示された回路におけるエー
ジング動作を説明するためのタイミングチャートである
。第2図は、この発明の一実施例を示すDRAMのブロ
ック図である。第3図は、第2図に示す高電圧検出器の
一例を示す回路図である。第4図は、従来のDRAMの
例を示すブロック図である。第5図は、第4図に示され
たメモリアレイの一部および切換回路を示す回路図であ
る。第6図は、第5図に示された回路におけるエージン
グ動作を説明するためのタイミングチャートである。 図において、5はキャパシタ、5aはキャパシタの一方
電極、5bはキャパシタの他方電極、5Cは絶縁体、8
はメモリセル、70.73.80は切換回路、71はセ
ルプレート電圧発生器である。
たD RA Mの一部および切換回路を示す回路図であ
る。第1B図は、第1A図に示された回路におけるエー
ジング動作を説明するためのタイミングチャートである
。第2図は、この発明の一実施例を示すDRAMのブロ
ック図である。第3図は、第2図に示す高電圧検出器の
一例を示す回路図である。第4図は、従来のDRAMの
例を示すブロック図である。第5図は、第4図に示され
たメモリアレイの一部および切換回路を示す回路図であ
る。第6図は、第5図に示された回路におけるエージン
グ動作を説明するためのタイミングチャートである。 図において、5はキャパシタ、5aはキャパシタの一方
電極、5bはキャパシタの他方電極、5Cは絶縁体、8
はメモリセル、70.73.80は切換回路、71はセ
ルプレート電圧発生器である。
Claims (1)
- 【特許請求の範囲】 外部から与えられるデータ信号を保持するためのキャパ
シタ手段を有するメモリセルを含むダイナミックランダ
ムアクセスメモリ装置であって、前記メモリ装置は、通
常の書込モードに加えてエージングのためのテストモー
ドを有し、 前記メモリセルのキャパシタ手段は、絶縁体を介して互
いに面した一方電極および他方電極を有し、 通常の書込モードにおいて、前記キャパシタ手段の2つ
の電極間にデータ信号に応じた信号電圧を与えることに
より、データ信号が保持され、テストモードにおいて、
前記キャパシタ手段の2つの電極間に前記データ信号に
応じた信号電圧よりも高い高電圧を与えることにより、
前記絶縁体の絶縁性能が確認され、 前記メモリセルに接続され、前記メモリセル中のキャパ
シタ手段の2つの電極間に、各々が相反する2つの方向
の第1および第2の高電圧を印加する高電圧印加手段を
含み、 前記第1および第2の高電圧は、各々の絶対値が前記通
常の書込モードにおいて前記キャパシタ手段の2つの電
極間に与えられる信号電圧の絶対値より高く、 前記キャパシタ手段に印加される第1および第2の高電
圧のいずれかを選択するための選択信号を外部から受け
る手段と、 前記高電圧印加手段に接続され、選択信号に応答して前
記高電圧印加手段により前記メモリセル中のキャパシタ
手段に印加される高電圧を選択する選択手段とを含む、
ダイナミックランダムアクセスメモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63332237A JPH02177194A (ja) | 1988-12-28 | 1988-12-28 | ダイナミックランダムアクセスメモリ装置 |
US07/436,587 US5079743A (en) | 1988-12-28 | 1989-11-15 | Circuit for applying selected voltages to dynamic random access memory |
DE3942656A DE3942656A1 (de) | 1988-12-28 | 1989-12-22 | Verbesserte dynamische halbleiterspeichereinrichtung und verfahren fuer einen verbesserten alterungstest der speicherzellen |
US08/032,554 US5337272A (en) | 1988-12-28 | 1993-03-17 | Circuit for applying selected voltages to dynamic random access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63332237A JPH02177194A (ja) | 1988-12-28 | 1988-12-28 | ダイナミックランダムアクセスメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02177194A true JPH02177194A (ja) | 1990-07-10 |
Family
ID=18252710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63332237A Pending JPH02177194A (ja) | 1988-12-28 | 1988-12-28 | ダイナミックランダムアクセスメモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5079743A (ja) |
JP (1) | JPH02177194A (ja) |
DE (1) | DE3942656A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04360092A (ja) * | 1991-06-06 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
JPH0567399A (ja) * | 1991-06-28 | 1993-03-19 | Mitsubishi Electric Corp | バーンインモード確認手段を有する半導体記憶装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
JP3050326B2 (ja) * | 1990-11-30 | 2000-06-12 | 日本電気株式会社 | 半導体集積回路 |
KR940004408B1 (ko) * | 1991-08-23 | 1994-05-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 자동 스트레스 모드 테스트장치 |
JPH0757472A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 半導体集積回路装置 |
JPH07260874A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体装置及びその試験方法 |
US5508962A (en) * | 1994-06-29 | 1996-04-16 | Texas Instruments Incorporated | Apparatus and method for an active field plate bias generator |
US5500824A (en) * | 1995-01-18 | 1996-03-19 | Micron Technology, Inc. | Adjustable cell plate generator |
US5787044A (en) * | 1995-10-23 | 1998-07-28 | Micron Technology, Inc. | Memory-cell array and a method for repairing the same |
DE19631361A1 (de) * | 1996-08-02 | 1998-02-05 | Siemens Ag | Verfahren zur Herstellung von integrierten kapazitiven Strukturen |
JPH10106286A (ja) * | 1996-09-24 | 1998-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそのテスト方法 |
KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
JPH10199296A (ja) * | 1997-01-09 | 1998-07-31 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびそのテスト方法 |
US5822258A (en) * | 1997-05-05 | 1998-10-13 | Micron Technology, Inc. | Circuit and method for testing a memory device with a cell plate generator having a variable current |
DE10043218C2 (de) * | 2000-09-01 | 2003-04-24 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Alterungsbeschleunigung bei einem MRAM |
JP2002231000A (ja) * | 2001-02-05 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4823833B2 (ja) * | 2006-09-25 | 2011-11-24 | 住友電工デバイス・イノベーション株式会社 | 電子装置の製造方法および電子装置の制御方法 |
JP2011249679A (ja) * | 2010-05-28 | 2011-12-08 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4507761A (en) * | 1982-04-20 | 1985-03-26 | Mostek Corporation | Functional command for semiconductor memory |
US4527254A (en) * | 1982-11-15 | 1985-07-02 | International Business Machines Corporation | Dynamic random access memory having separated VDD pads for improved burn-in |
GB2138230B (en) * | 1983-04-12 | 1986-12-03 | Sony Corp | Dynamic random access memory arrangements |
US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
US4755964A (en) * | 1985-04-19 | 1988-07-05 | American Telephone And Telegraph Company | Memory control circuit permitting microcomputer system to utilize static and dynamic rams |
JPH0789433B2 (ja) * | 1985-11-22 | 1995-09-27 | 株式会社日立製作所 | ダイナミツク型ram |
JPS62192998A (ja) * | 1986-02-19 | 1987-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4764900A (en) * | 1986-03-24 | 1988-08-16 | Motorola, Inc. | High speed write technique for a memory |
JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
JPS62252598A (ja) * | 1986-04-24 | 1987-11-04 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPS62252559A (ja) * | 1986-04-24 | 1987-11-04 | Sanyo Electric Co Ltd | 往復型カセツト式テ−プレコ−ダ−の再生方向切換装置 |
JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
US4852063A (en) * | 1987-11-23 | 1989-07-25 | Ford Aerospace & Communications Corporation | Programmable voltage offset circuit |
KR900008554B1 (ko) * | 1988-04-23 | 1990-11-24 | 삼성전자 주식회사 | 메모리 동작모드 선택회로 |
US4972102A (en) * | 1989-05-08 | 1990-11-20 | Motorola, Inc. | Single-ended sense amplifier with dual feedback and a latching disable mode that saves power |
-
1988
- 1988-12-28 JP JP63332237A patent/JPH02177194A/ja active Pending
-
1989
- 1989-11-15 US US07/436,587 patent/US5079743A/en not_active Expired - Lifetime
- 1989-12-22 DE DE3942656A patent/DE3942656A1/de active Granted
-
1993
- 1993-03-17 US US08/032,554 patent/US5337272A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04360092A (ja) * | 1991-06-06 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
JPH0567399A (ja) * | 1991-06-28 | 1993-03-19 | Mitsubishi Electric Corp | バーンインモード確認手段を有する半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3942656A1 (de) | 1990-07-05 |
DE3942656C2 (ja) | 1991-05-02 |
US5079743A (en) | 1992-01-07 |
US5337272A (en) | 1994-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02177194A (ja) | ダイナミックランダムアクセスメモリ装置 | |
USRE35645E (en) | Semiconductor memory device having a test mode setting circuit | |
KR100541367B1 (ko) | 오버드라이빙 구조를 가진 반도체 메모리 소자 | |
JP3551858B2 (ja) | 半導体メモリ装置 | |
JPH0271493A (ja) | 半導体メモリ装置 | |
KR100508196B1 (ko) | Sdram 클럭킹 테스트 모드 | |
EP0302795B1 (en) | Semiconductor memory circuit having a delay circuit | |
JP2781149B2 (ja) | 半導体メモリのストレス回路及びストレス電圧供給方法 | |
JPH029081A (ja) | 半導体記憶装置 | |
US5023840A (en) | Semiconductor memory device having testing function and testing method thereof | |
JPH06119775A (ja) | 半導体メモリ装置 | |
JPH10199944A (ja) | 半導体メモリのウエハバーンインテスト回路 | |
KR100301645B1 (ko) | 테스트모드에있어서워드선을임의로또한고속으로선택상태로하는선택회로를갖는반도체기억장치 | |
US7266033B2 (en) | Semiconductor memory device | |
TWI658466B (zh) | 記憶裝置及其測試讀寫方法 | |
KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
JP3762517B2 (ja) | 半導体メモリ装置のバーンインストレス回路 | |
JP2002197854A (ja) | 強誘電体メモリ装置 | |
JP4824149B2 (ja) | センスアンプを利用してテストを行うメモリ素子 | |
US7286427B2 (en) | Integrated semiconductor memory device with test circuit for sense amplifier | |
KR100301044B1 (ko) | 패키지하의내부신호제어가능반도체장치와테스트방법 | |
JPS63293794A (ja) | 半導体記憶装置 | |
JP3112870B2 (ja) | Dram | |
JP3313081B2 (ja) | 半導体装置 | |
JP2568507B2 (ja) | 半導体メモリ装置の検査方法 |