JP2848117B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP2848117B2 JP2848117B2 JP4134584A JP13458492A JP2848117B2 JP 2848117 B2 JP2848117 B2 JP 2848117B2 JP 4134584 A JP4134584 A JP 4134584A JP 13458492 A JP13458492 A JP 13458492A JP 2848117 B2 JP2848117 B2 JP 2848117B2
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- Japan
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- signal
- circuit
- word line
- drive signal
- supply voltage
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に電源電圧を通常の動作電圧より上げて加速試験を行
なう半導体記憶回路に関する。
特に電源電圧を通常の動作電圧より上げて加速試験を行
なう半導体記憶回路に関する。
【０００２】
【従来の技術】従来の半導体記憶回路は、一例として図
３に示すように、行，列マトリクス状に配列された複数
のメモリセルＭＣ、選択レベルのときこれらメモリセル
ＭＣを行単位で選択状態とする複数のワード線ＷＬ、及
び複数のメモリセルＭＣのうちの選択状態のメモリセル
のデータを列ごとに伝達する複数のビット線ＢＬを備え
たメモリセルアレイ５と、遅延素子Ｄ１及びインバータ
ＩＶ１を備え、行アドレス制御信号ＲＡＳを所定の時間
遅延しかつレベル反転してワード線ＷＬを選択レベルに
駆動するためのワード線駆動信号ＲＡを発生する駆動信
号発生回路１と、行アドレス信号ＡＤに従って複数のワ
ード線ＷＬのうちの所定のワード線を指定，選択するた
めのワード線選択信号ＷＳを発生する行アドレスデコー
ダ３と、インバータＩＶ３及びトランジスタＱ１，Ｑ２
を備え、ワード線駆動信号を受けてワード線選択信号Ｗ
Ｓにより指定，選択されたワード線ＷＬをワード線駆動
信号ＲＡによる選択レベルに駆動するワード線駆動回路
４と、メモリセルＭＣから読出されたデータを外部へ出
力する出力回路６と、この出力回路６からのデータや行
アドレス信号ＡＤ、行アドレス制御信号ＲＡＳ等の信号
を入出力する端子（ＴＭＯ等）とを有する構成となって
いる。
３に示すように、行，列マトリクス状に配列された複数
のメモリセルＭＣ、選択レベルのときこれらメモリセル
ＭＣを行単位で選択状態とする複数のワード線ＷＬ、及
び複数のメモリセルＭＣのうちの選択状態のメモリセル
のデータを列ごとに伝達する複数のビット線ＢＬを備え
たメモリセルアレイ５と、遅延素子Ｄ１及びインバータ
ＩＶ１を備え、行アドレス制御信号ＲＡＳを所定の時間
遅延しかつレベル反転してワード線ＷＬを選択レベルに
駆動するためのワード線駆動信号ＲＡを発生する駆動信
号発生回路１と、行アドレス信号ＡＤに従って複数のワ
ード線ＷＬのうちの所定のワード線を指定，選択するた
めのワード線選択信号ＷＳを発生する行アドレスデコー
ダ３と、インバータＩＶ３及びトランジスタＱ１，Ｑ２
を備え、ワード線駆動信号を受けてワード線選択信号Ｗ
Ｓにより指定，選択されたワード線ＷＬをワード線駆動
信号ＲＡによる選択レベルに駆動するワード線駆動回路
４と、メモリセルＭＣから読出されたデータを外部へ出
力する出力回路６と、この出力回路６からのデータや行
アドレス信号ＡＤ、行アドレス制御信号ＲＡＳ等の信号
を入出力する端子（ＴＭＯ等）とを有する構成となって
いる。
【０００３】この半導体記憶回路において、特にメモリ
セルアレイ１にストレスを加える加速試験を行なう場
合、電源電圧（Ｖｃｃ）を通常の動作電源電圧例えば
５．０Ｖから７．０Ｖ以上に上げて行なう。
セルアレイ１にストレスを加える加速試験を行なう場
合、電源電圧（Ｖｃｃ）を通常の動作電源電圧例えば
５．０Ｖから７．０Ｖ以上に上げて行なう。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
回路は、メモリセルアレイ等の加速試験を行なう場合、
各部に供給される電源電圧を通常の動作電源電圧より上
げて行なう構成となっているので、例えばメモリセルア
レイ１のワード線ＷＬにワード線駆動信号ＲＡによる選
択レベルの電圧が印加されなかったときにはメモリセル
アレイ１にストレスが加わらないで加速試験が済んでし
まうが、このストレスが加ったかどうかを確認できない
まま次の工程に進んでしまうという問題点があった。
回路は、メモリセルアレイ等の加速試験を行なう場合、
各部に供給される電源電圧を通常の動作電源電圧より上
げて行なう構成となっているので、例えばメモリセルア
レイ１のワード線ＷＬにワード線駆動信号ＲＡによる選
択レベルの電圧が印加されなかったときにはメモリセル
アレイ１にストレスが加わらないで加速試験が済んでし
まうが、このストレスが加ったかどうかを確認できない
まま次の工程に進んでしまうという問題点があった。
【０００５】本発明の目的は、加速試験の際、メモリセ
ルアレイにストレスが加ったかどうかを判別することが
できる半導体記憶回路を提供することにある。
ルアレイにストレスが加ったかどうかを判別することが
できる半導体記憶回路を提供することにある。
【０００６】
【課題を解決するための手段】 本発明の半導体記憶回
路は、ワード線と、ビット線と、前記ワード線の活性状
態に応答して前記ビット線に接続されるメモリセルと、
制御信号を遅延させるとともにその論理レベルを反転さ
せた駆動信号を生成する駆動信号発生回路と、前記駆動
信号の第１の論理レベルに応答して前記ワード線を前記
活性状態とするワード線駆動回路と、前記制御信号及び
前記駆動信号を受け前記制御信号が第２の論理レベルか
ら前記第１の論理レベルに変化した後も前記駆動信号が
引き続き前記第２の論理レベルを保持していることに応
答して動作判定信号を活性化させる動作判定回路と、電
源電圧が所定のレベルを超えると電源電圧判別信号を活
性化させる電源電圧判別回路と、記憶素子を含み前記動
作判定信号及び前記電源電圧判別信号がいずれも活性化
していることに応答して前記記憶素子に書込みを行う判
定結果記憶回路とを備えている。
路は、ワード線と、ビット線と、前記ワード線の活性状
態に応答して前記ビット線に接続されるメモリセルと、
制御信号を遅延させるとともにその論理レベルを反転さ
せた駆動信号を生成する駆動信号発生回路と、前記駆動
信号の第１の論理レベルに応答して前記ワード線を前記
活性状態とするワード線駆動回路と、前記制御信号及び
前記駆動信号を受け前記制御信号が第２の論理レベルか
ら前記第１の論理レベルに変化した後も前記駆動信号が
引き続き前記第２の論理レベルを保持していることに応
答して動作判定信号を活性化させる動作判定回路と、電
源電圧が所定のレベルを超えると電源電圧判別信号を活
性化させる電源電圧判別回路と、記憶素子を含み前記動
作判定信号及び前記電源電圧判別信号がいずれも活性化
していることに応答して前記記憶素子に書込みを行う判
定結果記憶回路とを備えている。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００９】この実施例が図３に示された従来の半導体
記憶回路と相違する点は、行アドレス制御信号ＲＡＳを
ワード線駆動回路１と同一時間遅延させる遅延素子Ｄ
２、この遅延素子Ｄ２の出力信号とワード線駆動信号Ｒ
Ａとを入力する２入力ＮＯＲ型の論理ゲートＧ１、この
論理ゲートＧ１の出力信号と行アドレス制御信号ＲＡＳ
とを入力する２入力ＮＡＮＤ型の論理ゲートＧ２、及び
この論理ゲートＧ２の出力信号をレベル反転して動作判
定信号Ｚとして出力するインバータＩＶ２を備え、ワー
ド線駆動回路４にワード線駆動信号ＲＡが伝達されるべ
きタイミングに選択レベルのワード線駆動信号ＲＡが伝
達されないとき、アクティブレベルとなる動作判定信号
Ｚを発生する動作判定回路２と、ダイオード接続のトラ
ンジスタＱ３〜Ｑ５、抵抗Ｒ１、及びインバータＩＶ
４，ＩＶ５を備え、電源電圧Ｖｃｃが所定のレベル（例
えば７Ｖ）を越えるとアクティブレベルとなる電源電圧
判別信号ＯＶを出力する電源電圧判別回路７と、動作判
定信号Ｚと電源電圧判別信号ＯＶとを入力する２入力Ｎ
ＡＮＤ型の論理ゲートＧ３、ゲートにこの論理ゲートＧ
３の出力信号を受けソースに電源電圧Ｖｃｃを受けるＰ
型のトランジスタＱ６、ゲートとドレインに電源電圧Ｖ
ｃｃを受けるＮ型のトランジスタＱ７、テストモード信
号ＴＭと電源電圧判別信号ＯＶとを入力する２入力ＮＡ
ＮＤ型の論理ゲートＧ４、この論理ゲートＧ４の出力信
号をレベル反転するインバータＩＶ７、ゲートにこのイ
ンバータＩＶ７の出力信号を受けドレインをトランジス
タＱ６ドレインとトランジスタＱ７のソースとに接続す
るＮ型のトランジスタＱ８、このトランジスタＱ８のソ
ースと接地電位点との間に接続されたヒューズＦ１、テ
ストモード信号ＴＭをレベル反転するインバータＩＶ
６、及びこのインバータＩＶ６の出力信号とテストモー
ド信号ＴＭとによりオン、オフ制御されるトランスファ
ゲートＴＧ１を備え、テストモード時（テストモード信
号ＴＭアクティブレベル時）、動作判定信号Ｚ及び電源
電圧判別信号ＯＶが共にアクティブレベルのときヒュー
ズＦ１を切断状態の第１の状態に、少なくとも何れか一
方がインアクティブレベルのとき非切断状態の第２の状
態に設定し、かつテストモード時、ヒューズＦ１の状態
を複数の端子のうちの特定の端子ＴＭＯに伝達する判定
結果記憶回路８とを設けた点にある。
記憶回路と相違する点は、行アドレス制御信号ＲＡＳを
ワード線駆動回路１と同一時間遅延させる遅延素子Ｄ
２、この遅延素子Ｄ２の出力信号とワード線駆動信号Ｒ
Ａとを入力する２入力ＮＯＲ型の論理ゲートＧ１、この
論理ゲートＧ１の出力信号と行アドレス制御信号ＲＡＳ
とを入力する２入力ＮＡＮＤ型の論理ゲートＧ２、及び
この論理ゲートＧ２の出力信号をレベル反転して動作判
定信号Ｚとして出力するインバータＩＶ２を備え、ワー
ド線駆動回路４にワード線駆動信号ＲＡが伝達されるべ
きタイミングに選択レベルのワード線駆動信号ＲＡが伝
達されないとき、アクティブレベルとなる動作判定信号
Ｚを発生する動作判定回路２と、ダイオード接続のトラ
ンジスタＱ３〜Ｑ５、抵抗Ｒ１、及びインバータＩＶ
４，ＩＶ５を備え、電源電圧Ｖｃｃが所定のレベル（例
えば７Ｖ）を越えるとアクティブレベルとなる電源電圧
判別信号ＯＶを出力する電源電圧判別回路７と、動作判
定信号Ｚと電源電圧判別信号ＯＶとを入力する２入力Ｎ
ＡＮＤ型の論理ゲートＧ３、ゲートにこの論理ゲートＧ
３の出力信号を受けソースに電源電圧Ｖｃｃを受けるＰ
型のトランジスタＱ６、ゲートとドレインに電源電圧Ｖ
ｃｃを受けるＮ型のトランジスタＱ７、テストモード信
号ＴＭと電源電圧判別信号ＯＶとを入力する２入力ＮＡ
ＮＤ型の論理ゲートＧ４、この論理ゲートＧ４の出力信
号をレベル反転するインバータＩＶ７、ゲートにこのイ
ンバータＩＶ７の出力信号を受けドレインをトランジス
タＱ６ドレインとトランジスタＱ７のソースとに接続す
るＮ型のトランジスタＱ８、このトランジスタＱ８のソ
ースと接地電位点との間に接続されたヒューズＦ１、テ
ストモード信号ＴＭをレベル反転するインバータＩＶ
６、及びこのインバータＩＶ６の出力信号とテストモー
ド信号ＴＭとによりオン、オフ制御されるトランスファ
ゲートＴＧ１を備え、テストモード時（テストモード信
号ＴＭアクティブレベル時）、動作判定信号Ｚ及び電源
電圧判別信号ＯＶが共にアクティブレベルのときヒュー
ズＦ１を切断状態の第１の状態に、少なくとも何れか一
方がインアクティブレベルのとき非切断状態の第２の状
態に設定し、かつテストモード時、ヒューズＦ１の状態
を複数の端子のうちの特定の端子ＴＭＯに伝達する判定
結果記憶回路８とを設けた点にある。
【００１０】次にこの実施例の動作について説明する。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号の波形図である。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号の波形図である。
【００１１】ワード線駆動信号ＲＡと遅延素子Ｄ２の出
力信号（節点Ｎ１の信号）とはちょうどレベルが反転し
た関係となっているので、論理ゲートＧ１の出力は常に
低レベル（Ｌ）のインアクティブレベルとなっている。
すなわち、ワード線駆動信号ＲＡが正常に伝達されてい
れば動作判別信号Ｚは常にインアクティブレベルとなっ
ている（図２（Ａ））。
力信号（節点Ｎ１の信号）とはちょうどレベルが反転し
た関係となっているので、論理ゲートＧ１の出力は常に
低レベル（Ｌ）のインアクティブレベルとなっている。
すなわち、ワード線駆動信号ＲＡが正常に伝達されてい
れば動作判別信号Ｚは常にインアクティブレベルとなっ
ている（図２（Ａ））。
【００１２】ここで、何らかの原因でワード線駆動回路
４にワード線駆動信号ＲＡが伝達されなかったとすると
（図２（Ｂ））、ワード線駆動信号ＲＡと、遅延素子Ｄ
２により遅延されたＲＡＳ信号（接点Ｎ１の信号）がと
もに低レベルであり、論理ゲートＧ１の出力は高レベル
となる。ここでＲＡＳ信号が高レベルに変化すると論理
ゲートＧ１の出力は、遅延素子Ｄ２の遅延期間中高レベ
ルを維持する。これにより、論理ゲートＧ２の入力がと
もに高レベルとなり、論理ゲートＧ２及びインバータＩ
Ｖ２の出力にはこの論理ゲートＧ２の入力端の信号の遅
延時間差だけアクティブレベルとなるパルスが発生す
る。すなわち、ワード線駆動回路４にワード線駆動信号
ＲＡが伝達されるタイミングに、ワード線駆動信号ＲＡ
が正常に伝達されなければ、所定の期間アクティブレベ
ルとなる動作判定信号Ｚが出力される。
４にワード線駆動信号ＲＡが伝達されなかったとすると
（図２（Ｂ））、ワード線駆動信号ＲＡと、遅延素子Ｄ
２により遅延されたＲＡＳ信号（接点Ｎ１の信号）がと
もに低レベルであり、論理ゲートＧ１の出力は高レベル
となる。ここでＲＡＳ信号が高レベルに変化すると論理
ゲートＧ１の出力は、遅延素子Ｄ２の遅延期間中高レベ
ルを維持する。これにより、論理ゲートＧ２の入力がと
もに高レベルとなり、論理ゲートＧ２及びインバータＩ
Ｖ２の出力にはこの論理ゲートＧ２の入力端の信号の遅
延時間差だけアクティブレベルとなるパルスが発生す
る。すなわち、ワード線駆動回路４にワード線駆動信号
ＲＡが伝達されるタイミングに、ワード線駆動信号ＲＡ
が正常に伝達されなければ、所定の期間アクティブレベ
ルとなる動作判定信号Ｚが出力される。
【００１３】また、テストモードに入り（テストモード
信号ＴＭがアクティブレベル）、加速試験状態となると
電源電圧Ｖｃｃが７．０Ｖ以上に上げられる。すると電
源電圧判別回路７から高レベル（アクティブレベル）の
電源電圧判別信号ＯＶが出力される。
信号ＴＭがアクティブレベル）、加速試験状態となると
電源電圧Ｖｃｃが７．０Ｖ以上に上げられる。すると電
源電圧判別回路７から高レベル（アクティブレベル）の
電源電圧判別信号ＯＶが出力される。
【００１４】従って、テストモードにおける加速試験状
態のとき、ワード線駆動回路４にワード線駆動信号ＲＡ
が伝達されるべきタイミングにその伝達がなければ、判
定結果記憶回路８の論理ゲートＧ３の出力は、動作判定
信号Ｚのアクティブレベルと同期して低レベルとなりト
ランジスタＱ６はオンとなり、このとき論理ゲートＧ
４、インバータＩＶ７によりトランジスタＱ６、Ｑ８を
介してヒューズＦ１に電流が流れこれを切断する。
態のとき、ワード線駆動回路４にワード線駆動信号ＲＡ
が伝達されるべきタイミングにその伝達がなければ、判
定結果記憶回路８の論理ゲートＧ３の出力は、動作判定
信号Ｚのアクティブレベルと同期して低レベルとなりト
ランジスタＱ６はオンとなり、このとき論理ゲートＧ
４、インバータＩＶ７によりトランジスタＱ６、Ｑ８を
介してヒューズＦ１に電流が流れこれを切断する。
【００１５】一方、ワード線駆動回路４に正常にワード
線駆動信号ＲＡが伝達されていれば動作判定信号Ｚは常
にインアクティブレベルであるのでトランジスタＱ６は
オフとなっており、トランジスタＱ７のオン抵抗をヒュ
ーズＦ１が切断されない程度に十分大きく設定しておけ
ば、ヒェーズＦ１は切断されない。
線駆動信号ＲＡが伝達されていれば動作判定信号Ｚは常
にインアクティブレベルであるのでトランジスタＱ６は
オフとなっており、トランジスタＱ７のオン抵抗をヒュ
ーズＦ１が切断されない程度に十分大きく設定しておけ
ば、ヒェーズＦ１は切断されない。
【００１６】このヒューズＦ１が切断状態にあるか非切
断状態にあるかは、テストモード信号ＴＭをアクティブ
レベルにし電流電圧Ｖｃｃを７．０Ｖ以上に上げること
により、トランスファゲートＴＧ１及びトランジスタＱ
８をオンにし、端子ＴＭＯから知ることができる。すな
わち、トランジスタＱ６は通常はオフとなっているが
（動作判定信号Ｚがアクティブレベルのわずかな期間だ
けオン）、高抵抗ながらトランジスタＱ７は常にオンと
なっているので、ヒューズＦ１が切断状態であれば、端
子ＴＭＯは電流電圧Ｖｃｃレベル、非切断状態であれば
接地電位レベルとなる。
断状態にあるかは、テストモード信号ＴＭをアクティブ
レベルにし電流電圧Ｖｃｃを７．０Ｖ以上に上げること
により、トランスファゲートＴＧ１及びトランジスタＱ
８をオンにし、端子ＴＭＯから知ることができる。すな
わち、トランジスタＱ６は通常はオフとなっているが
（動作判定信号Ｚがアクティブレベルのわずかな期間だ
けオン）、高抵抗ながらトランジスタＱ７は常にオンと
なっているので、ヒューズＦ１が切断状態であれば、端
子ＴＭＯは電流電圧Ｖｃｃレベル、非切断状態であれば
接地電位レベルとなる。
【００１７】こうして、加速試験時にワード線駆動回路
４に正常にワード線駆動信号ＲＡが伝達されたかどう
か、すなわちメモリセルアルイ１にストレスが加ったか
どうかを判定することができる。
４に正常にワード線駆動信号ＲＡが伝達されたかどう
か、すなわちメモリセルアルイ１にストレスが加ったか
どうかを判定することができる。
【００１８】なお、この実施例において、トランジスタ
Ｑ６をＰ型としたが、Ｎ型としてもよく、この場合は論
理ゲートＧ３の出力信号をインバータによりレベル反転
してＮ型のトランジスタＱ６のゲートに印加すればよ
い。
Ｑ６をＰ型としたが、Ｎ型としてもよく、この場合は論
理ゲートＧ３の出力信号をインバータによりレベル反転
してＮ型のトランジスタＱ６のゲートに印加すればよ
い。
【００１９】
【発明の効果】以上説明したように本発明は、ワード線
駆動回路にワード線駆動信号が伝達されるべきタイミン
グにこのワード線駆動信号が伝達されたかどうかを判定
してこの判定結果を記憶すると共にこの記憶内容を特定
の端子から読出せる構成とすることにより、加速試験
時、メモリセルアレイにストレスが加ったかどうかを判
別することができる効果がある。
駆動回路にワード線駆動信号が伝達されるべきタイミン
グにこのワード線駆動信号が伝達されたかどうかを判定
してこの判定結果を記憶すると共にこの記憶内容を特定
の端子から読出せる構成とすることにより、加速試験
時、メモリセルアレイにストレスが加ったかどうかを判
別することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶回路の一例を示す回路図であ
る。
る。
１ 駆動信号発生回路 ２ 動作判定回路 ３ 行アドレスデコーダ ４ ワード線駆動回路 ５ メモリセルアレイ ６ 出力回路 ７ 電源電圧判別回路 ８ 判定結果記憶回路 ＢＬ ビット線 Ｄ１、Ｄ２ 遅延素子 Ｆ１ ヒューズ Ｇ１〜Ｇ４ 論理ゲート ＩＶ１〜ＩＶ７ インバータ ＭＣ メモリセル Ｑ１〜Ｑ８ トランジスタ ＴＧ１ トランスファゲート ＷＬ ワード線
Claims (3)
- 【請求項１】 ワード線と、ビット線と、前記ワード線
の活性状態に応答して前記ビット線に接続されるメモリ
セルと、制御信号を遅延させるとともにその論理レベル
を反転させた駆動信号を生成する駆動信号発生回路と、
前記駆動信号の第１の論理レベルに応答して前記ワード
線を前記活性状態とするワード線駆動回路と、前記制御
信号及び前記駆動信号を受け前記制御信号が第２の論理
レベルから前記第１の論理レベルに変化した後も前記駆
動信号が引き続き前記第２の論理レベルを保持している
ことに応答して動作判定信号を活性化させる動作判定回
路と、電源電圧が所定のレベルを超えると電源電圧判別
信号を活性化させる電源電圧判別回路と、記憶素子を含
み前記動作判定信号及び前記電源電圧判別信号がいずれ
も活性化していることに応答して前記記憶素子に書込み
を行う判定結果記憶回路とを備える半導体記憶回路。 - 【請求項２】 前記動作判定回路は、前記制御信号を遅
延する遅延素子と、前記駆動信号及び前記遅延素子の出
力の論理レベルがいずれも前記第２の論理レベルである
ことに応答してその出力を活性化状態とする第１の論理
ゲート回路と、前記制御信号が前記第１の論理レベルで
あり且つ前記第１の論理ゲート回路の前記出力が前記活
性化状態であることに応答して前記動作判定信号を活性
化させる第２の論理ゲート回路とからなることを特徴と
する請求項１記載の半導体記憶回路。 - 【請求項３】 前記遅延素子による遅延時間と前記駆動
信号発生回路による遅延時間とは実質的に同一であるこ
とを特徴とする請求項２記載の半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134584A JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
| US08/067,980 US5463636A (en) | 1992-05-27 | 1993-05-27 | Semiconductor memory device with built-in confirmation unit for accelerating test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134584A JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684399A JPH0684399A (ja) | 1994-03-25 |
| JP2848117B2 true JP2848117B2 (ja) | 1999-01-20 |
Family
ID=15131792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134584A Expired - Lifetime JP2848117B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463636A (ja) |
| JP (1) | JP2848117B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206710B1 (ko) * | 1996-09-23 | 1999-07-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트 회로 |
| US5781557A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | Memory test mode for wordline resistive defects |
| US6546510B1 (en) * | 1998-07-13 | 2003-04-08 | Texas Instruments Incorporated | Burn-in mode detect circuit for semiconductor device |
| KR100596436B1 (ko) * | 2004-07-29 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 테스트 방법 |
| JP5346835B2 (ja) * | 2010-02-08 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の異常検出方法 |
| JP6746659B2 (ja) * | 2018-11-09 | 2020-08-26 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びその内蔵セルフテスト方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| US5077738A (en) * | 1988-12-30 | 1991-12-31 | Intel Corporation | Test mode enable scheme for memory |
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| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
-
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-
1993
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