JP2786152B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に半導体基板の電位を検出する基板電位検出
回路と、各種端子に印加される静電気等の異常電圧に対
する保護回路とを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体メモリ回路を含む半導体集積回路
装置などでは、例えば１本のワード線に多数のＭＯＳト
ランジスタが接続され、その拡散容量が動作速度を低下
させるため、半導体基板の電位を負方向にバイアスして
その拡散容量を低減し、動作の高速化をはかっている。
【０００３】このような半導体集積回路装置は、半導体
基板を負方向にバイアスするための基板電位発生回路を
備えているが、消費電力の削減のため、書込み、読出し
動作時以外は、半導体基板の電位が所定のレベルになる
まで、基板電位発生回路の動作を停止させることが多
い。この基板電位発生回路の動作を制御するため、半導
体基板の電位を検出する基板電位検出回路が設けられて
いる。
【０００４】一方、信号を入出力するための入出力端子
や、電源電位供給用の電源端子（接地用端子も含む）に
は、静電気等の異常電圧が印加される危険性が高いの
で、通常、これら入出力端子及び電源端子と接続する回
路を異常電圧から保護するための保護回路が設けられて
いる。
【０００５】そして、基板電位検出回路に半導体基板の
電位を伝達するための基板電位検出用配線と、上記保護
回路に流れる電流経路用の配線とを別々に設けていたの
ではチップ面積が増大するため基板電位検出用配線と上
記電流経路用の配線とを１本で共用するのが一般的であ
る。
【０００６】基板電位検出回路と異常電圧に対する保護
回路とを含み、かつ基板電位検出用配線と保護回路の電
流経路用の配線とを共用する従来の半導体集積回路装置
の一例を示す回路図を図３に示す。
【０００７】この半導体集積回路装置は、半導体基板に
形成され電源電圧が供給されているときに基板電位検出
信号を含む各種信号を受けて所定の処理動作を行う内部
回路（図示省略）と、この内部回路と接続しこの内部回
路と外部回路との間で信号の授受を行う入出力端子Ｔ１
と、上記内部回路に電源電圧（接地電位を含む）を供給
するための電源端子Ｔ２と、上記半導体基板と接続しこ
の半導体基板の電位を伝達する基板電位検出用配線Ｌｓ
ｂと、寄生バイポーラトランジスタＢＴ１及びダイオー
ドＤ１を備え一端を入出力端子Ｔ１と接続し他端を基板
電位検出用配線Ｌｓｂと接続する入出力保護回路２と、
寄生バイポーラトランジスタＢＴ２及びダイオードＤ２
を備え一端を電源端子Ｔ２と接続し他端を基板電位検出
用配線Ｌｓｂと接続して入出力保護回路２と共に入出力
端子Ｔ１及び電源端子Ｔ２に印加される静電気等の異常
電圧から、これら端子（Ｔ１，Ｔ２）と接続する回路を
保護する電源保護回路３と、ゲートを基板電位検出用配
線Ｌｓｂと接続しソースを電源端子Ｔ２と接続するＭＯ
ＳトランジスタＭＴ１を備え上記半導体基板の電位を検
出して基板電位検出信号として上記内部回路へ供給する
基板電位検出回路１とを有する構成となっている。
【０００８】すなわち、入出力保護回路２及び電源保護
回路３の電流経路と基板電位検出用配線Ｌｓｂとが共用
となっている。
【０００９】なお、参考として、図３の回路図と対応す
る部分の配置図とその断面図とを図４（ａ），（ｂ）に
示す。
【００１０】図４（ａ）において、基板電位検出用配線
Ｌｓｂを含む実線部分は金属配線であり、絶縁膜１３の
上層部に形成される。また破線部分はＭＯＳトランジス
タＭＴ１のゲート部分であり、多結晶シリコン等で形成
される。更に、こまかい点線部分は、寄生バイポーラト
ランジスタＢＴ１，ＢＴ２、ダイオードＤ１，Ｄ２及び
ＭＯＳトランジスタＭＴ１の拡散層１２を示し、図４
（ｂ）において、Ｐ型がＮ型かによって斜線の方向を変
えている。なお、図４（ａ）にはウェル１１の表示は省
略されている。
【００１１】次に電源端子Ｔ２が接地された状態にあ
り、入出力端子Ｔ１に正の静電気が印加された際の動作
について説明する。
【００１２】入出力端子Ｔ１に静電気が印加されると、
静電気による放電電流Ｉは、入出力保護回路２のＭＯＳ
トランジスタＢＴ１を介して基板電位検出用配線Ｌｓｂ
に流れ（ＢＴ１のブレークダウンによる）その放電電流
Ｉは電源保護回路３に流れるＩ２と基板電位検出回路１
に流れるＩ１とに分かれる。放電電流Ｉ２は電源保護回
路３のダイオードＤ２を通して電源端子Ｔ２に放電され
るが、放電電流Ｉ１は、放電経路がないため、基板電位
検出回路１のＭＯＳトランジスタＭ５１のゲートに高電
圧を供給することになり、このゲート酸化膜を破壊する
危険性がある。
【００１３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、基板電位検出回路１の入力段のＭＯＳト
ランジスタＭＴ１のゲートが直接基板電位検出用配線Ｌ
ｓｂと接続されており、かつＭＯＳトランジスタＭＴ１
のソースが接地電位の電源端子Ｔ２と接続されており、
また基板電位検出用配線Ｌｓｂが入出力保護回路２及び
電源保護回路３の電流経路となっているので、入出力端
子Ｔ１に印加された異常電圧によって発生する基板電位
検出用配線Ｌｓｂに流れる電流でＭＯＳトランジスタＭ
Ｔ１のゲートが高電圧となり、このＭＯＳトランジスタ
ＭＴ１のゲート酸化膜が破壊される危険性がある。この
ような危険性は、組立工程や捺印工程等の電源電圧が供
給されていないときに多く発生する。この危険性を回避
しようとして入出力保護回路２及び電源保護回路３の電
流経路を基板電位検出用配線Ｌｓｂと分離しようとする
と、そのための金属配線が必要となり、チップ面積の増
大及び集積度の低下を招く、という問題点が生じる。
【００１４】本発明の目的は、チップ面積の増大及び集
積度の低下を招くことなく、異常電圧による基板電位検
出回路の入力段のＭＯＳトランジスタの破壊を防止する
ことができる半導体集積回路装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、入出力端子及び電源端子と接続し電源電圧が供
給されているとき半導体基板をバイアスする基板電位を
基板電位検出信号に対応して発生すると共に各種信号を
受けて所定の処理動作を行う内部回路と、半導体基板が
接続された基板電位検出用配線の電位を検出して前記基
板電位検出信号を発生する基板電位検出回路と、一端を
前記入出力端子及び電源端子それぞれと対応接続し他端
を共に前記基板電位検出用配線と接続して前記内部回路
を静電気を含む異常電圧から保護する入出力保護回路及
び電源保護回路と、前記電源電圧が供給されているとき
には前記基板電位検出回路に前記基板電位検出用配線の
電位を伝達し前記電源電圧が供給されていないときには
前記基板電位検出回路への前記基板電位検出用配線の電
位の伝達を遮断する保護回路とを有している。
【００１６】
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００１８】図１は本発明の一実施の形態を示す回路図
である。
【００１９】この実施の形態が図３に示された従来の半
導体集積回路装置と相違する点は、基板電位検出回路１
の入力段のＭＯＳトランジスタＭＴ１のゲートと基板電
位検出用配線Ｌｓｂとを分離し、これらの間に、入力端
を電源端子Ｔ２と接続するインバータＩＶ１と、ゲート
をこのインバータＩＶ１の出力端と接しソースを基板電
位検出用配線Ｌｓｂと接続しドレインをＭＯＳトランジ
スタＭＴ１のゲートと接続するＭＯＳトランジスタＭＴ
２とを備え、内部回路を含む半導体基板に形成された回
路に電源電圧が供給されているときにはＭＯＳトランジ
スタＭＴ２を導通状態として基板電位検出用配線Ｌｓｂ
の電位をＭＯＳトランジスタＭＴ１のゲートに伝達し、
上記回路に電源電圧が供給されていないときにはＭＯＳ
トランジスタＭＴ２を非導通としてＭＯＳトランジスタ
ＭＴ１のゲートへの基板電位検出用配線Ｌｓｂの電位の
伝達を遮断する保護回路４を設けた点にある。
【００２０】入出力端子Ｔ１及び電源端子Ｔ２に静電気
等の異常電圧が印加される危険性の高いのは、組立工程
や捺印工程等の、半導体基板に形成された回路に電源電
圧が供給されていない状態（第２の状態）のときであ
る。このときには、インバータＩＶ１の出力端（すなわ
ちＭＴ２のゲート）を基板電位検出用配線Ｌｓｂとの間
に電位差はなく、ＭＯＳトランジスタＭＴ２は非導通状
態となっており、入出力端子Ｔ１に異常電圧が印加さ
れ、この異常電圧によって入出力回路２から基板電位検
出用配線Ｌｓｂ及び電源保護回路３を経由して電流が流
れたとしても、この異常電圧及びその電流をＭＯＳトラ
ンジスタＭＴ２で遮断することができるので、ＭＯＳト
ラジスタＭＴ１のゲートには高電圧が印加されることは
なく、従ってＭＯＳトランジスタＭＴ１が破壊されるこ
とはない。
【００２１】また、この実施の形態では、入力保護回路
２及び電源保護回路３の電流経路と基板電位検出用配線
とが共用となっており、新たに設けられた保護回路４も
ＭＯＳトランジスタ３個で済むので、ＭＯＳトランジス
タＭＴ１の破壊防止対策のためのチップ面積の増大は極
めてわずかであり、集積度の低下も殆んどない。
【００２２】なお、半導体基板に形成された内部回路に
電源電圧が供給された状態（第１の状態）では、インバ
ータＩＶの出力端が高レベルとなり、ＭＯＳトランジス
タＭＴ２は導通状態となって基板電位検出用配線Ｌｓｂ
の電位が基板電位検出回路１のＭＯＳトランジスタＭＴ
１のゲートに伝達され、基板電位検出回路１はその電位
を検出して基板電位検出信号を内部回路へ供給する。
【００２３】図２には参考として、図１に示された回路
部分の配置図を示す。
【００２４】この図２において、保護回路４のＭＯＳト
ランジスタＭＴ２以外の部分がインバータＩＶ１であ
り、ＣＭＯＳ型となっている。このＣＭＯＳ型のインバ
ータＩＶ１のＰチャネル型及びＮチャネル型のＭＯＳト
ランジスタを、図２の下側及び上側のどちらとしても、
保護回路４の機能をはたすことができる。また、この図
２において、実線部分は金属配線を示し、破線部分は多
結晶シリコンによるＭＯＳトランジスタのゲートを示
し、こまかい点線部分はＭＯＳトランジスタ及びダイオ
ード等の拡散層を示すことは、図４に示された従来例と
同じである。また、この図２には、Ｐチャネル型のＭＯ
Ｓトランジスタ用のウェルは表示されていない。
【００２５】なお、この実施の形態において、保護回路
４のＭＯＳトランジスタＭＴ２の導通、非導通を制御す
る論理回路をインバータＩＶ１としたが、要は半導体基
板に形成された回路の第１及び第２の状態を判別してＭ
ＯＳトランジスタＭＴ２の導通，非導通を制御する回路
であればよいので、インバータに限定されるものではな
い。また、半導体基板に形成された回路の第１及び第２
の状態を、この回路に電源電圧が供給されているときと
いないとき、としたが、これ以外でも、異常電圧が発生
しやすい特に特定した状態のときに異常電圧から保護す
る、という場合もあり電源電圧が供給されているかいな
いか、という状態に限定されるものではない。
【００２６】
【発明の効果】以上説明したように本発明は、異常電圧
に対する保護回路の電流経路と基板電位検出用配線とは
共用のままとし、基板電位検出回路の入力段のＭＯＳト
ランジスタのゲートと基板電位検出用配線との間に、半
導体基板に形成された回路が第１の状態のときには基板
電位検出用配線の電位を上記ＭＯＳトランジスタのゲー
トに伝達し、異常電圧が発生しやすい第２の状態のとき
には上記ＭＯＳトランジスタのゲートへの基板電位検出
用配線の電位の伝達を遮断する保護回路を設けた構成と
したので、チップ面積の増大及び集積度の低下を招くこ
となく、異常電圧により基板電位検出回路の入力段のＭ
ＯＳトランジスタが破壊されるのを防止することができ
る効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路図である。
【図２】図１に示された実施の形態の配置図である。
【図３】従来の半導体集積回路装置の一例を示す回路図
である。
【図４】図３に示された半導体集積回路装置の配置図及
び断面図である。
【符号の説明】
１ 基板電位検出回路 ２ 入出力保護回路 ３ 電源保護回路 ４ 保護回路 ＩＶ１ インバータ Ｌｓｂ 基板電位検出用配線 ＭＴ１，ＭＴ２ ＭＯＳトランジスタ Ｔ１ 入出力端子 Ｔ２ 電源端子

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 入出力端子及び電源端子と接続し電源電
    圧が供給されているとき半導体基板をバイアスする基板
    電位を基板電位検出信号に対応して発生すると共に各種
    信号を受けて所定の処理動作を行う内部回路と、半導体基板が接続された基板電位検出用配線の電位を検
    出して前記基板電位検出信号を発生する基板電位検出回
    路と、 一端を前記入出力端子及び電源端子それぞれと対応接続
    し他端を共に前記基板電位検出用配線と接続して前記内
    部回路を静電気を含む異常電圧から保護する入出力保護
    回路及び電源保護回路と、前記電源電圧が供給されている ときには前記基板電位検
    出回路に前記基板電位検出用配線の電位を伝達し前記電
    源電圧が供給されていないときには前記基板電位検出回
    路への前記基板電位検出用配線の電位の伝達を遮断する
    保護回路とを有することを特徴とする半導体集積回路装
    置。
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