JPH0815206B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0815206B2 JPH0815206B2 JP61020615A JP2061586A JPH0815206B2 JP H0815206 B2 JPH0815206 B2 JP H0815206B2 JP 61020615 A JP61020615 A JP 61020615A JP 2061586 A JP2061586 A JP 2061586A JP H0815206 B2 JPH0815206 B2 JP H0815206B2
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- JP
- Japan
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- polycrystalline silicon
- layer
- trench isolation
- isolation region
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高集積化に適したメモリセル構成の半導
体記憶装置に関するものである。
体記憶装置に関するものである。
第３図（ａ），（ｂ）は、例えば1985年の国際固体回
路会議（ISSCC85）の講演番号FAM17.4において提案され
た高集積ダイナミック型半導体記憶装置の平面図および
第３図（ａ）のＸ−Ｘ′線における断面図である。これ
らの図において、１はｐ型半導体基板、２はフィールド
酸化膜、３は第１層目の多結晶シリコン、４はキャパシ
タ絶縁膜、５はn+拡散層、６はビット線となる第１層目
のAl配線、７はワード線９を構成する第２層目の多結晶
シリコン、８はワード線９を構成する第２層目のAl配線
で、一定間隔で多結晶シリコン７と電気的接続をとり、
ワード線９の低抵抗化を図っている。10はビット線を形
成するAl配線６とn+拡散層５とを電気的に接続するコン
タクト孔、CPは前記n+拡散層５と第１層目の多結晶シリ
コン３との間のキャパシタ絶縁膜４をはさんだ情報電荷
蓄積容量であり、溝掘り分離領域の斜面を利用して形成
されている。CFは平坦部に形成された第１層目の多結晶
シリコン３とn+拡散層５との間の情報電荷蓄積容量であ
る。
路会議（ISSCC85）の講演番号FAM17.4において提案され
た高集積ダイナミック型半導体記憶装置の平面図および
第３図（ａ）のＸ−Ｘ′線における断面図である。これ
らの図において、１はｐ型半導体基板、２はフィールド
酸化膜、３は第１層目の多結晶シリコン、４はキャパシ
タ絶縁膜、５はn+拡散層、６はビット線となる第１層目
のAl配線、７はワード線９を構成する第２層目の多結晶
シリコン、８はワード線９を構成する第２層目のAl配線
で、一定間隔で多結晶シリコン７と電気的接続をとり、
ワード線９の低抵抗化を図っている。10はビット線を形
成するAl配線６とn+拡散層５とを電気的に接続するコン
タクト孔、CPは前記n+拡散層５と第１層目の多結晶シリ
コン３との間のキャパシタ絶縁膜４をはさんだ情報電荷
蓄積容量であり、溝掘り分離領域の斜面を利用して形成
されている。CFは平坦部に形成された第１層目の多結晶
シリコン３とn+拡散層５との間の情報電荷蓄積容量であ
る。
このように、メモリセル外周部の溝掘り分離領域を情
報電荷蓄積容量CPとして活用することにより、情報電荷
蓄積容量CFを形成する平坦部面積を減少させ、チップ面
積を縮小させても十分に動作余裕が広く、α粒子等の放
射線により注入される少数担体に対して記憶情報電荷が
保持されるだけの情報電荷蓄積容量が確保できるように
構成されている。そして、第３図（ａ）に示すメモリセ
ルの周辺長を長く利用すればするほど、同量の情報電荷
蓄積容量CFを得るのに必要な溝の深さが浅くてすむ。
報電荷蓄積容量CPとして活用することにより、情報電荷
蓄積容量CFを形成する平坦部面積を減少させ、チップ面
積を縮小させても十分に動作余裕が広く、α粒子等の放
射線により注入される少数担体に対して記憶情報電荷が
保持されるだけの情報電荷蓄積容量が確保できるように
構成されている。そして、第３図（ａ）に示すメモリセ
ルの周辺長を長く利用すればするほど、同量の情報電荷
蓄積容量CFを得るのに必要な溝の深さが浅くてすむ。
また素子の高性能化のため、例えば特開昭51−74535
号公報に示される折り返しビット線構成とこの構造を組
み合せた場合、第３図（ａ）のＹ−Ｙ′線における断面
は、第３図（ｃ）に示すようになる。
号公報に示される折り返しビット線構成とこの構造を組
み合せた場合、第３図（ａ）のＹ−Ｙ′線における断面
は、第３図（ｃ）に示すようになる。
上記のような溝掘り分離領域の斜面に情報電荷蓄積容
量を形成した構造のメモリセルに、折り返しビット線構
成を適用した従来の半導体記憶装置では、その断面が第
３図（ｃ）に示すような形状となるため、第１層目の多
結晶シリコン３を溝掘り分離領域内でパターニングしな
ければならず、溝掘り分離領域を最小パターン幅にして
その幅で第１層目の多結晶シリコン３をエッチングする
ことが困難であるという問題点があった。
量を形成した構造のメモリセルに、折り返しビット線構
成を適用した従来の半導体記憶装置では、その断面が第
３図（ｃ）に示すような形状となるため、第１層目の多
結晶シリコン３を溝掘り分離領域内でパターニングしな
ければならず、溝掘り分離領域を最小パターン幅にして
その幅で第１層目の多結晶シリコン３をエッチングする
ことが困難であるという問題点があった。
またワード線９を構成する第２層目の多結晶シリコン
７により制御されるトランジスタのチャネル領域のエッ
ジ（第３図（ｃ）のＡ部）のリーク電流制御が困難であ
るうえ、段差が大きくなり、特に第２層目の多結晶シリ
コン７のパターニングが難しくなり、溝掘り分離領域の
絶縁物による埋め方に工夫が必要であるという問題点も
あった。
７により制御されるトランジスタのチャネル領域のエッ
ジ（第３図（ｃ）のＡ部）のリーク電流制御が困難であ
るうえ、段差が大きくなり、特に第２層目の多結晶シリ
コン７のパターニングが難しくなり、溝掘り分離領域の
絶縁物による埋め方に工夫が必要であるという問題点も
あった。
この発明は、かかる問題点を解決するためになされた
もので、溝掘り分離領域内において情報電荷蓄積容量の
一方の電極となる第１層目の多結晶シリコンのエッチン
グが不要であり、トランジスタのチャネル領域に溝掘り
分離領域のエッジがなく、段差も軽減できるメモリセル
構成を有する半導体記憶装置を得ることを目的とする。
もので、溝掘り分離領域内において情報電荷蓄積容量の
一方の電極となる第１層目の多結晶シリコンのエッチン
グが不要であり、トランジスタのチャネル領域に溝掘り
分離領域のエッジがなく、段差も軽減できるメモリセル
構成を有する半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、折り返しビット線
構成からなるメモリセルアレイを有し、メモリセルの分
離を行う溝掘り分離領域をトランジスタのチャネル領域
に接しないように、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝掘り分離領域においてはその
側面に情報電荷蓄積領域を形成したものである。
構成からなるメモリセルアレイを有し、メモリセルの分
離を行う溝掘り分離領域をトランジスタのチャネル領域
に接しないように、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝掘り分離領域においてはその
側面に情報電荷蓄積領域を形成したものである。
この発明においては、情報電荷蓄積容量の一方の電極
となる第１層目の多結晶シリコンが溝掘り分離領域を渡
り、溝掘り分離領域をはさむメモリセルに共通に使用さ
れる。またチャネル領域がエッジ状にならない。
となる第１層目の多結晶シリコンが溝掘り分離領域を渡
り、溝掘り分離領域をはさむメモリセルに共通に使用さ
れる。またチャネル領域がエッジ状にならない。
〔実施例〕 第１図（ａ），（ｂ），（ｃ）はこの発明の半導体記
憶装置の一実施例を示す平面図、第１図（ａ）のＸ−
Ｘ′線における断面図および第１図（ａ）のＹ−Ｙ′線
における断面図である。これらの図において、第３図
（ａ），（ｂ）と同一符号は同一部分を示し、11はメモ
リセルを構成するトランジスタのチャネル領域、12は溝
掘り分離領域、16a,16bは相補のビット線を形成する第
１層目のAl配線である。
憶装置の一実施例を示す平面図、第１図（ａ）のＸ−
Ｘ′線における断面図および第１図（ａ）のＹ−Ｙ′線
における断面図である。これらの図において、第３図
（ａ），（ｂ）と同一符号は同一部分を示し、11はメモ
リセルを構成するトランジスタのチャネル領域、12は溝
掘り分離領域、16a,16bは相補のビット線を形成する第
１層目のAl配線である。
第１図（ａ）の平面図はより明らかなように、この発
明の半導体記憶装置のメモリセルアレイ構成によれば、
情報電荷蓄積容量の一方の電極となる第１層目の多結晶
シリコン３を溝掘り分離領域12をはさむメモリセルに共
通に使用でき、溝掘り分離領域12内で第１層目の多結晶
シリコン３をパターニング／エッチングする必要がなく
なり、製造プロセスが容易になる。
明の半導体記憶装置のメモリセルアレイ構成によれば、
情報電荷蓄積容量の一方の電極となる第１層目の多結晶
シリコン３を溝掘り分離領域12をはさむメモリセルに共
通に使用でき、溝掘り分離領域12内で第１層目の多結晶
シリコン３をパターニング／エッチングする必要がなく
なり、製造プロセスが容易になる。
また溝掘り分離領域12とチャネル領域11とが接しなく
なるため、チャネル領域11がエッジ状とならず、トラン
ジスタのリーク電流制御が容易となり情報電荷の保持特
性の悪化がなくなるうえ、段差が小さくなるため第２層
目の多結晶シリコン７のパターニングも容易となる。
なるため、チャネル領域11がエッジ状とならず、トラン
ジスタのリーク電流制御が容易となり情報電荷の保持特
性の悪化がなくなるうえ、段差が小さくなるため第２層
目の多結晶シリコン７のパターニングも容易となる。
さらにこの構造は、溝掘り分離領域12の側面を最大に
活用できるために、従来例と同程度以上の情報電荷蓄積
容量を得ることができる。例えば、0.8μｍのデザイン
ルール，キャパシタ絶縁膜100Åとした場合に50fFの容
量を得るためには、セル面積が10μm2では溝掘り分離領
域12の深さは約２μｍですむことになり、製造プロセス
の軽減を図ることができる。
活用できるために、従来例と同程度以上の情報電荷蓄積
容量を得ることができる。例えば、0.8μｍのデザイン
ルール，キャパシタ絶縁膜100Åとした場合に50fFの容
量を得るためには、セル面積が10μm2では溝掘り分離領
域12の深さは約２μｍですむことになり、製造プロセス
の軽減を図ることができる。
なお、上記実施例では、情報電荷蓄積容量として電極
を第１層目の多結晶シリコン３とn+拡散層５とで形成し
た例をあげたが、他の組み合せでもよく、例えば多結晶
シリコン同士の組み合せの場合は、α線等の放射線照射
に対しても耐性のあるメモリセル構造が得られる。また
上記実施例では、ビット線に第１層目のアルミ配線を用
いたが、第３層目の多結晶シリコンで代用しても全く同
様の効果を呈する。
を第１層目の多結晶シリコン３とn+拡散層５とで形成し
た例をあげたが、他の組み合せでもよく、例えば多結晶
シリコン同士の組み合せの場合は、α線等の放射線照射
に対しても耐性のあるメモリセル構造が得られる。また
上記実施例では、ビット線に第１層目のアルミ配線を用
いたが、第３層目の多結晶シリコンで代用しても全く同
様の効果を呈する。
また第２図（ａ），（ｂ）はこの発明の半導体記憶装
置の他の実施例を示す平面図および第２図（ａ）のＸ−
Ｘ′線における断面図である。これらの図において、第
１図と同一符号は同一部分を示し、13はn+拡散層５と電
気的に接続され情報電荷蓄積容量の一方の電極となる第
２層目の多結晶シリコン、14は第１層目の多結晶シリコ
ン３と第２層目の多結晶シリコン13間のキャパシタ絶縁
膜、15は前記n+拡散層５と第２層目の多結晶シリコン13
とを電気的に接続する直接コンタクト、17はワード線を
形成する第３層目の多結晶シリコン、CSは第１層目の多
結晶シリコン３と第２層目の多結晶シリコン13間に形成
された情報電荷蓄積容量を示す。
置の他の実施例を示す平面図および第２図（ａ）のＸ−
Ｘ′線における断面図である。これらの図において、第
１図と同一符号は同一部分を示し、13はn+拡散層５と電
気的に接続され情報電荷蓄積容量の一方の電極となる第
２層目の多結晶シリコン、14は第１層目の多結晶シリコ
ン３と第２層目の多結晶シリコン13間のキャパシタ絶縁
膜、15は前記n+拡散層５と第２層目の多結晶シリコン13
とを電気的に接続する直接コンタクト、17はワード線を
形成する第３層目の多結晶シリコン、CSは第１層目の多
結晶シリコン３と第２層目の多結晶シリコン13間に形成
された情報電荷蓄積容量を示す。
この半導体装置は、第１層目の多結晶シリコン３とn+
拡散層５により情報電荷蓄積容量CPに、第１層目の多結
晶シリコン３と第２層目の多結晶シリコン13による情報
電荷蓄積容量CSが加えられ、さらに大きな情報電荷蓄積
容量を得ることができる構造となっている。
拡散層５により情報電荷蓄積容量CPに、第１層目の多結
晶シリコン３と第２層目の多結晶シリコン13による情報
電荷蓄積容量CSが加えられ、さらに大きな情報電荷蓄積
容量を得ることができる構造となっている。
この発明は以上説明したとおり、折り返しビット線構
成からなるメモリセルアレイを有し、メモリセルの分離
を行う溝掘り分離領域をトランジスタのチャネル領域に
接しないように、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝掘り分離領域においてはその
側面に情報電荷蓄積領域を形成したので、情報電荷蓄積
容量の一方の電極となる第１層目の多結晶シリコンを溝
掘り分離領域内でエッチングすることが不要となって製
造プロセスが容易になり、またトランジスタのチャネル
領域のリーク電流が通常のLOCOS構造程度に制御するう
え段差も軽減されるため、半導体記憶装置の信頼性およ
び歩留りが向上するという効果がある。
成からなるメモリセルアレイを有し、メモリセルの分離
を行う溝掘り分離領域をトランジスタのチャネル領域に
接しないように、かつこのチャネル領域を囲んで形成
し、チャネル領域を囲む溝掘り分離領域においてはその
側面に情報電荷蓄積領域を形成したので、情報電荷蓄積
容量の一方の電極となる第１層目の多結晶シリコンを溝
掘り分離領域内でエッチングすることが不要となって製
造プロセスが容易になり、またトランジスタのチャネル
領域のリーク電流が通常のLOCOS構造程度に制御するう
え段差も軽減されるため、半導体記憶装置の信頼性およ
び歩留りが向上するという効果がある。
【図面の簡単な説明】 第１図（ａ），（ｂ），（ｃ）はこの発明の半導体記憶
装置の一実施例を示す平面図，第１図（ａ）のＸ−Ｘ′
線における断面図および第１図（ａ）のＹ−Ｙ′線にお
ける断面図、第２図（ａ），（ｂ）はこの発明の他の実
施例を示す平面図および第２図（ａ）のＸ−Ｘ′線にお
ける断面図、第３図（ａ），（ｂ），（ｃ）は従来の半
導体記憶装置を示す平面図，第３図（ａ）のＸ−Ｘ′に
おける断面図および第３図（ａ）のＹ−Ｙ′線における
断面図である。 図において、１はｐ型半導体基板、３は第１層目の多結
晶シリコン、７はワード線を構成する第２層目の多結晶
シリコン、11はメモリセルを構成するトランジスタのチ
ャネル領域、12は溝掘り分離領域、16a,16bは相補のビ
ット線を形成する第１層目のAl配線である。 なお、各図中の同一符号は同一または相当部分を示す。
装置の一実施例を示す平面図，第１図（ａ）のＸ−Ｘ′
線における断面図および第１図（ａ）のＹ−Ｙ′線にお
ける断面図、第２図（ａ），（ｂ）はこの発明の他の実
施例を示す平面図および第２図（ａ）のＸ−Ｘ′線にお
ける断面図、第３図（ａ），（ｂ），（ｃ）は従来の半
導体記憶装置を示す平面図，第３図（ａ）のＸ−Ｘ′に
おける断面図および第３図（ａ）のＹ−Ｙ′線における
断面図である。 図において、１はｐ型半導体基板、３は第１層目の多結
晶シリコン、７はワード線を構成する第２層目の多結晶
シリコン、11はメモリセルを構成するトランジスタのチ
ャネル領域、12は溝掘り分離領域、16a,16bは相補のビ
ット線を形成する第１層目のAl配線である。 なお、各図中の同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−12752（ＪＰ，Ａ) 特開 昭60−167361（ＪＰ，Ａ) 特開 昭60−231357（ＪＰ，Ａ)
Claims (1)
- 【請求項１】折り返しビット線構成からなるメモリセル
アレイを有するダイナミックRAMにおいて、前記メモリ
セルアレイを構成するメモリセルの分離を行う溝掘り分
離領域を前記メモリセルを構成するトランジスタのチャ
ネル領域に接しないように、かつこのチャネル領域を囲
んで形成し、前記チャネル領域を囲む前記溝掘り分離領
域においては、その側面に情報電荷蓄積領域を形成した
ことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020615A JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
| DE8787300681T DE3781175T2 (de) | 1986-01-30 | 1987-01-27 | Halbleiterspeichervorrichtung. |
| EP87300681A EP0234741B1 (en) | 1986-01-30 | 1987-01-27 | Semiconductor memory device |
| US07/511,909 US5084746A (en) | 1986-01-30 | 1990-04-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020615A JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177963A JPS62177963A (ja) | 1987-08-04 |
| JPH0815206B2 true JPH0815206B2 (ja) | 1996-02-14 |
Family
ID=12032153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61020615A Expired - Lifetime JPH0815206B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5084746A (ja) |
| EP (1) | EP0234741B1 (ja) |
| JP (1) | JPH0815206B2 (ja) |
| DE (1) | DE3781175T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685427B2 (ja) * | 1986-03-13 | 1994-10-26 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH088316B2 (ja) * | 1990-01-31 | 1996-01-29 | 株式会社東芝 | 紫外線消去型不揮発性半導体メモリ装置 |
| US5726485A (en) * | 1996-03-13 | 1998-03-10 | Micron Technology, Inc. | Capacitor for a semiconductor device |
| KR100228773B1 (ko) * | 1996-12-31 | 1999-11-01 | 김영환 | 반도체소자 및 그 제조방법 |
| DE20121984U1 (de) | 2000-06-15 | 2003-11-27 | Reinz-Dichtungs-Gmbh & Co. Kg | Flachdichtung |
| JP2004193483A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| US4493056A (en) * | 1982-06-30 | 1985-01-08 | International Business Machines Corporation | RAM Utilizing offset contact regions for increased storage capacitance |
| JPS5922358A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 半導体記憶装置 |
| JPH0640573B2 (ja) * | 1983-12-26 | 1994-05-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59104156A (ja) * | 1982-12-07 | 1984-06-15 | Toshiba Corp | 多層キヤパシタ |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| US4717942A (en) * | 1983-07-29 | 1988-01-05 | Nec Corporation | Dynamic ram with capacitor groove surrounding switching transistor |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPS60167361A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPS61107762A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPS61140169A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体記憶装置とその製造方法 |
-
1986
- 1986-01-30 JP JP61020615A patent/JPH0815206B2/ja not_active Expired - Lifetime
-
1987
- 1987-01-27 DE DE8787300681T patent/DE3781175T2/de not_active Expired - Fee Related
- 1987-01-27 EP EP87300681A patent/EP0234741B1/en not_active Expired - Lifetime
-
1990
- 1990-04-24 US US07/511,909 patent/US5084746A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3781175T2 (de) | 1993-01-14 |
| US5084746A (en) | 1992-01-28 |
| JPS62177963A (ja) | 1987-08-04 |
| DE3781175D1 (de) | 1992-09-24 |
| EP0234741A2 (en) | 1987-09-02 |
| EP0234741A3 (en) | 1987-10-28 |
| EP0234741B1 (en) | 1992-08-19 |
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