JP3128829B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3128829B2 JP3128829B2 JP02414488A JP41448890A JP3128829B2 JP 3128829 B2 JP3128829 B2 JP 3128829B2 JP 02414488 A JP02414488 A JP 02414488A JP 41448890 A JP41448890 A JP 41448890A JP 3128829 B2 JP3128829 B2 JP 3128829B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばシリコン基板上
の素子形成領域にメモリセルが形成された例えばＤＲＡ
Ｍ（ダイナミックＲＡＭ）等の半導体メモリ装置に関す
る。
の素子形成領域にメモリセルが形成された例えばＤＲＡ
Ｍ（ダイナミックＲＡＭ）等の半導体メモリ装置に関す
る。
【０００２】
【従来の技術】近時、ＤＲＡＭ等の半導体メモリ装置の
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型（スタック型）としたスタ
ックトキャパシタが使用され始めている。また、セル面
積の縮小化並びにメモリ装置自体の集積化において効率
の良いオープンビット線方式のセル配置が注目されてき
ている。
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型（スタック型）としたスタ
ックトキャパシタが使用され始めている。また、セル面
積の縮小化並びにメモリ装置自体の集積化において効率
の良いオープンビット線方式のセル配置が注目されてき
ている。
【０００３】従来のオープンビット線構造による積層容
量型の半導体メモリ装置は、図１２に示すように、フィ
ールド絶縁層４１が形成されたシリコン基板４２の表面
に臨んでスイッチング素子Ｔｒの不純物拡散領域が形成
されており、その不純物拡散領域のうちの一方のソース
・ドレイン領域４３ａには、コンタクトホール４４を介
して例えばAl配線層からなるビット線４５が接続され、
他方のソース・ドレイン領域４３ｂには、スタックトキ
ャパシタＣのキャパシタ下部電極４６が接続されてい
る。
量型の半導体メモリ装置は、図１２に示すように、フィ
ールド絶縁層４１が形成されたシリコン基板４２の表面
に臨んでスイッチング素子Ｔｒの不純物拡散領域が形成
されており、その不純物拡散領域のうちの一方のソース
・ドレイン領域４３ａには、コンタクトホール４４を介
して例えばAl配線層からなるビット線４５が接続され、
他方のソース・ドレイン領域４３ｂには、スタックトキ
ャパシタＣのキャパシタ下部電極４６が接続されてい
る。
【０００４】キャパシタ下部電極４６は、第２層目の多
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極（ワード線）４７の上部にまで層間
絶縁層４８を介して形成されている。このキャパシタ下
部電極４６は、その上部に共通電極とされたキャパシタ
上部電極４９が誘導体膜５０を介して有しており、これ
らキャパシタ上記電極４９、誘電体膜５０及びキャパシ
タ下部電極４６の積層構造によりスタックトキャパシタ
Ｃが構成されている。ここで、シリコン基板４２上に形
成されたスイッチング素子Ｔｒとスタックトキャパシタ
Ｃとで１つのメモリセルＭＣが構成される。
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極（ワード線）４７の上部にまで層間
絶縁層４８を介して形成されている。このキャパシタ下
部電極４６は、その上部に共通電極とされたキャパシタ
上部電極４９が誘導体膜５０を介して有しており、これ
らキャパシタ上記電極４９、誘電体膜５０及びキャパシ
タ下部電極４６の積層構造によりスタックトキャパシタ
Ｃが構成されている。ここで、シリコン基板４２上に形
成されたスイッチング素子Ｔｒとスタックトキャパシタ
Ｃとで１つのメモリセルＭＣが構成される。
【０００５】そして、この半導体メモリ装置は、そのス
タックトキャパシタＣに必要な電荷の蓄積等が行なわ
れ、上記スイッチング素子Ｔｒに制御されながらビット
線４５を介しての読出しや書込み等が行なわれる。尚、
５１はワード線４７の低抵抗化を図るシャント用（裏打
ち用）のメタル配線であり、５２はSiO2等からなる層間
絶縁膜である。
タックトキャパシタＣに必要な電荷の蓄積等が行なわ
れ、上記スイッチング素子Ｔｒに制御されながらビット
線４５を介しての読出しや書込み等が行なわれる。尚、
５１はワード線４７の低抵抗化を図るシャント用（裏打
ち用）のメタル配線であり、５２はSiO2等からなる層間
絶縁膜である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ装置においては、集積化の進度に伴って、
以下のような問題が生じる。
半導体メモリ装置においては、集積化の進度に伴って、
以下のような問題が生じる。
【０００７】即ち、上層のビット線４５とソース・ドレ
イン領域４３ａとのコンタクトをとる必要から、スタッ
クトキャパシタＣを構成するキャパシタ下部電極４６及
びキャパシタ上部電極４９を、ビット線４５とシリコン
基板４２間のコンタクト部分を避けて形成する必要があ
る。このため、メモリセルＭＣ内のキャパシタ占有部分
が圧迫され、セル容量の十分なる確保が困難になるとい
う不都合がある。
イン領域４３ａとのコンタクトをとる必要から、スタッ
クトキャパシタＣを構成するキャパシタ下部電極４６及
びキャパシタ上部電極４９を、ビット線４５とシリコン
基板４２間のコンタクト部分を避けて形成する必要があ
る。このため、メモリセルＭＣ内のキャパシタ占有部分
が圧迫され、セル容量の十分なる確保が困難になるとい
う不都合がある。
【０００８】また、ビット線４５がキャパシタ上部電極
４９とメタル配線５１間に挟まれたかたちで存在してい
るため、ビット線４５の充放電時にビット線４５からキ
ャパシタ上部電極４９やワード線４７に干渉を及ぼし、
これが干渉雑音として現われると共に、ワード線４７に
印加する電圧を高レベルにした時においても、ビット線
４５に干渉雑音がのるという問題がある。これら干渉雑
音は、ビット線４５に絡んで発生し、データを劣化させ
るという不都合を引起し、特に、今回対象としているオ
ープンビット線構造を用いた場合において顕著である。
４９とメタル配線５１間に挟まれたかたちで存在してい
るため、ビット線４５の充放電時にビット線４５からキ
ャパシタ上部電極４９やワード線４７に干渉を及ぼし、
これが干渉雑音として現われると共に、ワード線４７に
印加する電圧を高レベルにした時においても、ビット線
４５に干渉雑音がのるという問題がある。これら干渉雑
音は、ビット線４５に絡んで発生し、データを劣化させ
るという不都合を引起し、特に、今回対象としているオ
ープンビット線構造を用いた場合において顕著である。
【０００９】また、従来における半導体メモリ装置の場
合、シリコン基板４２上に配線を幾層も積み重ねるた
め、シャント用メタル配線５１とシリコン基板４２間の
距離ｍが増大化する。一般に、シャント用メタル配線５
１は、周辺回路との結線等にも使用されるが、上記の如
くメタル配線５１とシリコン基板４２間の距離ｍが増大
すると、周辺回路におけるメタル配線５１とシリコン基
板４２間の低抵抗なコンタクト形成が困難になり、メタ
ル配線５１の段差被覆性が悪くなる。
合、シリコン基板４２上に配線を幾層も積み重ねるた
め、シャント用メタル配線５１とシリコン基板４２間の
距離ｍが増大化する。一般に、シャント用メタル配線５
１は、周辺回路との結線等にも使用されるが、上記の如
くメタル配線５１とシリコン基板４２間の距離ｍが増大
すると、周辺回路におけるメタル配線５１とシリコン基
板４２間の低抵抗なコンタクト形成が困難になり、メタ
ル配線５１の段差被覆性が悪くなる。
【００１０】本発明は、このような課題に鑑み成された
もので、その目的とするところは、例えば、オープンビ
ット線構造においてスタックトキャパシタの大容量化が
図れると共に、各配線間の干渉雑音の抑圧が図れ、メモ
リ装置自体の高集積化を促進することができる半導体メ
モリ装置を提供することにある。
もので、その目的とするところは、例えば、オープンビ
ット線構造においてスタックトキャパシタの大容量化が
図れると共に、各配線間の干渉雑音の抑圧が図れ、メモ
リ装置自体の高集積化を促進することができる半導体メ
モリ装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、基体１５上の
半導体層１にメモリセルＭＣ1 及びＭＣ2 が形成されて
なる半導体メモリ装置Ａにおいて、上記半導体層１の下
部に、第１絶縁層１０を介して形成され、かつメモリセ
ルＭＣ1 及びＭＣ2 と電気的に接続されるビット線２を
有すると共に、このビット線２の下部に、第２絶縁層１
０（２６）を介して帯状のビット線シールド用導電体１
２を有し、このビット線シールド用導電体１２は各ビッ
ト線２間を貫通して第１絶縁層１０に向かって突出し、
このビット線シールド用導電体１２に、ビット線シール
ド用電源を上記基体１５の裏面から供給して構成する。
また本発明は、上記半導体メモリ装置Ａにおいて、基体
１５がシリコン基板１３及び１５を貼り合わせて形成さ
れた構成とするを可とする。
半導体層１にメモリセルＭＣ1 及びＭＣ2 が形成されて
なる半導体メモリ装置Ａにおいて、上記半導体層１の下
部に、第１絶縁層１０を介して形成され、かつメモリセ
ルＭＣ1 及びＭＣ2 と電気的に接続されるビット線２を
有すると共に、このビット線２の下部に、第２絶縁層１
０（２６）を介して帯状のビット線シールド用導電体１
２を有し、このビット線シールド用導電体１２は各ビッ
ト線２間を貫通して第１絶縁層１０に向かって突出し、
このビット線シールド用導電体１２に、ビット線シール
ド用電源を上記基体１５の裏面から供給して構成する。
また本発明は、上記半導体メモリ装置Ａにおいて、基体
１５がシリコン基板１３及び１５を貼り合わせて形成さ
れた構成とするを可とする。
【００１２】
【作用】上述の本発明の構成によれば、ビット線２をス
イッチング素子Ｔｒ1 及びＴｒ2 が形成される半導体層
１の下部に第１絶縁層１０を介して形成するようにした
ので、メモリセルＭＣ1 及びＭＣ2 のワード線４ａ及び
４ｂとビット線用のコンタクト部分３との短絡のおそれ
がなくなり、これに伴ない、両者間の合せ余裕が不要と
なり、その分だけメモリセルＭＣ1 及びＭＣ2 の面積を
縮小化できる。
イッチング素子Ｔｒ1 及びＴｒ2 が形成される半導体層
１の下部に第１絶縁層１０を介して形成するようにした
ので、メモリセルＭＣ1 及びＭＣ2 のワード線４ａ及び
４ｂとビット線用のコンタクト部分３との短絡のおそれ
がなくなり、これに伴ない、両者間の合せ余裕が不要と
なり、その分だけメモリセルＭＣ1 及びＭＣ2 の面積を
縮小化できる。
【００１３】また、スタックトキャパシタＣ1 及びＣ2
の形成に際して、ビット線用のコンタクト部分３を回避
する必要がないため、メモリセルＭＣ1 及びＭＣ2 内に
おけるスタックトキャパシタＣ1 及びＣ2 の占有部分を
大きくしてセル容量を大きくすることができ、メモリセ
ルＭＣ1 及びＭＣ2 の面積を縮小化しても、所定のセル
容量を確保することができる。
の形成に際して、ビット線用のコンタクト部分３を回避
する必要がないため、メモリセルＭＣ1 及びＭＣ2 内に
おけるスタックトキャパシタＣ1 及びＣ2 の占有部分を
大きくしてセル容量を大きくすることができ、メモリセ
ルＭＣ1 及びＭＣ2 の面積を縮小化しても、所定のセル
容量を確保することができる。
【００１４】また、メモリセルＭＣ1 及びＭＣ2 の上部
にビット線２が形成されないため、ビット線２及びビッ
ト線２とメタル配線３２間に形成される層間絶縁層の厚
み分だけ、メモリセルＭＣ1 及びＭＣ2 側のメタル配線
３２とシリコン基板１５との離間距離Ｄが小さくなる。
その結果、メタル配線３２の周辺回路への結線における
低抵抗化を促進させることができると共に、メタル配線
３２の段差被覆性が良好となる。
にビット線２が形成されないため、ビット線２及びビッ
ト線２とメタル配線３２間に形成される層間絶縁層の厚
み分だけ、メモリセルＭＣ1 及びＭＣ2 側のメタル配線
３２とシリコン基板１５との離間距離Ｄが小さくなる。
その結果、メタル配線３２の周辺回路への結線における
低抵抗化を促進させることができると共に、メタル配線
３２の段差被覆性が良好となる。
【００１５】また、ビット線２とワード線４ａ、４ｂ間
の距離を増大化させても、メモリセルＭＣ1 及びＭＣ2
上部のステップカバレージ等には影響がないため、上記
増大化が達成でき、しかも、メモリセルＭＣ1及びＭＣ
2 上部にビット線２が存在しないことから、ビット線２
からワード線４ａ、４ｂやスタックトキャパシタＣ1 、
Ｃ2 に及ぼす干渉雑音及びワード線４ａ、４ｂの電位状
態によるビット線２の干渉雑音並びに寄生容量が低減化
される。
の距離を増大化させても、メモリセルＭＣ1 及びＭＣ2
上部のステップカバレージ等には影響がないため、上記
増大化が達成でき、しかも、メモリセルＭＣ1及びＭＣ
2 上部にビット線２が存在しないことから、ビット線２
からワード線４ａ、４ｂやスタックトキャパシタＣ1 、
Ｃ2 に及ぼす干渉雑音及びワード線４ａ、４ｂの電位状
態によるビット線２の干渉雑音並びに寄生容量が低減化
される。
【００１６】また、各ビット線２間にビット線シールド
用の導電体１２を各ビット線２間を貫通して第１絶縁層
１０に向かって突出して介在させるようにしたので、ビ
ット線２間の干渉雑音を抑圧でき、データの劣化の防止
が可能となる。
用の導電体１２を各ビット線２間を貫通して第１絶縁層
１０に向かって突出して介在させるようにしたので、ビ
ット線２間の干渉雑音を抑圧でき、データの劣化の防止
が可能となる。
【００１７】
【実施例】以下、図１〜図１１を参照しながら本発明の
実施例を説明する。
実施例を説明する。
【００１８】図１は、本実施例に係る半導体メモリ装置
Ａ、特にＤＲＡＭの要部を示す平面図、図２は、図１に
おけるＡ−Ａ線上の断面図、図３は、図１におけるＢ−
Ｂ線上の断面図である。
Ａ、特にＤＲＡＭの要部を示す平面図、図２は、図１に
おけるＡ−Ａ線上の断面図、図３は、図１におけるＢ−
Ｂ線上の断面図である。
【００１９】このメモリ装置Ａは、図１に示すように、
SiO2等からなる絶縁層に囲まれた素子形成領域１の中央
部分において、横方向に延びるビット線（破線で示す）
２とのコンタクト部分３を対称として左右に、上下方向
に延びる２本のワード線４ａ及び４ｂが形成されてな
り、図２に示すように、一方のワード線４ａと、コンタ
クト部分３におけるＮ型のソース・ドレイン領域５ｃ及
び図面上、ワード線４ａ右側のＮ型のソース・ドレイン
領域５ａとで構成されたスイッチング素子Ｔｒ1 上に絶
縁層６を介して蓄積ノードとなる多結晶シリコン層によ
る１つの電極（以下、単に蓄積ノード電極と記す）７ａ
が形成され、この蓄積ノード電極７ａと上記ソース・ド
レイン領域５ａとが電気的に接続されている。また、他
方のワード線４ｂと、コンタクト部分３におけるソース
・ドレイン領域５ｃ及び図面上、ワード線４ｂ左側のＮ
型のソース・ドレイン領域５ｂとで構成されたスイッチ
ング素子Ｔｒ2 上に絶縁層６を介して蓄積ノード電極７
ｂが形成され、この蓄積ノード電極７ｂと上記ソース・
ドレイン領域５ｂとが電気的に接続されている。
SiO2等からなる絶縁層に囲まれた素子形成領域１の中央
部分において、横方向に延びるビット線（破線で示す）
２とのコンタクト部分３を対称として左右に、上下方向
に延びる２本のワード線４ａ及び４ｂが形成されてな
り、図２に示すように、一方のワード線４ａと、コンタ
クト部分３におけるＮ型のソース・ドレイン領域５ｃ及
び図面上、ワード線４ａ右側のＮ型のソース・ドレイン
領域５ａとで構成されたスイッチング素子Ｔｒ1 上に絶
縁層６を介して蓄積ノードとなる多結晶シリコン層によ
る１つの電極（以下、単に蓄積ノード電極と記す）７ａ
が形成され、この蓄積ノード電極７ａと上記ソース・ド
レイン領域５ａとが電気的に接続されている。また、他
方のワード線４ｂと、コンタクト部分３におけるソース
・ドレイン領域５ｃ及び図面上、ワード線４ｂ左側のＮ
型のソース・ドレイン領域５ｂとで構成されたスイッチ
ング素子Ｔｒ2 上に絶縁層６を介して蓄積ノード電極７
ｂが形成され、この蓄積ノード電極７ｂと上記ソース・
ドレイン領域５ｂとが電気的に接続されている。
【００２０】また、蓄積ノード電極７ａ及び７ｂを含む
上面には、SiO2やSiN 等の薄膜の誘電体膜８を介して多
結晶シリコン層による共通電極のセルプレート電極９が
形成され、これらセルプレート電極９、誘電体膜８及び
蓄積ノード電極７ａ、７ｂとで、夫々スタックトキャパ
シタＣ1 及びＣ2 が構成されている。
上面には、SiO2やSiN 等の薄膜の誘電体膜８を介して多
結晶シリコン層による共通電極のセルプレート電極９が
形成され、これらセルプレート電極９、誘電体膜８及び
蓄積ノード電極７ａ、７ｂとで、夫々スタックトキャパ
シタＣ1 及びＣ2 が構成されている。
【００２１】そして、これらスイッチング素子Ｔｒ1 、
Ｔｒ2 及びスタックトキャパシタＣ1 、Ｃ2 で夫々２つ
のメモリセルＭＣ1 、ＭＣ2 が構成され、このメモリセ
ルＭＣ1 並びにＭＣ2 が、図１に示すように、ワード線
４ａ、４ｂとビット線２の交差点のすべてに形成されて
所謂オープンビット線方式の配列となっている。
Ｔｒ2 及びスタックトキャパシタＣ1 、Ｃ2 で夫々２つ
のメモリセルＭＣ1 、ＭＣ2 が構成され、このメモリセ
ルＭＣ1 並びにＭＣ2 が、図１に示すように、ワード線
４ａ、４ｂとビット線２の交差点のすべてに形成されて
所謂オープンビット線方式の配列となっている。
【００２２】しかして、本例においては、図２に示すよ
うに、素子形成領域１下に絶縁層１０を介してビット線
２が形成され、このビット線２と素子形成領域１内のソ
ース・ドレイン領域５ｃとが例えばｐｏｌｙ ｐｌｕｇ
技術による多結晶シリコン層１１により電気的に接続さ
れて、ビット線２用のコンタクト部分３が素子形成領域
１直下に形成されたかたちとなっている。また、図３に
示すように、各ビット線２間には、夫々絶縁層１０を介
して多結晶シリコン層によるシールド電極１２がビット
線２に沿って形成されている。このシールド電極１２
は、上記絶縁層１０下に形成された多結晶シリコン層１
３と該多結晶シリコン層１３から夫々ビット線２間の絶
縁層１０に向って上方に突出する帯状の電極部１４とか
ら成る。そして、このシールド電極１２は、多結晶シリ
コン層１３直下のシリコン基板１５の裏面から供給され
る電位Ｖcc又はＶssによって電気的に固定される。
うに、素子形成領域１下に絶縁層１０を介してビット線
２が形成され、このビット線２と素子形成領域１内のソ
ース・ドレイン領域５ｃとが例えばｐｏｌｙ ｐｌｕｇ
技術による多結晶シリコン層１１により電気的に接続さ
れて、ビット線２用のコンタクト部分３が素子形成領域
１直下に形成されたかたちとなっている。また、図３に
示すように、各ビット線２間には、夫々絶縁層１０を介
して多結晶シリコン層によるシールド電極１２がビット
線２に沿って形成されている。このシールド電極１２
は、上記絶縁層１０下に形成された多結晶シリコン層１
３と該多結晶シリコン層１３から夫々ビット線２間の絶
縁層１０に向って上方に突出する帯状の電極部１４とか
ら成る。そして、このシールド電極１２は、多結晶シリ
コン層１３直下のシリコン基板１５の裏面から供給され
る電位Ｖcc又はＶssによって電気的に固定される。
【００２３】次に、本例に係る半導体メモリ装置Ａの製
造方法を図４〜図１１に基いて説明する。尚、図１及び
図２と対応するものについては同符号を記す。
造方法を図４〜図１１に基いて説明する。尚、図１及び
図２と対応するものについては同符号を記す。
【００２４】ここで、図４〜図７で示す工程経過図は、
図３と同じ方向の断面を対象にして示すもので、図８〜
図１１で示す工程経過図は、図２と同じ方向の断面を対
象にして示すものであり、この製造方法の説明では、図
４〜図７並びに図８〜図１１を夫々並行して参照しなが
ら説明する。
図３と同じ方向の断面を対象にして示すもので、図８〜
図１１で示す工程経過図は、図２と同じ方向の断面を対
象にして示すものであり、この製造方法の説明では、図
４〜図７並びに図８〜図１１を夫々並行して参照しなが
ら説明する。
【００２５】まず、図４Ａ及び図８Ａに示すように、シ
リコン基板２１上の所定箇所、本例では素子分離領域と
なる部分のシリコン表面を例えば２０００Å程度選択的
にエッチング除去して凹部２２を形成したのち、全面に
熱酸化を施して全面に熱酸化膜（図面上、シリコン表面
から破線までの厚みに相当する）２３を形成する。その
後、例えばＣＶＤ法により、SiO2からなる絶縁層２４を
形成する。以下、上記熱酸化膜２３と絶縁層２４を含め
て単に絶縁層１０と記す。
リコン基板２１上の所定箇所、本例では素子分離領域と
なる部分のシリコン表面を例えば２０００Å程度選択的
にエッチング除去して凹部２２を形成したのち、全面に
熱酸化を施して全面に熱酸化膜（図面上、シリコン表面
から破線までの厚みに相当する）２３を形成する。その
後、例えばＣＶＤ法により、SiO2からなる絶縁層２４を
形成する。以下、上記熱酸化膜２３と絶縁層２４を含め
て単に絶縁層１０と記す。
【００２６】次に、図４Ｂ及び図８Ｂに示すように、シ
リコン基板２１上の素子形成領域１となる部分の各中央
部分に上記絶縁層１０を貫通する開口２５を夫々１つず
つ設ける。その後、これら開口２５を埋めるように全面
に多結晶シリコン層１１をＣＶＤ法等により形成したの
ち、エッチバックして、各開口２５内に多結晶シリコン
層１１を埋め込む（ｐｏｌｙ ｐｌｕｇ技術）。その
後、全面にビット線用のタングステン（Ｗ）ポリサイド
層２とSiO2からなる絶縁層２６を順次積層したのち、同
一マスクにてカットし、各開口２５内に埋め込まれた多
結晶シリコン層１１上にタングステン（Ｗ）ポリサイド
層２と絶縁層２６を残す。このとき、タングステン
（Ｗ）ポリサイド層２がビット線２となる。
リコン基板２１上の素子形成領域１となる部分の各中央
部分に上記絶縁層１０を貫通する開口２５を夫々１つず
つ設ける。その後、これら開口２５を埋めるように全面
に多結晶シリコン層１１をＣＶＤ法等により形成したの
ち、エッチバックして、各開口２５内に多結晶シリコン
層１１を埋め込む（ｐｏｌｙ ｐｌｕｇ技術）。その
後、全面にビット線用のタングステン（Ｗ）ポリサイド
層２とSiO2からなる絶縁層２６を順次積層したのち、同
一マスクにてカットし、各開口２５内に埋め込まれた多
結晶シリコン層１１上にタングステン（Ｗ）ポリサイド
層２と絶縁層２６を残す。このとき、タングステン
（Ｗ）ポリサイド層２がビット線２となる。
【００２７】次に、図４Ｃに示すように、全面にSiO2膜
を形成したのち、エッチバックして、ビット線２の側壁
にSiO2膜２７を形成する。即ち、サイドウォール２７を
形成する。このとき、絶縁層１０の上面に凹部２８が形
成できるように、オーバーエッチぎみに上記エッチバッ
クを行なう。
を形成したのち、エッチバックして、ビット線２の側壁
にSiO2膜２７を形成する。即ち、サイドウォール２７を
形成する。このとき、絶縁層１０の上面に凹部２８が形
成できるように、オーバーエッチぎみに上記エッチバッ
クを行なう。
【００２８】次に、図５Ａ及び図９Ａに示すように、全
面に多結晶シリコン層１３を堆積したのち、該多結晶シ
リコン層１３の表面を既知の平坦化技術（例えばポリッ
シング等）により平坦化する。この多結晶シリコン層１
３は、ビット線２のサイドオォール２７間にも堆積さ
れ、図３で示すビット線２間の干渉雑音を抑圧するシー
ルド電極１２を構成する。
面に多結晶シリコン層１３を堆積したのち、該多結晶シ
リコン層１３の表面を既知の平坦化技術（例えばポリッ
シング等）により平坦化する。この多結晶シリコン層１
３は、ビット線２のサイドオォール２７間にも堆積さ
れ、図３で示すビット線２間の干渉雑音を抑圧するシー
ルド電極１２を構成する。
【００２９】次に、図５Ｂ及び図９Ｂに示すように、平
坦化された多結晶シリコン層１３の端面に別のシリコン
基板１５を貼り合せたのち、他方のシリコン基板２１の
裏面から選択研磨を行なう。この選択研磨は、絶縁層１
０が露出するまで行なう。この選択研磨によって、絶縁
層１０で囲まれた島状のシリコン薄層、即ち素子形成領
域１が形成されると共に、該絶縁層１０による素子分離
領域２８が形成される。
坦化された多結晶シリコン層１３の端面に別のシリコン
基板１５を貼り合せたのち、他方のシリコン基板２１の
裏面から選択研磨を行なう。この選択研磨は、絶縁層１
０が露出するまで行なう。この選択研磨によって、絶縁
層１０で囲まれた島状のシリコン薄層、即ち素子形成領
域１が形成されると共に、該絶縁層１０による素子分離
領域２８が形成される。
【００３０】次に、図６Ａ及び図１０Ａに示すように、
全面に熱酸化を施して、素子形成領域１の表面に薄い熱
酸化膜、即ちゲート絶縁膜２９を形成したのち、多結晶
シリコン層によるワード線４ａ及び４ｂをパターニング
により形成する。その後、ワード線４ａ及び４ｂをマス
クとして例えばＮ型の不純物をイオン注入して素子形成
領域１に夫々３つのソース・ドレイン領域５ａ、５ｂ及
び５ｃを形成する。この時点でスイッチング素子Ｔｒ1
及びＴｒ2 が形成される。
全面に熱酸化を施して、素子形成領域１の表面に薄い熱
酸化膜、即ちゲート絶縁膜２９を形成したのち、多結晶
シリコン層によるワード線４ａ及び４ｂをパターニング
により形成する。その後、ワード線４ａ及び４ｂをマス
クとして例えばＮ型の不純物をイオン注入して素子形成
領域１に夫々３つのソース・ドレイン領域５ａ、５ｂ及
び５ｃを形成する。この時点でスイッチング素子Ｔｒ1
及びＴｒ2 が形成される。
【００３１】次に、図６Ｂ及び図１０Ｂに示すように、
全面にSiO2等からなる絶縁層６を形成したのち、ソース
・ドレイン領域５ａ及び５ｂに対応する箇所に該絶縁層
６を貫通する開口３０を形成する。その後、２層目の多
結晶シリコン層を全面に形成したのち、パターニングし
て、蓄積ノード電極７ａ及び７ｂを形成する。このと
き、蓄積ノード電極７ａ及び７ｂは、その間の距離ｄが
ビット線２のコンタクト部分３の開口幅Ｗとほぼ同じ
か、やや広い程度にまで比較的広く形成される。
全面にSiO2等からなる絶縁層６を形成したのち、ソース
・ドレイン領域５ａ及び５ｂに対応する箇所に該絶縁層
６を貫通する開口３０を形成する。その後、２層目の多
結晶シリコン層を全面に形成したのち、パターニングし
て、蓄積ノード電極７ａ及び７ｂを形成する。このと
き、蓄積ノード電極７ａ及び７ｂは、その間の距離ｄが
ビット線２のコンタクト部分３の開口幅Ｗとほぼ同じ
か、やや広い程度にまで比較的広く形成される。
【００３２】次に、図７及び図１１に示すように、蓄積
ノード電極７ａ及び７ｂを含む全面に薄膜の誘電体膜８
を例えば減圧ＣＶＤ法等により形成したのち、該誘電体
膜８上に多結晶シリコン層からなる共通電極のセルプレ
ート電極９を形成する。
ノード電極７ａ及び７ｂを含む全面に薄膜の誘電体膜８
を例えば減圧ＣＶＤ法等により形成したのち、該誘電体
膜８上に多結晶シリコン層からなる共通電極のセルプレ
ート電極９を形成する。
【００３３】そして、図２及び図３に示すように、全面
にSiO2等からなる層間膜３１を形成したのち、ワード線
４ａ及び４ｂの低抵抗化を図るためのシャント用のメタ
ル配線３２をパターニングにより形成して本例に係る半
導体メモリ装置Ａを得る。尚、これら図２及び図３で
は、上記図７及び図１１における絶縁膜１０、２６及び
２７を一括して絶縁膜１０として表示した。
にSiO2等からなる層間膜３１を形成したのち、ワード線
４ａ及び４ｂの低抵抗化を図るためのシャント用のメタ
ル配線３２をパターニングにより形成して本例に係る半
導体メモリ装置Ａを得る。尚、これら図２及び図３で
は、上記図７及び図１１における絶縁膜１０、２６及び
２７を一括して絶縁膜１０として表示した。
【００３４】上述の如く、本例によれば、ビット線２を
絶縁層１０を介して素子形成領域１の下に形成するよう
にしたので、ビット線用のコンタクト部分３とワード線
４ａ及び４ｂとの短絡のおそれがなくなる。これによ
り、両者間の合わせ余裕が不要となり、その分だけメモ
リセルＭＣ1 及びＭＣ2 の面積を縮小化できる。
絶縁層１０を介して素子形成領域１の下に形成するよう
にしたので、ビット線用のコンタクト部分３とワード線
４ａ及び４ｂとの短絡のおそれがなくなる。これによ
り、両者間の合わせ余裕が不要となり、その分だけメモ
リセルＭＣ1 及びＭＣ2 の面積を縮小化できる。
【００３５】また、スタックトキャパシタＣ1 及びＣ2
の形成に際して、ビット線用のコンタクト部分３を回避
する必要がないため、メモリセルＭＣ1 及びＭＣ2 内に
おける各スタックトキャパシタＣ1 及びＣ2 の占有部分
を大きくでき、それに伴ないセル容量を大きくすること
ができ、メモリセルＭＣ1 及びＭＣ2 の面積を縮小化し
ても、所定のセル容量を確保することができる。
の形成に際して、ビット線用のコンタクト部分３を回避
する必要がないため、メモリセルＭＣ1 及びＭＣ2 内に
おける各スタックトキャパシタＣ1 及びＣ2 の占有部分
を大きくでき、それに伴ないセル容量を大きくすること
ができ、メモリセルＭＣ1 及びＭＣ2 の面積を縮小化し
ても、所定のセル容量を確保することができる。
【００３６】また、メモリセルＭＣ1 及びＭＣ2 の上部
にビット線２が形成されないため、ビット線２及びビッ
ト線２とメタル配線３２間に形成される層間絶縁層（図
１２の層間絶縁層５２参照）の厚み分だけ、メモリセル
ＭＣ1 及びＭＣ2 側のメタル配線３２とシリコン基板１
５との離間距離Ｄ（図２参照）が小さくなる。その結
果、メタル配線３２の周辺回路への結線における低抵抗
化を促進させることができると共に、メタル配線３２の
段差被覆性が良好となる。
にビット線２が形成されないため、ビット線２及びビッ
ト線２とメタル配線３２間に形成される層間絶縁層（図
１２の層間絶縁層５２参照）の厚み分だけ、メモリセル
ＭＣ1 及びＭＣ2 側のメタル配線３２とシリコン基板１
５との離間距離Ｄ（図２参照）が小さくなる。その結
果、メタル配線３２の周辺回路への結線における低抵抗
化を促進させることができると共に、メタル配線３２の
段差被覆性が良好となる。
【００３７】また、ビット線２とワード線４ａ、４ｂ間
の距離を増大化させても、メモリセルＭＣ1 及びＭＣ2
上部のステップカバレージ等には影響がないため、上記
増大化が達成でき、しかも、メモリセルＭＣ1及びＭＣ
2 上部にビット線２が存在しないことから、ビット線２
からワード線４ａ、４ｂやスタックトキャパシタＣ1 、
Ｃ2 に及ぼす干渉雑音及びワード線４ａ、４ｂの電位状
態によるビット線２の干渉雑音並びに寄生容量が低減化
される。
の距離を増大化させても、メモリセルＭＣ1 及びＭＣ2
上部のステップカバレージ等には影響がないため、上記
増大化が達成でき、しかも、メモリセルＭＣ1及びＭＣ
2 上部にビット線２が存在しないことから、ビット線２
からワード線４ａ、４ｂやスタックトキャパシタＣ1 、
Ｃ2 に及ぼす干渉雑音及びワード線４ａ、４ｂの電位状
態によるビット線２の干渉雑音並びに寄生容量が低減化
される。
【００３８】また、各ビット線２間にビット線シールド
用の導電体１２を各ビット線２間を貫通して絶縁層１０
に向かって突出して介在させるようにしたので、ビット
線２間の干渉雑音を抑圧でき、干渉雑音によるデータの
劣化を防止することができる。
用の導電体１２を各ビット線２間を貫通して絶縁層１０
に向かって突出して介在させるようにしたので、ビット
線２間の干渉雑音を抑圧でき、干渉雑音によるデータの
劣化を防止することができる。
【００３９】以上のことから、本例に係る半導体装置Ａ
によれば、メモリセルＭＣ1 及びＭＣ2 の面積の縮小
化、セル容量の増大化、各配線間の干渉雑音の抑圧が図
れ、集積度並びに信頼性の高い半導体メモリ装置Ａを得
ることができる。
によれば、メモリセルＭＣ1 及びＭＣ2 の面積の縮小
化、セル容量の増大化、各配線間の干渉雑音の抑圧が図
れ、集積度並びに信頼性の高い半導体メモリ装置Ａを得
ることができる。
【００４０】上記実施例は、オープンビット線構造のＤ
ＲＡＭに適用した例を示したが、もちろん折り返しビッ
ト線構造のＤＲＡＭにも適用可能である。
ＲＡＭに適用した例を示したが、もちろん折り返しビッ
ト線構造のＤＲＡＭにも適用可能である。
【００４１】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、オープンビット線構造において、スタックトキャパ
シタの大容量化が図れると共に、各配線間の干渉雑音の
抑圧が図れ、半導体メモリ装置自体の高集積化並びに高
信頼性化を図ることができる。
ば、オープンビット線構造において、スタックトキャパ
シタの大容量化が図れると共に、各配線間の干渉雑音の
抑圧が図れ、半導体メモリ装置自体の高集積化並びに高
信頼性化を図ることができる。
【図１】本実施例に係る半導体メモリ装置の要部を示す
平面図。
平面図。
【図２】図１におけるＡ−Ａ線上の断面図。
【図３】図１におけるＢ−Ｂ線上の断面図。
【図４】本実施例に係る半導体メモリ装置の製造方法を
図３と同じ断面方向を対象にして示す工程経過図（その
１）。
図３と同じ断面方向を対象にして示す工程経過図（その
１）。
【図５】本実施例に係る半導体メモリ装置の製造方法を
図３と同じ断面方向を対象にして示す工程経過図（その
２）。
図３と同じ断面方向を対象にして示す工程経過図（その
２）。
【図６】本実施例に係る半導体メモリ装置の製造方法を
図３と同じ断面方向を対象にして示す工程経過図（その
３）。
図３と同じ断面方向を対象にして示す工程経過図（その
３）。
【図７】本実施例に係る半導体メモリ装置の製造方法を
図３と同じ断面方向を対象にして示す工程経過図（その
４）。
図３と同じ断面方向を対象にして示す工程経過図（その
４）。
【図８】本実施例に係る半導体メモリ装置の製造方法を
図２と同じ断面方向を対象にして示す工程経過図（その
１）。
図２と同じ断面方向を対象にして示す工程経過図（その
１）。
【図９】本実施例に係る半導体メモリ装置の製造方法を
図２と同じ断面方向を対象にして示す工程経過図（その
２）。
図２と同じ断面方向を対象にして示す工程経過図（その
２）。
【図１０】本実施例に係る半導体メモリ装置の製造方法
を図２と同じ断面方向を対象にして示す工程経過図（そ
の３）。
を図２と同じ断面方向を対象にして示す工程経過図（そ
の３）。
【図１１】本実施例に係る半導体メモリ装置の製造方法
を図２と同じ断面方向を対象にして示す工程経過図（そ
の４）。
を図２と同じ断面方向を対象にして示す工程経過図（そ
の４）。
【図１２】従来例に係る半導体メモリ装置を示す構成
図。
図。
Ａ 半導体メモリ装置 ＭＣ1 及びＭＣ2 メモリセル Ｔｒ1 及びＴｒ2 スイッチング素子 Ｃ1 及びＣ2 スタックトキャパシタ １ 素子形成領域 ２ ビット線 ３ コンタクト部分 ４ａ及び４ｂ ワード線 ５ａ〜５ｃ ソース・ドレイン領域 ６及び１０ 絶縁層 ７ａ及び７ｂ 蓄積ノード電極 ８ 誘電体膜 ９ セルプレート電極 １１及び１３ 多結晶シリコン層 １２ シールド電極 １４ 電極部 １５ シリコン基板
フロントページの続き (56)参考文献 特開 昭64−89559（ＪＰ，Ａ) 特開 平２−35771（ＪＰ，Ａ) 特開 平２−240949（ＪＰ，Ａ) 特開 昭63−283157（ＪＰ，Ａ) 特開 平４−217361（ＪＰ，Ａ) 特開 平４−118967（ＪＰ，Ａ) 特開 平４−94160（ＪＰ，Ａ) 特開 平２−60163（ＪＰ，Ａ) 特開 平１−225353（ＪＰ，Ａ) 特開 平１−179449（ＪＰ，Ａ) 特開 平１−149452（ＪＰ，Ａ) 特開 昭64−67956（ＪＰ，Ａ) 特開 昭63−269565（ＪＰ，Ａ) 特開 昭63−232459（ＪＰ，Ａ) 特開 昭63−232458（ＪＰ，Ａ) 特開 昭63−157463（ＪＰ，Ａ) 特開 昭61−88554（ＪＰ，Ａ) 特開 昭60−227461（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/12
Claims (2)
- 【請求項１】 基体上の半導体層にメモリセルが形成さ
れてなる半導体メモリ装置において、 上記半導体層の下部に、第１絶縁層を介して形成され、
かつ上記メモリセルと電気的に接続されるビット線を有
すると共に、該ビット線の下部に、第２絶縁層を介して
帯状のビット線シールド用導電体を有し、該ビット線シ
ールド用導電体は各ビット線間を貫通して第１絶縁層に
向かって突出し、該ビット線シールド用導電体に、ビッ
ト線シールド用電源を上記基体の裏面から供給すること
を特徴とする半導体メモリ装置。 - 【請求項２】 上記基体は、シリコン基板を貼り合わせ
て形成されていることを特徴とする請求項１に記載の半
導体メモリ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239418A JP3003188B2 (ja) | 1990-09-10 | 1990-09-10 | 半導体メモリ及びその製造方法 |
| JP02414488A JP3128829B2 (ja) | 1990-12-26 | 1990-12-26 | 半導体メモリ装置 |
| TW080107033A TW200602B (ja) | 1990-09-10 | 1991-09-04 | |
| EP91115019A EP0475280B1 (en) | 1990-09-10 | 1991-09-05 | Semiconductor memory device |
| DE69125671T DE69125671T2 (de) | 1990-09-10 | 1991-09-05 | Halbleiter-Speicherbauteil |
| KR1019910015732A KR100225545B1 (ko) | 1990-09-10 | 1991-09-10 | 반도체기억장치 및 디램 형성방법 |
| US08/306,434 US5424235A (en) | 1990-09-10 | 1994-09-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02414488A JP3128829B2 (ja) | 1990-12-26 | 1990-12-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225276A JPH04225276A (ja) | 1992-08-14 |
| JP3128829B2 true JP3128829B2 (ja) | 2001-01-29 |
Family
ID=18522961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02414488A Expired - Fee Related JP3128829B2 (ja) | 1990-09-10 | 1990-12-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180110652A (ko) * | 2011-02-02 | 2018-10-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950011643B1 (ko) * | 1992-04-17 | 1995-10-07 | 현대전자산업주식회사 | 반도체장치 및 그 제조방법 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6831322B2 (en) | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| JPH0982918A (ja) * | 1995-09-19 | 1997-03-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| FR2955200B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
| TWI492368B (zh) | 2011-01-14 | 2015-07-11 | Semiconductor Energy Lab | 半導體記憶裝置 |
| US8780614B2 (en) * | 2011-02-02 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8686486B2 (en) * | 2011-03-31 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
-
1990
- 1990-12-26 JP JP02414488A patent/JP3128829B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180110652A (ko) * | 2011-02-02 | 2018-10-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 |
| KR102003165B1 (ko) * | 2011-02-02 | 2019-07-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04225276A (ja) | 1992-08-14 |
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| JPH11168192A (ja) | 半導体記憶装置 |
Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |