JPS5922358A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5922358A JPS5922358A JP57131567A JP13156782A JPS5922358A JP S5922358 A JPS5922358 A JP S5922358A JP 57131567 A JP57131567 A JP 57131567A JP 13156782 A JP13156782 A JP 13156782A JP S5922358 A JPS5922358 A JP S5922358A
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- JP
- Japan
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- polycrystalline silicon
- silicon film
- gate electrode
- layer polycrystalline
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１個のＭＯＳ）ランジスタと１個のＭＯＳキ
ャパシタによシ１ピットのメモリセルを構成する半導体
記憶装置に関する。
ャパシタによシ１ピットのメモリセルを構成する半導体
記憶装置に関する。
〔発明の技術的背景とその問題点３
１個のＭＯＳ）ランジスタと１個のＭＯＳキャパシタに
よ勺１ビットのメモリセルを構成するダイナミックＲＡ
Ｍの場合、記憶データは電荷の形でＭＯＳキャパシタに
蓄えられる。それ故、メモリセルのＭＯＳキャパシタに
蓄えられる電荷量の多少がダイナミックＲＡＭの性能を
大きく左右する。ＭＯＳキャパシタの電荷ｔＱはＭＯＳ
キャパシタの容量をＯ１書込み電圧を■としたとき。
よ勺１ビットのメモリセルを構成するダイナミックＲＡ
Ｍの場合、記憶データは電荷の形でＭＯＳキャパシタに
蓄えられる。それ故、メモリセルのＭＯＳキャパシタに
蓄えられる電荷量の多少がダイナミックＲＡＭの性能を
大きく左右する。ＭＯＳキャパシタの電荷ｔＱはＭＯＳ
キャパシタの容量をＯ１書込み電圧を■としたとき。
−ＯＶ
であるから、書込み電圧Ｖの低圧化に比例してＱは小さ
くｋる。これを補うには、容量０を大にするしかたい。
くｋる。これを補うには、容量０を大にするしかたい。
ＭＯＳキャパシタの容量を大きくする手段としては、面
積を大にすること、絶縁膜厚を小にすること、誘電率の
大きい絶縁膜を選ぶこと、が考えられる。しかし、ＭＯ
Ｓキャパシタの面積を増加することは同じデザインルー
ルのもとではダイナミックＲＡＭのチップサイズ増加に
つながシ、製品の歩留り低下、コスト増大をもたらす。
積を大にすること、絶縁膜厚を小にすること、誘電率の
大きい絶縁膜を選ぶこと、が考えられる。しかし、ＭＯ
Ｓキャパシタの面積を増加することは同じデザインルー
ルのもとではダイナミックＲＡＭのチップサイズ増加に
つながシ、製品の歩留り低下、コスト増大をもたらす。
また、絶縁膜厚を極端に薄くすることは、耐圧低下など
信頼性上問題となる。誘電率の大きい絶縁膜としては、
８ｉ０１に代り得るものとして比誘電率がこれの２倍近
い８ｉｓＮ、 が従来よシ検討されているが、製造工
程が複雑になったシ、リーク電流が大きい等の理由で実
用性がない。他の絶縁膜についても、現在のＳｌプロセ
スに適合する好ましい材料が見当らない。
信頼性上問題となる。誘電率の大きい絶縁膜としては、
８ｉ０１に代り得るものとして比誘電率がこれの２倍近
い８ｉｓＮ、 が従来よシ検討されているが、製造工
程が複雑になったシ、リーク電流が大きい等の理由で実
用性がない。他の絶縁膜についても、現在のＳｌプロセ
スに適合する好ましい材料が見当らない。
本発明はチップサイズを増大させることなく、また従来
の製造プロセスに変更を加えることカく、メモリセルサ
イズに占めるＭＯ８キャパシタ面涜０占める割合を大き
くするレイアウトを採用して高性能化を図った半導体記
憶装置を提供することを目的とする。
の製造プロセスに変更を加えることカく、メモリセルサ
イズに占めるＭＯ８キャパシタ面涜０占める割合を大き
くするレイアウトを採用して高性能化を図った半導体記
憶装置を提供することを目的とする。
本発明においては、まず４個のメモリセルがスイッチン
グＭＯ８）ランジスタのドレインを共用して、このドレ
インを中心に放射状を々して配列されて１グループを構
成するように、メモリセルアレイのグループ分けを行う
。このよりな１グループの４個のメモリセルのレイアウ
トを等価回路を用いて模式的に示すと第１図のとおシで
ある。この場合、３層の多勢晶シリコンプロセスを用い
て電極配線を形成する。即ち第１層多結晶シリコン膜を
用いて、全ビットに共通なＭＯＳキャパシタ電極（第１
図のキャパシタ０１〜Ｃ４の接地側電極）を構成する。
グＭＯ８）ランジスタのドレインを共用して、このドレ
インを中心に放射状を々して配列されて１グループを構
成するように、メモリセルアレイのグループ分けを行う
。このよりな１グループの４個のメモリセルのレイアウ
トを等価回路を用いて模式的に示すと第１図のとおシで
ある。この場合、３層の多勢晶シリコンプロセスを用い
て電極配線を形成する。即ち第１層多結晶シリコン膜を
用いて、全ビットに共通なＭＯＳキャパシタ電極（第１
図のキャパシタ０１〜Ｃ４の接地側電極）を構成する。
４個のＭ０８トランジスタＱ１〜Ｑ４のうち、相対向す
る一方の対のＭＯＳ）ランジスタＱ１ 。
る一方の対のＭＯＳ）ランジスタＱ１ 。
Ｑ、のゲート電極配線Ｇ１．、Ｇ、ｔは第２層多結晶シ
リコン膜によシ、他方９対のＭＯＳ）ランジスタＱＡ＝
Ｑ４のゲート電極配線Ｇ！Ｉ Ｉ Ｇ２！ ｋま第３層
多結晶シリコン膜によシ、それぞれ形成する。
リコン膜によシ、他方９対のＭＯＳ）ランジスタＱＡ＝
Ｑ４のゲート電極配線Ｇ！Ｉ Ｉ Ｇ２！ ｋま第３層
多結晶シリコン膜によシ、それぞれ形成する。
実際のメモリセルのレイアウトの概略を第２図に示す。
図の一点鎮線で区画された領域が４個のメモリセルをも
つ一つのグループをなしている。各グループの中心部が
４個のＭＯＳ）ランジスタＱ１〜Ｑ４の共通ドレインと
なり、ここから十字状に延びた先端位置に、第１層多結
晶シリコン膜電極をもつＭＯＳキャパシタＣ１〜０４が
形成される。第２層多結晶シリコン膜および第３層多結
晶シリコン膜からなるゲート電極配線Ｇ１８． Ｇ、、
、・・・およびＧ雪１＊Ｇ！２＊・・・は、図示のよ
うに基本的には２本ずつ交互にＹ方向に配゛設されてい
る。そして、側光はグループＩでは、ゲート電極配線Ｇ
□、Ｇ０のＹ方向に走る部分がそれぞれＸ方向に対向す
るＭ０８トランジスタＱｓ＊Ｑ＋のゲート電極とな〕、
その外側を走るゲート電極配線Ｇ１． 、 Ｇ、、から
ゲート電極配線Ｇ、、 、 Ｇ□と交差させてＸ方向に
分岐させた部分がそれぞれＹ方向に対向するＭＯＳ）ラ
ンジスタＱｔ−Ｑｔのゲート電極と寿っている。
つ一つのグループをなしている。各グループの中心部が
４個のＭＯＳ）ランジスタＱ１〜Ｑ４の共通ドレインと
なり、ここから十字状に延びた先端位置に、第１層多結
晶シリコン膜電極をもつＭＯＳキャパシタＣ１〜０４が
形成される。第２層多結晶シリコン膜および第３層多結
晶シリコン膜からなるゲート電極配線Ｇ１８． Ｇ、、
、・・・およびＧ雪１＊Ｇ！２＊・・・は、図示のよ
うに基本的には２本ずつ交互にＹ方向に配゛設されてい
る。そして、側光はグループＩでは、ゲート電極配線Ｇ
□、Ｇ０のＹ方向に走る部分がそれぞれＸ方向に対向す
るＭ０８トランジスタＱｓ＊Ｑ＋のゲート電極とな〕、
その外側を走るゲート電極配線Ｇ１． 、 Ｇ、、から
ゲート電極配線Ｇ、、 、 Ｇ□と交差させてＸ方向に
分岐させた部分がそれぞれＹ方向に対向するＭＯＳ）ラ
ンジスタＱｔ−Ｑｔのゲート電極と寿っている。
一方、このグループエと斜め方向に隣接するグループ、
図の例ではグループ■〜Ｖにおいては、第２１ｆ１ゲー
ト電極配線と第３層ゲート電極配線の関係が逆になって
いる。
図の例ではグループ■〜Ｖにおいては、第２１ｆ１ゲー
ト電極配線と第３層ゲート電極配線の関係が逆になって
いる。
なお、各グループの共通ドレインは、第２図では省略し
たが例えばＸ方向に走るディジット線となる人ｌ配線で
共通接続する。
たが例えばＸ方向に走るディジット線となる人ｌ配線で
共通接続する。
本発明によれば、４個のＭＯＳ）ランジスタのドレイン
を共用することによりＡ、ｌ配線のコンタクトホール占
有面積が小さくなり、また３層多結晶シリコンプロセス
を用いて、共通ドレインから十字状に延びる位置に隣接
するゲート電極が互いに交差するＭＯＳ）ランジスタ、
更にその先端部にＭＯＳキャパシタを構成することによ
って、メモリセルに占めるＭＯＳキャパシタの面積を従
来より大きくすることができ、従ってチップサイズの増
大をもたらすことなく、また製造プロセスを変更するこ
となくダイナミックＲＡＭの晶性能化を図ることができ
る。
を共用することによりＡ、ｌ配線のコンタクトホール占
有面積が小さくなり、また３層多結晶シリコンプロセス
を用いて、共通ドレインから十字状に延びる位置に隣接
するゲート電極が互いに交差するＭＯＳ）ランジスタ、
更にその先端部にＭＯＳキャパシタを構成することによ
って、メモリセルに占めるＭＯＳキャパシタの面積を従
来より大きくすることができ、従ってチップサイズの増
大をもたらすことなく、また製造プロセスを変更するこ
となくダイナミックＲＡＭの晶性能化を図ることができ
る。
（発明の実施例〕
本発明の一実施例を製造工程に従って具体的に説明する
。
。
第３図（ａ）〜（ｅ）は製造工程を示すパターン図であ
り、第４図（ａ） Ｉ （ｂ）は第３図（ｅ）のそれぞ
れＡ−Ａ’、Ｂ＝Ｂ’断面図である。
り、第４図（ａ） Ｉ （ｂ）は第３図（ｅ）のそれぞ
れＡ−Ａ’、Ｂ＝Ｂ’断面図である。
半導体基板として例えばＰ型シリコン基板１を周込、周
知の選択酸化法などにょジ、第３図（ａ）に斜線で示す
ようにフィールド酸化ＩＩＩ ２を形成し、フィールド
酸化膜２で区画された各グループの素子形成領域３を露
出させる。
知の選択酸化法などにょジ、第３図（ａ）に斜線で示す
ようにフィールド酸化ＩＩＩ ２を形成し、フィールド
酸化膜２で区画された各グループの素子形成領域３を露
出させる。
そして、素子形成領域３上にｇ１ゲート酸化膜を形成し
、その上に第１層多結晶シリコン膜を堆積し、これをバ
ターニングして、ｉ：１ｉＪ（ｂ）に斜線で示すように
全ビットに共通＆ＭＯ８ＭＯＳキャパシタ電極成する。
、その上に第１層多結晶シリコン膜を堆積し、これをバ
ターニングして、ｉ：１ｉＪ（ｂ）に斜線で示すように
全ビットに共通＆ＭＯ８ＭＯＳキャパシタ電極成する。
次に第２ゲート酸化膜を形成し、その上に第２Ｉ＠多結
晶シリコン膜を堆積し、これをパターニングして、第３
図（Ｃ）に斜線で示すように、ゲート電極配線５（５１
ｍ５ｔ ＊・・・）を形成する。
晶シリコン膜を堆積し、これをパターニングして、第３
図（Ｃ）に斜線で示すように、ゲート電極配線５（５１
ｍ５ｔ ＊・・・）を形成する。
このゲート電極配線５はワード線を兼ねるもので基本的
にＹ方向に平行Ｋｆｌす、あるグループではそのＹ方向
に定る部分でＸ方向に対向するトランジスタのゲート電
極とし、これに斜め方向に隣接するグループでは、Ｘ方
向に分岐させた部分でＹ方向に対向するトランジスタの
ゲート電極とする。
にＹ方向に平行Ｋｆｌす、あるグループではそのＹ方向
に定る部分でＸ方向に対向するトランジスタのゲート電
極とし、これに斜め方向に隣接するグループでは、Ｘ方
向に分岐させた部分でＹ方向に対向するトランジスタの
ゲート電極とする。
その後に、第３ゲート酸化膜を形成し、その上に第３層
多結晶シリコン膜を堆積し、これをバターニングして、
第３図（ｄ）に斜線で示すように、ゲート電極配線６（
６１ｍ６ｔ ＊・・・）を形成する。このゲート電極
配線６も基本的にはＹ方向に平行に走りワード線を兼ね
るものであって、先の電極配線５をは逆の関係でＹ方向
−Ｊ／ｃ定る部分とこれからＸ方向に分岐させた部分で
各グループのトランジスタのゲート電極を形成する。
多結晶シリコン膜を堆積し、これをバターニングして、
第３図（ｄ）に斜線で示すように、ゲート電極配線６（
６１ｍ６ｔ ＊・・・）を形成する。このゲート電極
配線６も基本的にはＹ方向に平行に走りワード線を兼ね
るものであって、先の電極配線５をは逆の関係でＹ方向
−Ｊ／ｃ定る部分とこれからＸ方向に分岐させた部分で
各グループのトランジスタのゲート電極を形成する。
次に不純物拡散を行って各グループのトランジスタの共
通ドレイン２を形成した後、ＯＶＤ酸化膜を被せ、各グ
ループの中心点にコンタクトホールを穿ち、第３図（ｅ
）に斜線で示すようにＸ方向に定るディジット線として
の人ｌ配線８（Ｉｊｌ 、８□ 、・・・）を配設し、
保護膜を被せて完成する。
通ドレイン２を形成した後、ＯＶＤ酸化膜を被せ、各グ
ループの中心点にコンタクトホールを穿ち、第３図（ｅ
）に斜線で示すようにＸ方向に定るディジット線として
の人ｌ配線８（Ｉｊｌ 、８□ 、・・・）を配設し、
保護膜を被せて完成する。
本実施例の効果を以下に詳細に説明する。４個のメモリ
セルを１つのノード（コンタクト）でディジット線につ
なげることにより、従来のメモリセルより、１セル領域
で占めるＭＯＳキャパシタ面積を増大できる。具体的に
、従来の２つのメモリセルで１つのノードを共用する場
合と比較すると、−１セル領域でコンタクト等が占める
面積が５０％減少する。この事は多大の利益をダイナミ
ックＲＡＭに対して寿える。
セルを１つのノード（コンタクト）でディジット線につ
なげることにより、従来のメモリセルより、１セル領域
で占めるＭＯＳキャパシタ面積を増大できる。具体的に
、従来の２つのメモリセルで１つのノードを共用する場
合と比較すると、−１セル領域でコンタクト等が占める
面積が５０％減少する。この事は多大の利益をダイナミ
ックＲＡＭに対して寿える。
第１に、ディジット線の浮遊容量を作り出す大きな要因
となる接合容量を減少でき、かつキャパシタ面積を大き
くとることができる。従来のメモリセルにおいては、デ
ィジット線容量０ｐが約６００ ｆＦでそのうち１５０
ｆＦを接合容量が占め、セル容量Ｏ５が４５ ｆｌ’で
あり、Ｏｐ ；／ Ｏｓは１３．３であったが、実施例
のメモリセルにおいては、接合容量を７５ ｆＦに減少
でき、Ｏｐが５２５ｆＦとなり、かつＯ５が５５ｆＦに
増加する結果、０ｐ１０ｓは９．５に減少させることが
できた。
となる接合容量を減少でき、かつキャパシタ面積を大き
くとることができる。従来のメモリセルにおいては、デ
ィジット線容量０ｐが約６００ ｆＦでそのうち１５０
ｆＦを接合容量が占め、セル容量Ｏ５が４５ ｆｌ’で
あり、Ｏｐ ；／ Ｏｓは１３．３であったが、実施例
のメモリセルにおいては、接合容量を７５ ｆＦに減少
でき、Ｏｐが５２５ｆＦとなり、かつＯ５が５５ｆＦに
増加する結果、０ｐ１０ｓは９．５に減少させることが
できた。
第２に、ソフト・エラーを改善できる。ソフト・エラー
とは、パッケージや半導体中に機微に含まれている放射
性物質から放射されるα線がメモリセルやディジット線
の拡散層に侵入することにより、セルのキャパシタに記
憶されている内容が反転したシ、センスアンプが誤動作
する事である。これに対しては、メモリセルの容量を大
きくして、電荷量を多くする事が効果があり、本実施例
はこの点において有効である。
とは、パッケージや半導体中に機微に含まれている放射
性物質から放射されるα線がメモリセルやディジット線
の拡散層に侵入することにより、セルのキャパシタに記
憶されている内容が反転したシ、センスアンプが誤動作
する事である。これに対しては、メモリセルの容量を大
きくして、電荷量を多くする事が効果があり、本実施例
はこの点において有効である。
また、センスアンプの誤動作に関しては、１本のディジ
ット線に接続される拡散層面積が少ない程、剛性が向上
する。従って、本実施例の有効性は明らかである。
ット線に接続される拡散層面積が少ない程、剛性が向上
する。従って、本実施例の有効性は明らかである。
第３に、１セル領域で占めるＭＯＳキャパシタ面積が増
大することにより、それだけ太き々信号をディジット線
にとシ出す事ができ、信号のＳ／Ｎ比を大幅に改善でき
、高信頼性のＲＡＭが得られる。また、Ｓ／Ｎ比が良く
なるので、センス・リブレツンユアンプに対するマージ
ンが大きくなり、センス回路系の設計が容易になる。更
にＳ／Ｎ比の改善によって、製品の歩留シの向上が期待
でき、製品コストの低減が期待できる。
大することにより、それだけ太き々信号をディジット線
にとシ出す事ができ、信号のＳ／Ｎ比を大幅に改善でき
、高信頼性のＲＡＭが得られる。また、Ｓ／Ｎ比が良く
なるので、センス・リブレツンユアンプに対するマージ
ンが大きくなり、センス回路系の設計が容易になる。更
にＳ／Ｎ比の改善によって、製品の歩留シの向上が期待
でき、製品コストの低減が期待できる。
第４に、Ｓ、 ／ Ｎ比を同一にするなら、電荷量を同
一にすれば良いから、キャパシタの容量を小さくする事
ができる。このことは、それだけ小さなサイズのメモリ
セルを実現させ％ＲＡＭのチップサイズの縮少に寄与す
る。チップサイズの縮少は、１枚のウェハーから取れる
製品の数をｉ加させ、１チツプ当シのコストを低減させ
る。または、逆にキャパシタを小さくした分だけを工０
マスクバダーンの設計規則をゆるめる事に向ける々ら、
それだけ製品の歩留り向上に寄与する。
一にすれば良いから、キャパシタの容量を小さくする事
ができる。このことは、それだけ小さなサイズのメモリ
セルを実現させ％ＲＡＭのチップサイズの縮少に寄与す
る。チップサイズの縮少は、１枚のウェハーから取れる
製品の数をｉ加させ、１チツプ当シのコストを低減させ
る。または、逆にキャパシタを小さくした分だけを工０
マスクバダーンの設計規則をゆるめる事に向ける々ら、
それだけ製品の歩留り向上に寄与する。
なお、本発明は上記実施例に限られない。例えば実施例
の製造工程中、ディジット線をＡｒ配線に換えて、第４
層多結晶シリコンｌ１１ｉ！を用いてもよいし、比抵抗
の小さい他の材料、例えばモリブデン等の高融点金属や
そのシリサイドを用いてもよい。また、この場合、ＭＯ
Ｓ）ランジスタのゲート電極として用いた第２層、第３
層多結晶シリコツ膜配線のうち、ゲート領域以外のＹ方
向に走る部分をＡＩ！膜、モリブデン等の高融点金属ま
たはそのシリサイド等で形成してもよいし、更に第２層
、第３層多結晶シリコン膜配線は実施例どおルとして人
ｌ！膜配線をこれに重ねて適当外位置で第２層、第３Ｍ
多結晶シリコン膜配線とコンタクトさせるようにしても
よい。
の製造工程中、ディジット線をＡｒ配線に換えて、第４
層多結晶シリコンｌ１１ｉ！を用いてもよいし、比抵抗
の小さい他の材料、例えばモリブデン等の高融点金属や
そのシリサイドを用いてもよい。また、この場合、ＭＯ
Ｓ）ランジスタのゲート電極として用いた第２層、第３
層多結晶シリコツ膜配線のうち、ゲート領域以外のＹ方
向に走る部分をＡＩ！膜、モリブデン等の高融点金属ま
たはそのシリサイド等で形成してもよいし、更に第２層
、第３層多結晶シリコン膜配線は実施例どおルとして人
ｌ！膜配線をこれに重ねて適当外位置で第２層、第３Ｍ
多結晶シリコン膜配線とコンタクトさせるようにしても
よい。
第１図は本発明のメモリセルのレイアウトを等価回路で
模式的に示した図、第２図は本発明のメモリセルのレイ
アウト要部を具体的に示した図、第３図ｔａ＞〜（ｅ）
は本発明の一実ｂ（１１例の製造工程を示したパターン
図、第４図（ＩＩＩ Ｉ （ｈ）はそれぞれ第３図（ｅ
）のＡ−Ａ、’ 断面図である。 Ｑ１〜Ｑ４・・・スイッチングＭＯ８）ランジスタ、０
．〜０．・・・ＭＯ８キャバンタ、Ｇ１１ ｓ ＧＩｔ
・・・ゲート電極配線（第１層多結晶シリコン膜）、ｏ
！ｓ ｌ ＧＩｔ・・・ゲー（電極配線（第２層多結晶
シリコン膜）、１・・・Ｐ型シリコン基板、２・・・フ
ィールド酸化膜、３・・・素子形成領域、４・・・ＭＯ
Ｓキャパシタ電極（第１層多結晶シリコン膜）、５（５
１ｓ５ｆｆｉ・・・）・・・ゲート電極配線（第２層多
結晶シリコンｇ！り、１６１ ｓ’！ ＊・・・）
・・・ゲート電極配線（第３層多結晶シリコン膜）、７
・・・共通ドレイン、８（８１，８，、・・・）・・・
ＡＪ配線。 出願人代理人 弁理土鈴江武彦 第３図 （ａ）３ 第３図 （Ｃ） 第３図 第４図 （ａ） （ｂ）
模式的に示した図、第２図は本発明のメモリセルのレイ
アウト要部を具体的に示した図、第３図ｔａ＞〜（ｅ）
は本発明の一実ｂ（１１例の製造工程を示したパターン
図、第４図（ＩＩＩ Ｉ （ｈ）はそれぞれ第３図（ｅ
）のＡ−Ａ、’ 断面図である。 Ｑ１〜Ｑ４・・・スイッチングＭＯ８）ランジスタ、０
．〜０．・・・ＭＯ８キャバンタ、Ｇ１１ ｓ ＧＩｔ
・・・ゲート電極配線（第１層多結晶シリコン膜）、ｏ
！ｓ ｌ ＧＩｔ・・・ゲー（電極配線（第２層多結晶
シリコン膜）、１・・・Ｐ型シリコン基板、２・・・フ
ィールド酸化膜、３・・・素子形成領域、４・・・ＭＯ
Ｓキャパシタ電極（第１層多結晶シリコン膜）、５（５
１ｓ５ｆｆｉ・・・）・・・ゲート電極配線（第２層多
結晶シリコンｇ！り、１６１ ｓ’！ ＊・・・）
・・・ゲート電極配線（第３層多結晶シリコン膜）、７
・・・共通ドレイン、８（８１，８，、・・・）・・・
ＡＪ配線。 出願人代理人 弁理土鈴江武彦 第３図 （ａ）３ 第３図 （Ｃ） 第３図 第４図 （ａ） （ｂ）
Claims (2)
- （１）１個のスイッチングＭＯ８）ランジスタと１個の
ＭＯＳキャパシタによりエビットのメモリセルを構成す
る半導体記憶装置において、４個のメモリセルがスイッ
チングＭＯ８）ランシスタのドレインを共用してこのド
レインを中心に放射状をなして配列されて１グループを
構成し、第１層多結晶シリコン膜にょシ全ビットに共通
なＭ’０８キャパシタ電極を構成し、各グループの４個
のメモリセルのうち相対向する一方の対のスイッチング
ＭＯ８）ランジスタのゲート電極を第２層多結晶シリコ
ン膜により構成し、他方の対のスイッチングＭＯ８）ラ
ンジスタのゲート電極を第３層多結晶シリコン膜にょシ
構成したことを特徴とする半導体記憶装置。 - （２）第２層多結晶シリコン膜電極と第３層多結晶シリ
コン膜電極はＹ方向に２木ずつ交互に配設されていて、
−のグループにあっては、隣接する２本の第３層多結晶
シリコン膜電極がＸ方向に対向する対のスイッチングＭ
ＯＳトランジスタのゲート電極を構成し、この２本の第
３層多結晶シリコン膜電極の外側にある２本の第２層多
結晶シリコン膜電極から第３層多結晶シリコン膜電極と
交差してＸ方向に分岐させた部分がＹ方向に対向する対
のスイッチングＭＯ８）ランジスタのゲート電極を構成
し、このグループとは斜め方向に隣接する他のグループ
にあっては、隣接する２本の第２層多結晶シリコン膜電
極がＸ方向に対向する対のスイッチングＭＯ８）ランジ
スタのゲート電極を構成し、この２木の第２＠多結晶シ
リコン膜電極の外側にある２本のｍ３層多結晶シリコン
膜電極から第２層多結晶シリコン膜電極と交差してＸ方
向に分岐させた部分がＹ方向に対向する対のスイング・
ングＭＯ８トランジスタのゲート電極を構成するように
した特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131567A JPS5922358A (ja) | 1982-07-28 | 1982-07-28 | 半導体記憶装置 |
| EP83304220A EP0102178B1 (en) | 1982-07-28 | 1983-07-20 | Semiconductor memory device |
| DE8383304220T DE3374103D1 (en) | 1982-07-28 | 1983-07-20 | Semiconductor memory device |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP57131567A JPS5922358A (ja) | 1982-07-28 | 1982-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPS5922358A true JPS5922358A (ja) | 1984-02-04 |
| JPH0328831B2 JPH0328831B2 (ja) | 1991-04-22 |
Family
ID=15061076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131567A Granted JPS5922358A (ja) | 1982-07-28 | 1982-07-28 | 半導体記憶装置 |
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| JP (1) | JPS5922358A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
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- 1982-07-28 JP JP57131567A patent/JPS5922358A/ja active Granted
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- 1983-07-20 DE DE8383304220T patent/DE3374103D1/de not_active Expired
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1986
- 1986-11-07 US US06/928,694 patent/US4763178A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114747A (ja) * | 1984-06-28 | 1986-01-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328831B2 (ja) | 1991-04-22 |
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| EP0102178A2 (en) | 1984-03-07 |
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