JPH09213911A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09213911A JPH09213911A JP8019894A JP1989496A JPH09213911A JP H09213911 A JPH09213911 A JP H09213911A JP 8019894 A JP8019894 A JP 8019894A JP 1989496 A JP1989496 A JP 1989496A JP H09213911 A JPH09213911 A JP H09213911A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【課題】高信頼性で微細化及び高速動作に適した半導体
装置及びその製造方法を提供することを目的としてい
る。 【解決手段】本発明は、半導体基板100 の二つのゲート
電極106,106a,107,107aと、そのゲート電極106,106a,10
7,107a の間の半導体基板100 とは逆の導電型を持つソ
ース領域109 と、各ゲート電極106,106a,107,107a を間
にしてソース領域109 と反対側に位置する半導体基板10
0 とは逆の導電型のドレイン領域109aと、層間絶縁膜11
1 と、ゲート電極106,106a,107,107a の間に設けられ、
ソース領域109 と接触しかつ上部が層間絶縁膜111 から
露出しない状態で設けられた高融点金属からなる断面が
柱状の電極115 と、ドレイン領域109aと接触し、上部が
層間絶縁膜111 から露出した状態で設けられ、電極115
と同じ高融点金属を用いて構成された断面が柱状のコン
タクトホール電極115 とを備えている。
装置及びその製造方法を提供することを目的としてい
る。 【解決手段】本発明は、半導体基板100 の二つのゲート
電極106,106a,107,107aと、そのゲート電極106,106a,10
7,107a の間の半導体基板100 とは逆の導電型を持つソ
ース領域109 と、各ゲート電極106,106a,107,107a を間
にしてソース領域109 と反対側に位置する半導体基板10
0 とは逆の導電型のドレイン領域109aと、層間絶縁膜11
1 と、ゲート電極106,106a,107,107a の間に設けられ、
ソース領域109 と接触しかつ上部が層間絶縁膜111 から
露出しない状態で設けられた高融点金属からなる断面が
柱状の電極115 と、ドレイン領域109aと接触し、上部が
層間絶縁膜111 から露出した状態で設けられ、電極115
と同じ高融点金属を用いて構成された断面が柱状のコン
タクトホール電極115 とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に不揮発性半導体メモリの改良
に関する。
その製造方法に係り、特に不揮発性半導体メモリの改良
に関する。
【０００２】
【従来の技術】半導体メモリの大容量化、高速化の技術
の要求は、近年益々強くなっている。それに伴い素子の
微細化が求められている。この要求は、不揮発性半導体
メモリデバイスである２層ゲートを用いるＥＰＲＯＭ、
ＥＥＰＲＯＭといったデバイスについても同様である。
大容量化にはメモリセルの微細化が必須である。これを
実現するために、コンタクトホール及びソース拡散層の
幅の微細化が行われてきた。当然コンタクトホールが小
さくなるとコンタクト抵抗が上昇する。また、ソース拡
散層を微細化することによって配線抵抗が上昇する。こ
れらコンタクト抵抗及び配線抵抗の上昇は、メモリセル
の高速動作（読み出し、書き込み、消去）を阻害する要
因となる。特にソース拡散層の抵抗上昇は、セル電流を
著しく減少させるので、高速な読み出しが実現困難とな
る。さらに、ソース拡散層の抵抗上昇は浮遊容量と供に
ソース電位を上昇させることになり、そのため書き込み
動作が著しく悪化する。
の要求は、近年益々強くなっている。それに伴い素子の
微細化が求められている。この要求は、不揮発性半導体
メモリデバイスである２層ゲートを用いるＥＰＲＯＭ、
ＥＥＰＲＯＭといったデバイスについても同様である。
大容量化にはメモリセルの微細化が必須である。これを
実現するために、コンタクトホール及びソース拡散層の
幅の微細化が行われてきた。当然コンタクトホールが小
さくなるとコンタクト抵抗が上昇する。また、ソース拡
散層を微細化することによって配線抵抗が上昇する。こ
れらコンタクト抵抗及び配線抵抗の上昇は、メモリセル
の高速動作（読み出し、書き込み、消去）を阻害する要
因となる。特にソース拡散層の抵抗上昇は、セル電流を
著しく減少させるので、高速な読み出しが実現困難とな
る。さらに、ソース拡散層の抵抗上昇は浮遊容量と供に
ソース電位を上昇させることになり、そのため書き込み
動作が著しく悪化する。
【０００３】上記の点を解決するために、従来では、コ
ンタクトホール内にタングステン等の高融点金属もしく
はシリサイド層を埋め込んでコンタクトホールの抵抗を
低減すると供にソース拡散層上にも同様に高融点金属層
もしくはそのシリサイド層を設ける（以下、ソース拡散
層及びその上の金属層を含めた場合の抵抗をソース抵抗
と記す）といった手法が用いられてきた。以下、この手
法について説明する。
ンタクトホール内にタングステン等の高融点金属もしく
はシリサイド層を埋め込んでコンタクトホールの抵抗を
低減すると供にソース拡散層上にも同様に高融点金属層
もしくはそのシリサイド層を設ける（以下、ソース拡散
層及びその上の金属層を含めた場合の抵抗をソース抵抗
と記す）といった手法が用いられてきた。以下、この手
法について説明する。
【０００４】図５、図６は、上記のような高融点金属層
を用いてコンタクト抵抗とソース抵抗の低減化を図るよ
うにした従来の不揮発性半導体メモリの製造工程を示す
図である。
を用いてコンタクト抵抗とソース抵抗の低減化を図るよ
うにした従来の不揮発性半導体メモリの製造工程を示す
図である。
【０００５】図５（ａ）に示すように、Ｐ型半導体基板
２００上に素子分離用のフィールド酸化膜２０１を形成
する。その後、周辺トランジスタ２０２のゲート絶縁膜
２０３、ゲート電極２０４と、メモリセルトランジスタ
２０５のゲート絶縁膜２０６ａ、浮遊ゲート２０７ａ、
ＯＮＯ膜（窒化膜／酸化膜／窒化膜）からなるゲート絶
縁膜２０６、及び制御ゲート電極２０７を形成した後、
イオン注入によって周辺トランジスタ２０２のソース領
域、ドレイン領域となる拡散層２０８とメモリセルトラ
ンジスタ２０５のソース領域となる拡散層２０９、ドレ
イン領域となる拡散層２０９ａを形成する。その後、全
面に絶縁膜を堆積し、この絶縁膜を異方性エッチング技
術（例えば、ＲＩＥ）によりエッチングすることによっ
て、周辺トランジスタ２０２及びメモリセルトランジス
タ２０５のそれぞれのゲート側面にサイドウォール２１
０を形成する。続いて、図５（ｂ）に示すように、タン
グステン膜２１１を全面に堆積し、２個のメモリセルト
ランジスタ２０５によって挟まれているソース拡散層２
０９を覆うような形状のレジストパターン２１２を形成
する。
２００上に素子分離用のフィールド酸化膜２０１を形成
する。その後、周辺トランジスタ２０２のゲート絶縁膜
２０３、ゲート電極２０４と、メモリセルトランジスタ
２０５のゲート絶縁膜２０６ａ、浮遊ゲート２０７ａ、
ＯＮＯ膜（窒化膜／酸化膜／窒化膜）からなるゲート絶
縁膜２０６、及び制御ゲート電極２０７を形成した後、
イオン注入によって周辺トランジスタ２０２のソース領
域、ドレイン領域となる拡散層２０８とメモリセルトラ
ンジスタ２０５のソース領域となる拡散層２０９、ドレ
イン領域となる拡散層２０９ａを形成する。その後、全
面に絶縁膜を堆積し、この絶縁膜を異方性エッチング技
術（例えば、ＲＩＥ）によりエッチングすることによっ
て、周辺トランジスタ２０２及びメモリセルトランジス
タ２０５のそれぞれのゲート側面にサイドウォール２１
０を形成する。続いて、図５（ｂ）に示すように、タン
グステン膜２１１を全面に堆積し、２個のメモリセルト
ランジスタ２０５によって挟まれているソース拡散層２
０９を覆うような形状のレジストパターン２１２を形成
する。
【０００６】続いて、図５（ｃ）に示すように、上記レ
ジストパターン２１２を用いてタングステン膜２１１を
ＲＩＥによってエッチングし、メモリセルトランジスタ
２０５のソース拡散層２０９の上にのみタングステン膜
２１１を残す。その後、レジストパターン２１２を剥離
し、全面に層間絶縁膜２１３を堆積する。
ジストパターン２１２を用いてタングステン膜２１１を
ＲＩＥによってエッチングし、メモリセルトランジスタ
２０５のソース拡散層２０９の上にのみタングステン膜
２１１を残す。その後、レジストパターン２１２を剥離
し、全面に層間絶縁膜２１３を堆積する。
【０００７】次に、図６（ａ）に示すように、層間絶縁
膜２１３に周辺トランジスタ２０２のソース拡散層、ド
レイン拡散層２０８に通じるコンタクトホール２１４、
及びメモリセルトランジスタの各ドレイン拡散層２０９
ａに通じるコンタクトホール２１５を開口し、続いて、
全面にタングステン膜２１６を堆積する。
膜２１３に周辺トランジスタ２０２のソース拡散層、ド
レイン拡散層２０８に通じるコンタクトホール２１４、
及びメモリセルトランジスタの各ドレイン拡散層２０９
ａに通じるコンタクトホール２１５を開口し、続いて、
全面にタングステン膜２１６を堆積する。
【０００８】次に、図６（ｂ）に示すように、ＲＩＥに
よってタングステン膜２１６をエッチグして表面を平坦
化すると供に、層間絶縁膜２１３を露出させる。そし
て、全面にアルミニウムを堆積し、パターニングしてビ
ット線２１７、周辺トランジスタ２０２相互を接続する
配線２１８を形成する。この後、図示していないが、周
知のパッシベーション工程を経て不揮発性メモリが完成
する。
よってタングステン膜２１６をエッチグして表面を平坦
化すると供に、層間絶縁膜２１３を露出させる。そし
て、全面にアルミニウムを堆積し、パターニングしてビ
ット線２１７、周辺トランジスタ２０２相互を接続する
配線２１８を形成する。この後、図示していないが、周
知のパッシベーション工程を経て不揮発性メモリが完成
する。
【０００９】上記の不揮発性半導体メモリでは、メモリ
セルトランジスタ２０５のドレイン拡散層２０９ａに通
じるコンタクトホール２１５内がタングステン膜２１６
で埋め込まれているので、ドレインコンタクト抵抗を十
分に下げることができる。また、ソース拡散層２０９上
にもタングステン膜２１１が形成されているので、ソー
ス拡散層２０９の微細化が図られても十分な高速動作が
期待できる。
セルトランジスタ２０５のドレイン拡散層２０９ａに通
じるコンタクトホール２１５内がタングステン膜２１６
で埋め込まれているので、ドレインコンタクト抵抗を十
分に下げることができる。また、ソース拡散層２０９上
にもタングステン膜２１１が形成されているので、ソー
ス拡散層２０９の微細化が図られても十分な高速動作が
期待できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
ようなものでは、以下のような理由によって、さらなる
微細化、高速化、高信頼性の要求に応じられないという
問題がある。すなわち、図５（ｂ）の工程の際に、タン
グステン膜２１１をメモリセルトランジスタ２０５のソ
ース拡散層２０９上にのみ残し、他の領域ではエッチン
グ除去する必要がある。この時、タングステン膜２１１
とその下地の基板２００の選択比が十分に確保されない
ので、下地の基板２００の表面にオーバーエッチングに
よる掘れが生じる。すなわち、メモリセルトランジスタ
２０５のドレイン拡散層２０９ａの表面にオーバーエッ
チングによる掘れが生じる。この結果、メモリセルトラ
ンジスタ２０５のドレイン抵抗が上昇して書き込み特性
が悪化する。同様に、周辺トランジスタ２０２では、ド
レイン抵抗に加えてソース抵抗も上昇するのでＧｍ劣化
が多く、信頼性を低下させる要因となる。さらに、ゲー
ト電極２０４、２０７の表面もオーバーエッチングによ
る掘れが生じ、ゲート抵抗が増大して高速動作が阻害さ
れる要因となる。
ようなものでは、以下のような理由によって、さらなる
微細化、高速化、高信頼性の要求に応じられないという
問題がある。すなわち、図５（ｂ）の工程の際に、タン
グステン膜２１１をメモリセルトランジスタ２０５のソ
ース拡散層２０９上にのみ残し、他の領域ではエッチン
グ除去する必要がある。この時、タングステン膜２１１
とその下地の基板２００の選択比が十分に確保されない
ので、下地の基板２００の表面にオーバーエッチングに
よる掘れが生じる。すなわち、メモリセルトランジスタ
２０５のドレイン拡散層２０９ａの表面にオーバーエッ
チングによる掘れが生じる。この結果、メモリセルトラ
ンジスタ２０５のドレイン抵抗が上昇して書き込み特性
が悪化する。同様に、周辺トランジスタ２０２では、ド
レイン抵抗に加えてソース抵抗も上昇するのでＧｍ劣化
が多く、信頼性を低下させる要因となる。さらに、ゲー
ト電極２０４、２０７の表面もオーバーエッチングによ
る掘れが生じ、ゲート抵抗が増大して高速動作が阻害さ
れる要因となる。
【００１１】このような欠点を除去するためには、タン
グステン膜２１１のエッチング時に生じる下地の掘れを
最小限に抑制することが必要である。さらに、エッチン
グ時の選択性を最大限に保つための配慮も必要になるの
で、上記従来の手法では製造コストが増加してしまう。
グステン膜２１１のエッチング時に生じる下地の掘れを
最小限に抑制することが必要である。さらに、エッチン
グ時の選択性を最大限に保つための配慮も必要になるの
で、上記従来の手法では製造コストが増加してしまう。
【００１２】また、十分に高いエッチングの選択性が実
現できたとしても、以下のような問題点が残る。すなわ
ち、全面に堆積されたタングステン膜２１１には、フィ
ールド酸化膜２０１の部分及びメモリセルトランジスタ
２０５、周辺トランジスタ２０２のゲート部分で大きな
段差が生じており、これらの段差部分でエッチング残渣
が生じやすい。このようなエッチング残渣が生じないよ
うにするには、長時間のオーバーエッチング時間が必要
となる。しかし、オーバーエッチングが長時間になる
と、信頼性を左右するメモリセルトランジスタ２０５の
ドレイン拡散層表面や周辺トランジスタ２０２のドレイ
ン拡散層表面がタングステンエッチング用ガスに長時間
晒されて、ダメージが加えられる。この結果、Ｇｍ劣
化、ホットキャリア信頼性の低下、チャージアップによ
るゲート破壊といった不良発生の危険性がある。従っ
て、コスト増を覚悟し、高選択比が得られるタングステ
ンエッチング技術を用いて、オーバーエッチング時間を
最小にするためにタングステン膜２１１の膜厚は最小限
に保つことを余儀なくされているのが現状である。しか
し、当然のことながら、タングステン膜２１１の膜厚を
薄く保つことは抵抗増加を招くため、ソース配線抵抗を
十分に低くするという要求を達成するには限界がある。
現できたとしても、以下のような問題点が残る。すなわ
ち、全面に堆積されたタングステン膜２１１には、フィ
ールド酸化膜２０１の部分及びメモリセルトランジスタ
２０５、周辺トランジスタ２０２のゲート部分で大きな
段差が生じており、これらの段差部分でエッチング残渣
が生じやすい。このようなエッチング残渣が生じないよ
うにするには、長時間のオーバーエッチング時間が必要
となる。しかし、オーバーエッチングが長時間になる
と、信頼性を左右するメモリセルトランジスタ２０５の
ドレイン拡散層表面や周辺トランジスタ２０２のドレイ
ン拡散層表面がタングステンエッチング用ガスに長時間
晒されて、ダメージが加えられる。この結果、Ｇｍ劣
化、ホットキャリア信頼性の低下、チャージアップによ
るゲート破壊といった不良発生の危険性がある。従っ
て、コスト増を覚悟し、高選択比が得られるタングステ
ンエッチング技術を用いて、オーバーエッチング時間を
最小にするためにタングステン膜２１１の膜厚は最小限
に保つことを余儀なくされているのが現状である。しか
し、当然のことながら、タングステン膜２１１の膜厚を
薄く保つことは抵抗増加を招くため、ソース配線抵抗を
十分に低くするという要求を達成するには限界がある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高信頼性で微細化及び
高速動作に適した半導体装置及びその製造方法を提供す
ることにある。
されたものであり、その目的は、高信頼性で微細化及び
高速動作に適した半導体装置及びその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置及びその製造方
法においては以下の手段を講じた。 （１）請求項１に記載した本発明の半導体装置は、半導
体基板と、上記半導体基板上に所定の間隔を保って設け
られた少なくとも二つのゲート電極とを備えている。上
記二つのゲート電極相互間に対応する上記半導体基板の
表面領域に設けられ、上記半導体基板とは逆の導電型を
持つ第１半導体領域と、上記二つのゲート電極のうち一
方のゲート電極を間にして上記第１半導体領域と反対側
に位置する上記半導体基板の表面領域に設けられ、上記
半導体基板とは逆の導電型を持つ第２半導体領域と、上
記二つのゲート電極のうち他方のゲート電極を間にして
上記第１半導体領域と反対側に位置する上記半導体基板
の表面領域に設けられ、上記半導体基板とは逆の導電型
を持つ第３半導体領域とを備えている。全面に形成され
た層間絶縁膜と、上記二つのゲート電極相互間に設けら
れ、上記第１半導体領域と接触しかつ上部が上記層間絶
縁膜から露出しない状態で設けられた高融点金属からな
る断面が柱状の第１電極と、上記第２半導体領域と接触
し、上部が上記層間絶縁膜から露出した状態で設けら
れ、上記第１電極と同じ高融点金属を用いて構成された
断面が柱状の第２電極と、上記第３半導体領域と接触
し、上部が上記層間絶縁膜から露出した状態で設けら
れ、上記第１電極と同じ高融点金属を用いて構成された
断面が柱状の第３電極とを備えている。
達成するために、この発明の半導体装置及びその製造方
法においては以下の手段を講じた。 （１）請求項１に記載した本発明の半導体装置は、半導
体基板と、上記半導体基板上に所定の間隔を保って設け
られた少なくとも二つのゲート電極とを備えている。上
記二つのゲート電極相互間に対応する上記半導体基板の
表面領域に設けられ、上記半導体基板とは逆の導電型を
持つ第１半導体領域と、上記二つのゲート電極のうち一
方のゲート電極を間にして上記第１半導体領域と反対側
に位置する上記半導体基板の表面領域に設けられ、上記
半導体基板とは逆の導電型を持つ第２半導体領域と、上
記二つのゲート電極のうち他方のゲート電極を間にして
上記第１半導体領域と反対側に位置する上記半導体基板
の表面領域に設けられ、上記半導体基板とは逆の導電型
を持つ第３半導体領域とを備えている。全面に形成され
た層間絶縁膜と、上記二つのゲート電極相互間に設けら
れ、上記第１半導体領域と接触しかつ上部が上記層間絶
縁膜から露出しない状態で設けられた高融点金属からな
る断面が柱状の第１電極と、上記第２半導体領域と接触
し、上部が上記層間絶縁膜から露出した状態で設けら
れ、上記第１電極と同じ高融点金属を用いて構成された
断面が柱状の第２電極と、上記第３半導体領域と接触
し、上部が上記層間絶縁膜から露出した状態で設けら
れ、上記第１電極と同じ高融点金属を用いて構成された
断面が柱状の第３電極とを備えている。
【００１５】上記本発明の半導体装置においては、上記
第１電極は上記層間絶縁膜から露出せず、及びその断面
が柱状となっているので、上記第１半導体領域の抵抗が
低くなる。また、他の配線に影響を与えることがなく、
上記ゲート電極と配線とのショートが起こりにくい。つ
まり、その構成は微細化及び高速動作に適した構成とな
り、信頼性が向上する。
第１電極は上記層間絶縁膜から露出せず、及びその断面
が柱状となっているので、上記第１半導体領域の抵抗が
低くなる。また、他の配線に影響を与えることがなく、
上記ゲート電極と配線とのショートが起こりにくい。つ
まり、その構成は微細化及び高速動作に適した構成とな
り、信頼性が向上する。
【００１６】また、請求項２に示すように、上記第１電
極は、上記二つのゲート電極間の最上部の幅が上記第１
電極の深さの１／２以上の長さとなっている。上記本発
明の半導体装置においては、上記第１電極は上記第１半
導体領域に接すると供に、上記ゲート電極の幅が上記第
１電極の深さの１／２以上となっているので、上記第１
電極の断面の面積が広く確保され、従って、上記第１半
導体領域がさらに低抵抗となる。従って、その構成は高
速動作、微細化に適している。
極は、上記二つのゲート電極間の最上部の幅が上記第１
電極の深さの１／２以上の長さとなっている。上記本発
明の半導体装置においては、上記第１電極は上記第１半
導体領域に接すると供に、上記ゲート電極の幅が上記第
１電極の深さの１／２以上となっているので、上記第１
電極の断面の面積が広く確保され、従って、上記第１半
導体領域がさらに低抵抗となる。従って、その構成は高
速動作、微細化に適している。
【００１７】請求項３に記載した本発明の半導体装置
は、半導体基板と、上記半導体基板上に所定の間隔を保
って設けられた少なくとも二つのゲート電極とを備えて
いる。上記二つのゲート電極相互間に対応する上記半導
体基板の表面領域に設けられ、上記半導体基板とは逆の
導電型を持つ第１半導体領域と、上記二つのゲート電極
のうち一方のゲート電極を間にして上記第１半導体領域
と反対側に位置する上記半導体基板の表面領域に設けら
れ、上記半導体基板とは逆の導電型を持つ第２半導体領
域と、上記二つのゲート電極のうち他方のゲート電極を
間にして上記第１半導体領域と反対側に位置する上記半
導体基板の表面領域に設けられ、上記半導体基板とは逆
の導電型を持つ第３半導体領域とを備えている。全面に
形成された層間絶縁膜と、少なくとも一部が上記二つの
ゲート電極相互間の上記第１半導体領域に接触しかつ上
部が上記層間絶縁膜から露出しない状態の部分と、上部
が上記層間絶縁膜から露出する状態の部分とからなり、
高融点金属を用いて構成された断面が柱状の電極とを備
えている。
は、半導体基板と、上記半導体基板上に所定の間隔を保
って設けられた少なくとも二つのゲート電極とを備えて
いる。上記二つのゲート電極相互間に対応する上記半導
体基板の表面領域に設けられ、上記半導体基板とは逆の
導電型を持つ第１半導体領域と、上記二つのゲート電極
のうち一方のゲート電極を間にして上記第１半導体領域
と反対側に位置する上記半導体基板の表面領域に設けら
れ、上記半導体基板とは逆の導電型を持つ第２半導体領
域と、上記二つのゲート電極のうち他方のゲート電極を
間にして上記第１半導体領域と反対側に位置する上記半
導体基板の表面領域に設けられ、上記半導体基板とは逆
の導電型を持つ第３半導体領域とを備えている。全面に
形成された層間絶縁膜と、少なくとも一部が上記二つの
ゲート電極相互間の上記第１半導体領域に接触しかつ上
部が上記層間絶縁膜から露出しない状態の部分と、上部
が上記層間絶縁膜から露出する状態の部分とからなり、
高融点金属を用いて構成された断面が柱状の電極とを備
えている。
【００１８】上記本発明の半導体装置においては、上記
電極は、上記層間絶縁膜から露出せずに第１半導体領域
に接する部分と、上記層間絶縁膜から露出した配線可能
な部分とからなり、及び、その断面が柱状となっている
ので、上記第１半導体領域の抵抗が低くなる。また、他
の配線に影響を与えることがなく、上記ゲート電極と配
線とのショートが起こりにくい。つまり、信頼性が向上
し、その構成は微細化及び高速動作に適している。
電極は、上記層間絶縁膜から露出せずに第１半導体領域
に接する部分と、上記層間絶縁膜から露出した配線可能
な部分とからなり、及び、その断面が柱状となっている
ので、上記第１半導体領域の抵抗が低くなる。また、他
の配線に影響を与えることがなく、上記ゲート電極と配
線とのショートが起こりにくい。つまり、信頼性が向上
し、その構成は微細化及び高速動作に適している。
【００１９】また、請求項４に示すように、上記電極
は、上記二つのゲート電極間の最上部の幅が上記電極の
深さの１／２以上の長さとなっている。。上記本発明の
半導体装置においては、上記電極は上記第１半導体領域
に接すると供に、上記ゲート電極の幅が上記電極の深さ
の１／２以上となっているので、ゲート電極の断面の面
積が広く確保され、従って、上記第１半導体領域がさら
に低抵抗となる。その構成は高速動作、微細化に適して
いる。
は、上記二つのゲート電極間の最上部の幅が上記電極の
深さの１／２以上の長さとなっている。。上記本発明の
半導体装置においては、上記電極は上記第１半導体領域
に接すると供に、上記ゲート電極の幅が上記電極の深さ
の１／２以上となっているので、ゲート電極の断面の面
積が広く確保され、従って、上記第１半導体領域がさら
に低抵抗となる。その構成は高速動作、微細化に適して
いる。
【００２０】さらに、請求項１ないし請求項４いずれか
一つの項において、上記各ゲート電極は、浮遊ゲート電
極及び制御ゲート電極を有する２層ゲート電極となって
いる。
一つの項において、上記各ゲート電極は、浮遊ゲート電
極及び制御ゲート電極を有する２層ゲート電極となって
いる。
【００２１】上記本発明の半導体装置においては、上記
各ゲート電極が２層ゲート電極であるので、不揮発性半
導体メモリが構成され、また、他の配線に影響を与える
ことがなく配線ができ、及び上記第１半導体領域の抵抗
が低くなる。従って、この不揮発性半導体メモリの構成
は微細化及び高速動作に適した構成となる。
各ゲート電極が２層ゲート電極であるので、不揮発性半
導体メモリが構成され、また、他の配線に影響を与える
ことがなく配線ができ、及び上記第１半導体領域の抵抗
が低くなる。従って、この不揮発性半導体メモリの構成
は微細化及び高速動作に適した構成となる。
【００２２】さらに、請求項１ないし請求項４いずれか
一つの項において、上記各ゲート電極は、浮遊ゲート電
極及び制御ゲート電極を有する２層ゲート電極であり、
上記各ゲート電極の側壁に絶縁膜が設けられている。
一つの項において、上記各ゲート電極は、浮遊ゲート電
極及び制御ゲート電極を有する２層ゲート電極であり、
上記各ゲート電極の側壁に絶縁膜が設けられている。
【００２３】上記本発明の半導体装置においては、上記
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の高融点金属膜との絶縁が確保され、
上記ゲート電極、上記電極等とのショートが起こりにく
い。つまり、信頼性が向上し、その構成は微細化及び高
速化に適した構成となる。
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の高融点金属膜との絶縁が確保され、
上記ゲート電極、上記電極等とのショートが起こりにく
い。つまり、信頼性が向上し、その構成は微細化及び高
速化に適した構成となる。
【００２４】請求項７に記載した本発明の半導体装置
は、半導体基板と、上記半導体基板上に所定の間隔を保
って設けられた少なくとも二つのゲート電極と、上記ゲ
ート電極相互間に対応する上記半導体基板の表面領域に
設けられた一つのソース拡散層と、上記二つのゲート電
極のそれぞれのゲート電極を間にして上記ソース拡散層
と反対側に位置する上記半導体基板の表面領域に設けら
れた二つのドレイン拡散層を有する二つで一組でのトラ
ンジスタが同じ向きに複数組み格子状に配置され、上記
一組の二つのトランジスタの並びに沿った行方向に直角
な列方向の上記各ゲート電極が相互に接続された複数の
ワード線を有するメモリセル群を備えている。上記メモ
リセル群の上に形成された層間絶縁膜と、それぞれの行
の上記各ドレイン拡散層の上及び上記層間絶縁膜の上の
領域を少なくとも含む上記行方向の帯状に金属によって
形成された複数のビット線とを備えている。少なくとも
一つの上記ビット線に沿って、上記ビット線の形成領域
以外の上記層間絶縁膜の上に上記行方向の帯状に上記ビ
ット線と同じ金属によって形成された少なくとも一つの
ソース線と、それぞれの列の上記各ソース拡散層を接続
すると供に上記各ソース拡散層の上を含む帯状の領域に
設けられ、及び、上記各ソース拡散層の上の上記層間絶
縁膜を介してその上の上記ビット線と絶縁され、及び、
上記ソース線の下の上記層間絶縁膜を貫いて上記ソース
線と接続され、高融点金属によって上記行方向の断面が
柱状に形成された第１電極とを備えている。上記層間絶
縁膜を貫いて上記各ドレイン拡散層とその上にある上記
ビット線とに接続され、上記第１電極と同じ高融点金属
によって断面が柱状に形成された複数の第２電極を備え
ている。
は、半導体基板と、上記半導体基板上に所定の間隔を保
って設けられた少なくとも二つのゲート電極と、上記ゲ
ート電極相互間に対応する上記半導体基板の表面領域に
設けられた一つのソース拡散層と、上記二つのゲート電
極のそれぞれのゲート電極を間にして上記ソース拡散層
と反対側に位置する上記半導体基板の表面領域に設けら
れた二つのドレイン拡散層を有する二つで一組でのトラ
ンジスタが同じ向きに複数組み格子状に配置され、上記
一組の二つのトランジスタの並びに沿った行方向に直角
な列方向の上記各ゲート電極が相互に接続された複数の
ワード線を有するメモリセル群を備えている。上記メモ
リセル群の上に形成された層間絶縁膜と、それぞれの行
の上記各ドレイン拡散層の上及び上記層間絶縁膜の上の
領域を少なくとも含む上記行方向の帯状に金属によって
形成された複数のビット線とを備えている。少なくとも
一つの上記ビット線に沿って、上記ビット線の形成領域
以外の上記層間絶縁膜の上に上記行方向の帯状に上記ビ
ット線と同じ金属によって形成された少なくとも一つの
ソース線と、それぞれの列の上記各ソース拡散層を接続
すると供に上記各ソース拡散層の上を含む帯状の領域に
設けられ、及び、上記各ソース拡散層の上の上記層間絶
縁膜を介してその上の上記ビット線と絶縁され、及び、
上記ソース線の下の上記層間絶縁膜を貫いて上記ソース
線と接続され、高融点金属によって上記行方向の断面が
柱状に形成された第１電極とを備えている。上記層間絶
縁膜を貫いて上記各ドレイン拡散層とその上にある上記
ビット線とに接続され、上記第１電極と同じ高融点金属
によって断面が柱状に形成された複数の第２電極を備え
ている。
【００２５】上記本発明の半導体装置においては、上記
第１電極はその断面が柱状となっているので、上記ソー
ス拡散層の抵抗が低くなる。また、他の配線に影響を与
えることがなく、上記ビット線とのショートが起こりに
くい。従って、ソース線の数を減らすことができ、つま
り、その構成は微細化及び高速動作に適した構成とな
り、また、信頼性が向上する。
第１電極はその断面が柱状となっているので、上記ソー
ス拡散層の抵抗が低くなる。また、他の配線に影響を与
えることがなく、上記ビット線とのショートが起こりに
くい。従って、ソース線の数を減らすことができ、つま
り、その構成は微細化及び高速動作に適した構成とな
り、また、信頼性が向上する。
【００２６】また、請求項８に示すように、上記第１電
極は、上記二つのゲート電極間の最上部の幅が深さの１
／２以上の長さとなっている。上記本発明の半導体装置
においては、上記電極は上記ソース拡散層に接すると供
に、上記ゲート電極の幅が上記電極の深さの１／２以上
となっているので、上記電極の断面の面積が広く確保さ
れ、上記ソース拡散層がさらに低抵抗となる。従って、
その構成は高速動作、微細化に適している。
極は、上記二つのゲート電極間の最上部の幅が深さの１
／２以上の長さとなっている。上記本発明の半導体装置
においては、上記電極は上記ソース拡散層に接すると供
に、上記ゲート電極の幅が上記電極の深さの１／２以上
となっているので、上記電極の断面の面積が広く確保さ
れ、上記ソース拡散層がさらに低抵抗となる。従って、
その構成は高速動作、微細化に適している。
【００２７】また、請求項９に示すように、上記各ゲー
ト電極は、浮遊ゲート電極及び制御ゲート電極を有する
２層ゲート電極であり、上記列方向の各制御ゲート電極
が相互に接続されて複数のワード線となっている。
ト電極は、浮遊ゲート電極及び制御ゲート電極を有する
２層ゲート電極であり、上記列方向の各制御ゲート電極
が相互に接続されて複数のワード線となっている。
【００２８】上記本発明の半導体装置においては、上記
各ゲート電極が２層ゲート電極であるので、不揮発性半
導体メモリが構成され、また、他の配線に影響を与える
ことがなく配線ができ、及び上記ソース拡散層の抵抗が
低くなる。従って、この不揮発性半導体メモリの構成は
微細化及び高速動作に適した構成となる。
各ゲート電極が２層ゲート電極であるので、不揮発性半
導体メモリが構成され、また、他の配線に影響を与える
ことがなく配線ができ、及び上記ソース拡散層の抵抗が
低くなる。従って、この不揮発性半導体メモリの構成は
微細化及び高速動作に適した構成となる。
【００２９】また、請求項１０に示すように、上記各ゲ
ート電極は、浮遊ゲート電極及び制御ゲート電極を有す
る２層ゲート電極であり、上記列方向の各制御ゲート電
極が相互に接続されて複数のワード線となっており、上
記各ゲート電極の側壁に絶縁膜が設けられている。
ート電極は、浮遊ゲート電極及び制御ゲート電極を有す
る２層ゲート電極であり、上記列方向の各制御ゲート電
極が相互に接続されて複数のワード線となっており、上
記各ゲート電極の側壁に絶縁膜が設けられている。
【００３０】上記本発明の半導体装置においては、上記
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の金属膜との絶縁が確保され、上記ゲ
ート電極、上記電極等とのショートが起こりにくい。つ
まり、信頼性が向上し、その構成は微細化及び高速化に
適した構成となる。 （２）請求項１１に記載した本発明の半導体装置の製造
方法は、半導体基板上に所定の間隔を保って少なくとも
二つのゲート電極を形成する第１工程と、上記半導体基
板とは逆の導電型の不純物を拡散し、上記二つのゲート
電極相互間に対応する上記半導体基板の表面領域の第１
半導体領域と、上記二つのゲート電極のうち一方のゲー
ト電極を間にして上記第１半導体領域と反対側に位置す
る上記半導体基板の表面領域の第２半導体領域と、上記
二つのゲート電極のうち他方のゲート電極を間にして上
記第１半導体領域と反対側に位置する上記半導体基板の
表面領域の第３半導体領域とを形成する第２工程とを備
えている。その後、全面に第１層間絶縁膜を形成する工
程と、エッチングによって、上記第２半導体領域及び上
記第３半導体領域に対応する上記第１層間絶縁膜のコン
タクトホールと、上記第１半導体領域に対応する上記第
１層間絶縁膜に上記第１半導体領域を露出する深さで断
面が柱状の開口部とを形成する工程と、全面に高融点金
属膜を堆積して、上記コンタクトホール及び上記開口部
を埋込む工程とを備えている。全面の上記高融点金属膜
をエッチングして上記第１層間絶縁膜を露出する工程
と、続いて、上記コンタクトホールと上記第１半導体領
域に接続される第１配線層の形成予定領域であって上記
開口部の上部である領域とを少なくとも覆うレジストを
マスクとして、上記第１配線層の形成予定領域以外であ
って上記開口部の中にある上記高融点金属膜を選択的に
エッチングする第２工程とを備えている。
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の金属膜との絶縁が確保され、上記ゲ
ート電極、上記電極等とのショートが起こりにくい。つ
まり、信頼性が向上し、その構成は微細化及び高速化に
適した構成となる。 （２）請求項１１に記載した本発明の半導体装置の製造
方法は、半導体基板上に所定の間隔を保って少なくとも
二つのゲート電極を形成する第１工程と、上記半導体基
板とは逆の導電型の不純物を拡散し、上記二つのゲート
電極相互間に対応する上記半導体基板の表面領域の第１
半導体領域と、上記二つのゲート電極のうち一方のゲー
ト電極を間にして上記第１半導体領域と反対側に位置す
る上記半導体基板の表面領域の第２半導体領域と、上記
二つのゲート電極のうち他方のゲート電極を間にして上
記第１半導体領域と反対側に位置する上記半導体基板の
表面領域の第３半導体領域とを形成する第２工程とを備
えている。その後、全面に第１層間絶縁膜を形成する工
程と、エッチングによって、上記第２半導体領域及び上
記第３半導体領域に対応する上記第１層間絶縁膜のコン
タクトホールと、上記第１半導体領域に対応する上記第
１層間絶縁膜に上記第１半導体領域を露出する深さで断
面が柱状の開口部とを形成する工程と、全面に高融点金
属膜を堆積して、上記コンタクトホール及び上記開口部
を埋込む工程とを備えている。全面の上記高融点金属膜
をエッチングして上記第１層間絶縁膜を露出する工程
と、続いて、上記コンタクトホールと上記第１半導体領
域に接続される第１配線層の形成予定領域であって上記
開口部の上部である領域とを少なくとも覆うレジストを
マスクとして、上記第１配線層の形成予定領域以外であ
って上記開口部の中にある上記高融点金属膜を選択的に
エッチングする第２工程とを備えている。
【００３１】上記本発明の半導体装置の製造方法におい
ては、上記開口部に形成される高融点金属膜は、上記第
１半導体領域に接触すると供に、従来に比べて断面積が
広く形成されるので、容易に第１半導体領域の抵抗が低
くくなる。従って、微細化及び高速動作に適した半導体
装置が形成される。また、上記高融点金属膜のエッチン
グの際、上記第１層間絶縁膜は、上記高融点金属膜の除
去の必要な領域の厚い保護膜となっているので、その上
記第１層間絶縁膜の下地、特に上記第２半導体領域及び
第３半導体領域にダメージを与えることがない。従っ
て、信頼性、歩留まりが向上する。さらに、マージンが
小さいつまり製造条件の厳しいプロセスが低減され、製
造が比較的容易となる。加えて、上記開口部及びその中
の上記高融点金属膜は上記コンタクトホール及びその中
の上記高融点金属膜と同時に形成されるので、そのため
の別な工程が不要である。
ては、上記開口部に形成される高融点金属膜は、上記第
１半導体領域に接触すると供に、従来に比べて断面積が
広く形成されるので、容易に第１半導体領域の抵抗が低
くくなる。従って、微細化及び高速動作に適した半導体
装置が形成される。また、上記高融点金属膜のエッチン
グの際、上記第１層間絶縁膜は、上記高融点金属膜の除
去の必要な領域の厚い保護膜となっているので、その上
記第１層間絶縁膜の下地、特に上記第２半導体領域及び
第３半導体領域にダメージを与えることがない。従っ
て、信頼性、歩留まりが向上する。さらに、マージンが
小さいつまり製造条件の厳しいプロセスが低減され、製
造が比較的容易となる。加えて、上記開口部及びその中
の上記高融点金属膜は上記コンタクトホール及びその中
の上記高融点金属膜と同時に形成されるので、そのため
の別な工程が不要である。
【００３２】また、請求項１２に示すように、上記第２
工程で、エッチングによって上部が上記第１配線層の形
成予定領域以外である上記開口部の中にある上記高融点
金属膜の深さを、上記高融点金属膜の短い方の幅の２倍
以下としている。
工程で、エッチングによって上部が上記第１配線層の形
成予定領域以外である上記開口部の中にある上記高融点
金属膜の深さを、上記高融点金属膜の短い方の幅の２倍
以下としている。
【００３３】上記本発明の半導体装置においては、上記
開口部内の高融点金属膜は上記第１半導体領域に接する
と供に、その深さがその幅の２倍以下となっているの
で、後工程で形成される上記第１配線層等と上記第１半
導体領域との容量が大きくならない。従って、高速動作
に適している。
開口部内の高融点金属膜は上記第１半導体領域に接する
と供に、その深さがその幅の２倍以下となっているの
で、後工程で形成される上記第１配線層等と上記第１半
導体領域との容量が大きくならない。従って、高速動作
に適している。
【００３４】請求項１３に示すように、上記第１工程で
形成されるゲート電極は、浮遊ゲート電極及び制御ゲー
ト電極を有する２層ゲート電極となっている。上記本発
明の半導体装置においては、上記各ゲート電極が２層ゲ
ート電極であるので、不揮発性半導体メモリが形成さ
れ、また、他の配線に影響を与えることがなく配線が可
能で、及び上記第１半導体領域の抵抗が低くなる。従っ
て、微細化及び高速動作に適した不揮発性半導体メモリ
が形成される。
形成されるゲート電極は、浮遊ゲート電極及び制御ゲー
ト電極を有する２層ゲート電極となっている。上記本発
明の半導体装置においては、上記各ゲート電極が２層ゲ
ート電極であるので、不揮発性半導体メモリが形成さ
れ、また、他の配線に影響を与えることがなく配線が可
能で、及び上記第１半導体領域の抵抗が低くなる。従っ
て、微細化及び高速動作に適した不揮発性半導体メモリ
が形成される。
【００３５】請求項１４に示すように、上記第１工程で
形成されるゲート電極は、浮遊ゲート電極及び制御ゲー
ト電極を有する２層ゲート電極であり、上記第１工程に
続いて、全面に絶縁膜を堆積する工程と、上記第２工程
の前に、上記絶縁膜をエッチングすることによって上記
ゲート電極の側壁に絶縁膜を形成する工程とを備えてい
る。
形成されるゲート電極は、浮遊ゲート電極及び制御ゲー
ト電極を有する２層ゲート電極であり、上記第１工程に
続いて、全面に絶縁膜を堆積する工程と、上記第２工程
の前に、上記絶縁膜をエッチングすることによって上記
ゲート電極の側壁に絶縁膜を形成する工程とを備えてい
る。
【００３６】上記本発明の半導体装置においては、上記
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の高融点金属膜との絶縁が確保され
る。従って、上記２層ゲート電極、上記開口部内の高融
点金属膜等とのショートが起こりにくい。つまり、歩留
まりが向上し、微細化及び高速化に適した不揮発性半導
体メモリが形成される。
２層ゲート電極の側壁に絶縁膜つまりサイドウォールが
設けられているので、上記２層ゲート電極とそれに隣接
した上記開口部内の高融点金属膜との絶縁が確保され
る。従って、上記２層ゲート電極、上記開口部内の高融
点金属膜等とのショートが起こりにくい。つまり、歩留
まりが向上し、微細化及び高速化に適した不揮発性半導
体メモリが形成される。
【００３７】請求項１５に示すように、上記第３工程に
続いて、全面に第２層間絶縁膜を形成する工程と、上記
第２層間絶縁膜をエッチングすることによって、上記コ
ンタクトホールと、上記第１配線層の形成予定領域であ
って上記開口部の上部である領域にある上記高融点金属
膜を露出する工程と、上記第１配線層の形成予定領域で
あって上記開口部の上部である領域を含む領域の上記第
１配線層と、上記コンタクトホールの上部を含む領域に
上記第１半導体領域及び第２半導体領域に接続される第
２配線層とを形成する工程とを備えている。
続いて、全面に第２層間絶縁膜を形成する工程と、上記
第２層間絶縁膜をエッチングすることによって、上記コ
ンタクトホールと、上記第１配線層の形成予定領域であ
って上記開口部の上部である領域にある上記高融点金属
膜を露出する工程と、上記第１配線層の形成予定領域で
あって上記開口部の上部である領域を含む領域の上記第
１配線層と、上記コンタクトホールの上部を含む領域に
上記第１半導体領域及び第２半導体領域に接続される第
２配線層とを形成する工程とを備えている。
【００３８】上記本発明の半導体装置においては、上記
第１半導体領域上に従来より断面積の広く上記開口部内
の高融点金属膜が形成されるので、上記第１半導体領域
と上記第１配線層との間が低抵抗となり、高速動作に適
した半導体装置が製造される。また、上記開口部内の高
融点金属膜とその上の上記第２配線層とが上記第２層間
絶縁膜によって絶縁されるので、他の配線層に影響を与
えることがなく、製造が比較的容易である。
第１半導体領域上に従来より断面積の広く上記開口部内
の高融点金属膜が形成されるので、上記第１半導体領域
と上記第１配線層との間が低抵抗となり、高速動作に適
した半導体装置が製造される。また、上記開口部内の高
融点金属膜とその上の上記第２配線層とが上記第２層間
絶縁膜によって絶縁されるので、他の配線層に影響を与
えることがなく、製造が比較的容易である。
【００３９】請求項１６に記載した本発明の半導体装置
の製造方法は、半導体基板上に、順に隣接して形成され
た一方のドレイン拡散層及び一方のゲート電極及び共通
のソース拡散層及び他方のゲート電極及び他方のドレイ
ン拡散層を有する二つで一組のトランジスタが同じ向き
に複数組み格子状に配置され、上記格子状の上記一組の
二つのトランジスタの並びに沿った行方向に直角な列方
向の上記各ゲート電極が相互に接続された複数のワード
線と、それぞれの行の上記各ドレイン拡散層に接続され
る上記行方向の複数のビット線とを有するメモリセル群
を備えた半導体装置の製造方法であって、上記各ソース
拡散層、及び上記各ドレイン拡散層を形成した後、全面
に第１層間絶縁膜を形成する第１工程を備えている。エ
ッチングによって、上記各ドレイン拡散層に対応する上
記第１層間絶縁膜の複数のコンタクトホールと、上記列
方向の上記一組のトランジスタに対応したそれぞれの列
の上記各ソース拡散層を含む帯状の及び上記ソース拡散
層を露出する深さの上記第１層間絶縁膜の開口部とを形
成する工程を備えている。全面に高融点金属膜を堆積し
て、上記コンタクトホール及び上記開口部を埋込み、全
面の上記高融点金属膜をエッチングして上記第１層間絶
縁膜を露出する工程と、上記各コンタクトホールと、上
記ソース拡散層と接続される少なくとも一つのビット線
に沿った帯状のソース線の形成予定領域であって上記開
口部の上部である領域とを少なくとも覆うレジストをマ
スクとして、上記ソース線の形成予定領域以外であって
上記開口部の中にある上記高融点金属膜を選択的にエッ
チングする第２工程とを備えている。
の製造方法は、半導体基板上に、順に隣接して形成され
た一方のドレイン拡散層及び一方のゲート電極及び共通
のソース拡散層及び他方のゲート電極及び他方のドレイ
ン拡散層を有する二つで一組のトランジスタが同じ向き
に複数組み格子状に配置され、上記格子状の上記一組の
二つのトランジスタの並びに沿った行方向に直角な列方
向の上記各ゲート電極が相互に接続された複数のワード
線と、それぞれの行の上記各ドレイン拡散層に接続され
る上記行方向の複数のビット線とを有するメモリセル群
を備えた半導体装置の製造方法であって、上記各ソース
拡散層、及び上記各ドレイン拡散層を形成した後、全面
に第１層間絶縁膜を形成する第１工程を備えている。エ
ッチングによって、上記各ドレイン拡散層に対応する上
記第１層間絶縁膜の複数のコンタクトホールと、上記列
方向の上記一組のトランジスタに対応したそれぞれの列
の上記各ソース拡散層を含む帯状の及び上記ソース拡散
層を露出する深さの上記第１層間絶縁膜の開口部とを形
成する工程を備えている。全面に高融点金属膜を堆積し
て、上記コンタクトホール及び上記開口部を埋込み、全
面の上記高融点金属膜をエッチングして上記第１層間絶
縁膜を露出する工程と、上記各コンタクトホールと、上
記ソース拡散層と接続される少なくとも一つのビット線
に沿った帯状のソース線の形成予定領域であって上記開
口部の上部である領域とを少なくとも覆うレジストをマ
スクとして、上記ソース線の形成予定領域以外であって
上記開口部の中にある上記高融点金属膜を選択的にエッ
チングする第２工程とを備えている。
【００４０】上記本発明の半導体装置の製造方法におい
ては、上記開口部に形成される高融点金属膜は、上記ソ
ース拡散層に接触すると供に、従来に比べて断面積が広
く形成されるので、容易に上記ソース拡散層の抵抗が低
くくなる。従って、微細化及び高速動作に適した半導体
装置が形成される。また、上記高融点金属膜のエッチン
グの際、上記第１層間絶縁膜は、上記高融点金属膜の除
去の必要な領域の厚い保護膜となっているので、その上
記第１層間絶縁膜の下地、特に上記ドレイン拡散層にダ
メージを与えることがない。従って、信頼性、歩留まり
が向上する。さらに、マージンが小さいつまり製造条件
の厳しいプロセスが低減され、製造が比較的容易とな
る。加えて、上記開口部及びその中の上記高融点金属膜
は上記コンタクトホール及びその中の上記高融点金属膜
と同時に形成されるので、そのための別な工程が不要で
ある。また、上記ソース線の数が低減され、上記メモリ
セル群の形成領域の面積が狭くなる。
ては、上記開口部に形成される高融点金属膜は、上記ソ
ース拡散層に接触すると供に、従来に比べて断面積が広
く形成されるので、容易に上記ソース拡散層の抵抗が低
くくなる。従って、微細化及び高速動作に適した半導体
装置が形成される。また、上記高融点金属膜のエッチン
グの際、上記第１層間絶縁膜は、上記高融点金属膜の除
去の必要な領域の厚い保護膜となっているので、その上
記第１層間絶縁膜の下地、特に上記ドレイン拡散層にダ
メージを与えることがない。従って、信頼性、歩留まり
が向上する。さらに、マージンが小さいつまり製造条件
の厳しいプロセスが低減され、製造が比較的容易とな
る。加えて、上記開口部及びその中の上記高融点金属膜
は上記コンタクトホール及びその中の上記高融点金属膜
と同時に形成されるので、そのための別な工程が不要で
ある。また、上記ソース線の数が低減され、上記メモリ
セル群の形成領域の面積が狭くなる。
【００４１】また、請求項１７に示すように、上記第２
工程で、上部が上記ソース線の形成予定領域以外である
上記開口部の中にある上記高融点金属膜の深さを、上記
一方のゲート電極と上記他方のゲート電極との間の最上
部の幅の２倍以下にエッチングしている。
工程で、上部が上記ソース線の形成予定領域以外である
上記開口部の中にある上記高融点金属膜の深さを、上記
一方のゲート電極と上記他方のゲート電極との間の最上
部の幅の２倍以下にエッチングしている。
【００４２】上記本発明の半導体装置においては、上記
開口部の中の上記高融点金属膜は、上記各ソース拡散層
に接すると供にその深さが、ゲート電極の間の最上部の
幅の２倍以下となっているので、後工程で形成される上
記ビット線、上記ワード線、上記ソース線と上記ソース
拡散層との容量が大きくならない。従って、高速動作に
適している。
開口部の中の上記高融点金属膜は、上記各ソース拡散層
に接すると供にその深さが、ゲート電極の間の最上部の
幅の２倍以下となっているので、後工程で形成される上
記ビット線、上記ワード線、上記ソース線と上記ソース
拡散層との容量が大きくならない。従って、高速動作に
適している。
【００４３】また、請求項１８に示すように、上記第１
工程の前に、浮遊ゲート電極及び制御ゲート電極を有す
る上記各ゲート電極を形成する工程を備えている。上記
本発明の半導体装置の製造方法においては、上記各ゲー
ト電極は浮遊ゲート電極及び制御ゲート電極を有してい
るので、２層のゲート電極の不揮発性半導体メモリが形
成されることになり、また、他の配線に影響を与えるこ
となく配線が行われる。また、上記ソース拡散層の抵抗
が低くく、微細化及び高速動作に適した不揮発性半導体
メモリが形成される。
工程の前に、浮遊ゲート電極及び制御ゲート電極を有す
る上記各ゲート電極を形成する工程を備えている。上記
本発明の半導体装置の製造方法においては、上記各ゲー
ト電極は浮遊ゲート電極及び制御ゲート電極を有してい
るので、２層のゲート電極の不揮発性半導体メモリが形
成されることになり、また、他の配線に影響を与えるこ
となく配線が行われる。また、上記ソース拡散層の抵抗
が低くく、微細化及び高速動作に適した不揮発性半導体
メモリが形成される。
【００４４】また、請求項１９示すように、上記第１工
程の前に、浮遊ゲート電極及び制御ゲート電極を有する
上記各ゲート電極を形成する工程と、続いて、全面に絶
縁膜を堆積し、上記絶縁膜をエッチングすることによっ
て上記各ゲート電極の側壁に絶縁膜を形成する工程とを
備えている。
程の前に、浮遊ゲート電極及び制御ゲート電極を有する
上記各ゲート電極を形成する工程と、続いて、全面に絶
縁膜を堆積し、上記絶縁膜をエッチングすることによっ
て上記各ゲート電極の側壁に絶縁膜を形成する工程とを
備えている。
【００４５】上記本発明の半導体装置の製造方法におい
ては、上記各ゲート電極の側壁に上記絶縁膜つまりサイ
ドウォールが形成されるので、上記高融点金属膜と上記
各ゲート電極とが容易に絶縁され、ショートが起こりに
くい。さらに、上記ソース拡散層の抵抗が低く形成さ
れ、微細化及び高速動作に適した構成の不揮発性半導体
メモリが形成される。従って、信頼性、歩留まりが向上
する。
ては、上記各ゲート電極の側壁に上記絶縁膜つまりサイ
ドウォールが形成されるので、上記高融点金属膜と上記
各ゲート電極とが容易に絶縁され、ショートが起こりに
くい。さらに、上記ソース拡散層の抵抗が低く形成さ
れ、微細化及び高速動作に適した構成の不揮発性半導体
メモリが形成される。従って、信頼性、歩留まりが向上
する。
【００４６】また、請求項２０に示すように、上記第２
工程に続いて、全面に第２層間絶縁膜を堆積し、エッチ
ングによって上記各コンタクトホールの高融点金属膜の
上部と上記ソース線の形成予定領域の上記開口部の上記
高融点金属膜の上部を露出する工程と、上記それぞれの
行の上記各コンタクトホールの高融点金属膜を接続する
ビット線と、上記ソース線形成予定領域の上記開口部の
高融点金属膜を接続するソース線とを形成する工程とを
備えている。
工程に続いて、全面に第２層間絶縁膜を堆積し、エッチ
ングによって上記各コンタクトホールの高融点金属膜の
上部と上記ソース線の形成予定領域の上記開口部の上記
高融点金属膜の上部を露出する工程と、上記それぞれの
行の上記各コンタクトホールの高融点金属膜を接続する
ビット線と、上記ソース線形成予定領域の上記開口部の
高融点金属膜を接続するソース線とを形成する工程とを
備えている。
【００４７】上記本発明の半導体装置の製造方法におい
ては、上記ソース拡散層の上部の上記開口部内の高融点
金属膜と上記ビット線との間に上記第２層間絶縁膜が形
成されて絶縁されるので、上記ドレイン拡散層と上記ビ
ット線との配線が容易である。また、上記ソース線の数
が減るので、微細化及び高速動作に適した構成の半導体
装置が形成される。
ては、上記ソース拡散層の上部の上記開口部内の高融点
金属膜と上記ビット線との間に上記第２層間絶縁膜が形
成されて絶縁されるので、上記ドレイン拡散層と上記ビ
ット線との配線が容易である。また、上記ソース線の数
が減るので、微細化及び高速動作に適した構成の半導体
装置が形成される。
【００４８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１ないし図４は、本発明
に係る半導体装置を不揮発性半導体メモリに実施した場
合の製造工程を示している。
て図面を参照して説明する。図１ないし図４は、本発明
に係る半導体装置を不揮発性半導体メモリに実施した場
合の製造工程を示している。
【００４９】図１（ａ）に示すように、Ｐ型半導体基板
１００に素子分離用フィールド酸化膜１０１を形成す
る。その後、周辺トランジスタ１０２のゲート酸化膜１
０３及びゲート電極１０４と、メモリセルトランジスタ
１０５のゲート酸化膜１０６ａ、浮遊ゲート電極１０７
ａ、ＯＮＯ（窒化膜／酸化膜／窒化膜）からなるゲート
絶縁膜１０６、制御ゲート電極１０７を形成した後、イ
オン注入によって周辺トランジスタ１０２のソース及び
ドレイン拡散層１０８と、メモリセルトランジスタ１０
５のソース拡散層１０９及びドレイン拡散層１０９ａを
形成し、続いて全面に絶縁膜を堆積し、この絶縁膜を異
方性エッチング技術（例えば、ＲＩＥ）によりエッチン
グすることによって、周辺トランジスタ１０２、及びメ
モリセルトランジスタ１０５それぞれのゲート側面にサ
イドウォール１１０を形成するまでの工程は従来と同様
である。尚、図１では２個のメモリセルトランジスタ１
０５しか示していないが、多数のメモリセルトランジス
タ１０５が図中の左右方向及び奥行きに配列されてお
り、図中左右方向に配列された複数のメモリセルトラン
ジスタ１０５は隣接するトランジスタ毎にソース拡散層
１０９またはドレイン拡散層１０９ａを共有している。
そして、次に全面に層間絶縁膜１１１を堆積し、その
後、ＣＭＰ等の技術を用いて絶縁膜１１１の表面を平坦
化する。
１００に素子分離用フィールド酸化膜１０１を形成す
る。その後、周辺トランジスタ１０２のゲート酸化膜１
０３及びゲート電極１０４と、メモリセルトランジスタ
１０５のゲート酸化膜１０６ａ、浮遊ゲート電極１０７
ａ、ＯＮＯ（窒化膜／酸化膜／窒化膜）からなるゲート
絶縁膜１０６、制御ゲート電極１０７を形成した後、イ
オン注入によって周辺トランジスタ１０２のソース及び
ドレイン拡散層１０８と、メモリセルトランジスタ１０
５のソース拡散層１０９及びドレイン拡散層１０９ａを
形成し、続いて全面に絶縁膜を堆積し、この絶縁膜を異
方性エッチング技術（例えば、ＲＩＥ）によりエッチン
グすることによって、周辺トランジスタ１０２、及びメ
モリセルトランジスタ１０５それぞれのゲート側面にサ
イドウォール１１０を形成するまでの工程は従来と同様
である。尚、図１では２個のメモリセルトランジスタ１
０５しか示していないが、多数のメモリセルトランジス
タ１０５が図中の左右方向及び奥行きに配列されてお
り、図中左右方向に配列された複数のメモリセルトラン
ジスタ１０５は隣接するトランジスタ毎にソース拡散層
１０９またはドレイン拡散層１０９ａを共有している。
そして、次に全面に層間絶縁膜１１１を堆積し、その
後、ＣＭＰ等の技術を用いて絶縁膜１１１の表面を平坦
化する。
【００５０】続いて、図１（ｂ）に示すように、所定形
状のレジストパターンをマスクに用いて上記層間絶縁膜
１１１をエッチングして、周辺トランジスタ１０２のソ
ース及びドレイン拡散層１０８に通じるコントクトホー
ル１１２、及びメモリセルトランジスタ１０５の各ドレ
イン拡散層１０９ａに通じるコンタクトホール１１３を
開口する。同時に、隣接した２個のメモリセルトランジ
スタ１０５によって挟まれているソース拡散層１０９上
に図中の奥行き方向に延長されたスリット状の開口部
（以下、スリットと称する）１１４を形成する。尚、こ
のスリット１１４の幅、すなわち図中の左右方向の寸法
は、図中の左右方向で隣接する２個のメモリセルトラン
ジスタ１０５の制御ゲート電極１０７相互の間隔よりは
短く、隣接する２個のメモリセルトランジスタ１０５の
サイドウォール１１０下部の相互間の間隔よりは長くさ
れる。そして、次にタングステン膜１１５をＣＶＤ法を
用いて全面に堆積する。
状のレジストパターンをマスクに用いて上記層間絶縁膜
１１１をエッチングして、周辺トランジスタ１０２のソ
ース及びドレイン拡散層１０８に通じるコントクトホー
ル１１２、及びメモリセルトランジスタ１０５の各ドレ
イン拡散層１０９ａに通じるコンタクトホール１１３を
開口する。同時に、隣接した２個のメモリセルトランジ
スタ１０５によって挟まれているソース拡散層１０９上
に図中の奥行き方向に延長されたスリット状の開口部
（以下、スリットと称する）１１４を形成する。尚、こ
のスリット１１４の幅、すなわち図中の左右方向の寸法
は、図中の左右方向で隣接する２個のメモリセルトラン
ジスタ１０５の制御ゲート電極１０７相互の間隔よりは
短く、隣接する２個のメモリセルトランジスタ１０５の
サイドウォール１１０下部の相互間の間隔よりは長くさ
れる。そして、次にタングステン膜１１５をＣＶＤ法を
用いて全面に堆積する。
【００５１】次に、図２（ａ）に示すように、上記層間
絶縁膜１１１が露出するまで上記タングステン膜１１５
をエッチングして表面を平坦化し、続いて、上記スリッ
ト１１４の部分が露出するような形状のレジストパター
ン１１６を形成する。このとき、コンタクトホール１１
２、１１３内及びスリット１１４内に埋め込まれたタン
グクステン膜１１５の断面形状は、図示するように柱状
となる。
絶縁膜１１１が露出するまで上記タングステン膜１１５
をエッチングして表面を平坦化し、続いて、上記スリッ
ト１１４の部分が露出するような形状のレジストパター
ン１１６を形成する。このとき、コンタクトホール１１
２、１１３内及びスリット１１４内に埋め込まれたタン
グクステン膜１１５の断面形状は、図示するように柱状
となる。
【００５２】続いて、上記レジストパターン１１６をマ
スクとして用いて上記タングステン膜１１５を所定の厚
みだけエッチング除去する。図２（ｂ）は上記エッチン
グ後にレジストパターン１１６を剥離した後のタングス
テン膜１１５の形状を示しており、先の図２（ａ）にお
いて、図中、トランジスタ１０５と奥行き方向で隣接し
ているメモリセルトランジスタとの間のタングステン膜
１１５の一部の上部１１５ａが層間絶縁膜１１１から露
出した状態となる。これにより、メモリセルトランジス
タ１０５の各ソース拡散層部分では、他のコンタクトホ
ールとは異なり、コンタクトホールの途中まで埋め込ま
れたタングステン膜１１５が形成される。
スクとして用いて上記タングステン膜１１５を所定の厚
みだけエッチング除去する。図２（ｂ）は上記エッチン
グ後にレジストパターン１１６を剥離した後のタングス
テン膜１１５の形状を示しており、先の図２（ａ）にお
いて、図中、トランジスタ１０５と奥行き方向で隣接し
ているメモリセルトランジスタとの間のタングステン膜
１１５の一部の上部１１５ａが層間絶縁膜１１１から露
出した状態となる。これにより、メモリセルトランジス
タ１０５の各ソース拡散層部分では、他のコンタクトホ
ールとは異なり、コンタクトホールの途中まで埋め込ま
れたタングステン膜１１５が形成される。
【００５３】図２（ｂ）において、ゲート電極１０７間
の最上部の幅とほぼ同じスリット１１４つまりタングス
テン膜１１５の断面の図２（ａ）中の左右方向の幅Ａ
は、断面の面積を広くして低抵抗にするという点で、そ
のタングステン膜１１５の断面の図２（ａ）中の上下方
向の深さＢの１／２以上であることが望ましい。この
際、断面の面積を広くするため深さＢを層間絶縁膜１１
１の厚さに近い値に設定する場合、タングステン膜１１
５の幅Ａがスリット深さつまり層間絶縁膜１１１の厚さ
の１／２に近い値になると供に、二つのゲート電極１０
５の上部の距離は層間絶縁膜１１１の厚さの１／２程度
になっている。尚、上記の範囲で、タングステン膜１１
５のエッチバックの量を増してもよい。この場合、後述
する配線層１１８ｂとタングステン膜１１５との容量が
小さくなり高速動作に適している。
の最上部の幅とほぼ同じスリット１１４つまりタングス
テン膜１１５の断面の図２（ａ）中の左右方向の幅Ａ
は、断面の面積を広くして低抵抗にするという点で、そ
のタングステン膜１１５の断面の図２（ａ）中の上下方
向の深さＢの１／２以上であることが望ましい。この
際、断面の面積を広くするため深さＢを層間絶縁膜１１
１の厚さに近い値に設定する場合、タングステン膜１１
５の幅Ａがスリット深さつまり層間絶縁膜１１１の厚さ
の１／２に近い値になると供に、二つのゲート電極１０
５の上部の距離は層間絶縁膜１１１の厚さの１／２程度
になっている。尚、上記の範囲で、タングステン膜１１
５のエッチバックの量を増してもよい。この場合、後述
する配線層１１８ｂとタングステン膜１１５との容量が
小さくなり高速動作に適している。
【００５４】次に、図３（ａ）に示すように、ＣＶＤ法
によって全面に絶縁膜１１７を堆積する。続いて、ＲＩ
Ｅによって絶縁膜１１７の全面をエッチングし表面を平
坦化する。その際、コンタクトホール１１２、１１３に
埋め込まれたタングステン層１１５の表面が露出するま
でエッチングを行う。次に、図３（ｂ）に示すように、
全面にアルミニウム膜１１８を堆積する。
によって全面に絶縁膜１１７を堆積する。続いて、ＲＩ
Ｅによって絶縁膜１１７の全面をエッチングし表面を平
坦化する。その際、コンタクトホール１１２、１１３に
埋め込まれたタングステン層１１５の表面が露出するま
でエッチングを行う。次に、図３（ｂ）に示すように、
全面にアルミニウム膜１１８を堆積する。
【００５５】続いて、上記アルミニウム膜１１８をパタ
ーニングして、メモリセルトランジスタ側及び周辺トラ
ンジスタ１０２側の配線を形成する。図４は上記アルミ
ニウム膜１１８を用いて形成されたメモリセルトランジ
スタ側の配線を示しており、図中、配線層１１８ａは各
メモリセルトランジスタのドレイン拡散層に接続された
ビット線であり、配線層１１８ｂは各メモリセルトラン
ジスタのソース拡散層に接続されたソース線である。ソ
ース線１１８ｂは開口部１１４内の高融点金属１１５の
一部の上部１１５ａと接続されている。この後、パッシ
ベーション工程を経て、不揮発性半導体メモリが完成さ
れる。
ーニングして、メモリセルトランジスタ側及び周辺トラ
ンジスタ１０２側の配線を形成する。図４は上記アルミ
ニウム膜１１８を用いて形成されたメモリセルトランジ
スタ側の配線を示しており、図中、配線層１１８ａは各
メモリセルトランジスタのドレイン拡散層に接続された
ビット線であり、配線層１１８ｂは各メモリセルトラン
ジスタのソース拡散層に接続されたソース線である。ソ
ース線１１８ｂは開口部１１４内の高融点金属１１５の
一部の上部１１５ａと接続されている。この後、パッシ
ベーション工程を経て、不揮発性半導体メモリが完成さ
れる。
【００５６】図５は、上述の製造方法によって製造され
た不揮発性半導体メモリのメモリセル群１１９と周辺部
分１２０の回路構成を説明する図である。上述の図４に
示す部分は図５中の範囲１２１内の回路に対応してい
る。また、図４の正面の断面は線１２２に沿った断面に
対応している。尚、図４の部分とほぼ対応した図５の回
路の部分には同じ番号を付している。
た不揮発性半導体メモリのメモリセル群１１９と周辺部
分１２０の回路構成を説明する図である。上述の図４に
示す部分は図５中の範囲１２１内の回路に対応してい
る。また、図４の正面の断面は線１２２に沿った断面に
対応している。尚、図４の部分とほぼ対応した図５の回
路の部分には同じ番号を付している。
【００５７】図５中の範囲１２１と同じ構成のトランジ
スタの回路が図５中の二つのトランジスタ１０５の並び
に沿った縦方向及び横方向（以下、それぞれ行方向及び
列方向と記す）に格子状に同じ向きに複数設けられてい
る。
スタの回路が図５中の二つのトランジスタ１０５の並び
に沿った縦方向及び横方向（以下、それぞれ行方向及び
列方向と記す）に格子状に同じ向きに複数設けられてい
る。
【００５８】メモリセル群を構成する列方向の複数のト
ランジスタ１０５のソース拡散層がタングステン膜１１
５によって接続されている。このタングステン膜１１５
は、例えば６４個のトランジスタ１０５おきに、その一
部１１５ａにおいて行方向に沿ったソース線１１８ｂと
接続される。これらのソース線１１８ｂはトランジスタ
１０５が形成される領域以外で接続されている。従っ
て、図５に示すように、ソース線１１８ａ及びタングス
テン膜１１５はそれぞれ接続されて格子状となる。この
場合、従来は列方向の１６個のトランジスタおきに形成
されていたソース線１１８ｂは、６４個のトランジスタ
１０５おきとなり、ソース線１１８ｂの数が減少する。
ランジスタ１０５のソース拡散層がタングステン膜１１
５によって接続されている。このタングステン膜１１５
は、例えば６４個のトランジスタ１０５おきに、その一
部１１５ａにおいて行方向に沿ったソース線１１８ｂと
接続される。これらのソース線１１８ｂはトランジスタ
１０５が形成される領域以外で接続されている。従っ
て、図５に示すように、ソース線１１８ａ及びタングス
テン膜１１５はそれぞれ接続されて格子状となる。この
場合、従来は列方向の１６個のトランジスタおきに形成
されていたソース線１１８ｂは、６４個のトランジスタ
１０５おきとなり、ソース線１１８ｂの数が減少する。
【００５９】尚、列方向の複数のトランジスタ１０５の
各制御ゲート電極は相互に接続されてワード線１２３と
なっている。複数のワード線１２３はそれぞれロウデコ
ーダ１２４に接続される。行方向に沿った複数のトラン
ジスタ１０５のドレインの上の複数のコンタクトホール
１１２はそれぞれのビット線１１８ａに接続される。ビ
ット線１１８ａは周辺トランジスタ１０２を介してカラ
ムデコーダ１２５に接続される。また、周辺トランジス
タ１０２はセンスアンプＳ／Ａを介して電圧端子Ｖｒｅ
ｆに接続される。
各制御ゲート電極は相互に接続されてワード線１２３と
なっている。複数のワード線１２３はそれぞれロウデコ
ーダ１２４に接続される。行方向に沿った複数のトラン
ジスタ１０５のドレインの上の複数のコンタクトホール
１１２はそれぞれのビット線１１８ａに接続される。ビ
ット線１１８ａは周辺トランジスタ１０２を介してカラ
ムデコーダ１２５に接続される。また、周辺トランジス
タ１０２はセンスアンプＳ／Ａを介して電圧端子Ｖｒｅ
ｆに接続される。
【００６０】使用する際、例えば、読み出しの際、制御
ゲートに接続されるワード線１２３には５Ｖまたは０Ｖ
の電圧、ソース線１１８ｂには０Ｖの電圧、ビット線１
１８ａには周辺トランジスタ１０２及びセンスアンプＳ
／Ａを介して１Ｖの電圧を印加する。書き込みの際、ワ
ード線には１０Ｖまたは０Ｖの電圧、ソース線には０Ｖ
の電圧、ビット線には１０Ｖの電圧を印加する。消去の
際、ワード線にはー５Ｖの電圧、ソース線には５Ｖの電
圧を印加する。
ゲートに接続されるワード線１２３には５Ｖまたは０Ｖ
の電圧、ソース線１１８ｂには０Ｖの電圧、ビット線１
１８ａには周辺トランジスタ１０２及びセンスアンプＳ
／Ａを介して１Ｖの電圧を印加する。書き込みの際、ワ
ード線には１０Ｖまたは０Ｖの電圧、ソース線には０Ｖ
の電圧、ビット線には１０Ｖの電圧を印加する。消去の
際、ワード線にはー５Ｖの電圧、ソース線には５Ｖの電
圧を印加する。
【００６１】本発明の実施の形態においては、メモリセ
ルトランジスタ１０５に挟まれたソース拡散層１０９の
上部を含む領域のスリット１１４及びコンタクトホール
１１２、１１３にタングステンなどの高融点金属を埋め
込む構造なので、コンタクト抵抗、ソース抵抗が容易に
低減され、高速動作に適した構造となる。また、ソース
線１１８ｂとスリット１１４内のタングステン膜１１５
との接続領域以外、つまりソース線１１８ｂが形成され
る領域以外のスリット１１４のタングステン膜１１５の
上部が層間絶縁膜１１１、１１７から露出していないの
で、ソース拡散層１０９とビット線１１８ａがショート
することがなく、かつ、ソース拡散層１０９とソース線
１１８ｂとの接続が容易に形成される。また、従来、ビ
ット線１１８ａ数十本おきに設けられていたソース線１
１８ｂの数が低減され、素子の微細化に有効である。ま
た、従来の同じ記録ビット数の不揮発性半導体メモリよ
りチップ面積が小さくなる。さらに、タングステン膜１
１５のエッチングの際、厚い層間絶縁膜１１１がタング
ステン膜１１５の除去の必要な領域の保護膜となってい
るので、その領域の層間絶縁膜１１１の下地、特にドレ
イン拡散層１０９ａにダメージを与えることがない。従
って、信頼性、歩留まりが向上する。また、ゲート電極
１０４、１０７と配線層１１８ａ、１１８ｂとのショー
トが起こりにくく、歩留まりが向上する。加えて、スリ
ット１１４及びその中のタングステン膜１１５は、コン
タクトホール１１２、１１３及びその中のタングステン
膜１１５と同時に形成されるので、そのための別な工程
は不要である。また、上述の工程ではＳＡＳを行う必要
がないので、マージンが小さいつまり製造条件の厳しい
プロセスが低減され、上述の不揮発性半導体メモリの製
造が容易になる。
ルトランジスタ１０５に挟まれたソース拡散層１０９の
上部を含む領域のスリット１１４及びコンタクトホール
１１２、１１３にタングステンなどの高融点金属を埋め
込む構造なので、コンタクト抵抗、ソース抵抗が容易に
低減され、高速動作に適した構造となる。また、ソース
線１１８ｂとスリット１１４内のタングステン膜１１５
との接続領域以外、つまりソース線１１８ｂが形成され
る領域以外のスリット１１４のタングステン膜１１５の
上部が層間絶縁膜１１１、１１７から露出していないの
で、ソース拡散層１０９とビット線１１８ａがショート
することがなく、かつ、ソース拡散層１０９とソース線
１１８ｂとの接続が容易に形成される。また、従来、ビ
ット線１１８ａ数十本おきに設けられていたソース線１
１８ｂの数が低減され、素子の微細化に有効である。ま
た、従来の同じ記録ビット数の不揮発性半導体メモリよ
りチップ面積が小さくなる。さらに、タングステン膜１
１５のエッチングの際、厚い層間絶縁膜１１１がタング
ステン膜１１５の除去の必要な領域の保護膜となってい
るので、その領域の層間絶縁膜１１１の下地、特にドレ
イン拡散層１０９ａにダメージを与えることがない。従
って、信頼性、歩留まりが向上する。また、ゲート電極
１０４、１０７と配線層１１８ａ、１１８ｂとのショー
トが起こりにくく、歩留まりが向上する。加えて、スリ
ット１１４及びその中のタングステン膜１１５は、コン
タクトホール１１２、１１３及びその中のタングステン
膜１１５と同時に形成されるので、そのための別な工程
は不要である。また、上述の工程ではＳＡＳを行う必要
がないので、マージンが小さいつまり製造条件の厳しい
プロセスが低減され、上述の不揮発性半導体メモリの製
造が容易になる。
【００６２】尚、サイドウォール１１０は、タングステ
ン膜１１５を埋め込む際、ストッパとしての働きをす
る。つまり、そのサイドウォール１１０はメモリセルト
ランジスタ１０５のゲートのエッジへのダメージを回避
するものとして機能する。従って、スリット１１４とゲ
ート電極１０４、１０７ａ、１０７との間の距離が０．
１μｍ以上確保できれば、サイドウォール１１０の存在
は上記のものに限らない。この場合、サイドウォール形
成工程を省いてもよい。このことは、コスト低減に有効
である。
ン膜１１５を埋め込む際、ストッパとしての働きをす
る。つまり、そのサイドウォール１１０はメモリセルト
ランジスタ１０５のゲートのエッジへのダメージを回避
するものとして機能する。従って、スリット１１４とゲ
ート電極１０４、１０７ａ、１０７との間の距離が０．
１μｍ以上確保できれば、サイドウォール１１０の存在
は上記のものに限らない。この場合、サイドウォール形
成工程を省いてもよい。このことは、コスト低減に有効
である。
【００６３】また、ゲート電極１０７上に、ＳｉＮまた
はＣＶＤ法によるＳｉＯ2 膜を設けてもよい。この膜
は、マスク合わせズレによってスリット１１４がゲート
電極１０７上方に形成されるような場合に有効である。
つまり、ゲート電極１０７上のＳｉＮまたはＣＶＤ法に
よるＳｉＯ2 膜がエッチングストッパとして働く。ま
た、ゲート電極１０７とソース線１１８ｂもしくはビッ
ト線１１８ａとのショートが防止される。従って、歩留
まり改善と、さらなる微細化を行うことができる。
はＣＶＤ法によるＳｉＯ2 膜を設けてもよい。この膜
は、マスク合わせズレによってスリット１１４がゲート
電極１０７上方に形成されるような場合に有効である。
つまり、ゲート電極１０７上のＳｉＮまたはＣＶＤ法に
よるＳｉＯ2 膜がエッチングストッパとして働く。ま
た、ゲート電極１０７とソース線１１８ｂもしくはビッ
ト線１１８ａとのショートが防止される。従って、歩留
まり改善と、さらなる微細化を行うことができる。
【００６４】
【発明の効果】以上説明したように、この発明によれ
ば、高信頼性で微細化及び高速動作に適した半導体装置
及びその製造方法を提供できる。
ば、高信頼性で微細化及び高速動作に適した半導体装置
及びその製造方法を提供できる。
【図１】本発明の実施の形態に係る半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図２】本発明の実施の形態に係る半導体装置の製造工
程を示す図。
程を示す図。
【図３】本発明の実施の形態に係る半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図４】本発明の実施の形態に係る半導体装置の製造工
程を示す斜視図。
程を示す斜視図。
【図５】本発明の実施の形態に係る半導体装置の回路構
成を説明する図。
成を説明する図。
【図６】従来の半導体装置の製造工程の一例を示す断面
図。
図。
【図７】従来の半導体装置の製造工程の一例を示す断面
図。
図。
１００…シリコン基板、 １０１…素子分離用フィールド酸化膜、 １０５…メモリセルトランジスタ、 １０６、１０６ａ…メモリセルトランジスタの絶縁膜、 １０７、１０７ａ…メモリセルトランジスタのゲート電
極、 １０９…ソース拡散層、 １０９ａ…ドレイン拡散層、 １１０…サイドウォール、 １１１…層間絶縁膜、 １１２、１１３…コンタクトホール、 １１４…スリット、 １１５…タングステン膜、 １１５ａ…タングステン膜とソース線との接続部 １１６…レジストパターン、 １１７…絶縁膜、 １１８…アルミニウム膜、 １１８ａ…ビット線、 １１８ｂ…ソース線、 １１９…メモリセル群、 １２３…ワード線。
極、 １０９…ソース拡散層、 １０９ａ…ドレイン拡散層、 １１０…サイドウォール、 １１１…層間絶縁膜、 １１２、１１３…コンタクトホール、 １１４…スリット、 １１５…タングステン膜、 １１５ａ…タングステン膜とソース線との接続部 １１６…レジストパターン、 １１７…絶縁膜、 １１８…アルミニウム膜、 １１８ａ…ビット線、 １１８ｂ…ソース線、 １１９…メモリセル群、 １２３…ワード線。
Claims (20)
- 【請求項１】半導体基板と、 上記半導体基板上に所定の間隔を保って設けられた少な
くとも二つのゲート電極と、 上記二つのゲート電極相互間に対応する上記半導体基板
の表面領域に設けられ、上記半導体基板とは逆の導電型
を持つ第１半導体領域と、 上記二つのゲート電極のうち一方のゲート電極を間にし
て上記第１半導体領域と反対側に位置する上記半導体基
板の表面領域に設けられ、上記半導体基板とは逆の導電
型を持つ第２半導体領域と、 上記二つのゲート電極のうち他方のゲート電極を間にし
て上記第１半導体領域と反対側に位置する上記半導体基
板の表面領域に設けられ、上記半導体基板とは逆の導電
型を持つ第３半導体領域と、 全面に形成された層間絶縁膜と、 上記二つのゲート電極相互間に設けられ、上記第１半導
体領域と接触しかつ上部が上記層間絶縁膜から露出しな
い状態で設けられた高融点金属からなる断面が柱状の第
１電極と、 上記第２半導体領域と接触し、上部が上記層間絶縁膜か
ら露出した状態で設けられ、上記第１電極と同じ高融点
金属を用いて構成された断面が柱状の第２電極と、 上記第３半導体領域と接触し、上部が上記層間絶縁膜か
ら露出した状態で設けられ、上記第１電極と同じ高融点
金属を用いて構成された断面が柱状の第３電極と を具備したことを特徴とする半導体装置。 - 【請求項２】上記第１電極は、上記二つのゲート電極間
の最上部の幅が上記第１電極の深さの１／２以上の長さ
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】半導体基板と、 上記半導体基板上に所定の間隔を保って設けられた少な
くとも二つのゲート電極と、 上記二つのゲート電極相互間に対応する上記半導体基板
の表面領域に設けられ、上記半導体基板とは逆の導電型
を持つ第１半導体領域と、 上記二つのゲート電極のうち一方のゲート電極を間にし
て上記第１半導体領域と反対側に位置する上記半導体基
板の表面領域に設けられ、上記半導体基板とは逆の導電
型を持つ第２半導体領域と、 上記二つのゲート電極のうち他方のゲート電極を間にし
て上記第１半導体領域と反対側に位置する上記半導体基
板の表面領域に設けられ、上記半導体基板とは逆の導電
型を持つ第３半導体領域と、 全面に形成された層間絶縁膜と、 少なくとも一部が上記二つのゲート電極相互間の上記第
１半導体領域に接触しかつ上部が上記層間絶縁膜から露
出しない状態の部分と、上部が上記層間絶縁膜から露出
する状態の部分とからなり、高融点金属を用いて構成さ
れた断面が柱状の電極とを具備したことを特徴とする半
導体装置。 - 【請求項４】上記電極は、上記二つのゲート電極間の最
上部の幅が上記電極の深さの１／２以上の長さであるこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】上記各ゲート電極は、浮遊ゲート電極及び
制御ゲート電極を有する２層ゲート電極であることを特
徴とする請求項１ないし請求項４いずれか一つの項に記
載の半導体装置。 - 【請求項６】上記各ゲート電極は、浮遊ゲート電極及び
制御ゲート電極を有する２層ゲート電極であり、 上記各ゲート電極の側壁に絶縁膜が設けられていること
を特徴とする請求項１ないし請求項４の項に記載の半導
体装置。 - 【請求項７】半導体基板と、 上記半導体基板上に所定の間隔を保って設けられた少な
くとも二つのゲート電極と、上記ゲート電極相互間に対
応する上記半導体基板の表面領域に設けられた一つのソ
ース拡散層と、上記二つのゲート電極のそれぞれのゲー
ト電極を間にして上記ソース拡散層と反対側に位置する
上記半導体基板の表面領域に設けられた二つのドレイン
拡散層を有する二つで一組でのトランジスタが同じ向き
に複数組み格子状に配置され、上記一組の二つのトラン
ジスタの並びに沿った行方向に直角な列方向の上記各ゲ
ート電極が相互に接続された複数のワード線を有するメ
モリセル群と、 上記メモリセル群の上に形成された層間絶縁膜と、 それぞれの行の上記各ドレイン拡散層の上及び上記層間
絶縁膜の上の領域を少なくとも含む上記行方向の帯状に
金属によって形成された複数のビット線と、 少なくとも一つの上記ビット線に沿って、上記ビット線
の形成領域以外の上記層間絶縁膜の上に上記行方向の帯
状に上記ビット線と同じ金属によって形成された少なく
とも一つのソース線と、 それぞれの列の上記各ソース拡散層を接続すると供に上
記各ソース拡散層の上を含む帯状の領域に設けられ、及
び、上記各ソース拡散層の上の上記層間絶縁膜を介して
その上の上記ビット線と絶縁され、及び、上記ソース線
の下の上記層間絶縁膜を貫いて上記ソース線と接続さ
れ、高融点金属によって上記行方向の断面が柱状に形成
された第１電極と、 上記層間絶縁膜を貫いて上記各ドレイン拡散層とその上
にある上記ビット線とに接続され、上記第１電極と同じ
高融点金属によって断面が柱状に形成された複数の第２
電極と、 を備えたことを特徴とする半導体装置。 - 【請求項８】上記第１電極は、上記二つのゲート電極間
の最上部の幅が上記第１電極の深さの１／２以上の長さ
であることを特徴とする請求項７に記載の半導体装置。 - 【請求項９】上記各ゲート電極は、浮遊ゲート電極及び
制御ゲート電極を有する２層ゲート電極であり、上記列
方向の各制御ゲート電極が相互に接続されて複数のワー
ド線となっていることを特徴とする請求項７または請求
項８に記載の半導体装置。 - 【請求項１０】上記各ゲート電極は、浮遊ゲート電極及
び制御ゲート電極を有する２層ゲート電極であり、上記
列方向の各制御ゲート電極が相互に接続されて複数のワ
ード線となっており、 上記各ゲート電極の側壁に絶縁膜が設けられていること
を特徴とする請求項７または請求項８の項に記載の半導
体装置。 - 【請求項１１】半導体基板上に所定の間隔を保って少な
くとも二つのゲート電極を形成する第１工程と、 上記半導体基板とは逆の導電型の不純物を拡散し、上記
二つのゲート電極相互間に対応する上記半導体基板の表
面領域の第１半導体領域と、上記二つのゲート電極のう
ち一方のゲート電極を間にして上記第１半導体領域と反
対側に位置する上記半導体基板の表面領域の第２半導体
領域と、上記二つのゲート電極のうち他方のゲート電極
を間にして上記第１半導体領域と反対側に位置する上記
半導体基板の表面領域の第３半導体領域とを形成する第
２工程と、 その後、全面に第１層間絶縁膜を形成する工程と、 エッチングによって、上記第２半導体領域及び上記第３
半導体領域に対応する上記第１層間絶縁膜のコンタクト
ホールと、上記第１半導体領域に対応する上記第１層間
絶縁膜に上記第１半導体領域を露出する深さで断面が柱
状の開口部とを形成する工程と、 全面に高融点金属膜を堆積して、上記コンタクトホール
及び上記開口部を埋込む工程と、 全面の上記高融点金属膜をエッチングして上記第１層間
絶縁膜を露出する工程と、 続いて、上記コンタクトホールと上記第１半導体領域に
接続される第１配線層の形成予定領域であって上記開口
部の上部である領域とを少なくとも覆うレジストをマス
クとして、上記第１配線層の形成予定領域以外であって
上記開口部の中にある上記高融点金属膜を選択的にエッ
チングする第２工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項１２】上記第２工程で、エッチングによって上
部が上記第１配線層の形成予定領域以外である上記開口
部の中にある上記高融点金属膜の深さを、上記高融点金
属膜の短い方の幅の２倍以下にすることを特徴とする請
求項１１に記載の半導体装置の製造方法。 - 【請求項１３】上記第１工程で形成されるゲート電極
は、浮遊ゲート電極及び制御ゲート電極を有する２層ゲ
ート電極であることを特徴とする請求項１１または請求
項１２に記載の半導体装置の製造方法。 - 【請求項１４】上記第１工程で形成されるゲート電極
は、浮遊ゲート電極及び制御ゲート電極を有する２層ゲ
ート電極であり、 上記第１工程に続いて、全面に絶縁膜を堆積する工程
と、 上記第２工程の前に、上記絶縁膜をエッチングすること
によって上記ゲート電極の側壁に絶縁膜を形成する工程
とを備えたことを特徴とする請求項１１または請求項１
２に記載の半導体装置の製造方法。 - 【請求項１５】上記第３工程に続いて、全面に第２層間
絶縁膜を形成する工程と、 上記第２層間絶縁膜をエッチングすることによって、上
記コンタクトホールと、上記第１配線層の形成予定領域
であって上記開口部の上部である領域にある上記高融点
金属膜を露出する工程と、 上記第１配線層の形成予定領域であって上記開口部の上
部である領域を含む領域の上記第１配線層と、上記コン
タクトホールの上部を含む領域に上記第１半導体領域及
び第２半導体領域に接続される第２配線層とを形成する
工程とを備えたことを特徴とする請求項１１または請求
項１２に記載の半導体装置の製造方法。 - 【請求項１６】半導体基板上に、順に隣接して形成され
た一方のドレイン拡散層及び一方のゲート電極及び共通
のソース拡散層及び他方のゲート電極及び他方のドレイ
ン拡散層を有する二つで一組のトランジスタが同じ向き
に複数組み格子状に配置され、上記格子状の上記一組の
二つのトランジスタの並びに沿った行方向に直角な列方
向の上記各ゲート電極が相互に接続された複数のワード
線と、それぞれの行の上記各ドレイン拡散層に接続され
る上記行方向の複数のビット線とを有するメモリセル群
を備えた半導体装置の製造方法において、 上記各ソース拡散層、及び上記各ドレイン拡散層を形成
した後、全面に第１層間絶縁膜を形成する第１工程と、 エッチングによって、上記各ドレイン拡散層に対応する
上記第１層間絶縁膜の複数のコンタクトホールと、上記
列方向の上記一組のトランジスタに対応したそれぞれの
列の上記各ソース拡散層を含む帯状の及び上記ソース拡
散層を露出する深さの上記第１層間絶縁膜の開口部とを
形成する工程と、 全面に高融点金属膜を堆積して、上記コンタクトホール
及び上記開口部を埋込み、全面の上記高融点金属膜をエ
ッチングして上記第１層間絶縁膜を露出する工程と、 上記各コンタクトホールと、上記ソース拡散層と接続さ
れる少なくとも一つのビット線に沿った帯状のソース線
の形成予定領域であって上記開口部の上部である領域と
を少なくとも覆うレジストをマスクとして、上記ソース
線の形成予定領域以外であって上記開口部の中にある上
記高融点金属膜を選択的にエッチングする第２工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１７】上記第２工程で、上部が上記ソース線の
形成予定領域以外である上記開口部の中にある上記高融
点金属膜の深さを、上記一方のゲート電極と上記他方の
ゲート電極との間の最上部の幅の２倍以下にエッチング
することを特徴とする請求項１６に記載の半導体装置の
製造方法。 - 【請求項１８】上記第１工程の前に、浮遊ゲート電極及
び制御ゲート電極を有する上記各ゲート電極を形成する
工程を備えたことを特徴とする請求項１６または請求項
１７に記載の半導体装置の製造方法。 - 【請求項１９】上記第１工程の前に、浮遊ゲート電極及
び制御ゲート電極を有する上記各ゲート電極を形成する
工程と、 続いて、全面に絶縁膜を堆積し、上記絶縁膜をエッチン
グすることによって上記各ゲート電極の側壁に絶縁膜を
形成する工程とを備えたことを特徴とする請求項１６な
いし請求項１７に記載の半導体装置の製造方法。 - 【請求項２０】上記第２工程に続いて、全面に第２層間
絶縁膜を堆積し、エッチングによって上記各コンタクト
ホールの高融点金属膜の上部と上記ソース線の形成予定
領域の上記開口部の上記高融点金属膜の上部を露出する
工程と、 上記それぞれの行の上記各コンタクトホールの高融点金
属膜を接続するビット線と、上記ソース線形成予定領域
の上記開口部の高融点金属膜を接続するソース線とを形
成する工程とを備えたことを特徴とする請求項１６また
は請求項１７に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01989496A JP3639028B2 (ja) | 1996-02-06 | 1996-02-06 | 半導体装置及びその製造方法 |
| US08/795,018 US5838615A (en) | 1996-02-06 | 1997-02-05 | Nonvolatile semiconductor memory device having reduced source line resistance |
| KR1019970003604A KR100229582B1 (ko) | 1996-02-06 | 1997-02-05 | 반도체 장치 및 그 제조 방법 |
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|---|---|---|---|
| JP01989496A JP3639028B2 (ja) | 1996-02-06 | 1996-02-06 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09213911A true JPH09213911A (ja) | 1997-08-15 |
| JP3639028B2 JP3639028B2 (ja) | 2005-04-13 |
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|---|---|
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| KR (1) | KR100229582B1 (ja) |
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