JPH08147967A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力が小さな同期型半導体記憶装置を提
供する。 【構成】 ＤＬＬ回路のリフレッシュコントロール回路
１は、オートリフレッシュ検出信号ＡＲおよびセルフリ
フレッシュ検出信号ＳＲに応答して、クロック信号ＥＣ
ＬＫ，ＲＣＬＫの位相比較器９２および電圧制御ディレ
イ回路９５への入力を遮断する。したがって、内部クロ
ック信号ｉｎｔ．ＣＬＫが必要とされないモードにおい
てＤＬＬ回路を停止させることができ、消費電力の低減
化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同期型半導体記憶装置
に関し、特に、外部クロック信号に同期して制御信号、
アドレス信号および入力データを含む外部信号を取込む
同期型半導体記憶装置に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと称す。）は高
速化されてきているものの、その動作速度は依然マイク
ロプロセッサ（以下、ＭＰＵと称す。）の動作速度に追
随することができない。このため、ＤＲＡＭのアクセス
タイムおよびサイクルタイムがボトルネックとなり、シ
ステム全体の性能が低下するということがよく言われ
る。近年高速ＭＰＵのための主記憶としてクロック信号
に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲ
ＡＭ；以下、ＳＤＲＡＭと称す。）を用いることが提案
されている。以下、ＳＤＲＡＭについて説明する。

【０００３】図１０は従来のＳＤＲＡＭの主要部の構成
を機能的に示すブロック図である。図１０においては、
×８ビット構成のＳＤＲＡＭの１ビットの入出力データ
に関連する機能的部分の構成が示される。データ入出力
端子ＤＱｉに関連するアレイ部分は、バンク＃１を構成
するメモリアレイ５１ａとバンク＃２を構成するメモリ
アレイ５１ｂを含む。

【０００４】バンク＃１のメモリアレイ５１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ５１ａの対応の行を選択する複数のロウデコーダを含
むＸデコーダ群５２ａと、列アドレス信号Ｙ３〜Ｙｋを
デコードしてメモリアレイ５１ａの対応の列を選択する
列選択信号を発生する複数のコラムデコーダを含むＹデ
コーダ群５３ａと、メモリアレイ５１ａの選択された行
に接続されるメモリセルのデータを検知し増幅するセン
スアンプ群５４ａとが設けられる。

【０００５】Ｘデコーダ群５２ａは、メモリアレイ５１
ａの各ワード線に対応して設けられるロウデコーダを含
む。アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコー
ダが選択状態となり、選択状態とされたロウデコーダに
対して設けられたワード線が選択状態となる。

【０００６】Ｙデコーダ群５３ａは、メモリアレイ５１
ａの列選択線それぞれに対して設けられるコラムデコー
ダを含む。１本の列選択線は、８対のビット線を選択状
態とする。Ｘデコーダ群５２ａおよびＹデコーダ群５３
ａにより、メモリアレイ５１ａにおいて８ビットのメモ
リセルが同時に選択状態とされる。Ｘデコーダ群５２ａ
およびＹデコーダ群５３ａはそれぞれバンク指定信号Ｂ
１により活性化されるように示される。

【０００７】バンク＃１には、さらに、センスアンプ群
５４ａにより検知増幅されたデータを伝達するとともに
書込みデータをメモリアレイ５１ａの選択されたメモリ
セルへ伝達するための内部データ伝達線（グローバルＩ
Ｏ線）のバスＧＩＯが設けられる。グローバルＩＯ線バ
スＧＩＯは同時に選択された８ビットのメモリセルと同
時にデータの授受を行なうために８対のグローバルＩＯ
線を含む。

【０００８】データ読出しのために、バンク＃１におい
てグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ
活性化信号φＰＡ１に応答して活性化されて増幅するプ
リアンプ群５５ａと、プリアンプ群５５ａで増幅された
データを格納するためのリード用レジスタ５６ａと、リ
ード用レジスタ５６ａに格納されたデータを順次出力す
るための出力バッファ５７ａとが設けられる。

【０００９】プリアンプ群５５ａおよびリード用レジス
タ５６ａは、８対のグローバルＩＯ線に対応してそれぞ
れ８ビット幅の構成を備える。リード用レジスタ５６ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群５５ａの出力するデータをラッチしかつ順次出力す
る。

【００１０】出力バッファ５７ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ５６ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図１０においては、データ入出力端子Ｄ
Ｑｉを介してデータ入力およびデータ出力が行なわれる
ように示される。このデータ入力およびデータ出力は別
々の端子を介して行なわれる構成であってもよい。

【００１１】データの書込みを行なうために、入力バッ
ファ活性化信号φＤＢ１に応答して活性化され、データ
入出力端子ＤＱｉに与えられた入力データから内部書込
みデータを生成する１ビット幅の入力バッファ５８ａ
と、レジスタ活性化信号φＲｗ１に応答して活性化さ
れ、入力バッファ５８ａから伝達された書込みデータを
順次（ラップアドレスに従って）格納するライト用レジ
スタ５９ａと、書込みバッファ活性化信号φＷＢ１に応
答して活性化され、ライト用レジスタ５９ａに格納され
たデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝
達するライトバッファ群６０ａとが設けられる。

【００１２】ライトバッファ群６０ａおよびライト用レ
ジスタ５９ａはそれぞれ８ビット幅を有する。

【００１３】バンク＃２も同様に、メモリアレイ５１
ｂ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３ｂ、センス
アンプ活性化信号φＳＡ２に応答して活性化されるセン
スアンプ群５４ｂ、プリアンプ活性化信号φＰＡ２に応
答して活性化されるプリアンプ群５５ｂ、レジスタ活性
化信号φＲｒ２に応答して活性化されるリード用レジス
タ５６ｂ、出力イネーブル信号φＯＥ２に応答して活性
化される出力バッファ５７ｂ、バッファ活性化信号φＷ
Ｂ２に応答して活性化されるライトバッファ群６０ｂ、
レジスタ活性化信号φＲｗ２に応答して活性化されるラ
イト用レジスタ５９ｂ、およびバッファ活性化信号φＤ
Ｂ２に応答して活性化される入力バッファ５８ｂを含
む。

【００１４】バンク＃１の構成とバンク＃２の構成は同
一である。リード用レジスタ５６ａおよび５６ｂならび
にライト用レジスタ５９ａおよび５９ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。

【００１５】バンク＃１および＃２に対する各制御信号
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。

【００１６】図１０に示す機能ブロック６１が各データ
入出力端子に対して設けられる。×８ビット構成のＳＤ
ＲＡＭの場合、機能ブロック６１を８個含む。

【００１７】バンク＃１およびバンク＃２をほぼ同一構
成とし、バンク指定信号Ｂ１およびＢ２により一方のみ
を活性化することにより、バンク＃１および＃２は互い
にほぼ完全に独立して動作することが可能となる。

【００１８】データ読出し用のレジスタ５６ａおよび５
６ｂとデータ書込み用のレジスタ５９ａおよび５９ｂと
を別々に設けるとともにそれぞれバンク＃１および＃２
に対して設けることにより、データ読出しおよび書込み
の動作モード切換え時およびバンク切換え時においてデ
ータが衝突することがなく、正確なデータの読出しおよ
び書込みを実行することができる。

【００１９】バンク＃１および＃２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられる。

【００２０】第１の制御信号発生回路６２は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許
可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをた
とえばシステムクロックである外部クロック信号ＣＬＫ
に同期して取込み、内部制御信号φｘａ、φｙａ、φ
Ｗ、φＯ、φＲ、およびφＣを発生する。

【００２１】第２の制御信号発生回路６３は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃
１および＃２をそれぞれ独立に駆動するための制御信
号、すなわち、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。

【００２２】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ６５と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ６６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ５６ａおよび５６ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにラ
イト用レジスタ５９ａおよび５９ｂを駆動するための制
御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御
回路６７を含む。

【００２３】レジスタ制御回路６７へは、またバンク指
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。

【００２４】図１１は、このようなＳＤＲＡＭにおいて
連続して８ビットのデータ（８×８の合計６４ビット）
を読出す動作を行なうときの外部信号の状態を示すタイ
ミングチャートである。

【００２５】ＳＤＲＡＭにおいては、たとえばシステム
クロックである外部からのクロック信号ＣＬＫの立上が
りエッジで外部からの制御信号やアドレス信号Ａｄｄな
どが取込まれる。アドレス信号Ａｄｄは、時分割的に多
重化された行アドレス信号Ｘと列アドレス信号Ｙを含
む。

【００２６】サイクル１におけるクロック信号ＣＬＫの
立上がりエッジにおいて、外部ロウアドレスストローブ
信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベル、外
部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよ
び外部ライトイネーブル信号ｅｘｔ．／ＷＥが「Ｈ」レ
ベルであれば、そのときのアドレス信号Ａｄｄが行アド
レス信号Ｘとして取込まれる。

【００２７】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりエッジにおいて、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳが活性化状態である
「Ｌ」レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレスＹとして取込まれる。この取込まれた行ア
ドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＳＤ
ＲＡＭ内において行および列の選択動作が実施される。
外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳが
「Ｌ」レベルに立下ってから所定のクロック期間（図１
１においては６クロックサイクル）が経過した後、最初
のデータｂ０が出力される。以後、クロック信号ＣＬＫ
の立下がりに応答してデータｂ１〜ｂ７が出力される。

【００２８】図１２は、ＳＤＲＡＭにおいて連続して８
ビットのデータを読出す動作を行なうときの外部信号の
状態を示すタイミングチャートである。

【００２９】書込動作においては、行アドレス信号Ｘｃ
の取込はデータ読出時と同様である。すなわち、サイク
ル１におけるクロック信号ＣＬＫの立上がりエッジにお
いて信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベ
ル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが
「Ｈ」レベルであれば、そのときのアドレス信号Ａｄｄ
が行アドレス信号Ｘａとして取込まれる。サイクル３に
おけるクロック信号ＣＬＫの立上がりエッジにおいて信
号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活性
状態の「Ｌ」レベルであれば、列アドレス信号Ｙｂが取
込まれるとともに、そのときに与えられていたデータｂ
０が最初の書込データとして取込まれる。この信号ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳの立下がりエッジ
に応答してＳＤＲＡＭ内部において行および列選択動作
が実行される。クロック信号ＣＬＫに同期して順次入力
データｂ１〜ｂ７が取込まれ、順次メモリセルにこの入
力データが書込まれる。

【００３０】次に、ＳＤＲＡＭのリフレッシュ動作につ
いて説明する。ＳＤＲＡＭには、コマンドに応じてバン
ク♯１および♯２のどちらか一方のメモリアレイ５１ａ
または５１ｂのリフレッシュのみを行なうオートリフレ
ッシュモードと、開始コマンドから終了コマンドまでの
間にバンク♯１および♯２のメモリアレイ５１ａおよび
５１ｂのリフレッシュを交互に行なうセルフリフレッシ
ュモードの２種類のリフレッシュモードが設けられてい
る。

【００３１】まず、オートリフレッシュモードについて
説明する。図１３は、ＳＤＲＡＭのオートリフレッシュ
モードに関連する部分の構成を示す図である。図１３に
おいて、ＳＤＲＡＭは、外部制御信号ｅｘｔ．／ＲＡ
Ｓ、ｅｘｔ．／ＣＡＳ、およびｅｘｔ．／ＷＥのクロッ
ク信号ＣＬＫの立上がりエッジでの状態を判定し、オー
トリフレッシュが指定されたか否かを検出するオートリ
フレッシュ検出回路７０と、リフレッシュアドレスを発
生するアドレスカウンタ７１と、アドレスカウンタ７１
から発生されるバンクアドレスＲＢＡとオートリフレッ
シュ検出回路７０から発生されるオートリフレッシュ検
出信号ＡＲとに応答してオートリフレッシュモード指定
時に指定されたバンクに対する内部ＲＡＳ信号ｉｎｔ．
ＲＡＳＡおよびｉｎｔ．ＲＡＳＢをそれぞれ発生する活
性制御回路７２ａおよび７２ｂと、活性制御回路７２ａ
および７２ｂからの内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡお
よびｉｎｔ．ＲＡＳＢに応答して対応のメモリアレイの
行選択に関連する回路部分を駆動する行選択駆動回路７
３ａおよび７３ｂを含む。

【００３２】このオートリフレッシュ検出回路７０は、
図１０に示す構成において第１の制御信号発生回路６２
に含まれ、活性制御回路７２ａおよび７２ｂならびに行
選択駆動回路７３ａおよび７３ｂは第２の制御信号発生
回路６３に含まれる。

【００３３】アクティブコマンド入力時においてメモリ
アレイを活性化するための制御回路は図１３には示して
いないがまた別に設けられている。このアクティブコマ
ンド入力時において動作する制御回路は同様内部ＲＡＳ
信号を発生する。したがって、アクティブコマンド入力
時に発生される内部ＲＡＳ信号とこの図１３に示す活性
制御回路７２ａおよび７２ｂからの内部ＲＡＳ信号ｉｎ
ｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢとの論理和をとっ
た結果の出力が行選択駆動回路７３ａおよび７３ｂへ与
えられる。

【００３４】図１３を参照して、ＳＤＲＡＭはさらに、
オートリフレッシュ検出信号ＡＲに従って、アドレスカ
ウンタ７１からのリフレッシュアドレス（リフレッシュ
されるべきメモリセルの行を示すアドレス）と外部から
のアドレス信号の一方を選択的に通過させるマルチプレ
クサ７４と、このマルチプレクサ７４から与えられたア
ドレス信号をクロック信号ＣＬＫに応答して取込むアド
レスバッファ７５と、アドレスバッファ７５からの内部
行アドレス信号をデコードするロウデコーダ７６ａおよ
び７６ｂを含む。

【００３５】ロウデコーダ７６ａおよび７６ｂはそれぞ
れ行選択駆動回路７３ａおよび７３ｂからの制御信号に
よりその動作が制御される。ロウデコーダ７６ａはバン
ク♯１のメモリアレイ内のメモリセルの１行を選択し、
ロウデコーダ７６ｂはバンク♯２のメモリアレイの１行
を選択する。

【００３６】また、図１３に示す構成においては行選択
駆動回路７３ａおよび７３ｂはロウデコーダ７６ａおよ
び７６ｂをそれぞれ駆動するように示されている。行選
択駆動回路７３ａおよび７３ｂは、ワード線駆動信号を
発生してロウデコーダ７６ａおよび７６ｂを介して選択
ワード線上へその発生したワード線駆動信号を伝達する
とともに、メモリアレイ内のセンスアンプを活性化する
ためのセンスアンプ活性化信号を発生する。

【００３７】また図１３に示す構成においては、マルチ
プレクサ７４はアドレスバッファ７５の前段に設けられ
ている。このマルチプレクサ７４はアドレスバッファ７
５の出力側に設けられていてもよい。

【００３８】ＳＤＲＡＭはさらに、オートリフレッシュ
検出信号ＡＲに応答して列選択動作を制御する列選択駆
動回路７７ａおよび７７ｂと、列選択駆動回路７７ａお
よび７７ｂから発生される列選択イネーブル信号／ＣＥ
に応答して活性化され、図示しない経路から与えられる
列アドレス信号をデコードして列選択信号を発生するコ
ラムデコーダ７８ａおよび７８ｂを含む。

【００３９】列選択駆動回路７７ａおよび７７ｂは、オ
ートリフレッシュ検出信号ＡＲが活性状態にあり、オー
トリフレッシュ動作が指定された場合には、コラムデコ
ーダ７８ａおよび７８ｂの動作を禁止する。これにより
オートリフレッシュ時において列選択動作に関連する回
路が消費する電力を低減する。この列選択駆動回路７７
ａおよび７７ｂは、図１０に示す第２の制御信号発生回
路６３に含まれる。

【００４０】図１４はオートリフレッシュモード時の外
部制御信号および内部制御信号の状態を示すタイミング
チャートである。以下、図１３および図１４に従って、
オートリフレッシュモードにおけるリフレッシュ動作に
ついて説明する。

【００４１】オートリフレッシュコマンドは、クロック
信号ＣＬＫの立上がりエッジで、外部制御信号ｅｘｔ．
／ＲＡＳおよびｅｘｔ．／ＣＡＳを「Ｌ」レベルに設定
し、外部制御信号ｅｘｔ．／ＷＥを「Ｈ」レベルに設定
することにより与えられる。オートリフレッシュコマン
ドが与えられると、オートリフレッシュ検出回路７０は
オートリフレッシュ検出信号ＡＲを「Ｈ」レベルの活性
状態とする。このときまたオートリフレッシュ検出回路
７０はアドレスカウンタ７１のカウント値を１カウント
アップする。活性制御回路７２ａおよび７２ｂは、この
アドレスカウンタ７１からのバンクアドレスＲＢＡとオ
ートリフレッシュ検出信号ＡＲに応答して内部ＲＡＳ信
号ｉｎｔ．ＲＡＳ（内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡお
よびｉｎｔ．ＲＡＳＢを総称する）を発生する。

【００４２】アドレスカウンタ７１からのバンクアドレ
スがバンク♯１を指定している場合には、活性制御回路
７２ａから内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡが発生され
る。バンクアドレスカウンタ７１からのバンクアドレス
がバンク♯２を示す場合には、活性制御回路７２ｂが活
性状態とされ、このオートリフレッシュ検出信号ＡＲに
応答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳＢが発生され
る。

【００４３】活性制御回路７２ａまたは７２ｂからの内
部ＲＡＳ信号に応答して対応の行選択駆動回路７３ａま
たは７３ｂが活性状態とされ、選択されたバンクに対す
る行選択動作（ワード線選択およびセンスアンプ駆動）
を実行する。

【００４４】一方において、マルチプレクサ７４は、オ
ートリフレッシュ検出信号ＡＲに応答してアドレスカウ
ンタ７１から与えられたリフレッシュアドレスを選択し
てアドレスバッファ７５へ与える。アドレスバッファ７
５はこのアドレスカウンタ７５からのリフレッシュアド
レスに従って内部アドレスを発生してロウデコーダ７６
ａおよび７６ｂへ与える。ロウデコーダ７６ａおよび７
６ｂの一方が活性化され（行選択駆動回路７３ａおよび
７３ｂの出力による）、指定されたバンクにおいて対応
の１行のメモリセルが選択されて選択された行に接続さ
れるメモリセルのリフレッシュが実行される。

【００４５】このとき、列選択駆動回路７７ａおよび７
７ｂがオートリフレッシュ検出信号ＡＲに応答して列選
択イネーブル信号／ＣＥを不活性状態の「Ｈ」レベルに
設定する。これによりコラムデコーダ７８ａおよび７８
ｂのデコード動作が禁止され、列選択動作は行なわれな
い。

【００４６】オートリフレッシュコマンドが与えられて
から所定時間が経過すると、オートリフレッシュ検出信
号ＡＲが不活性状態となり、内部ＲＡＳ信号ｉｎｔ．Ｒ
ＡＳも不活性状態となり、指定されたバンクにおける行
選択動作が不活性状態とされ、選択されたワード線が非
選択状態となるとともにまたセンスアンプも非動作状態
とされる。

【００４７】次いでオートリフレッシュコマンドが与え
られると、同様の動作が実行される。このときアドレス
カウンタ７１のカウント値が１増加される。このときバ
ンクアドレスＲＢＡはアドレスカウンタ７１の最下位ビ
ットで表わされる。したがってバンクが切換わり、先に
リフレッシュが行なわれたバンクと異なるバンクに対す
るリフレッシュが実行される。これにより図１４に示す
フォトリフレッシュ動作が実現される。

【００４８】次に、セルフリフレッシュモードについて
説明する。図１５は、ＳＤＲＡＭのセルフリフレッシュ
モードに関連する部分の構成を示す図である。図１３で
示したオートリフレッシュモードに関連する部分の構成
と異なる点は、オートリフレッシュ検出回路７０の代わ
りにセルフリフレッシュ検出回路８０および内部発振器
８１が設けられている点である。

【００４９】セルフリフレッシュ検出回路８０は、外部
制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘ
ｔ．／ＷＥ、ｅｘｔ．ＣＫＥおよびｅｘｔ．／ＣＳのク
ロック信号ＣＬＫの立上がりエッジでの状態を判定し、
セルフリフレッシュモードの開始が指定されてから、そ
の終了が指定されるまでの間にセルフリフレッシュ検出
信号ＳＲを出力する。内部発振器８１は、セルフリフレ
ッシュ検出回路８０からセルフリフレッシュ検出信号Ｓ
Ｒが出力されたことに応じて所定の周期でリフレッシュ
信号Ｒｅｆを出力する。

【００５０】図１６は内部発振器８１の構成を示すブロ
ック図、図１７はその動作を示すタイミングチャートで
ある。図１６において、この内部発振器８１は、発振器
８２、ＮＡＮＤゲート８３、遅延回路８４およびインバ
ータ８５を含む。ＮＡＮＤゲート８３、遅延回路８４お
よびインバータ８５はパルス発生器８６を構成する。

【００５１】発振器８２の出力φ８２はＮＡＮＤゲート
８３の一方入力ノードに入力される。ＮＡＮＤゲート８
３の出力は、インバータ８５に入力されるとともに、遅
延回路８４を介してＮＡＮＤゲート８３の他方入力ノー
ドに入力される。インバータ８５の出力がリセット信号
Ｒｅｆとなる。

【００５２】発振器８２は、図１７に示すように、セル
フリフレッシュモードが指定されてセルフリフレッシュ
検出信号ＳＲが「Ｈ」レベルである間、所定の周期で発
振し信号φ８２を出力する。パルス発生器８６は、信号
φ８２の立上がりに応答して、遅延回路８４の遅延時間
のパルス幅を持つ信号Ｒｅｆを出力する。

【００５３】図１８はセルフリフレッシュモード時の外
部制御信号の状態を示すタイミングチャートである。以
下、図１５〜図１８に従ってセルフリフレッシュモード
におけるリフレッシュ動作について説明する。

【００５４】セルフリフレッシュの開始コマンドは、ク
ロック信号ＣＬＫの立上がりエッジで、外部制御信号ｅ
ｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳおよ
びｅｘｔ．／ＣＡＳを「Ｌ」レベルに設定し、外部制御
信号ｅｘｔ．／ＷＥを「Ｈ」レベルに設定することによ
り与えられる。

【００５５】セルフリフレッシュの開始コマンドが与え
られると、セルフリフレッシュ検出回路８０はセルフリ
フレッシュ検出信号ＳＲを「Ｈ」レベルの活性状態とす
る。応じて、内部発振器８１は、所定の周期でリセット
信号Ｒｅｆを「Ｈ」レベルの活性状態とする。内部発振
器８１は、リセット信号Ｒｅｆを「Ｈ」レベルにするた
びにアドレスカウンタ７１のカウント値を１カウントア
ップする。活性制御回路７２ａおよび７２ｂは、このア
ドレスカウンタ７１からのバンクアドレスＲＢＡとリフ
レッシュ信号Ｒｅｆに応答して内部ＲＡＳ信号ｉｎｔ．
ＲＡＳを発生する。したがって、リフレッシュ信号Ｒｅ
ｆが「Ｈ」レベルになるたびに、バンク♯１および♯２
のリフレッシュが交互に行なわれる。

【００５６】一方、マルチプレクサ７４は、セルフリフ
レッシュ検出信号ＳＲに応答してアドレスカウンタ７１
から与えられたリフレッシュアドレスを選択してアドレ
スバッファ７５に与える。また、列選択駆動回路７７ａ
および７７ｂは、セルフリフレッシュ検出信号ＳＲに応
答して列選択イネーブル信号／ＣＥを不活性状態の
「Ｈ」レベルに設定し、コラムデコーダ７８ａおよび７
８ｂのデコード動作を禁止する。

【００５７】セルフリフレッシュの終了コマンドは、ク
ロック信号ＣＬＫの立上がりエッジで、外部制御信号ｅ
ｘｔ．ＣＫＥおよびｅｘｔ．／ＣＳを「Ｈ」レベルに設
定することにより与えられる。

【００５８】セルフリフレッシュの終了コマンドが与え
られると、セルフリフレッシュ検出回路８０はセルフリ
フレッシュ検出信号ＳＲを「Ｌ」レベルの非活性状態と
する。応じて、内部発振器８１がリフレッシュ信号Ｒｅ
ｆの出力を停止し、セルフリフレッシュモードが終了す
る。

【００５９】上述のように、ＳＤＲＡＭはクロック信号
ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＲＡ
Ｓ、ｅｘｔ．／ＣＡＳ、アドレス信号Ａｄｄ、データな
どを取込んで動作するので、外部制御信号ｅｘｔ．／Ｒ
ＡＳ、ｅｘｔ．／ＣＡＳなどに同期してアドレスやデー
タなどを取込み動作していた従来のＤＲＡＭに比べてア
ドレスなどのスキュー（タイミングのずれ）によるデー
タ入出力のマージンを確保せずに済み、サイクルタイム
を高速化できるという利点を有する。また、システムに
よっては、連続した数ビットにアクセスする頻度が高い
場合があり、この連続アクセスタイムを高速にすること
によって、平均アクセスタイムをスタティックランダム
アクセスメモリ（ＳＲＡＭ）に匹敵させることができ
る。

【００６０】ところで、ＳＤＲＡＭにおいて、さらなる
高速動作を実現するためにはクロック信号ＣＬＫからの
アクセス時間を短くする必要がある。そこで、ディレイ
ロックドループ（以下、ＤＬＬと称す。）回路をチップ
内部に搭載して外部クロック信号ｅｘｔ．ＣＬＫより立
上がり位相が進んだ内部クロック信号ｉｎｔ．ＣＬＫを
発生させ、その内部クロック信号ｉｎｔ．ＣＬＫの立上
がりエッジに応答してデータの入出力などを行なうこと
が提案された。

【００６１】図１９は従来のＤＬＬ回路の構成を示すブ
ロック図である。図１９を参照して、このＤＬＬ回路
は、クロックバッファ９１，９６、位相比較器９２、チ
ャージポンプ９３、ループフィルタ９４および電圧制御
ディレイ回路９５を含む。

【００６２】クロックバッファ９１は、図２０に示すよ
うに、直列接続されたＭ個（Ｍは正の整数である。）の
インバータ９１．１〜９１．Ｍを含み、外部クロック信
号ｅｘｔ．ＣＬＫを増幅してクロック信号ＥＣＬＫを出
力する。クロック信号ＥＣＬＫは位相比較器９２および
電圧制御ディレイ回路９５に与えられる。インバータ９
１．１〜９１．Ｍのシンボルの大きさは、各インバータ
９１．１〜９１．Ｍの負荷駆動能力の大きさを表わして
おり、インバータ９１．１〜９１．Ｍの負荷駆動能力は
出力端に向かって徐々に増大している。後段のインバー
タ９１．２〜９１．Ｍの負荷駆動能力は前段のインバー
タ９１．１〜９１．Ｍ−１の負荷駆動能力の３〜４倍程
度に設定される。インバータ９１．１〜９１．Ｍの数Ｍ
は位相比較器９２および電圧制御ディレイ回路９５の容
量に応じて設定される。

【００６３】クロックバッファ９６は、図２１に示すよ
うに、直列接続されたＮ個（Ｎは正の整数である。）の
インバータ９６．１〜９６．Ｎを含み、電圧制御ディレ
イ回路９５の出力ＥＣＬＫ′を増幅して内部クロック信
号ｉｎｔ．ＣＬＫおよびクロック信号ＲＣＬＫを出力す
る。内部クロック信号ｉｎｔ．ＣＬＫは、上述のとおり
ＳＤＲＡＭに供給される。クロック信号ＲＣＬＫは位相
比較器９２に与えられる。クロックバッファ９６を構成
するインバータ９６．１〜９６．Ｎの負荷駆動能力も、
クロックバッファ９１と同様に、出力端に向かって徐々
に増大している。インバータ９６．１〜９６．Ｎの数Ｎ
は負荷容量の大きさに応じて設定される。クロック信号
ＲＣＬＫを出力するインバータ（図では９６．４）は、
外部クロック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉ
ｎｔ．ＣＬＫの位相差が所定の値になるように選択され
る。

【００６４】次に、図１９で示した位相比較器９２につ
いて説明する。図２２は位相比較器９２の構成を示す回
路図である。図において、この位相比較器９２は、イン
バータ１００〜１０４、２入力ＮＡＮＤゲート１０５〜
１１０、３入力ＮＡＮＤゲート１１１，１１２および４
入力ＮＡＮＤゲート１１３を含む。

【００６５】インバータ１００はクロックバッファ９１
からのクロック信号ＥＣＬＫを受ける。インバータ１０
１はクロックバッファ９６からのクロック信号ＲＣＬＫ
を受ける。ＮＡＮＤゲート１０５は、インバータ１００
の出力とＮＡＮＤゲート１１１の出力を受け、信号φ１
０５を出力する。ＮＡＮＤゲート１０６は、ＮＡＮＤゲ
ート１０５，１０７の出力を受け、信号φ１０６を出力
する。ＮＡＮＤゲート１０７はＮＡＮＤゲート１０６，
１１３の出力を受け、ＮＡＮＤゲート１０８はＮＡＮＤ
ゲート１０９，１１３の出力を受ける。ＮＡＮＤゲート
１０９はＮＡＮＤゲート１０８，１１０の出力を受け、
信号φ１０９を出力する。ＮＡＮＤゲート１１０は、イ
ンバータ１０１の出力とＮＡＮＤゲート１１２の出力を
受け、信号φ１１０を出力する。

【００６６】ＮＡＮＤゲート１１３は、ＮＡＮＤゲート
１０５，１０６，１０９，１１０からの信号φ１０５，
φ１０６，φ１０９，φ１１０を受け、リセット信号Ｒ
ＥＳを出力する。ＮＡＮＤゲート１１１は、ＮＡＮＤゲ
ート１０５，１０６，１１３から信号φ１０５，φ１０
６，ＲＥＳを受け、インバータ１０２，１０３を介して
アップ信号／ＵＰを出力する。ＮＡＮＤゲート１１２
は、ＮＡＮＤゲート１０９，１１０，１１３から信号φ
１０９，φ１１０，ＲＥＳを受け、インバータ１０４を
介してダウン信号ＤＯＷＮを出力する。

【００６７】図２３は、クロック信号ＥＣＬＫ、クロッ
ク信号ＲＣＬＫ、２入力ＮＡＮＤゲート１０５の出力
（すなわち信号φ１０５）、２入力ＮＡＮＤゲート１１
０の出力（すなわち信号φ１１０）、４入力ＮＡＮＤゲ
ート１１３の出力（すなわちリセット信号ＲＥＳ）、ア
ップ信号／ＵＰおよびダウン信号ＤＯＷＮの相互の関係
を示すタイミングチャートである。

【００６８】図２２および図２３の説明に先立ち、まず
クロック信号ＥＣＬＫ，ＲＣＬＫのいずれもが「Ｈ」レ
ベルにある場合を考える。この場合には、ゲート１０
５，１１０はいずれも必ず「Ｈ」レベルを出力する。仮
にゲート１０６，１０９の出力が「Ｈ」レベルであった
場合には、ゲート１１３の出力は「Ｌ」レベルとなり、
ゲート１０７，１０８の出力は「Ｈ」レベルになって結
局ゲート１０６，１０９の出力は「Ｌ」レベルとなる。
このため、ゲート１１１，１１２は、クロック信号ＥＣ
ＬＫ，ＲＣＬＫのいずれもが「Ｈ」レベルにある限り、
常に「Ｈ」レベルを出力することがわかる。このような
状態の後、クロック信号ＥＣＬＫ，ＲＣＬＫが「Ｌ」レ
ベルに転じれば、ゲート１０５，１１０の出力は「Ｌ」
レベルになり、ゲート１０６，１０９は「Ｈ」レベルを
出力することとなる。

【００６９】この後、図２３に示すように、まずクロッ
ク信号ＥＣＬＫが立上がり、次いでクロック信号ＲＣＬ
Ｋが位相Ｔ１だけ遅れて立上がる場合を説明する。クロ
ック信号ＥＣＬＫの立上がりを受けてゲート１０５の出
力φ１０５が「Ｈ」レベルに転じる。しかし、クロック
信号ＲＣＬＫは「Ｌ」レベルのままなので、ゲート１１
０の出力φ１１０は「Ｌ」レベルを継続し、ゲート１１
３の出力ＲＥＳは「Ｈ」レベルから変わらない。このた
め、ゲート１１１の出力が「Ｌ」レベルへと変化する。
一方、ゲート１１２の出力は「Ｈ」レベルのまま変化し
ない。

【００７０】次いでクロック信号ＲＣＬＫが立上ると、
ゲート１１０の出力φ１１０が「Ｈ」レベルに転じ、ゲ
ート１１３の４つの入力がすべて「Ｈ」レベルとなって
ゲート１１３の出力ＲＥＳが「Ｌ」レベルへと遷移す
る。その結果、ゲート１１１の出力は「Ｌ」レベルから
再び「Ｈ」レベルへと変化し、ゲート１１１はクロック
信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差を反映し
たパルス信号を出力する。一方、ゲート１１２の出力
は、ゲート１１０の出力が「Ｈ」レベルに変わるのを受
けて「Ｌ」レベルに転じるものの、直後にゲート１１３
の出力が「Ｌ」レベルへと変化するため、直ぐに「Ｈ」
レベルに戻る。このためゲート１１２は、クロック信号
ＥＣＬＫとクロック信号ＲＣＬＫの位相差とは無関係の
一定の幅のパルス信号を出力する。

【００７１】クロック信号ＲＣＬＫがまず立下がり、次
いでクロック信号ＥＣＬＫが立上がる場合は、アップ信
号／ＵＰとダウン信号ＤＯＷＮの関係が逆になるだけで
同様であるので説明は省略される。

【００７２】つまり、位相比較器９２は、図２４に示す
ように、クロック信号ＥＣＬＫの位相がクロック信号Ｒ
ＣＬＫよりも遅れている場合は一定のパルス幅のアップ
信号／ＵＰと位相差に応じたパルス幅のダウン信号ＤＯ
ＷＮを出力し、クロック信号ＥＣＬＫとＲＣＬＫの位相
が一致している場合は同じパルス幅の信号／ＵＰとＤＯ
ＷＮを出力し、クロック信号ＥＣＬＫの位相がクロック
信号ＲＣＬＫよりも進んでいる場合は一定のパルス幅の
ダウン信号ＤＯＷＮと位相差に応じたパルス幅のアップ
信号／ＵＰを出力する。

【００７３】図２５は図１９に示したチャージポンプ９
３およびループフィルタ９４の構成を示す回路図であ
る。図２５を参照して、チャージポンプ９３は電源電位
ライン１２１と接地電位ライン１２２の間に直列接続さ
れた定電流源１２３、ＰチャネルＭＯＳトランジスタ１
２４、ＮチャネルＭＯＳトランジスタ１２５および定電
流源１２６を含む。ＰチャネルＭＯＳトランジスタ１２
４のゲートはアップ信号／ＵＰを受け、ＮチャネルＭＯ
Ｓトランジスタ１２５のゲートはダウン信号ＤＯＷＮを
受ける。ＰチャネルＭＯＳトランジスタ１２４とＮチャ
ネルＭＯＳトランジスタ１２５の接続ノードＮ１２４が
チャージポンプ９３の出力ノードとなる。ループフィル
タ９４は、チャージポンプ９３の出力ノードＮ１２４と
接地電位ライン１２２の間に直列接続された抵抗１２７
およびキャパシタ１２８を含む。

【００７４】次に、図２５に示したチャージポンプ９３
およびループフィルタ９４の動作について説明する。ア
ップ信号／ＵＰおよびダウン信号ＤＯＷＮがともに
「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ
１２４が導通状態になり、ＮチャネルＭＯＳトランジス
タ１２５が非導通状態になって、電源電位ライン１２１
→定電流源１２３→ＰチャネルＭＯＳトランジスタ１２
４→ノードＮ１２４→抵抗１２７を介してキャパシタ１
２８に電荷が供給される。これにより、ノードＮ１２４
の電圧すなわち制御電圧ＶＣＯｉｎが徐々に上昇する。

【００７５】逆に、アップ信号／ＵＰおよびダウン信号
ＤＯＷＮがともに「Ｈ」レベルになると、ＰチャネルＭ
ＯＳトランジスタ１２４は非導通状態になりＮチャネル
ＭＯＳトランジスタ１２５は導通状態になって、キャパ
シタ１２８→抵抗１２７→ノードＮ１２４→Ｎチャネル
ＭＯＳトランジスタ１２５→定電流源１２６→接地電位
ライン１２２の経路でキャパシタ１２８の電荷が流出す
る。したがって、制御電圧ＶＣＯｉｎが徐々に下降す
る。

【００７６】また、アップ信号／ＵＰが「Ｌ」レベルと
なり、ダウン信号ＤＯＷＮが「Ｈ」レベルになるとＭＯ
Ｓトランジスタ１２４，１２５はともに導通状態とな
り、ノードＮ１２４に流入する電荷量とノードＮ１２４
から流出する電荷量が等しくなり、制御電圧ＶＣＯｉｎ
は変化しない。

【００７７】逆に、アップ信号／ＵＰが「Ｈ」レベルと
なりダウン信号ＤＯＷＮが「Ｌ」レベルになるとＭＯＳ
トランジスタ１２４，１２５がともに非導通状態とな
り、ノードＮ１２４がフローティング状態となり制御電
圧ＶＣＯｉｎは変化しない。

【００７８】つまり、チャージポンプ９３およびループ
フィルタ９４の出力である制御電圧ＶＣＯｉｎは、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
遅れている場合は徐々に下降し、クロック信号ＥＣＬＫ
とＲＣＬＫの位相が一致している場合は変化せず、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
進んでいる場合は徐々に上昇する。

【００７９】図２６は図１９に示した電圧制御ディレイ
回路９５の構成を示す一部省略した回路図である。図２
６を参照して、この電圧制御ディレイ回路９５は、バイ
アス発生回路１３０と、直列接続されたＫ個（Ｋは正の
整数である。）の遅延時間可変素子１４０．１〜１４
０．Ｋを含む。バイアス発生回路１３０は、Ｐチャネル
ＭＯＳトランジスタ１３１，１３２とＮチャネルＭＯＳ
トランジスタ１３３，１３４を含む。ＰチャネルＭＯＳ
トランジスタ１３１およびＮチャネルＭＯＳトランジス
タ１３３は電源電位ライン１２１と接地電位ライン１２
２の間に直列接続される。ＰチャネルＭＯＳトランジス
タ１３２とＮチャネルＭＯＳトランジスタ１３４は電源
電位ライン１２１と接地電位ライン１２２の間に直列接
続される。ＰチャネルＭＯＳトランジスタ１３１，１３
２のゲートは共通接続されるとともにＰチャネルＭＯＳ
トランジスタ１３１のドレインに接続される。すなわ
ち、ＰチャネルＭＯＳトランジスタ１３１と１３２はカ
レントミラー回路を構成する。ＮチャネルＭＯＳトラン
ジスタ１３３のゲートは制御電圧ＶＣＯｉｎを受ける。
ＮチャネルＭＯＳトランジスタ１３４のゲートはそのド
レインに接続される。

【００８０】ＮチャネルＭＯＳトランジスタ１３３には
制御電圧ＶＣＯｉｎに応じて増減する電流Ｉａが流れ
る。ＭＯＳトランジスタ１３３と１３１は直列接続さ
れ、ＭＯＳトランジスタ１３１と１３２はカレントミラ
ー回路を構成し、ＭＯＳトランジスタ１３２と１３４は
直列接続されているので、４つのＭＯＳトランジスタ１
３１〜１３４には同じ電流Ｉａが流れる。ただし、ＭＯ
Ｓトランジスタ１３１と１３２のトランジスタサイズは
同一であるものとする。

【００８１】遅延時間可変素子１４０．１は、電源電位
ライン１２１と接地電位ライン１２２の間に直列接続さ
れたＰチャネルＭＯＳトランジスタ１４１．１，１４
２．１およびＮチャネルＭＯＳトランジスタ１４３．
１，１４４．１を含む。ＰチャネルＭＯＳトランジスタ
１４１．１のゲートは、バイアス発生回路１３０のＰチ
ャネルＭＯＳトランジスタ１３２のゲートに接続され
る。ＭＯＳトランジスタ１４２．１，１４３．１のゲー
トは共通接続され、ＭＯＳトランジスタ１４２．１，１
４３．１はインバータ１４５．１を構成する。Ｎチャネ
ルＭＯＳトランジスタ１４４．１のゲートは、バイアス
発生回路１３０のＮチャネルＭＯＳトランジスタ１３４
のゲートに接続される。他の遅延時間可変素子１４０．
２〜１４０．Ｋも同様である。インバータ１４５．１〜
１４５．Ｋは直列接続される。インバータ１４５．１は
クロック信号ＥＣＬＫを受け、インバータ１４５．Ｋが
クロック信号ＥＣＬＫ′を出力する。

【００８２】次に、図２６に示した電圧制御ディレイ回
路９５の動作について説明する。ＰチャネルＭＯＳトラ
ンジスタ１４１．１〜１４１．ＫのゲートはともにＰチ
ャネルＭＯＳトランジスタ１３２のゲートに接続され、
ＮチャネルＭＯＳトランジスタ１４４．１〜１４４．Ｋ
のゲートはともにＮチャネルＭＯＳトランジスタ１３４
のゲートに接続されているので、各遅延時間可変素子１
４０．１〜１４０．Ｋにも制御電圧ＶＣＯｉｎに応じた
電流Ｉａが流れる。

【００８３】制御電圧ＶＣＯｉｎが増大して電流Ｉａが
増大すると、各インバータ１４５．１〜１４５．Ｋの反
転時間が短くなり、電圧制御ディレイ回路９５の遅延時
間が短くなる。

【００８４】また、制御電圧ＶＣＯｉｎが減少して電流
Ｉａが減少すると、各インバータ１４５．１〜１４５．
Ｋの反転時間が長くなり、電圧制御ディレイ回路９５の
遅延時間が長くなる。

【００８５】次に、図１９に示したＤＬＬ回路の動作に
ついて説明する。クロック信号ＲＣＬＫの位相がクロッ
ク信号ＥＣＬＫよりも遅れている場合は、位相比較器９
２はクロック信号ＥＣＬＫとＲＣＬＫの位相差に応じた
パルス幅のアップ信号／ＵＰと、所定のパルス幅のダウ
ン信号ＤＯＷＮを出力する。応じてチャージポンプ９３
がループフィルタ９４に電荷を供給し、これにより制御
電圧ＶＣＯｉｎが上昇し、電圧制御回路ディレイ９５の
遅延時間が短くなる。したがって、クロック信号ＲＣＬ
Ｋの位相が進み、クロック信号ＥＣＬＫとＲＣＬＫの位
相差は小さくなる。

【００８６】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合は、位相比較器
９２はクロック信号ＲＣＬＫとＥＣＬＫの位相差に応じ
たパルス幅のダウン信号ＤＯＷＮと、所定のパルス幅の
アップ信号／ＵＰを出力する。応じてループフィルタ９
４からチャージポンプ９３に電荷が流出し、これにより
制御電圧ＶＣＯｉｎが下降し電圧制御ディレイ回路９５
の遅延時間が長くなる。したがって、クロック信号ＲＣ
ＬＫの位相が遅れ、クロック信号ＲＣＬＫとＥＣＬＫの
位相差が小さくなる。

【００８７】このような過程を繰返し、ついにはクロッ
ク信号ＲＣＬＫとＥＣＬＫの位相差が一致する。このと
き図２７に示すように、外部クロック信号ｅｘｔ．ＣＬ
Ｋに比べて所望の値だけ位相が進んだ内部クロック信号
ｉｎｔ．ＣＬＫがクロックバッファ９６から出力され
る。

【００８８】

【発明が解決しようとする課題】しかしながら、従来の
ＤＬＬ回路をＳＤＲＡＭにそのまま搭載したのでは、Ｄ
ＬＬ回路は、リフレッシュモードのように内部クロック
信号ｉｎｔ．ＣＬＫを必要としないモードにおいても、
外部クロック信号ｅｘｔ．ＣＬＫが入力されている限り
内部クロック信号ｉｎｔ．ＣＬＫを出力し続けることと
なり、ＤＬＬ回路において電流が無駄に消費されるとい
う問題があった。

【００８９】それゆえに、この発明の主たる目的は、消
費電力が小さな同期型半導体記憶装置を提供することで
ある。

【００９０】

【課題を解決するための手段】この発明の同期型半導体
記憶装置は、外部クロック信号に同期して制御信号、ア
ドレス信号および入力データを含む外部信号を取込む同
期型半導体記憶装置であって、各々が行列状に配列され
た複数のメモリセルを含む複数のメモリアレイ、前記外
部クロック信号と内部クロック信号を受け、該２つのク
ロック信号の位相差に応じた制御電圧を出力する制御電
圧発生回路、前記制御電圧に応じた時間だけ前記外部ク
ロック信号を遅延させ前記内部クロック信号として出力
する遅延回路、前記外部クロック信号に同期して内部ク
ロック信号を出力する内部クロック発生回路、前記内部
クロック信号に同期して前記複数のメモリアレイのうち
の選択されたメモリセルと外部との間でデータ信号の授
受を行なうためのデータ入出力回路、および前記制御信
号によって前記内部クロック信号に同期しないモードが
指示されたことに応じて、所定の期間だけ前記外部クロ
ック信号の前記制御電圧発生回路および前記遅延回路へ
の入力を遮断する制御回路を備えたことを特徴としてい
る。

【００９１】また、前記内部クロック信号に同期しない
モードは、前記複数のメモリアレイのうちの先にリフレ
ッシュされたメモリアレイと異なるメモリアレイのリフ
レッシュを指示するオートリフレッシュモードであっ
て、前記制御回路は、前記制御信号によって前記オート
リフレッシュモードが指示されたことに応じて、所定の
時間だけオートリフレッシュ検出信号を出力する第１の
信号発生回路と、前記第１の信号発生回路から前記オー
トリフレッシュ検出信号が出力されたことに応じて、前
記外部クロック信号の前記制御電圧発生回路および前記
遅延回路への入力を遮断する第１のゲート回路とを含む
こととしてもよい。

【００９２】また、前記内部クロック信号に同期しない
モードは、前記複数のメモリアレイを順次リフレッシュ
することを指示するセルフリフレッシュモードであっ
て、前記制御回路は、前記制御信号によって前記セルフ
リフレッシュモードの開始が指示されてからそのセルフ
リフレッシュモードの終了が指示されるまでの間にセル
フリフレッシュ検出信号を出力する第２の信号発生回路
と、前記第２の信号発生回路から前記セルフリフレッシ
ュ検出信号が出力されたことに応じて、前記外部クロッ
ク信号の前記制御電圧発生回路および前記遅延回路への
入力を遮断する第２のゲート回路とを含むこととしても
よい。

【００９３】また、前記制御回路は、前記第２の信号発
生回路から前記セルフリフレッシュ検出信号が出力され
たことに応じて、所定の周期で活性化信号を出力する第
３の信号発生回路と、前記第３の信号発生回路から前記
活性化信号が出力されたことに応じて、前記外部クロッ
ク信号を前記制御電圧発生回路および前記遅延回路に与
える第３のゲート回路とを含むこととしてもよい。

【００９４】また、前記第３の信号発生回路から前記活
性化信号が出力されたことに応じて、先にリフレッシュ
したメモリアレイと異なるメモリアレイのリフレッシュ
を行なうリフレッシュ回路を備えてもよい。

【００９５】

【作用】この発明の同期型半導体記憶装置は、内部クロ
ック信号に同期しないモードが指示されたことに応じ
て、所定の期間だけ外部クロック信号の制御電圧発生回
路および遅延回路への入力を遮断する制御回路を備え
る。したがって、内部クロック信号が不要であるモード
において内部クロック信号が生成されるのを防止するこ
とができ、消費電力の低減化を図ることができる。

【００９６】また、制御回路は、オートリフレッシュモ
ードが指定されたことに応じてオートリフレッシュ検出
信号を出力する第１の信号発生回路と、オートリフレッ
シュ検出信号に応答して外部クロック信号の制御電圧発
生回路および遅延回路への入力を遮断する第１のゲート
回路とを含むこととすれば、オートリフレッシュモード
において内部クロック信号が生成されるのを防止するこ
とができる。

【００９７】また、制御回路は、セルフリフレッシュモ
ードが指定されたことに応じてセルフリフレッシュ検出
信号を出力する第２の信号発生回路と、セルフリフレッ
シュ検出信号に応答して外部クロック信号の制御電圧発
生回路および遅延回路への入力を遮断する第２のゲート
回路とを含むこととすれば、セルフリフレッシュモード
において内部クロック信号が生成されるのを防止するこ
とができる。

【００９８】また、制御回路は、セルフリフレッシュモ
ードが指定されたことに応じて所定の周期で活性化信号
を出力する第３の信号発生回路と、活性化信号に応答し
て外部クロック信号を制御電圧発生回路および遅延回路
に与える第３のゲート回路とを含むこととすれば、セル
フリフレッシュモードにおいて内部クロック信号を間欠
的に生成することができる。

【００９９】また、第３の信号発生回路から活性化信号
が出力されたことに応じて、先にリフレッシュしたメモ
リアレイと異なるメモリアレイのリフレッシュを行なう
リフレッシュ回路を備えれば、セルフリフレッシュを容
易に行なうことができる。

【０１００】

【実施例】

［実施例１］図１は、この発明の第１実施例によるＳＤ
ＲＡＭのＤＬＬ回路の構成を示すブロック図である。図
１を参照して、このＤＬＬ回路が図１９で示したＤＬＬ
回路と異なる点は、リフレッシュコントロール回路１が
新たに設けられている点である。

【０１０１】リフレッシュコントロール回路１は、図２
に示すように、制御信号入力端子１ａ，１ｂ、クロック
信号入力端子１ｃ，１ｄおよびクロック信号出力端子１
ｅ，１ｇ，１ｆを含む。制御信号入力端子１ａにはオー
トリフレッシュ検出回路７０からのオートリフレッシュ
検出信号ＡＲが入力される。制御信号入力端子１ｂには
セルフリフレッシュ検出回路８０からのセルフリフレッ
シュ検出信号ＳＲが入力される。クロック信号入力端子
１ｃにはクロックバッファ９１からのクロック信号ＥＣ
ＬＫが入力される。クロック信号入力端子１ｄにはクロ
ックバッファ９６からのクロック信号ＲＣＬＫが入力さ
れる。クロック信号出力端子１ｅ，１ｆ，１ｇからは、
それぞれクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が
出力される。クロック信号ＣＬＫ１，ＣＬＫ２は位相比
較器９２に入力される。クロック信号ＣＬＫ３は電圧制
御ディレイ回路９５に入力される。

【０１０２】また、リフレッシュコントロール回路１
は、ＯＲゲート２、インバータ３およびトランスファゲ
ート４，５を含む。トランスファゲート４は、クロック
信号入力端子１ｃとクロック信号出力端子１ｅの間に接
続される。クロック信号出力端子１ｅと１ｇは共通接続
される。トランスファゲート５は、クロック信号入力端
子１ｄとクロック信号出力端子１ｆの間に接続される。
ＯＲゲート２は、制御信号入力端子１ａ，１ｂを介して
オートリフレッシュ検出信号ＡＲおよびセルフリフレッ
シュ検出信号ＳＲを受ける。ＯＲゲート２の出力は、ト
ランスファゲート４，５のＰチャネルＭＯＳトランジス
タ側のゲート４ａ，５ａに直接入力されるとともに、イ
ンバータ３を介してトランスファゲート４，５のＮチャ
ネルＭＯＳトランジスタ側のゲート４ｂ，５ｂに入力さ
れる。

【０１０３】次に、動作について説明する。オートリフ
レッシュ検出信号ＡＲおよびセルフリフレッシュ検出信
号ＳＲがともに非活性状態の「Ｌ」レベルである場合
は、ＯＲゲート２は「Ｌ」レベルを出力し、トランスフ
ァゲート４，５は導通状態となる。これにより、クロッ
クバッファ９１からのクロック信号ＥＣＬＫが位相比較
器９２および電圧制御ディレイ回路９５に入力されると
ともに、クロックバッファ９６からのクロック信号ＲＣ
ＬＫが位相比較器９２に入力され、ＤＬＬ回路が動作す
る。

【０１０４】また、オートリフレッシュ検出信号ＡＲお
よびセルフリフレッシュ検出信号ＳＲのうちのいずれか
一方が活性状態の「Ｈ」レベルである場合は、ＯＲゲー
ト２は「Ｈ」レベルを出力し、トランスファゲート４，
５が遮断状態となる。これにより、クロックバッファ９
１，９６から位相比較器９２および電圧制御ディレイ回
路９５へのクロック信号ＥＣＬＫ，ＲＣＬＫの入力が遮
断され、ＤＬＬ回路が停止する。

【０１０５】この実施例においては、内部クロック信号
ｉｎｔ．ＣＬＫを必要としないオートリフレッシュモー
ドまたはセルフリフレッシュモードが指示されたことに
応じてＤＬＬ回路が停止するようにしたので、リフレッ
シュモードにおける消費電流の低減化を図ることができ
る。

【０１０６】なお、この実施例では、内部クロック信号
ｉｎｔ．ＣＬＫをＤＬＬ回路で生成したが、内部クロッ
ク信号ｉｎｔ．ＣＬＫを位相同期ループ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ、以下、ＰＬＬと略記する）回
路で生成するとともに、オートリフレッシュ検出信号Ａ
Ｒまたはセルフリフレッシュ検出信号ＳＲに応答してＰ
ＬＬ回路が停止するようにしてもよい。

【０１０７】［実施例２］実施例１ではオートリフレッ
シュモードまたはセルフリフレッシュモードにおいてＤ
ＬＬ回路を完全に停止させた。しかし、セルフリフレッ
シュモードの時間が長い場合は、図２５で示したチャー
ジポンプ９３およびループフィルタ９４の出力電圧ＶＣ
ＯｉｎがＤＬＬ回路の停止中に変化してしまい、ＤＬＬ
回路が同期状態から外れてしまう。したがって、セルフ
リフレッシュモードが終了した後に通常の動作が可能に
なるまでの復帰時間が長くなってしまう。そこで、この
実施例では、セルフリフレッシュモードにおいてＤＬＬ
回路を間欠的に動作させることにより、セルフリフレッ
シュモード終了後の復帰時間の短縮化を図る。

【０１０８】図３は、この発明の第２実施例によるＳＤ
ＲＡＭのＤＬＬ回路の構成を示すブロック図である。図
３を参照して、このＤＬＬ回路が図１で示したＤＬＬ回
路と異なる点は、リフレッシュコントロール回路１の代
わりにリフレッシュコントロール回路１０が設けられて
いる点である。

【０１０９】リフレッシュコントロール回路１０は、図
４に示すように、制御信号入力端子１０ａ，１０ｂ，１
０ｃ、クロック信号入力端子１０ｄ，１０ｅおよびクロ
ック信号出力端子１０ｆ，１０ｇ，１０ｈを含む。制御
信号入力端子１０ａにはオートリフレッシュ検出回路７
０からのオートリフレッシュ検出信号ＡＲが入力され
る。制御信号入力端子１０ｂにはセルフリフレッシュ検
出回路８０からのセルフリフレッシュ検出信号ＳＲが入
力される。制御信号入力端子１０ｃには図１５で示した
内部発振器８１からのリフレッシュ信号Ｒｅｆが入力さ
れる。クロック信号入力端子１０ｄにはクロックバッフ
ァ９１からのクロック信号ＥＣＬＫが入力される。クロ
ック信号入力端子１０ｅにはクロックバッファ９６から
のクロック信号ＲＣＬＫが入力される。クロック信号出
力端子１０ｅ，１０ｆ，１０ｇからは、それぞれクロッ
ク信号ＣＬＫ１′，ＣＬＫ２′，ＣＬＫ３′が出力され
る。クロック信号ＣＬＫ１′，ＣＬＫ２′は位相比較器
９２に入力される。クロック信号ＣＬＫ３′は電圧制御
ディレイ回路９５に入力される。

【０１１０】また、リフレッシュコントロール回路１０
は、ゲート回路１１，１２および２接点の切換スイッチ
１３，１４，１５を含む。ゲート回路１１は、入力端子
１０ａ，１０ｂ，１０ｄ，１０ｅからオートリフレッシ
ュ検出信号ＡＲ、セルフリフレッシュ検出信号ＳＲおよ
びクロック信号ＥＣＬＫ，ＲＣＬＫを受け、クロック信
号ＣＬＫ１１，ＣＬＫ１２，ＣＬＫ１３を出力する。ゲ
ート回路１１の構成および動作は、図２で示したリフレ
ッシュコントロール回路１と同様である。すなわち、ゲ
ート回路１１は、オートリフレッシュ検出回路ＡＲまた
はセルフリフレッシュ検出信号ＳＲが非活性状態の
「Ｌ」レベルであるときクロック信号ＥＣＬＫ，ＲＣＬ
Ｋを通過させる。ゲート回路１１を通過したクロック信
号ＥＣＬＫはクロック信号ＣＬＫ１１，ＣＬＫ１３とな
り、ゲート回路１１を通過したクロック信号ＲＣＬＫは
クロック信号ＣＬＫ１２となる。また、ゲート回路１１
は、オートリフレッシュ検出信号ＡＲおよびセルフリフ
レッシュ検出信号ＳＲのうちのいずれか一方が活性状態
の「Ｈ」レベルであるときクロック信号ＥＣＬＫ，ＲＣ
ＬＫの通過を阻止する。

【０１１１】ゲート回路１２は、入力端子１０ｃ，１０
ｄ，１０ｅからリフレッシュ信号Ｒｅｆおよびクロック
信号ＥＣＬＫ，ＲＣＬＫを受け、クロック信号ＣＬＫ２
１，ＣＬＫ２２，ＣＬＫ２３を出力する。ゲート回路１
２は、リフレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レ
ベルであるときクロック信号ＥＣＬＫ，ＲＣＬＫの通過
を阻止する。また、ゲート回路１２は、リフレッシュ信
号Ｒｅｆが活性状態の「Ｈ」レベルに立上がった後、ま
ずクロック信号ＥＣＬＫを通過させる。このとき通過し
たクロック信号ＥＣＬＫがクロック信号ＣＬＫ２３とな
る。このクロック信号ＣＬＫ２３は、図３で示した電圧
制御ディレイ回路９５およびクロックバッファ９６で１
クロックだけ遅延されてクロック信号ＲＣＬＫとなる。
ゲート回路１２は、このクロック信号ＲＣＬＫが帰還し
たときにクロック信号ＥＣＬＫ，ＲＣＬＫを通過させ
る。このとき通過したクロック信号ＥＣＬＫ，ＲＣＬＫ
がクロック信号ＣＬＫ２１，ＣＬＫ２２となる。

【０１１２】図５はゲート回路１２の構成を示す回路図
である。図５を参照して、このゲート回路１２は、２入
力ＮＡＮＤゲート２０〜３１、３入力ＮＡＮＤゲート３
２、インバータ３３〜３７、２入力ＮＯＲゲート３８〜
４０および遅延回路４１を含む。ＮＡＮＤゲート２１と
２２，２３と２４は、それぞれフリップフロップＦＦ
１，ＦＦ２を構成する。ＮＡＮＤゲート２５と２６はマ
スタゲートＧ１を構成し、ＮＡＮＤゲート２７と２８は
マスタフリップフロップＦＦ３を構成し、ＮＡＮＤゲー
ト２９と３０はスレーブゲートＧ２を構成し、ＮＡＮＤ
ゲート３１と３２はスレーブフリップフロップＦＦ４を
構成する。ゲートＧ１，Ｇ２とフリップフロップＦ３，
Ｆ４とインバータ３４は、マスタスレーブフリップフロ
ップ４２を構成する。

【０１１３】リフレッシュ信号Ｒｅｆは遅延回路４１を
介してＮＡＮＤゲート２０の一方入力ノードに入力さ
れ、クロック信号ＥＣＬＫはインバータ３３を介してＮ
ＡＮＤゲート２０の他方入力ノードに入力される。フリ
ップフロップＦＦ１はリフレッシュ信号Ｒｅｆによって
セットされ、ＮＡＮＤゲート２０の出力φ２０によって
リセットされる。ＮＯＲゲート３８はフリップフロップ
ＦＦ１の出力φ２１とインバータ３３の出力を受ける。
ＮＯＲゲート３８の出力はクロック信号ＣＬＫ２３とな
る。

【０１１４】フリップフロップＦＦ２はリフレッシュ信
号Ｒｅｆによってセットされ、クロック信号ＣＬＫ２３
によってリセットされる。マスタスレーブフリップフロ
ップ４２は、クロック信号ＣＬＫ２３によって制御さ
れ、フリップフロップＦＦ２の出力を受ける。スレーブ
フリップフロップＦＦ４はＮＡＮＤゲート３０の出力と
リフレッシュ信号Ｒｅｆの論理積信号によってセットさ
れる。

【０１１５】スレーブフリップフロップＦＦ４の反転出
力φ３１はインバータ３５に入力される。ＮＯＲゲート
３９は、インバータ３５の出力とクロック信号ＥＣＬＫ
を受ける。インバータ３６は、ＮＯＲゲート３９の出力
を受けクロック信号ＣＬＫ２１を出力する。ＮＯＲゲー
ト４０は、インバータ３５の出力とクロック信号ＲＣＬ
Ｋを受ける。インバータ３７は、ＮＯＲゲート４０の出
力を受けクロック信号ＣＬＫ２２を出力する。

【０１１６】次に、図５で示したゲート回路１２の動作
について説明する。まず、図５の回路のうちリフレッシ
ュ信号Ｒｅｆおよびクロック信号ＥＣＬＫを受けクロッ
ク信号ＣＬＫ２３を出力する回路について説明する。リ
フレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レベルであ
る場合、フリップフロップＦＦ１がセットされフリップ
フロップＦＦ１の出力φ２１が「Ｈ」レベルに固定され
る。したがって、ＮＯＲゲート３８の出力であるクロッ
ク信号ＣＬＫ２３はクロック信号ＥＣＬＫと関係なく
「Ｌ」レベルとなる。

【０１１７】また、リフレッシュ信号Ｒｅｆが活性状態
の「Ｈ」レベルである場合は、フリップフロップＦＦ１
がリセットされフリップフロップＦＦ１の出力φ２１が
「Ｌ」レベルに固定される。したがって、クロック信号
ＥＣＬＫは、インバータ３３で反転された後ＮＯＲゲー
ト３８を通過し、クロック信号ＣＬＫ２３となる。

【０１１８】より詳しく説明すると、図６に示すように
クロック信号ＥＣＬＫが「Ｌ」レベルであるときにリフ
レッシュ信号Ｒｅｆが「Ｈ」レベルに立上がった場合
と、図７に示すようにクロック信号ＥＣＬＫが「Ｈ」レ
ベルであるときにリフレッシュ信号Ｒｅｆが「Ｈ」レベ
ルに立上がった場合で動作は異なる。

【０１１９】すなわち、リフレッシュ信号Ｒｅｆが
「Ｈ」レベルに立上がったときにクロック信号ＥＣＬＫ
が「Ｌ」レベルであればＮＡＮＤゲート２０の出力φ２
０が「Ｌ」レベルになり、フリップフロップＦＦ１がリ
セットされてフリップフロップＦＦ１の出力φ２１が
「Ｌ」レベルになる。したがって、クロック信号ＥＣＬ
ＫはＮＯＲゲート３８を通過する。

【０１２０】一方、リフレッシュ信号Ｒｅｆが「Ｈ」レ
ベルに立上がったときにクロック信号ＥＣＬＫが「Ｈ」
レベルであればＮＯＲゲート２０の出力φ２０が「Ｈ」
レベルになり、フリップフロップＦＦ１がリセットされ
ずフリップフロップＦＦ１の出力φ２１が「Ｈ」レベル
になる。したがって、クロック信号ＥＣＬＫはＮＯＲゲ
ート３８を通過しない。その後クロック信号ＥＣＬＫが
「Ｌ」レベルになったときにフリップフロップＦＦ１の
出力φ２１が「Ｌ」レベルになり、クロック信号ＥＣＬ
ＫがＮＯＲゲート３８を通過することとなる。つまり、
リフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がった
後、クロック信号ＥＣＬＫが「Ｌ」レベルに変化した後
にクロック信号ＥＣＬＫがＮＯＲゲート３８を通過す
る。

【０１２１】次に、図５に示した回路のうちクロック信
号Ｒｅｆおよびクロック信号ＣＬＫ２３，ＥＣＬＫ，Ｒ
ＣＬＫを受けて、クロック信号ＣＬＫ２１，ＣＬＫ２２
を出力する回路について説明する。図８を参照して、リ
フレッシュ信号Ｒｅｆおよびクロック信号ＣＬＫ２３が
「Ｌ」レベルである状態からリフレッシュ信号Ｒｅｆが
「Ｈ」レベルに立上がるとフリップフロップＦＦ２がリ
セットされフリップフロップＦＦ２の出力φ２４が
「Ｌ」レベルに立下がる。このときフリップフロップＦ
Ｆ２の反転出力φ２３は「Ｈ」レベルのままである。

【０１２２】フリップフロップＦＦ２の出力は、この後
クロック信号ＣＬＫ２３が「Ｈ」レベルになったときに
マスタゲートＧ１を介してマスタフリップフロップＦＦ
３に伝達され、次いでクロック信号ＣＬＫ２３が「Ｌ」
レベルになったときにさらにスレーブゲートＧ２を介し
てスレーブフリップフロップＦＦ４に伝達される。つま
り、スレーブフリップフロップＦＦ４の反転出力φ３１
は、フリップフロップＦＦ２の出力φ２４の立下がりか
ら１クロック後に立上がる。

【０１２３】フリップフロップＦＦ４の反転出力φ３１
が「Ｈ」レベルに立上がると、インバータ３５の出力φ
３５は「Ｌ」レベルに立下がる。これにより、クロック
信号ＥＣＬＫがＮＯＲゲート３９を通過し、インバータ
３６で反転されクロック信号ＣＬＫ２１となる。同時
に、クロック信号ＲＣＬＫがＮＯＲゲート４０を通過
し、インバータ３７で反転されクロック信号ＣＬＫ２２
となる。

【０１２４】所定の時間が経過した後、リフレッシュ信
号Ｒｅｆが「Ｌ」レベルに立下がると、フリップフロッ
プＦＦ１がセットされフリップフロップＦＦ１の出力φ
２１が「Ｈ」レベルになり、ＮＯＲゲート３８の出力で
あるクロック信号ＣＬＫ２３が「Ｌ」レベルに固定され
る。これにより、マスタスレーブフリップフロップ４２
の伝達動作が停止される。また、フリーブフリップフロ
ップＦＦ４がセットされスレーブフリップフロップＦＦ
４の反転出力φ３１は「Ｌ」レベルとなり、ＮＯＲゲー
ト３９，４０によってクロック信号ＥＣＬＫ，ＲＣＬＫ
の通過が阻止される。

【０１２５】したがって、図５で示したゲート回路１２
によれば、図９に示すように、リフレッシュ信号Ｒｅｆ
が「Ｈ」レベルに立下がった後まずクロック信号ＣＬＫ
２３を出力し、その１クロック後にクロック信号ＣＬＫ
２１，ＣＬＫ２２を出力することができ、リフレッシュ
信号Ｒｅｆが「Ｌ」レベルに立下がった後クロック信号
ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３の出力を同時に停
止することができる。これにより、クロック信号ＣＬＫ
２１，ＣＬＫ２２の位相比較器９２への供給および供給
の停止が同時に行なわれることとなり、位相比較器９２
の動作が不安定になることがない。

【０１２６】図４において、切換スイッチ１３，１４，
１５は、それぞれ２つの切換接点１３ａ，１３ｂ；１４
ａ，１４ｂ；１５ａ，１５ｂと１つの共通接点１３ｃ，
１４ｃ，１５ｃとを含む。切換スイッチ１３，１４，１
５の一方の切換接点１３ａ，１４ａ，１５ａは、それぞ
れゲート回路１１からクロック信号ＣＬＫ１１，ＣＬＫ
１２，ＣＬＫ１３を受ける。切換スイッチ１３，１４，
１５の他方の切換接点１３ｂ，１４ｂ，１５ｂは、それ
ぞれゲート回路１２からクロック信号ＣＬＫ２１，ＣＬ
Ｋ２２，ＣＬＫ２３を受ける。切換スイッチ１３，１
４，１５の共通接点１３ｃ，１４ｃ，１５ｃは、それぞ
れリフレッシュコントロール回路１０のクロック信号出
力端子１０ｆ，１０ｇ，１０ｈに接続される。

【０１２７】また、切換スイッチ１３，１４，１５は、
ともにセルフリフレッシュ検出信号ＳＲによって制御さ
れる。セルフリフレッシュ検出信号ＳＲが非活性状態の
「Ｌ」レベルであるとき、スイッチ１３，１４，１５の
一方の切換接点１３ａ，１４ａ，１５ａと共通接点１３
ｃ，１４ｃ，１５ｃとがそれぞれ導通する。セルフリフ
レッシュ検出信号ＳＲが活性状態の「Ｈ」レベルである
とき、スイッチ１３，１４，１５の他方の切換接点１３
ｂ，１４ｂ，１５ｂと共通接点１３ｃ，１４ｃ，１５ｃ
とがそれぞれ導通する。

【０１２８】次に、図３〜図９で示したＤＬＬ回路の動
作について説明する。オートリフレッシュモードおよび
セルフリフレッシュモード以外のモードが指示されオー
トリフレッシュ検出信号ＡＲ、セルフリフレッシュ検出
信号ＳＲおよびリフレッシュ信号Ｒｅｆがともに非活性
状態の「Ｌ」レベルである場合は、ゲート回路１１がク
ロック信号ＥＣＬＫ，ＲＣＬＫを通過させ、ゲート回路
１２がクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止す
る。また、スイッチ１３，１４，１５の一方の切換接点
１３ａ，１４ａ，１５ａと共通接点１３ｃ，１４ｃ，１
５ｃとがそれぞれ導通する。これにより、クロックＥＣ
ＬＫがゲート回路１１およびスイッチ１３，１５を介し
て位相比較器９２および電圧制御ディレイ回路９５に入
力されるとともに、クロック信号ＲＣＬＫがゲート回路
１１およびスイッチ１４を介して位相比較器９２に入力
され、ＤＬＬ回路が動作する。

【０１２９】また、オートリフレッシュモードが指示さ
れ、オートリフレッシュ検出信号ＡＲが活性状態の
「Ｈ」レベルでありセルフリフレッシュ検出信号ＳＲお
よびリフレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レベ
ルである場合は、ゲート回路１１，１２がともにクロッ
ク信号ＥＣＬＫ，ＲＣＬＫの通過を遮断する。したがっ
て、クロック信号ＥＣＬＫ，ＲＣＬＫの位相比較器９２
および電圧制御ディレイ回路９５への入力が遮断され、
ＤＬＬ回路が停止する。

【０１３０】また、セルフリフレッシュモードが指示さ
れ、オートリフレッシュ検出信号ＡＲが非活性状態の
「Ｌ」レベルでありセルフリフレッシュ検出信号ＳＲが
活性状態の「Ｈ」レベルでありリフレッシュ信号Ｒｅｆ
が周期的に「Ｈ」レベルになる場合は、ゲート回路１１
がクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止し、ゲ
ート回路１２はリセット信号Ｒｅｆが「Ｈ」レベルにな
ったことに応じてクロック信号ＣＬＫ２１，ＣＬＫ２
２，ＣＬＫ２３を出力する。また、スイッチ１３，１
４，１５の他方の切換接点１３ｂ，１４ｂ，１５ｂと共
通接点１３ｃ，１４ｃ，１５ｃとがそれぞれ導通する。

【０１３１】したがって、リフレッシュ信号Ｒｅｆが
「Ｈ」レベルになったときクロック信号ＣＬＫ２１，Ｃ
ＬＫ２２がスイッチ１３，１４を介して位相比較器９２
に入力されるとともに、クロック信号ＣＬＫ２３がスイ
ッチ１５を介して電圧制御ディレイ回路９５に入力さ
れ、ＤＬＬ回路が間欠的に動作する。

【０１３２】この実施例においては、セルフリフレッシ
ュモードが指示されたことに応じて、ＤＬＬ回路が間欠
的に動作するようにしたので、消費電流の低減化とセル
フリフレッシュモード終了後の復帰時間の短縮化を図る
ことができる。

【０１３３】

【発明の効果】以上のように、この発明の同期型半導体
記憶装置にあっては、内部クロック信号に同期しないモ
ードが指示されたことに応じて、所定の期間だけ外部ク
ロック信号の制御電圧発生回路および遅延回路への入力
を遮断するので、内部クロック信号が不要であるモード
において内部クロック信号が生成されるのを防止するこ
とができ、消費電流の低減化を図ることができる。

【０１３４】また、制御回路は、オートリフレッシュモ
ードが指示されたことに応じてオートリフレッシュ検出
信号を出力する第１の信号発生回路と、オートリフレッ
シュ検出信号に応答して外部クロック信号の制御電圧発
生回路および遅延回路への入力を遮断する第１のゲート
回路とを含むこととすれば、オートリフレッシュモード
において内部クロック信号が生成されるのを防止するこ
とができる。

【０１３５】また、制御回路は、セルフリフレッシュモ
ードが指示されたことに応じてセルフリフレッシュ検出
信号を出力する第２の信号発生回路と、セルフリフレッ
シュ検出信号に応答して外部クロック信号の制御電圧発
生回路および遅延回路への入力を遮断する第２のゲート
回路とを含むこととすれば、セルフリフレッシュモード
において内部クロック信号が生成されるのを防止するこ
とができる。

【０１３６】また、制御回路は、セルフリフレッシュモ
ードが指示されたことに応じて所定の周期で活性化信号
を出力する第３の信号発生回路と、活性化信号に応答し
て外部クロック信号を制御電圧発生回路および遅延回路
に与える第３のゲート回路とを含むこととすれば、セル
フリフレッシュモードにおいて内部クロック信号を間欠
的に生成することができる。したがって、消費電流の低
減化とセルフリフレッシュ終了後の復帰時間の短縮化が
図られる。

【０１３７】また、第３の信号発生回路から活性化信号
が出力されたことに応じて、先にリフレッシュしたメモ
リアレイと異なるメモリアレイのリフレッシュを行なう
リフレッシュ回路を備えれば、セルフリフレッシュを容
易に行なうことができる。

【図面の簡単な説明】

【図１】 この発明の第１実施例によるＳＤＲＡＭのＤ
ＬＬ回路の構成を示すブロック図である。

【図２】 図１に示したＤＬＬ回路の構成を示す回路図
である。

【図３】 この発明の第２実施例によるＳＤＲＡＭのＤ
ＬＬ回路の構成を示すブロック図である。

【図４】 図３に示したＤＬＬ回路のリフレッシュコン
トロール回路の構成を示す回路ブロック図である。

【図５】 図４に示したリフレッシュコントロール回路
のゲート回路１２の構成を示す回路図である。

【図６】 図５に示したゲート回路の動作を説明するた
めのタイミングチャートである。

【図７】 図５に示したゲート回路の動作を説明するた
めの他のタイミングチャートである。

【図８】 図５に示したゲート回路の動作を説明するた
めのさらに他のタイミングチャートである。

【図９】 図５に示したゲート回路の動作を説明するた
めのさらに他のタイミングチャートである。

【図１０】 従来のＳＤＲＡＭの主要部の構成を機能的
に示すブロック図である。

【図１１】 図１０に示したＳＤＲＡＭの読出動作を示
すタイミングチャートである。

【図１２】 図１０に示したＳＤＲＡＭの書込動作を示
すタイミングチャートである。

【図１３】 図１０に示したＳＤＲＡＭのオートリフレ
ッシュモードに関連する部分の構成を示すブロック図で
ある。

【図１４】 図１３に示したオートリフレッシュモード
に関連する部分の動作を示すタイミングチャートであ
る。

【図１５】 図１０に示したＳＤＲＡＭのセルフリフレ
ッシュモードに関連する部分の構成を示すブロック図で
ある。

【図１６】 図１５に示したセルフリフレッシュモード
に関連する部分の内部発振器の構成を示す回路ブロック
図である。

【図１７】 図１６に示した内部発振器の動作を示すタ
イミングチャートである。

【図１８】 図１５に示したセルフリフレッシュモード
に関連する部分の動作を示すタイミングチャートであ
る。

【図１９】 従来のＤＬＬ回路の構成を示すブロック図
である。

【図２０】 図１９に示したＤＬＬ回路のクロックバッ
ファ９１の構成を示す一部省略した回路図である。

【図２１】 図１９に示したＤＬＬ回路のクロックバッ
ファ９６の構成を示す一部省略した回路図である。

【図２２】 図１９に示したＤＬＬ回路の位相比較器の
構成を示す回路図である。

【図２３】 図２２に示した位相比較器の動作を示すタ
イミングチャートである。

【図２４】 図２２に示した位相比較器の動作を示す他
のタイミングチャートである。

【図２５】 図１９に示したＤＬＬ回路のチャージポン
プおよびループフィルタの構成を示す回路図である。

【図２６】 図１９に示した電圧制御ディレイ回路の構
成を示す一部省略した回路図である。

【図２７】 図１９に示したＤＬＬ回路の動作を示すタ
イミングチャートである。

【符号の説明】

１，１０ リフレッシュコントロール回路、２，３８〜
４０ ＮＯＲゲート、３，３３〜３７ インバータ、
４，５ トランスファゲート、１１，１２ ゲート回
路、１３〜１５ 切換スイッチ、２１〜３２ ＮＡＮＤ
ゲート、４２ マスタスレーブフリップフロップ、５１
ａ，５１ｂ メモリアレイ、７０ オートリフレッシュ
検出回路、８０ セルフリフレッシュ検出回路、８１
内部発振器。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して制御信号、
   アドレス信号および入力データを含む外部信号を取込む
   同期型半導体記憶装置であって、 各々が行列状に配列された複数のメモリセルを含む複数
   のメモリアレイ、 前記外部クロック信号と内部クロック信号を受け、該２
   つのクロック信号の位相差に応じた制御電圧を出力する
   制御電圧発生回路、 前記制御電圧に応じた時間だけ前記外部クロック信号を
   遅延させ前記内部クロック信号として出力する遅延回
   路、 前記内部クロック信号に同期して前記複数のメモリアレ
   イのうちの選択されたメモリセルと外部との間でデータ
   信号の授受を行なうためのデータ入出力回路、および前
   記制御信号によって前記内部クロック信号に同期しない
   モードが指示されたことに応じて、所定の期間だけ前記
   外部クロック信号の前記制御電圧発生回路および前記遅
   延回路への入力を遮断する制御回路を備えたことを特徴
   とする、同期型半導体記憶装置。
2. 【請求項２】 前記内部クロック信号に同期しないモー
   ドは、前記複数のメモリアレイのうちの先にリフレッシ
   ュされたメモリアレイと異なるメモリアレイのリフレッ
   シュを指示するオートリフレッシュモードであって、 前記制御回路は、 前記制御信号によって前記オートリフレッシュモードが
   指示されたことに応じて、所定の時間だけオートリフレ
   ッシュ検出信号を出力する第１の信号発生回路と、 前記第１の信号発生回路から前記オートリフレッシュ検
   出信号が出力されたことに応じて、前記外部クロック信
   号の前記制御電圧発生回路および前記遅延回路への入力
   を遮断する第１のゲート回路とを含むことを特徴とす
   る、請求項１に記載の同期型半導体記憶装置。
3. 【請求項３】 前記内部クロック信号に同期しないモー
   ドは、前記複数のメモリアレイを順次リフレッシュする
   ことを指示するセルフリフレッシュモードであって、 前記制御回路は、 前記制御信号によって前記セルフリフレッシュモードの
   開始が指示されてからそのセルフリフレッシュモードの
   終了が指示されるまでの間にセルフリフレッシュ検出信
   号を出力する第２の信号発生回路と、 前記第２の信号発生回路から前記セルフリフレッシュ検
   出信号が出力されたことに応じて、前記外部クロック信
   号の前記制御電圧発生回路および前記遅延回路への入力
   を遮断する第２のゲート回路とを含むことを特徴とす
   る、請求項１に記載の同期型半導体記憶装置。
4. 【請求項４】 前記制御回路は、 前記第２の信号発生回路から前記セルフリフレッシュ検
   出信号が出力されたことに応じて、所定の周期で活性化
   信号を出力する第３の信号発生回路と、 前記第３の信号発生回路から前記活性化信号が出力され
   たことに応じて、前記外部クロック信号を前記制御電圧
   発生回路および前記遅延回路に与える第３のゲート回路
   とを含むことを特徴とする、請求項３に記載の同期型半
   導体記憶装置。
5. 【請求項５】 前記第３の信号発生回路から前記活性化
   信号が出力されたことに応じて、先にリフレッシュした
   メモリアレイと異なるメモリアレイのリフレッシュを行
   なうリフレッシュ回路を備えたことを特徴とする、請求
   項４に記載の同期型半導体記憶装置。