JP4623788B2 - ウェーブパイプラインスキムを備える同期型半導体メモリ装置及びそれのデータパス制御方法 - Google Patents
ウェーブパイプラインスキムを備える同期型半導体メモリ装置及びそれのデータパス制御方法 Download PDFInfo
- Publication number
- JP4623788B2 JP4623788B2 JP33335399A JP33335399A JP4623788B2 JP 4623788 B2 JP4623788 B2 JP 4623788B2 JP 33335399 A JP33335399 A JP 33335399A JP 33335399 A JP33335399 A JP 33335399A JP 4623788 B2 JP4623788 B2 JP 4623788B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- register
- circuit
- data
- clock cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高速半導体メモリ装置に関するものであり、より詳しくはウェーブパイプラインスキム（ｗａｖｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍｅ）の同期型半導体メモリ装置及びそのデータパス制御方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の容量が増加するにつれ、それのチップサイズも増加する。チップサイズが増加することによって装置内の選択されたメモリセルに貯蔵されたデータを（又は選択されたメモリセルに書き込まれるデータを）伝達するデータライン（又はデータパスと称する）の長さも長くなる。即ち、メモリ容量が増加するにつれ、データライン（又は信号ライン）及びビットラインが増加する傾向があり、これはデータライン及びビットラインによって生じる抵抗が増加することを意味する。結果的に、長くなるデータパス（又は信号ライン）を通して外部に伝達されるデータはチップサイズが増加する以前のデータパスに比較して遅く伝達され、結局動作周波数の減少原因になる。
【０００３】
このような問題を解決するためのデータパス制御スキムとして“ウェーブパイプラインスキム（ｗａｖｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍｅ）”（１ステージパイプラインスキム（ｏｎｅ ｓｔａｇｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍ））として知られた向上したパイプラインスキムがＤｅｒｅｋ Ｗｏｎｇの外、多数によって“Ａ ＢＩＰＯＬＡＲ ＰＯＰＵＬＡＴＩＯＮ ＣＯＵＮＴＥＲ ＵＳＩＮＧ ＷＡＶＥ−ＰＩＰＥＬＩＮＩＮＧ ＴＯ ＡＣＨＩＥＶＥ ２．５＊ＮＯＲＭＡＬ ＣＬＯＣＫ ＦＲＥＱＵＥＮＣＹ”という題目で１９９２年２月に催されたＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ）Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ．５６〜５７に掲載された。また、ウェーブパイプラインスキムが“ＨＩＧＨ−ＳＰＥＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＳＹＳＴＥＭ”という題目で米国特許公報５７０３８１５号に、そして“Ａ １５０ＭＨｚ ８−ＢＡＮＫＳ ２５６Ｍ ＳＹＮＣＨＲＯＮＯＵＳ ＤＲＡＭ ＷＩＴＨ ＷＡＶＥ ＰＩＰＥＬＩＮＩＮＧ ＭＥＴＨＯＤＳ”という題目で１９９５年に催されたＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ．２５０〜２５１に各々掲載された。
【０００４】
前述したウェーブパイプラインスキムを備えた半導体メモリ装置は、パイプラインスキムを備えたデバイスに比較して高い動作周波数で動作可能である。そのようなウェーブパイプラインスキムを備えた従来技術による半導体メモリ装置の構成を示すブロック図が図１に図示されている。説明の便宜上、データ読出しパスによって同期型半導体メモリ装置の構成要素が後述される。
【０００５】
図１に図示された半導体メモリ装置１には、ダイナミックランダムアクセスメモリセル（以下、ＤＲＡＭセルと称する）で構成されるメモリセルアレイ１０が設けられる。複数のワードラインＷＬｉ（ｉ＝０〜ｍ）がメモリセルアレイ１０の列方向に配列され、複数のビットラインＢＬｊ（ｊ＝０〜ｎ）がワードラインＷＬｉと直交する方向（即ち、メモリセルアレイ１０の行方向）に配列される。公知のように、各ＤＲＡＭセルは、‘１’又は‘０’のデータを貯蔵する貯蔵キャパシタと１つのスイッチングトランジスタ（又は、電荷伝達トランジスタ）で構成される。各ワードラインＷＬｉは、行デコーダ回路１４に連結され、正常的な動作が行われる間、即ち読出し命令発生回路３４から読出し命令信号ＲＭＤが発生されるとき、回路１４は、アドレスバッファ回路１２を通して供給される行アドレス信号ＲＡｉ（ｉは定数）によってワードラインＷＬ０〜ＷＬｍのうち、１つのワードラインを選択する。
【０００６】
ビットラインＢＬ０〜ＢＬｎは、ビットライン感知増幅器回路１８に連結され、回路１８は、選択されたワードラインに関連したメモリセルに連結されたビットライン対の電位差を感知し増幅する。列デコーダ回路１６は、アドレスバッファ回路１２を通して供給される列アドレス信号ＣＡｉをデコーディングして列選択信号ＣＳＬｉのうち、少なくとも１つの列選択信号を活性化させる。ついで、列パスゲート回路（又は、列選択器）２０は、活性化された列選択信号に応じてビットライン対のうち、少なくとも１対のビットラインを対応するデータライン対に電気的に連結する。データライン対に伝達されたデータは、信号ＰＩＯＳｉによってデータライン感知増幅器回路２４によって増幅される。
【０００７】
前述した半導体メモリ装置、即ちＤＲＡＭ装置１は、バースト動作モード（ｂｕｒｓｔ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を支援する。アドレスバッファ回路１２を通して列アドレス信号が印加されるとき、列アドレス信号は、公知のようにバースト動作モード下で初期アドレス信号（ｉｎｉｔｉａｌ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）として機能する。図面には図示されなかったが、初期アドレス信号を受け入れてバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ、ＢＬ）によって次の列アドレス信号を順次発生するバーストアドレス発生器（ｂｕｒｓｔａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）としてバーストカウンタがＤＲＡＭ装置１に設けられることは自明である。それ故、バーストカウンタによって生成されたバーストアドレス信号は、列デコーダ回路１６によって順次デコーディングされ、他の列選択信号がバースト長さによって連続的に活性化される。
【０００８】
再び図１を参照すると、データライン感知増幅器回路２４によって増幅されたデータは、レジスタ２６に臨時的に貯蔵される。即ち、レジスタ２６は、レジスタ入力制御回路２８からのレジスタ入力制御信号ＤＬＬｉに応じてデータライン感知増幅器回路２４からのデータを順次貯蔵する。ついで、レジスタ２６に貯蔵されたデータは、読出し命令信号ＲＭＤに同期したレジスタ出力制御回路３０からのレジスタ出力制御信号ＣＤＱｉによってデータ出力バッファ回路３２に供給される。レジスタ入力制御回路２８は、クロックバッファ回路２２及び遅延回路２３を通して供給されるクロック信号ＰＣＬＫＤに応じてレジスタ入力制御信号ＤＬＬｉを順次発生し、レジスタ出力制御回路３０は、クロック信号ＰＣＬＫＤ、読出し命令信号ＲＭＤ及びＣＡＳレイタンシ（Ｃｏｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ／ＣＡＳ ｌａｔｅｎｃｙ）信号ＣＬｉに応じてレジスタ出力制御信号ＣＤＱｉを順次発生する。ここで、遅延回路２３は、図面には図示されなかったが、直列連結された偶数のインバータで構成することができ、遅延回路２３の入力及び出力は同一の位相を有する。
【０００９】
図１のＤＲＡＭ装置１が２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する場合、レジスタ入力制御信号はＤＬＬ０乃至ＤＬＬ３であり、レジスタ出力制御信号はＣＤＱ０乃至ＣＤＱ３である。このような仮定によって設計されたレジスタ２６の回路が図２に図示されている。図２に図示されるように、レジスタ２６は、レジスタ入力制御信号ＤＬＬ０〜ＤＬＬ３及びレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３によって各々スイッチオン／オフされる８つのスイッチ回路ＳＷ１〜ＳＷ８とラッチされた２つのインバータで構成された４つのラッチ回路Ｌ１〜Ｌ４からなる。図２で、データパスは、メモリセルアレイ１０からレジスタ２６以前までの経路を示す。図１のＤＲＡＭ装置１が１、２、そして４のバースト長さＢＬを支援する場合、レジスタ２６内のラッチ回路の数は、最大バースト長さＢＬに対応するように実現される。同様に、レジスタ入力及び出力制御信号に各々対応するスイッチ回路は、そのように実現されたラッチ回路に各々対応するように実現される。
【００１０】
スイッチ回路ＳＷ１〜ＳＷ８は、対応する信号ＤＬＬｉ及びＣＤＱｉが高レベルであるとき、スイッチオンされるような伝送ゲート回路及びインバータで、又は１つのＮＭＯＳトランジスタで構成することができる。一方、ＰＭＯＳトランジスタを利用してスイッチ回路ＳＷ１〜ＳＷ８を実現する場合は、対応する信号ＤＬＬｉ及びＣＤＱｉが低レベルであるときスイッチオンされる。図２で、データパスとレジスタ２６との間に連結されたラッチ回路Ｌ５は、レジスタ２６の入力ＮＤＩＮが一時的にデローディングされることを防止するために設けられる。
【００１１】
図３は、従来技術によるレジスタ入力制御回路２８を示す回路図である。レジスタ入力制御回路２８は、図３に図示されるように連結された複数のラッチ回路、インバータとＰＭＯＳ及びＮＭＯＳトランジスタで構成される伝送ゲート及びロジック素子からなる。レジスタ入力制御回路２８は、入力信号としてアドレスバッファ回路１２及び遅延回路２３からの信号ＣＡｉ＿ＢＡＮＫ及びＰＣＬＫＤに応じてレジスタ入力制御信号ＤＬＬ０−ＤＬＬ３を順次発生する。信号ＣＡｉ＿ＢＡＮＫはバンクを選択するための信号を意味する。これをより詳しく説明すると次のようである。
【００１２】
まず、信号ＲＥＳＥＴが低レベルから高レベルに活性化されるとき、初期化動作が行われる。即ちインバータ６２の入力端は、ＮＭＯＳトランジスタ６４を通して高レベルに設定され、インバータ７３、８２及び９１の入力端は、インバータ６５を通してスイッチオンされ、対応するＰＭＯＳトランジスタ７２、８１及び９０によって高レベルになる。それ故、レジスタ入力制御信号ＤＬＬ０は、高レベルに初期化され、他のレジスタ入力制御信号ＤＬＬ１〜ＤＬＬ３は低レベルに初期化される。信号ＣＡｉ＿ＢＡＮＫが低レベルに非活性化状態に維持される間に、信号ＤＬＬ０〜ＤＬＬ３は、初期状態に維持される。これはクロック信号ＰＣＬＫＤがトグルされてもノードＡ及びＢが各々の低レベルと高レベルに維持されるためである。ついで、信号ＣＡｉ＿ＢＡＮＫが低レベルから高レベルに活性化されるとき、ノードＡ及びＢの各レベルは、クロック信号ＰＣＬＫＤが低レベルから高レベルにトグルされる時ごとに変化する。これはレジスタ入力制御信号ＤＬＬ０〜ＤＬＬ３のロジックレベルが順次に変わる（図４参照）。即ち、クロック信号ＰＣＬＫＤが低レベルから高レベルに遷移されるとき、高レベルの信号ＤＬＬ０が低レベルになることと共に、次のレジスタ入力制御信号ＤＬＬ１が低レベルから高レベルに遷移される。
【００１３】
図４は、従来技術によるウェーブパイプラインスキムのバースト読出し動作を説明するためのタイミング図である。図１乃至図４を参照して従来技術のバースト読出し動作が後述される。前述したようにＤＲＡＭ装置１は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００１４】
クロックサイクルＣ０以前に、１つのワードラインがアドレスバッファ回路１２を通して供給される行アドレス信号ＲＡｉによって行デコーダ回路１４によって選択され、選択されたワードラインに連結されたメモリセルのデータはビットライン感知増幅器回路１８によって感知増幅される。クロックサイクルＣ０の間には、外部から印加されるクロック信号（以下、外部クロック信号と称する）ＸＣＬＫの上昇エッジＸＣＬＫ０に同期してバースト読出し動作のための初期アドレス信号ＣＡｉ（列アドレス信号）がアドレスバッファ回路１２を通して列デコーダ回路１６に供給されると同時に読出し命令信号ＲＭＤが図１の読出し命令発生回路３４から発生される。列デコーダ回路１６は、クロック信号ＰＣＬＫＤに同期したＣＳＬ制御回路１５からの信号ＣＳＬＥに応じて列アドレス信号ＣＡｉに対応する列選択信号ＣＳＬ０を発生し、少なくとも１対のビットラインが列パスゲート回路２０を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いてデータライン感知増幅器回路２４は、信号ＰＩＯＳｉが活性化されるとき、データラインに伝達されたデータを感知増幅する。
【００１５】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ２６のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２４から出力されたデータ（初期アドレス信号に対応するデータ）をラッチ回路Ｌ１にラッチさせる。このとき、残りの信号ＤＬＬ１〜ＤＬＬ３が低レベルに維持されるため、それに対応するラッチ回路には入力されない。ついで、レジスタ入力制御回路２８は、クロックサイクルＣ０の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性化させる。結果的にスイッチ回路ＳＷ１は、スイッチオフされ、スイッチ回路ＳＷ２はスイッチオンされる。
【００１６】
図４から分かるように、以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、クロックサイクルＣ１のクロックサイクル信号ＰＣＬＫの上昇エッジに同期したＣＳＬ制御回路１５からの信号ＣＳＬＤによって非活性化され、バーストカウンタ（図示せず）によって内部的に発生された次のバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１が外部クロック信号ＸＣＬＫ１の上昇エッジに同期して活性化される。同様に、少なくとも１対のビットラインが列パスゲート回路２０を通して対応するデータライン（即ち、１対のデータライン）に連結され、データライン感知増幅器回路２４は、データラインに伝達されたデータを感知増幅する。
【００１７】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるためレジスタ２６のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２４から出力されたデータ（バーストアドレス信号に対応するデータ）をラッチ回路Ｌ２にラッチさせる。ついで、レジスタ入力制御回路２８は、クロックサイクルＣ１のクロック信号ＰＣＬＫＤの上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。
【００１８】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は前述したように同一の方法で非活性化される。バーストカウンタによって内部的に発生されたバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号の上昇エッジＸＣＬＫ２に同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は、以前のクロックサイクルＣ１及びＣ２と同一であるから、説明は省略する。結果的にバースト読出し動作の間において連続的に読出されたデータがレジスタ２６に順次貯蔵される。前述の仮定のように、ＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路３０は、ＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ２６に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路３２に伝達されるようにする。このような一連の過程を通してバースト読出し動作が完了する。
【００１９】
【発明が解決しようとする課題】
前述したバースト読出し動作から分かるように、高速動作のためのウェーブパイプラインスキムを有するＤＲＡＭ装置１のデータパスには、読出されたデータを貯蔵するためのレジスタ２６（又はラッチ回路）が１つだけ存在する。ここで、レジスタ（又はラッチ回路）は外部クロック信号ＸＣＬＫに同期する。レジスタ２６は、図２に図示されたように並列連結されたラッチ回路Ｌ１〜Ｌ４で構成され、ファスト−イン−ファスト−アウト（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）概念によって制御される。言い換えると、バースト動作モードによって連続的にデータが読出されるとき、一番目の有効データＤ０は、レジスタ２６の入力ＮＤＩＮに伝達されるとき、レジスタ入力制御信号ＤＬＬ０によって対応するラッチ回路Ｌ１に貯蔵される。それから、二番目の有効データＤ１は、レジスタ２６の入力ＮＤＩＮに伝達されるとき、レジスタ入力制御信号ＤＬＬ１によって対応するラッチ回路Ｌ２に貯蔵される。同様に、三番目及び四番目の有効データＤ２及びＤ３がレジスタ入力制御信号ＤＬＬ２及びＤＬＬ３によって対応するラッチ回路Ｌ３及びＬ４に各々貯蔵される。そのように貯蔵される有効データはレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３によって順次にデータ出力バッファ回路３２に伝達される。
【００２０】
そのようなウェーブパイプラインスキムのＤＲＡＭ装置１を設計するとき、考慮すべき事項のうち、一番重要な事項は、図４でレジスタ２６の入力ＮＤＩＮ変化時点とレジスタ入力制御信号ＤＬＬｉの非活性化時点の間のマージン（以下、データラッチマージンと称する）Ｔｃの確保である。図４で、参照記号Ｔａは、読出し命令信号ＲＭＤで発生するクロックサイクルＣ０の外部クロック信号ＸＣＬＫ０の上昇エッジとレジスタ入力制御信号ＤＬＬ０が非活性化される時点の間の時間を示し、参照記号Ｔｂは、外部クロック信号ＸＣＬＫ０の上昇エッジ時点とレジスタ２６の入力ＮＤＩＮが変化する時点の間の時間を示す（これは読出されたデータがデータパスを通して伝達される時間を意味する）。
【００２１】
時間Ｔｂは、メモリセルアレイ１０、ビットライン感知増幅器１８、列パスゲート回路２０及びデータライン感知増幅器回路２４によって決定される。特に時間Ｔｂは、メモリセルアレイ１０によって左右される。これはメモリセルアレイ１０が周辺回路１８、２０、２４等に比較してさらにタイトなデサインルールによって製造されるためである。これは時間Ｔｂがメモリセルアレイ１０の工程変化（例えば、データラインが設計された厚さに比較して薄かったり、メモリセルのキャパシタのキャパシタンスが減少する現象）により、予想された時間に比較して長くなる。これはデータパスの全般的な抵抗を増加させ、その結果データがレジスタ２６の入力ＮＤＩＮまで伝達される時間が長くなる。一方、時間Ｔａは、工程変化に割と敏感ではない周辺回路領域に配置されたレジスタ入力制御回路２８によって決定されるために殆ど一定である。言い換えると、時間Ｔａ及びＴｂは、同一のクロックサイクルの上昇エッジに同期し、相違なる遅延時間を有する経路を通して伝達される。
【００２２】
もし、時間Ｔｂがそのような工程変化のために、点線で表示された時間Ｔｂ’まで長くなると、データラッチマージンＴｃは、点線に表示されたようにＴｃ’に減少する。もし時間Ｔｂが工程変化のために時間Ｔａと同一であったり、より長くなると、データ読出し動作を行うことができない（即ち、デバイス失敗が発生する）。多段パイプラインスキムを有するＤＲＡＭ装置の場合、そのような問題（デバイス失敗）は動作周波数を下げることによって解決することができる。一方、ウェーブパイプラインスキムを有するＤＲＡＭ装置の場合（１ステージパイプラインスキム）は、たとえＤＲＡＭ装置の動作周波数を下げてもレジスタ入力制御信号ＤＬＬｉの非活性化時点は、同一クロックサイクルの外部クロック信号ＸＣＬＫの上昇エッジに同期するため、動作周波数を下げる前のそれと殆ど同一に維持される。それ故。図１に図示されたウェーブパイプラインスキムを備えたＤＲＡＭ装置１のデータパス制御構造によると、データラッチマージンＴｃを確保することが難しい。このような現象は、動作周波数が高ければ高いほどさらに深刻となる。
【００２３】
従って、本発明の目的は、第一に、向上した性能を有するウェーブパイプラインスキムの同期型半導体メモリ装置及びそのデータパス制御方法を提供することにある。
本発明の目的は、第二に、動作周波数を増加させることができるウェーブパイプラインスキムの同期型半導体メモリ装置及びそのデータパス制御方法を提供することにある。
【００２４】
【課題を解決するための手段】
上述の目的を達成するための本発明の一特徴によると、本発明の同期型半導体メモリ装置は、データを貯蔵するためのメモリセルアレイと、読出し動作の間、クロック信号に同期してメモリセルアレイに貯蔵されたデータを連続的に読出す読出し回路と、並列連結された複数のラッチ回路を備え、読出し動作の間、レジスタ入力制御信号に応じて、連続的に読出されたデータを対応するラッチ回路に順次貯蔵するレジスタと、読出し動作の間、クロック信号に同期したレジスタ入力制御信号を順次発生するレジスタ制御回路とを含み、レジスタ制御回路は、ｉ番目クロックサイクルに対応する読出しデータがｉ＋１番目クロックサイクルのクロック信号に同期して対応するラッチ回路に貯蔵されるようにｉ＋１番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号を発生する。
【００２５】
この形態において、レジスタ制御回路は、ＣＡＳレイタンシ信号及びクロック信号に応じてレジスタ出力制御信号を順次発生し、レジスタに貯蔵されたデータは、レジスタ出力制御信号によって順次外部に出力される。
【００２６】
このような装置及び方法によって、読出しデータがデータパス（例えば、選択されたメモリセルからレジスタの入力まで）を通して伝達される時間が各種の要因（例えば、工程変化のための信号ラインローディング増加、貯蔵キャパシタのキャパシタンス減少等）のために長くなっても、レジスタのデータラッチマージンを十分に確保することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
本発明の新たなウェーブパイプラインスキムの同期型半導体メモリ装置には、図５及び図８に示すように、レジスタ２８０，７００のデータ入力及び出力を制御するためのレジスタ入力／出力制御信号ＤＬＬｉ／ＣＤＱｉを発生するレジスタ制御回路３６０，８００が設けられる。レジスタ制御回路３６０，８００は以前のクロックサイクルのクロック信号に同期して感知増幅読出されたデータが次のクロックサイクルのクロック信号に同期してレジスタ２８０，７００に貯蔵されるようにレジスタ入力制御信号ＤＬＬｉを順次発生する。これはたとえレジスタ２８０，７００の入力が各種の原因（例えば、工程変化のための信号ラインローディング増加、セルキャパシタのキャパシタンス減少等）によって遅延されても、無効なデータがレジスタ２８０，７００にラッチされないようにする。さらに、このようなデータパス制御スキム下で、上記原因のために無効なデータがレジスタにラッチされる場合、同期型半導体メモリ装置の動作周波数を下げることによって従来のそれとは別にそのような問題を解決することができる。
【００２８】
本発明による同期型半導体メモリ装置、より詳しくは、同期型ＤＲＡＭ装置は、この分野によく知られたバースト動作モード（ｂｕｒｓｔ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を支援する。参照図面には図示されなかったが、外部から印加される列アドレス（初期アドレス）を使用してバースト動作モードで連続的に必要な次の列アドレス、即ちバーストアドレスを順次発生するバーストアドレス発生器（ｂｕｒｓｔ ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）（又はバーストカウンタ）が本発明の同期型ＤＲＡＭ装置に設けられる。そのような同期型ＤＲＡＭ装置のＣＡＳレイタンシ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ／ＣＡＳ ｌａｔｅｎｃｙ、ＣＬ）は２であり、同期型ＤＲＡＭ装置のバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ、ＢＬ）は４と仮定して、以下本発明の望ましい実施形態による各同期型ＤＲＡＭ装置の構成及び動作を詳細に説明する。
【００２９】
（第１実施形態）
本発明の望ましい第１実施形態によるウェーブパイプラインスキムの同期型半導体メモリ装置１００の構成を示すブロック図が図５に図示されている。
図５を参照すると、ダイナミックランダムアクセスメモリセル（以下、ＤＲＡＭセルと称する）で構成されるメモリセルアレイ１１０が装置１００内に設けられる。複数のワードラインＷＬｉ（ｉ＝０〜ｍ）がメモリセルアレイ１１０の列方向に配列され、複数のビットラインＢＬｊ（ｊ＝０〜ｎ）がワードラインＷＬｉと直交する方向（即ち、メモリセルアレイ１１０の行方向）に配列される。公知のように、各ＤＲＡＭセルは、‘１’又は‘０’のデータを貯蔵する貯蔵キャパシタと１つのスイッチングトランジスタ（又は電荷伝達トランジスタ）で構成され、ビットラインＢＬｊは、複数の対に構成される。各ワードラインＷＬｉは、行デコーダ回路１４０に連結され、回路１４０は正常的な動作（例えば、書き込み、読出し、そしてリフレッシュ動作）が行われる間に、アドレスバッファ回路１２０を通して供給される行アドレス信号ＲＡｉ（ｉは定数）によってワードラインＷＬ０〜ＷＬｍのうち、１つのワードラインを選択する。
【００３０】
図面には図示されないが、行デコーダ回路（ワードライン選択回路、又は行選択回路）１４０には、行アドレスバッファ回路、行デコーダ、メモリセルアレイ１１０がバンク構造を有する場合バンク選択器等を含むことができる。また、リフレッシュタイマ、リフレッシュコントローラ、リフレッシュカウンタ等からなるリフレッシュ制御回路が同期型ＤＲＡＭ装置１００内に設けられ、これは同期型ＤＲＡＭ装置１００のリフレッシュ動作を可能にする。
【００３１】
ビットラインＢＬ０〜ＢＬｎはビットライン感知増幅器回路１８０に連結され、回路１８０は選択されたワードラインに関連したメモリセルに連結されたビットライン対の間の電位差を感知し増幅する。列デコーダ回路１６０は、アドレスバッファ回路１２０を通して供給される列アドレス信号ＣＡｉをデコーディングし、列選択ライン活性化信号ＣＳＬＥに応じて列選択信号ＣＳＬｉのうち、少なくとも１つの列選択信号を活性化させる。そして列デコーダ回路１６０は列選択ライン非活性化信号ＣＳＬＤに応じて以前のクロックサイクルで活性化された列選択信号を非活性化させる。ついで列パスゲート回路（又は列選択器）２００は、活性化された列選択信号に応じてビットライン対のうち、少なくとも１対のビットラインを対応するデータライン対に電気的に連結する。
【００３２】
列選択ライン制御回路２４０は、クロックバッファ回路２２０及び遅延回路２３０から供給されるクロック信号ＰＣＬＫ及びＰＣＬＫＤを受け入れて読出し動作が行われるとき、読出し命令発生回路３８０がクロック信号ＰＣＬＫ（又は、ＸＣＬＫ）の上昇エッジで低レベルの信号ＣＳＢ及びＣＡＳＢと高レベルの信号ＷＥＢに応じて読出し命令信号ＲＭＤを発生するとき、アドレスバッファ回路１２０からの信号ＣＡｉ＿ＢＡＮＫに応じてクロック信号ＰＣＬＫＤの上昇エッジに同期した列選択ライン非活性化信号ＣＳＬＤ及びクロック信号ＰＣＬＫの上昇エッジに同期した列選択ライン活性化信号ＣＳＬＥを発生する。結果的に、列デコーダ回路１６０は、ｉ番目クロックサイクルのクロック信号ＰＣＬＫの上昇エッジに同期した列選択ライン非活性化信号ＣＳＬＤを利用してｉ−１番目クロックサイクルに相応する活性化された列選択信号を非活性化させ、列デコーダ回路１６０はｉ番目クロックサイクルのクロック信号ＰＣＬＫＤの上昇エッジに同期した列選択ライン活性化信号ＣＳＬＥを利用してｉ番目クロックサイクルに相応する列選択信号を活性化させる。
【００３３】
ここで、本発明の同期型ＤＲＡＭ装置がバースト動作モードで動作するために、ビットライン感知増幅器回路１８０によって感知増幅されたデータは、列デコーダ回路１６０の制御下で列パスゲート回路２００を通して連続的に出力されることは自明である。
【００３４】
ついで、データライン対に連続的に伝達される読出された（感知増幅された）データは信号ＰＩＯＳｉが活性化される間、データライン感知増幅器回路２６０によって順次感知増幅される。レジスタ２８０はレジスタ制御回路３６０で連続的に生成されるレジスタ入力制御信号ＤＬＬｉに応じてデータライン感知増幅器回路２６０から順次伝達されるデータを臨時的に貯蔵する。レジスタ２８０は、図２のそれと同一の回路構成を有する。即ちレジスタ２８０は、バースト長さＢＬに対応するラッチ回路Ｌ１〜Ｌ４、入力スイッチＳＷ０〜ＳＷ３及び出力スイッチＳＷ４〜ＳＷ８で構成されるために説明は省略する。
【００３５】
最後に、レジスタ制御回路３６０は、レジスタ入力制御回路３２０とレジスタ出力制御回路３４０で構成される。レジスタ入力制御回路３２０は、ｉ番目クロックサイクルに対応する読出しデータがｉ＋１番目クロックサイクルの外部クロック信号ＸＣＬＫに同期して対応するラッチ回路に貯蔵されるように、列選択ライン制御回路２４０からの列選択ライン非活性化信号ＣＳＬＤに応じてｉ＋１番目クロックサイクルのクロック信号ＰＣＬＫＤに同期したレジスタ入力制御信号ＤＬＬｉを発生する。これに対する説明は後述される。レジスタ出力制御回路３４０は、読出し命令信号ＲＭＤ、ＣＡＳレイタンシ信号ＣＬｉ（ここで、ｉ＝１及び２）及びクロック信号ＰＣＬＫＤに応じてレジスタ出力制御信号ＣＤＱｉを順次発生し、これはレジスタ２８０に貯蔵されたデータがレジスタ出力制御信号ＣＤＱｉによって順次外部に出力されるようにする。
【００３６】
本発明の望ましい第１実施形態による列選択ライン制御回路２４０のＣＳＬＤ発生器及びレジスタ入力制御回路３２０が図６に図示されている。ＣＳＬＤ発生器は、図６に図示されるように連結された５つのインバータ２４１、２４２、２４５、２４６及び２４８、ＰＭＯＳ及びＮＭＯＳトランジスタ２４３及び２４４、そして１つのＮＡＮＤゲート２４７からなる。信号ＣＡｉ＿ＢＡＮＫが低レベルに維持されるとき、列選択ライン非活性化信号ＣＳＬＤは、クロック信号ＰＣＬＫＤに関係なしにいつも低レベルに維持される。これと反対に、信号ＣＡｉ＿ＢＡＮＫが高レベルに維持されるとき、信号ＣＳＬＤは、クロック信号ＰＣＬＫＤと同一の波形を有する。結果的にレジスタ入力制御回路３２０には、それの入力信号として１クロックサイクルほど遅延したクロック信号として列選択ライン非活性化信号ＣＬＳＤが印加される。
【００３７】
本発明の望ましい第１実施形態によるレジスタ入力制御回路３２０は従来技術で使用されたＮＡＮＤゲート５１、複数のインバータ５２〜５３で構成された遅延チェーン、そしてインバータ５４が除去されたという点で図３に図示されたレジスタ入力制御回路３２０と違い、それ故、図６の構成要素は、図３の構成要素と同一の参照番号で表記される。
【００３８】
本発明の望ましい第１実施形態によるバースト読出し動作を説明するための動作タイミング図が図７に図示されている。本発明によるウェーブパイプラインスキムを備えた同期型ＤＲＡＭ装置のバースト動作を図面、図２、図５、図６及び図７を参照して、以下説明する。前述のように、本発明によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置１００は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００３９】
クロックサイクルＣ０以前に、即ち読出し命令ＲＭＤが発生する前に、１つのワードライン（例えば、ＷＬ０）がアドレスバッファ回路１２０を通して供給される行アドレス信号ＲＡｉによって行アドレスデコーダ回路１４０によって選択され、選択されたワードラインＷＬ０に連結されたメモリセルに各々貯蔵されたデータは、ビットライン感知増幅器回路１８０によって感知増幅される。ついで、クロックサイクルＣ０の間に、外部クロック信号ＸＣＬＫ０の上昇エッジに同期してバースト読出し動作のための初期アドレス信号（列アドレス信号）がアドレスバッファ回路１２０を通して列デコーダ回路１６０に供給されると共に読出し命令ＲＭＤが読出し命令発生回路３８０から発生される。列デコーダ回路１６０は、列選択ライン制御回路２４０からの列選択ライン活性化信号ＣＳＬＥに応じて列アドレス信号に対応する列選択信号（例えば、ＣＳＬ０）を発生し、少なくとも１対のビットラインが列パスゲート回路２００を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いて図７に図示されるように、信号ＰＩＯＳｉが活性化されることによってデータライン感知増幅器回路２６０は、データラインに伝達されたデータを感知増幅する。
【００４０】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ２８０のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２６０から出力されたデータ（初期アドレス信号に対応するデータ）が図２のラッチ回路Ｌ１にラッチされるようにする。それから、レジスタ入力制御回路３２０は、図７に図示されるように、列選択ライン制御回路２４０からの列選択ライン非活性化信号ＣＳＬＤに応じてクロックサイクルＣ１の上昇エッジＸＣＬＫ１に同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性化させる（即ち、レジスタ入力制御信号ＤＬＬ０は、以前のクロックサイクルＣ０を基準として１クロックサイクルほど遅延したクロックサイクルＣ１に該当する外部クロック信号ＸＣＬＫ１に同期する）。これはスイッチ回路ＳＷ１がスイッチオフされ、スイッチ回路ＳＷ２がスイッチオンされるようにする。
【００４１】
以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、外部クロック信号ＸＣＬＫ１、即ちクロック信号ＰＣＬＫの上昇エッジに同期して非活性化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１がクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。同様に、少なくとも１対のビットラインが列パスゲート回路２００を通して対応するデータライン（即ち、１対のデータライン）に連結され、データライン感知増幅器回路２６０は、データラインに伝達されたデータを感知増幅する。
【００４２】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるために、レジスタ２８０のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持される。これはデータライン感知増幅器回路２６０から出力されたデータ（バーストアドレス信号に対応するデータ）がラッチ回路Ｌ２にラッチされるようにする。ついで、以前の動作と同様にレジスタ入力制御回路３２０は、クロック信号ＸＣＬＫ１が１クロックサイクル遅延されたクロック信号ＸＣＬＫ２の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。即ち、レジスタ入力制御信号ＤＬＬ１は、以前のクロックサイクルＣ１を基準として１クロックサイクルほど遅延されたクロックサイクルＣ２に該当する外部クロック信号ＸＣＬＫ２に同期する。
【００４３】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は、前述したことと同一の過程を通して非発生化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号ＸＣＬＫ２に対応するクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は以前のクロックサイクルＣ１及びＣ２と同一であるから、説明は省略する。結果的に、バースト読出し動作によって連続的に読出されたデータがレジスタ２８０に順次貯蔵される。前述したようにＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路３２０は、ＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ２８０に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路３００に伝達されるようにする。このような一連の過程を通してバースト読出し動作が完了する。
【００４４】
この実施形態において、レジスタ入力制御信号（例えば、ＤＬＬ０）はデータパスで使用されるクロックサイクル（例えば、Ｃ０）の次のクロックサイクル（例えば、Ｃ１）のクロック信号ＸＣＬＫ１に同期した列選択ライン非活性化信号ＣＳＬＤによって非活性化されるという点に注意しなければならない。言い換えると、読出し命令ＲＭＤで内部的に生成されるクロック信号ＸＣＬＫ０の上昇エッジ時点から信号ＤＬＬ０が非活性化される時点までの時間Ｔａが従来のそれよりさらに長くなるために（これはたとえ信号ＤＬＬ０の伝送経路で発生する遅延時間が従来のそれと同一であってもデータ（セルデータ）経路と信号ＤＬＬ経路が従来とは違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである）、たとえデータが選択されたメモリセルからレジスタ２８０の入力まで伝達される時間Ｔｂが工程変化のために点線Ｔｂ’に表示されたように長くなっても有効データをレジスタ２８０にラッチすることができる十分な時間（即ち、データラッチマージン）Ｔｃを保障することができる。悪い場合、このようなデータパス制御スキムでそのような工程変化のために時間Ｔｂがさらに増加するとき、発生する問題（例えば、デバイス失敗）は動作周波数を下げることによって解決することができ、これはデータ経路と信号ＤＬＬ経路が従来とは違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである。それ故本発明の望ましい第１実施形態によるウェーブパイプラインスキムを有する同期型ＤＲＡＭ装置の性能が向上し、これはそれの動作周波数をウェーブパイプラインスキムで向上させる。
【００４５】
本発明の望ましい第２実施形態によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置の構成を示すブロック図が図８に図示されている。
第２実施形態の同期型ＤＲＡＭ装置１００’は、レジスタ入力制御回路７６０がバースト読出し動作の間に、読出し命令信号ＲＭＤによって１クロックサイクル遅延されたクロック信号ＰＣＬＫＤＤに同期したレジスタ入力制御信号ＤＬＬｉを順次発生させることが第１実施形態とは違う。言い換えると、レジスタ入力制御回路７６０は、ｉ番目クロックサイクルのクロック信号に同期して読出されたデータがｉ＋１番目クロックサイクルのクロック信号に同期してレジスタ７００にラッチされるように、遅延回路７４０を通して供給されるｉ＋１番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号ＤＬＬｉを発生する。図８に図示された他の構成要素は、図５と同一の機能を行うために説明は省略する。
【００４６】
図９は、本発明の望ましい第２実施形態によるレジスタ制御回路８００内の遅延回路７４０及びレジスタ入力制御回路７６０の回路図を示す。遅延回路７４０は図９に図示されるように連結された５つのインバータ７４１、７４２、７４５、７４６及び７４８、ＰＭＯＳ及びＮＭＯＳトランジスタ７４３及び７４４、そして１つのＮＡＮＤゲート７４７からなる。図８の読出し命令発生回路８８０からの信号ＲＭＤが低レベルに維持されるとき、ＮＡＮＤゲート７４７の１入力信号ＲＭＤ＿ａも低レベルであるため、遅延回路７４０の出力信号ＰＣＬＫＤＤはクロック信号ＰＣＬＫＤに関係なしにいつも低レベルに維持される。これと反対に、信号ＲＭＤが高レベルに維持されるとき、信号ＰＣＬＫＤＤは、クロック信号ＰＣＬＫＤと同一の波形を有する。結局、レジスタ入力制御回路７６０には、それの入力信号として１クロックサイクルほど遅延されたクロック信号ＰＣＬＫＤＤが供給される。本発明の望ましい第２実施形態によるレジスタ入力制御回路７６０は、第１実施形態と同一であるため、説明は省略する。図９の構成要素は、図６の構成要素と同一の参照番号で表記される。
【００４７】
図１０には、本発明の望ましい第２実施形態によるウェーブパイプラインスキムを備えた同期型ＤＲＡＭ装置のバースト読出し動作を説明するための動作タイミング図が図示されている。前述のように、本発明によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置１００’は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００４８】
クロックサイクルＣ０以前に、１つのワードライン（例えば、ＷＬ０）がアドレスバッファ回路５２０を通して供給される行アドレス信号ＲＡｉによって行デコーダ回路５４０によって選択され、選択されたワードラインＷＬ０に連結されたメモリセルに貯蔵されたデータは、ビットライン感知増幅器回路５８０によって感知増幅される。ついで、クロックサイクルＣ０の間に、外部クロック信号ＸＣＬＫ０の上昇エッジに同期してバースト読出し動作のための初期アドレス信号（列アドレス信号）がアドレスバッファ回路５２０を通して列デコーダ回路５６０に供給されると共に読出し命令ＲＭＤが発生される。列デコーダ回路５６０は、列選択ライン制御回路５５０からの列選択ライン活性化信号ＣＳＬＥに応じて列アドレス信号に対応する列選択信号（例えば、ＣＳＬ０）を発生し、少なくとも１対のビットラインが列パスゲート回路６００を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いて図６に図示されたように、信号ＰＩＯＳｉが活性化されることによってデータライン感知増幅器回路６８０は、データラインに伝達されたデータを感知増幅する。
【００４９】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ７００のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路６８０から出力されたデータ（初期アドレス信号に対応するデータ）が図２のラッチ回路Ｌ１にラッチされるようにする。それから、レジスタ入力制御回路７６０は、遅延回路７４０を通して１クロックサイクル遅延されたクロック信号ＰＣＬＫＤＤ（即ち、ＸＣＬＫ１）の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性させる。結果的にスイッチ回路ＳＷ１がスイッチオフされ、スイッチ回路ＳＷ２がスイッチオンされる。
【００５０】
以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、外部クロック信号ＸＣＬＫ１、即ちクロック信号ＰＣＬＫの上昇エッジに同期して非活性化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１が外部クロック信号ＸＣＬＫ１に対応するクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。同様に少なくとも１対のビットラインが列パスゲート回路６００を通して対応するデータライン（即ち１対のデータライン）に連結され、データライン感知増幅器回路６８０はデータラインに伝達されたデータを感知増幅する。
【００５１】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるために、レジスタ７００のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持される。これはデータライン感知増幅器回路６８０から出力されたデータ（バーストアドレス信号に対応するデータ）がラッチ回路Ｌ２にラッチされるようにする。ついで、以前の動作と同様にレジスタ入力制御回路７６０は、クロック信号ＸＣＬＫ１が１クロックサイクル遅延されたクロック信号ＸＣＬＫ２の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。
【００５２】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は、外部クロック信号ＸＣＬＫ２の上昇エッジに同期して非活性化され、バーストカウンタによって内部的に発生されたバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号ＸＣＬＫ２に同期したクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は以前のクロックサイクルＣ１及びＣ２と同一であり、説明の反復を避けるために説明は省略する。結果的に、バースト読出し動作によって連続的に読出されたデータがレジスタ７００に順次貯蔵される。前述したようにＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路７８０は、読出し命令ＲＭＤ及びＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ７００に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路７２０に伝達されるようにする。このような一連の過程を通してバスに対して読出し動作が完了する。
【００５３】
この実施形態において、このようなデータパス制御スキムで工程変化のために時間Ｔｂがさらに増加するとき、発生する問題は動作周波数を下げることによって解決することができ、これはデータ経路と信号ＤＬＬ経路が従来と違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである。それ故本発明の望ましい実施形態によるウェーブパイプラインスキムを有する同期型ＤＲＡＭ装置の性能が向上し、これは、それの動作周波数をウェーブパイプラインスキムで向上させる。
【００５４】
【発明の効果】
以上のように本発明によれば、読出しデータがデータパス（例えば、選択されたメモリセルからレジスタの入力まで）を通して伝達される時間が各種の要因（例えば、工程変化のための信号ラインローディング増加、貯蔵キャパシタのキャパシタンス減少等）のために長くなっても、レジスタのデータラッチマージンを十分に確保することができる。それ故、動作周波数をウェーブパイプラインスキムで向上させることができる。
【図面の簡単な説明】
【図１】従来技術による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図２】図１のレジスタを示す回路図。
【図３】従来技術によるレジスタ入力制御回路の詳細回路図。
【図４】従来技術によるウェーブパイプライン読出し動作を説明するためのタイミング図。
【図５】本発明の第１実施形態による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図６】本発明の望ましい第１実施形態による図５のＣＳＬ制御回路及びレジスタ入力制御回路の詳細回路図。
【図７】本発明の望ましい第１実施形態によるウェーブパイプライン読出し動作を説明するためのタイミング図。
【図８】本発明の第２実施形態による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図９】本発明の望ましい第２実施形態による図８の遅延回路及びレジスタ入力制御回路の詳細回路図。
【図１０】本発明の望ましい第２実施形態によるウェーブパイプライン読出し動作を説明するためのタイミング図である。
【符号の説明】
１００，１００’ 同期型半導体メモリ装置
１１０，５００ メモリセルアレイ
１２０，５２０ アドレスバッファ回路
１４０，５４０ 行デコーダ回路
１６０，５６０ 列デコーダ回路
１８０，５８０ ビットライン感知増幅器回路
２００，６００ 列パスゲート回路
２２０ クロックバッファ回路
２６０，６８０ データライン感知増幅器回路
２８０，７００ レジスタ
３２０，７６０ レジスタ入力制御回路
３４０，７８０ レジスタ出力制御回路
３００，７２０ データ出力バッファ回路
２４０，５５０ ＣＳＬ制御回路
３８０，８８０ 読出命令発生回路
２３０，７４０ 遅延回路
３６０，８００ レジスタ制御回路
【発明の属する技術分野】
本発明は、高速半導体メモリ装置に関するものであり、より詳しくはウェーブパイプラインスキム（ｗａｖｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍｅ）の同期型半導体メモリ装置及びそのデータパス制御方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の容量が増加するにつれ、それのチップサイズも増加する。チップサイズが増加することによって装置内の選択されたメモリセルに貯蔵されたデータを（又は選択されたメモリセルに書き込まれるデータを）伝達するデータライン（又はデータパスと称する）の長さも長くなる。即ち、メモリ容量が増加するにつれ、データライン（又は信号ライン）及びビットラインが増加する傾向があり、これはデータライン及びビットラインによって生じる抵抗が増加することを意味する。結果的に、長くなるデータパス（又は信号ライン）を通して外部に伝達されるデータはチップサイズが増加する以前のデータパスに比較して遅く伝達され、結局動作周波数の減少原因になる。
【０００３】
このような問題を解決するためのデータパス制御スキムとして“ウェーブパイプラインスキム（ｗａｖｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍｅ）”（１ステージパイプラインスキム（ｏｎｅ ｓｔａｇｅ ｐｉｐｅｌｉｎｅ ｓｃｈｅｍ））として知られた向上したパイプラインスキムがＤｅｒｅｋ Ｗｏｎｇの外、多数によって“Ａ ＢＩＰＯＬＡＲ ＰＯＰＵＬＡＴＩＯＮ ＣＯＵＮＴＥＲ ＵＳＩＮＧ ＷＡＶＥ−ＰＩＰＥＬＩＮＩＮＧ ＴＯ ＡＣＨＩＥＶＥ ２．５＊ＮＯＲＭＡＬ ＣＬＯＣＫ ＦＲＥＱＵＥＮＣＹ”という題目で１９９２年２月に催されたＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ）Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ．５６〜５７に掲載された。また、ウェーブパイプラインスキムが“ＨＩＧＨ−ＳＰＥＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＳＹＳＴＥＭ”という題目で米国特許公報５７０３８１５号に、そして“Ａ １５０ＭＨｚ ８−ＢＡＮＫＳ ２５６Ｍ ＳＹＮＣＨＲＯＮＯＵＳ ＤＲＡＭ ＷＩＴＨ ＷＡＶＥ ＰＩＰＥＬＩＮＩＮＧ ＭＥＴＨＯＤＳ”という題目で１９９５年に催されたＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ．２５０〜２５１に各々掲載された。
【０００４】
前述したウェーブパイプラインスキムを備えた半導体メモリ装置は、パイプラインスキムを備えたデバイスに比較して高い動作周波数で動作可能である。そのようなウェーブパイプラインスキムを備えた従来技術による半導体メモリ装置の構成を示すブロック図が図１に図示されている。説明の便宜上、データ読出しパスによって同期型半導体メモリ装置の構成要素が後述される。
【０００５】
図１に図示された半導体メモリ装置１には、ダイナミックランダムアクセスメモリセル（以下、ＤＲＡＭセルと称する）で構成されるメモリセルアレイ１０が設けられる。複数のワードラインＷＬｉ（ｉ＝０〜ｍ）がメモリセルアレイ１０の列方向に配列され、複数のビットラインＢＬｊ（ｊ＝０〜ｎ）がワードラインＷＬｉと直交する方向（即ち、メモリセルアレイ１０の行方向）に配列される。公知のように、各ＤＲＡＭセルは、‘１’又は‘０’のデータを貯蔵する貯蔵キャパシタと１つのスイッチングトランジスタ（又は、電荷伝達トランジスタ）で構成される。各ワードラインＷＬｉは、行デコーダ回路１４に連結され、正常的な動作が行われる間、即ち読出し命令発生回路３４から読出し命令信号ＲＭＤが発生されるとき、回路１４は、アドレスバッファ回路１２を通して供給される行アドレス信号ＲＡｉ（ｉは定数）によってワードラインＷＬ０〜ＷＬｍのうち、１つのワードラインを選択する。
【０００６】
ビットラインＢＬ０〜ＢＬｎは、ビットライン感知増幅器回路１８に連結され、回路１８は、選択されたワードラインに関連したメモリセルに連結されたビットライン対の電位差を感知し増幅する。列デコーダ回路１６は、アドレスバッファ回路１２を通して供給される列アドレス信号ＣＡｉをデコーディングして列選択信号ＣＳＬｉのうち、少なくとも１つの列選択信号を活性化させる。ついで、列パスゲート回路（又は、列選択器）２０は、活性化された列選択信号に応じてビットライン対のうち、少なくとも１対のビットラインを対応するデータライン対に電気的に連結する。データライン対に伝達されたデータは、信号ＰＩＯＳｉによってデータライン感知増幅器回路２４によって増幅される。
【０００７】
前述した半導体メモリ装置、即ちＤＲＡＭ装置１は、バースト動作モード（ｂｕｒｓｔ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を支援する。アドレスバッファ回路１２を通して列アドレス信号が印加されるとき、列アドレス信号は、公知のようにバースト動作モード下で初期アドレス信号（ｉｎｉｔｉａｌ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）として機能する。図面には図示されなかったが、初期アドレス信号を受け入れてバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ、ＢＬ）によって次の列アドレス信号を順次発生するバーストアドレス発生器（ｂｕｒｓｔａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）としてバーストカウンタがＤＲＡＭ装置１に設けられることは自明である。それ故、バーストカウンタによって生成されたバーストアドレス信号は、列デコーダ回路１６によって順次デコーディングされ、他の列選択信号がバースト長さによって連続的に活性化される。
【０００８】
再び図１を参照すると、データライン感知増幅器回路２４によって増幅されたデータは、レジスタ２６に臨時的に貯蔵される。即ち、レジスタ２６は、レジスタ入力制御回路２８からのレジスタ入力制御信号ＤＬＬｉに応じてデータライン感知増幅器回路２４からのデータを順次貯蔵する。ついで、レジスタ２６に貯蔵されたデータは、読出し命令信号ＲＭＤに同期したレジスタ出力制御回路３０からのレジスタ出力制御信号ＣＤＱｉによってデータ出力バッファ回路３２に供給される。レジスタ入力制御回路２８は、クロックバッファ回路２２及び遅延回路２３を通して供給されるクロック信号ＰＣＬＫＤに応じてレジスタ入力制御信号ＤＬＬｉを順次発生し、レジスタ出力制御回路３０は、クロック信号ＰＣＬＫＤ、読出し命令信号ＲＭＤ及びＣＡＳレイタンシ（Ｃｏｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ／ＣＡＳ ｌａｔｅｎｃｙ）信号ＣＬｉに応じてレジスタ出力制御信号ＣＤＱｉを順次発生する。ここで、遅延回路２３は、図面には図示されなかったが、直列連結された偶数のインバータで構成することができ、遅延回路２３の入力及び出力は同一の位相を有する。
【０００９】
図１のＤＲＡＭ装置１が２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する場合、レジスタ入力制御信号はＤＬＬ０乃至ＤＬＬ３であり、レジスタ出力制御信号はＣＤＱ０乃至ＣＤＱ３である。このような仮定によって設計されたレジスタ２６の回路が図２に図示されている。図２に図示されるように、レジスタ２６は、レジスタ入力制御信号ＤＬＬ０〜ＤＬＬ３及びレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３によって各々スイッチオン／オフされる８つのスイッチ回路ＳＷ１〜ＳＷ８とラッチされた２つのインバータで構成された４つのラッチ回路Ｌ１〜Ｌ４からなる。図２で、データパスは、メモリセルアレイ１０からレジスタ２６以前までの経路を示す。図１のＤＲＡＭ装置１が１、２、そして４のバースト長さＢＬを支援する場合、レジスタ２６内のラッチ回路の数は、最大バースト長さＢＬに対応するように実現される。同様に、レジスタ入力及び出力制御信号に各々対応するスイッチ回路は、そのように実現されたラッチ回路に各々対応するように実現される。
【００１０】
スイッチ回路ＳＷ１〜ＳＷ８は、対応する信号ＤＬＬｉ及びＣＤＱｉが高レベルであるとき、スイッチオンされるような伝送ゲート回路及びインバータで、又は１つのＮＭＯＳトランジスタで構成することができる。一方、ＰＭＯＳトランジスタを利用してスイッチ回路ＳＷ１〜ＳＷ８を実現する場合は、対応する信号ＤＬＬｉ及びＣＤＱｉが低レベルであるときスイッチオンされる。図２で、データパスとレジスタ２６との間に連結されたラッチ回路Ｌ５は、レジスタ２６の入力ＮＤＩＮが一時的にデローディングされることを防止するために設けられる。
【００１１】
図３は、従来技術によるレジスタ入力制御回路２８を示す回路図である。レジスタ入力制御回路２８は、図３に図示されるように連結された複数のラッチ回路、インバータとＰＭＯＳ及びＮＭＯＳトランジスタで構成される伝送ゲート及びロジック素子からなる。レジスタ入力制御回路２８は、入力信号としてアドレスバッファ回路１２及び遅延回路２３からの信号ＣＡｉ＿ＢＡＮＫ及びＰＣＬＫＤに応じてレジスタ入力制御信号ＤＬＬ０−ＤＬＬ３を順次発生する。信号ＣＡｉ＿ＢＡＮＫはバンクを選択するための信号を意味する。これをより詳しく説明すると次のようである。
【００１２】
まず、信号ＲＥＳＥＴが低レベルから高レベルに活性化されるとき、初期化動作が行われる。即ちインバータ６２の入力端は、ＮＭＯＳトランジスタ６４を通して高レベルに設定され、インバータ７３、８２及び９１の入力端は、インバータ６５を通してスイッチオンされ、対応するＰＭＯＳトランジスタ７２、８１及び９０によって高レベルになる。それ故、レジスタ入力制御信号ＤＬＬ０は、高レベルに初期化され、他のレジスタ入力制御信号ＤＬＬ１〜ＤＬＬ３は低レベルに初期化される。信号ＣＡｉ＿ＢＡＮＫが低レベルに非活性化状態に維持される間に、信号ＤＬＬ０〜ＤＬＬ３は、初期状態に維持される。これはクロック信号ＰＣＬＫＤがトグルされてもノードＡ及びＢが各々の低レベルと高レベルに維持されるためである。ついで、信号ＣＡｉ＿ＢＡＮＫが低レベルから高レベルに活性化されるとき、ノードＡ及びＢの各レベルは、クロック信号ＰＣＬＫＤが低レベルから高レベルにトグルされる時ごとに変化する。これはレジスタ入力制御信号ＤＬＬ０〜ＤＬＬ３のロジックレベルが順次に変わる（図４参照）。即ち、クロック信号ＰＣＬＫＤが低レベルから高レベルに遷移されるとき、高レベルの信号ＤＬＬ０が低レベルになることと共に、次のレジスタ入力制御信号ＤＬＬ１が低レベルから高レベルに遷移される。
【００１３】
図４は、従来技術によるウェーブパイプラインスキムのバースト読出し動作を説明するためのタイミング図である。図１乃至図４を参照して従来技術のバースト読出し動作が後述される。前述したようにＤＲＡＭ装置１は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００１４】
クロックサイクルＣ０以前に、１つのワードラインがアドレスバッファ回路１２を通して供給される行アドレス信号ＲＡｉによって行デコーダ回路１４によって選択され、選択されたワードラインに連結されたメモリセルのデータはビットライン感知増幅器回路１８によって感知増幅される。クロックサイクルＣ０の間には、外部から印加されるクロック信号（以下、外部クロック信号と称する）ＸＣＬＫの上昇エッジＸＣＬＫ０に同期してバースト読出し動作のための初期アドレス信号ＣＡｉ（列アドレス信号）がアドレスバッファ回路１２を通して列デコーダ回路１６に供給されると同時に読出し命令信号ＲＭＤが図１の読出し命令発生回路３４から発生される。列デコーダ回路１６は、クロック信号ＰＣＬＫＤに同期したＣＳＬ制御回路１５からの信号ＣＳＬＥに応じて列アドレス信号ＣＡｉに対応する列選択信号ＣＳＬ０を発生し、少なくとも１対のビットラインが列パスゲート回路２０を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いてデータライン感知増幅器回路２４は、信号ＰＩＯＳｉが活性化されるとき、データラインに伝達されたデータを感知増幅する。
【００１５】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ２６のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２４から出力されたデータ（初期アドレス信号に対応するデータ）をラッチ回路Ｌ１にラッチさせる。このとき、残りの信号ＤＬＬ１〜ＤＬＬ３が低レベルに維持されるため、それに対応するラッチ回路には入力されない。ついで、レジスタ入力制御回路２８は、クロックサイクルＣ０の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性化させる。結果的にスイッチ回路ＳＷ１は、スイッチオフされ、スイッチ回路ＳＷ２はスイッチオンされる。
【００１６】
図４から分かるように、以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、クロックサイクルＣ１のクロックサイクル信号ＰＣＬＫの上昇エッジに同期したＣＳＬ制御回路１５からの信号ＣＳＬＤによって非活性化され、バーストカウンタ（図示せず）によって内部的に発生された次のバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１が外部クロック信号ＸＣＬＫ１の上昇エッジに同期して活性化される。同様に、少なくとも１対のビットラインが列パスゲート回路２０を通して対応するデータライン（即ち、１対のデータライン）に連結され、データライン感知増幅器回路２４は、データラインに伝達されたデータを感知増幅する。
【００１７】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるためレジスタ２６のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２４から出力されたデータ（バーストアドレス信号に対応するデータ）をラッチ回路Ｌ２にラッチさせる。ついで、レジスタ入力制御回路２８は、クロックサイクルＣ１のクロック信号ＰＣＬＫＤの上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。
【００１８】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は前述したように同一の方法で非活性化される。バーストカウンタによって内部的に発生されたバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号の上昇エッジＸＣＬＫ２に同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は、以前のクロックサイクルＣ１及びＣ２と同一であるから、説明は省略する。結果的にバースト読出し動作の間において連続的に読出されたデータがレジスタ２６に順次貯蔵される。前述の仮定のように、ＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路３０は、ＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ２６に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路３２に伝達されるようにする。このような一連の過程を通してバースト読出し動作が完了する。
【００１９】
【発明が解決しようとする課題】
前述したバースト読出し動作から分かるように、高速動作のためのウェーブパイプラインスキムを有するＤＲＡＭ装置１のデータパスには、読出されたデータを貯蔵するためのレジスタ２６（又はラッチ回路）が１つだけ存在する。ここで、レジスタ（又はラッチ回路）は外部クロック信号ＸＣＬＫに同期する。レジスタ２６は、図２に図示されたように並列連結されたラッチ回路Ｌ１〜Ｌ４で構成され、ファスト−イン−ファスト−アウト（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）概念によって制御される。言い換えると、バースト動作モードによって連続的にデータが読出されるとき、一番目の有効データＤ０は、レジスタ２６の入力ＮＤＩＮに伝達されるとき、レジスタ入力制御信号ＤＬＬ０によって対応するラッチ回路Ｌ１に貯蔵される。それから、二番目の有効データＤ１は、レジスタ２６の入力ＮＤＩＮに伝達されるとき、レジスタ入力制御信号ＤＬＬ１によって対応するラッチ回路Ｌ２に貯蔵される。同様に、三番目及び四番目の有効データＤ２及びＤ３がレジスタ入力制御信号ＤＬＬ２及びＤＬＬ３によって対応するラッチ回路Ｌ３及びＬ４に各々貯蔵される。そのように貯蔵される有効データはレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３によって順次にデータ出力バッファ回路３２に伝達される。
【００２０】
そのようなウェーブパイプラインスキムのＤＲＡＭ装置１を設計するとき、考慮すべき事項のうち、一番重要な事項は、図４でレジスタ２６の入力ＮＤＩＮ変化時点とレジスタ入力制御信号ＤＬＬｉの非活性化時点の間のマージン（以下、データラッチマージンと称する）Ｔｃの確保である。図４で、参照記号Ｔａは、読出し命令信号ＲＭＤで発生するクロックサイクルＣ０の外部クロック信号ＸＣＬＫ０の上昇エッジとレジスタ入力制御信号ＤＬＬ０が非活性化される時点の間の時間を示し、参照記号Ｔｂは、外部クロック信号ＸＣＬＫ０の上昇エッジ時点とレジスタ２６の入力ＮＤＩＮが変化する時点の間の時間を示す（これは読出されたデータがデータパスを通して伝達される時間を意味する）。
【００２１】
時間Ｔｂは、メモリセルアレイ１０、ビットライン感知増幅器１８、列パスゲート回路２０及びデータライン感知増幅器回路２４によって決定される。特に時間Ｔｂは、メモリセルアレイ１０によって左右される。これはメモリセルアレイ１０が周辺回路１８、２０、２４等に比較してさらにタイトなデサインルールによって製造されるためである。これは時間Ｔｂがメモリセルアレイ１０の工程変化（例えば、データラインが設計された厚さに比較して薄かったり、メモリセルのキャパシタのキャパシタンスが減少する現象）により、予想された時間に比較して長くなる。これはデータパスの全般的な抵抗を増加させ、その結果データがレジスタ２６の入力ＮＤＩＮまで伝達される時間が長くなる。一方、時間Ｔａは、工程変化に割と敏感ではない周辺回路領域に配置されたレジスタ入力制御回路２８によって決定されるために殆ど一定である。言い換えると、時間Ｔａ及びＴｂは、同一のクロックサイクルの上昇エッジに同期し、相違なる遅延時間を有する経路を通して伝達される。
【００２２】
もし、時間Ｔｂがそのような工程変化のために、点線で表示された時間Ｔｂ’まで長くなると、データラッチマージンＴｃは、点線に表示されたようにＴｃ’に減少する。もし時間Ｔｂが工程変化のために時間Ｔａと同一であったり、より長くなると、データ読出し動作を行うことができない（即ち、デバイス失敗が発生する）。多段パイプラインスキムを有するＤＲＡＭ装置の場合、そのような問題（デバイス失敗）は動作周波数を下げることによって解決することができる。一方、ウェーブパイプラインスキムを有するＤＲＡＭ装置の場合（１ステージパイプラインスキム）は、たとえＤＲＡＭ装置の動作周波数を下げてもレジスタ入力制御信号ＤＬＬｉの非活性化時点は、同一クロックサイクルの外部クロック信号ＸＣＬＫの上昇エッジに同期するため、動作周波数を下げる前のそれと殆ど同一に維持される。それ故。図１に図示されたウェーブパイプラインスキムを備えたＤＲＡＭ装置１のデータパス制御構造によると、データラッチマージンＴｃを確保することが難しい。このような現象は、動作周波数が高ければ高いほどさらに深刻となる。
【００２３】
従って、本発明の目的は、第一に、向上した性能を有するウェーブパイプラインスキムの同期型半導体メモリ装置及びそのデータパス制御方法を提供することにある。
本発明の目的は、第二に、動作周波数を増加させることができるウェーブパイプラインスキムの同期型半導体メモリ装置及びそのデータパス制御方法を提供することにある。
【００２４】
【課題を解決するための手段】
上述の目的を達成するための本発明の一特徴によると、本発明の同期型半導体メモリ装置は、データを貯蔵するためのメモリセルアレイと、読出し動作の間、クロック信号に同期してメモリセルアレイに貯蔵されたデータを連続的に読出す読出し回路と、並列連結された複数のラッチ回路を備え、読出し動作の間、レジスタ入力制御信号に応じて、連続的に読出されたデータを対応するラッチ回路に順次貯蔵するレジスタと、読出し動作の間、クロック信号に同期したレジスタ入力制御信号を順次発生するレジスタ制御回路とを含み、レジスタ制御回路は、ｉ番目クロックサイクルに対応する読出しデータがｉ＋１番目クロックサイクルのクロック信号に同期して対応するラッチ回路に貯蔵されるようにｉ＋１番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号を発生する。
【００２５】
この形態において、レジスタ制御回路は、ＣＡＳレイタンシ信号及びクロック信号に応じてレジスタ出力制御信号を順次発生し、レジスタに貯蔵されたデータは、レジスタ出力制御信号によって順次外部に出力される。
【００２６】
このような装置及び方法によって、読出しデータがデータパス（例えば、選択されたメモリセルからレジスタの入力まで）を通して伝達される時間が各種の要因（例えば、工程変化のための信号ラインローディング増加、貯蔵キャパシタのキャパシタンス減少等）のために長くなっても、レジスタのデータラッチマージンを十分に確保することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
本発明の新たなウェーブパイプラインスキムの同期型半導体メモリ装置には、図５及び図８に示すように、レジスタ２８０，７００のデータ入力及び出力を制御するためのレジスタ入力／出力制御信号ＤＬＬｉ／ＣＤＱｉを発生するレジスタ制御回路３６０，８００が設けられる。レジスタ制御回路３６０，８００は以前のクロックサイクルのクロック信号に同期して感知増幅読出されたデータが次のクロックサイクルのクロック信号に同期してレジスタ２８０，７００に貯蔵されるようにレジスタ入力制御信号ＤＬＬｉを順次発生する。これはたとえレジスタ２８０，７００の入力が各種の原因（例えば、工程変化のための信号ラインローディング増加、セルキャパシタのキャパシタンス減少等）によって遅延されても、無効なデータがレジスタ２８０，７００にラッチされないようにする。さらに、このようなデータパス制御スキム下で、上記原因のために無効なデータがレジスタにラッチされる場合、同期型半導体メモリ装置の動作周波数を下げることによって従来のそれとは別にそのような問題を解決することができる。
【００２８】
本発明による同期型半導体メモリ装置、より詳しくは、同期型ＤＲＡＭ装置は、この分野によく知られたバースト動作モード（ｂｕｒｓｔ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を支援する。参照図面には図示されなかったが、外部から印加される列アドレス（初期アドレス）を使用してバースト動作モードで連続的に必要な次の列アドレス、即ちバーストアドレスを順次発生するバーストアドレス発生器（ｂｕｒｓｔ ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）（又はバーストカウンタ）が本発明の同期型ＤＲＡＭ装置に設けられる。そのような同期型ＤＲＡＭ装置のＣＡＳレイタンシ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ／ＣＡＳ ｌａｔｅｎｃｙ、ＣＬ）は２であり、同期型ＤＲＡＭ装置のバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ、ＢＬ）は４と仮定して、以下本発明の望ましい実施形態による各同期型ＤＲＡＭ装置の構成及び動作を詳細に説明する。
【００２９】
（第１実施形態）
本発明の望ましい第１実施形態によるウェーブパイプラインスキムの同期型半導体メモリ装置１００の構成を示すブロック図が図５に図示されている。
図５を参照すると、ダイナミックランダムアクセスメモリセル（以下、ＤＲＡＭセルと称する）で構成されるメモリセルアレイ１１０が装置１００内に設けられる。複数のワードラインＷＬｉ（ｉ＝０〜ｍ）がメモリセルアレイ１１０の列方向に配列され、複数のビットラインＢＬｊ（ｊ＝０〜ｎ）がワードラインＷＬｉと直交する方向（即ち、メモリセルアレイ１１０の行方向）に配列される。公知のように、各ＤＲＡＭセルは、‘１’又は‘０’のデータを貯蔵する貯蔵キャパシタと１つのスイッチングトランジスタ（又は電荷伝達トランジスタ）で構成され、ビットラインＢＬｊは、複数の対に構成される。各ワードラインＷＬｉは、行デコーダ回路１４０に連結され、回路１４０は正常的な動作（例えば、書き込み、読出し、そしてリフレッシュ動作）が行われる間に、アドレスバッファ回路１２０を通して供給される行アドレス信号ＲＡｉ（ｉは定数）によってワードラインＷＬ０〜ＷＬｍのうち、１つのワードラインを選択する。
【００３０】
図面には図示されないが、行デコーダ回路（ワードライン選択回路、又は行選択回路）１４０には、行アドレスバッファ回路、行デコーダ、メモリセルアレイ１１０がバンク構造を有する場合バンク選択器等を含むことができる。また、リフレッシュタイマ、リフレッシュコントローラ、リフレッシュカウンタ等からなるリフレッシュ制御回路が同期型ＤＲＡＭ装置１００内に設けられ、これは同期型ＤＲＡＭ装置１００のリフレッシュ動作を可能にする。
【００３１】
ビットラインＢＬ０〜ＢＬｎはビットライン感知増幅器回路１８０に連結され、回路１８０は選択されたワードラインに関連したメモリセルに連結されたビットライン対の間の電位差を感知し増幅する。列デコーダ回路１６０は、アドレスバッファ回路１２０を通して供給される列アドレス信号ＣＡｉをデコーディングし、列選択ライン活性化信号ＣＳＬＥに応じて列選択信号ＣＳＬｉのうち、少なくとも１つの列選択信号を活性化させる。そして列デコーダ回路１６０は列選択ライン非活性化信号ＣＳＬＤに応じて以前のクロックサイクルで活性化された列選択信号を非活性化させる。ついで列パスゲート回路（又は列選択器）２００は、活性化された列選択信号に応じてビットライン対のうち、少なくとも１対のビットラインを対応するデータライン対に電気的に連結する。
【００３２】
列選択ライン制御回路２４０は、クロックバッファ回路２２０及び遅延回路２３０から供給されるクロック信号ＰＣＬＫ及びＰＣＬＫＤを受け入れて読出し動作が行われるとき、読出し命令発生回路３８０がクロック信号ＰＣＬＫ（又は、ＸＣＬＫ）の上昇エッジで低レベルの信号ＣＳＢ及びＣＡＳＢと高レベルの信号ＷＥＢに応じて読出し命令信号ＲＭＤを発生するとき、アドレスバッファ回路１２０からの信号ＣＡｉ＿ＢＡＮＫに応じてクロック信号ＰＣＬＫＤの上昇エッジに同期した列選択ライン非活性化信号ＣＳＬＤ及びクロック信号ＰＣＬＫの上昇エッジに同期した列選択ライン活性化信号ＣＳＬＥを発生する。結果的に、列デコーダ回路１６０は、ｉ番目クロックサイクルのクロック信号ＰＣＬＫの上昇エッジに同期した列選択ライン非活性化信号ＣＳＬＤを利用してｉ−１番目クロックサイクルに相応する活性化された列選択信号を非活性化させ、列デコーダ回路１６０はｉ番目クロックサイクルのクロック信号ＰＣＬＫＤの上昇エッジに同期した列選択ライン活性化信号ＣＳＬＥを利用してｉ番目クロックサイクルに相応する列選択信号を活性化させる。
【００３３】
ここで、本発明の同期型ＤＲＡＭ装置がバースト動作モードで動作するために、ビットライン感知増幅器回路１８０によって感知増幅されたデータは、列デコーダ回路１６０の制御下で列パスゲート回路２００を通して連続的に出力されることは自明である。
【００３４】
ついで、データライン対に連続的に伝達される読出された（感知増幅された）データは信号ＰＩＯＳｉが活性化される間、データライン感知増幅器回路２６０によって順次感知増幅される。レジスタ２８０はレジスタ制御回路３６０で連続的に生成されるレジスタ入力制御信号ＤＬＬｉに応じてデータライン感知増幅器回路２６０から順次伝達されるデータを臨時的に貯蔵する。レジスタ２８０は、図２のそれと同一の回路構成を有する。即ちレジスタ２８０は、バースト長さＢＬに対応するラッチ回路Ｌ１〜Ｌ４、入力スイッチＳＷ０〜ＳＷ３及び出力スイッチＳＷ４〜ＳＷ８で構成されるために説明は省略する。
【００３５】
最後に、レジスタ制御回路３６０は、レジスタ入力制御回路３２０とレジスタ出力制御回路３４０で構成される。レジスタ入力制御回路３２０は、ｉ番目クロックサイクルに対応する読出しデータがｉ＋１番目クロックサイクルの外部クロック信号ＸＣＬＫに同期して対応するラッチ回路に貯蔵されるように、列選択ライン制御回路２４０からの列選択ライン非活性化信号ＣＳＬＤに応じてｉ＋１番目クロックサイクルのクロック信号ＰＣＬＫＤに同期したレジスタ入力制御信号ＤＬＬｉを発生する。これに対する説明は後述される。レジスタ出力制御回路３４０は、読出し命令信号ＲＭＤ、ＣＡＳレイタンシ信号ＣＬｉ（ここで、ｉ＝１及び２）及びクロック信号ＰＣＬＫＤに応じてレジスタ出力制御信号ＣＤＱｉを順次発生し、これはレジスタ２８０に貯蔵されたデータがレジスタ出力制御信号ＣＤＱｉによって順次外部に出力されるようにする。
【００３６】
本発明の望ましい第１実施形態による列選択ライン制御回路２４０のＣＳＬＤ発生器及びレジスタ入力制御回路３２０が図６に図示されている。ＣＳＬＤ発生器は、図６に図示されるように連結された５つのインバータ２４１、２４２、２４５、２４６及び２４８、ＰＭＯＳ及びＮＭＯＳトランジスタ２４３及び２４４、そして１つのＮＡＮＤゲート２４７からなる。信号ＣＡｉ＿ＢＡＮＫが低レベルに維持されるとき、列選択ライン非活性化信号ＣＳＬＤは、クロック信号ＰＣＬＫＤに関係なしにいつも低レベルに維持される。これと反対に、信号ＣＡｉ＿ＢＡＮＫが高レベルに維持されるとき、信号ＣＳＬＤは、クロック信号ＰＣＬＫＤと同一の波形を有する。結果的にレジスタ入力制御回路３２０には、それの入力信号として１クロックサイクルほど遅延したクロック信号として列選択ライン非活性化信号ＣＬＳＤが印加される。
【００３７】
本発明の望ましい第１実施形態によるレジスタ入力制御回路３２０は従来技術で使用されたＮＡＮＤゲート５１、複数のインバータ５２〜５３で構成された遅延チェーン、そしてインバータ５４が除去されたという点で図３に図示されたレジスタ入力制御回路３２０と違い、それ故、図６の構成要素は、図３の構成要素と同一の参照番号で表記される。
【００３８】
本発明の望ましい第１実施形態によるバースト読出し動作を説明するための動作タイミング図が図７に図示されている。本発明によるウェーブパイプラインスキムを備えた同期型ＤＲＡＭ装置のバースト動作を図面、図２、図５、図６及び図７を参照して、以下説明する。前述のように、本発明によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置１００は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００３９】
クロックサイクルＣ０以前に、即ち読出し命令ＲＭＤが発生する前に、１つのワードライン（例えば、ＷＬ０）がアドレスバッファ回路１２０を通して供給される行アドレス信号ＲＡｉによって行アドレスデコーダ回路１４０によって選択され、選択されたワードラインＷＬ０に連結されたメモリセルに各々貯蔵されたデータは、ビットライン感知増幅器回路１８０によって感知増幅される。ついで、クロックサイクルＣ０の間に、外部クロック信号ＸＣＬＫ０の上昇エッジに同期してバースト読出し動作のための初期アドレス信号（列アドレス信号）がアドレスバッファ回路１２０を通して列デコーダ回路１６０に供給されると共に読出し命令ＲＭＤが読出し命令発生回路３８０から発生される。列デコーダ回路１６０は、列選択ライン制御回路２４０からの列選択ライン活性化信号ＣＳＬＥに応じて列アドレス信号に対応する列選択信号（例えば、ＣＳＬ０）を発生し、少なくとも１対のビットラインが列パスゲート回路２００を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いて図７に図示されるように、信号ＰＩＯＳｉが活性化されることによってデータライン感知増幅器回路２６０は、データラインに伝達されたデータを感知増幅する。
【００４０】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ２８０のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路２６０から出力されたデータ（初期アドレス信号に対応するデータ）が図２のラッチ回路Ｌ１にラッチされるようにする。それから、レジスタ入力制御回路３２０は、図７に図示されるように、列選択ライン制御回路２４０からの列選択ライン非活性化信号ＣＳＬＤに応じてクロックサイクルＣ１の上昇エッジＸＣＬＫ１に同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性化させる（即ち、レジスタ入力制御信号ＤＬＬ０は、以前のクロックサイクルＣ０を基準として１クロックサイクルほど遅延したクロックサイクルＣ１に該当する外部クロック信号ＸＣＬＫ１に同期する）。これはスイッチ回路ＳＷ１がスイッチオフされ、スイッチ回路ＳＷ２がスイッチオンされるようにする。
【００４１】
以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、外部クロック信号ＸＣＬＫ１、即ちクロック信号ＰＣＬＫの上昇エッジに同期して非活性化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１がクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。同様に、少なくとも１対のビットラインが列パスゲート回路２００を通して対応するデータライン（即ち、１対のデータライン）に連結され、データライン感知増幅器回路２６０は、データラインに伝達されたデータを感知増幅する。
【００４２】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるために、レジスタ２８０のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持される。これはデータライン感知増幅器回路２６０から出力されたデータ（バーストアドレス信号に対応するデータ）がラッチ回路Ｌ２にラッチされるようにする。ついで、以前の動作と同様にレジスタ入力制御回路３２０は、クロック信号ＸＣＬＫ１が１クロックサイクル遅延されたクロック信号ＸＣＬＫ２の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。即ち、レジスタ入力制御信号ＤＬＬ１は、以前のクロックサイクルＣ１を基準として１クロックサイクルほど遅延されたクロックサイクルＣ２に該当する外部クロック信号ＸＣＬＫ２に同期する。
【００４３】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は、前述したことと同一の過程を通して非発生化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号ＸＣＬＫ２に対応するクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は以前のクロックサイクルＣ１及びＣ２と同一であるから、説明は省略する。結果的に、バースト読出し動作によって連続的に読出されたデータがレジスタ２８０に順次貯蔵される。前述したようにＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路３２０は、ＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ２８０に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路３００に伝達されるようにする。このような一連の過程を通してバースト読出し動作が完了する。
【００４４】
この実施形態において、レジスタ入力制御信号（例えば、ＤＬＬ０）はデータパスで使用されるクロックサイクル（例えば、Ｃ０）の次のクロックサイクル（例えば、Ｃ１）のクロック信号ＸＣＬＫ１に同期した列選択ライン非活性化信号ＣＳＬＤによって非活性化されるという点に注意しなければならない。言い換えると、読出し命令ＲＭＤで内部的に生成されるクロック信号ＸＣＬＫ０の上昇エッジ時点から信号ＤＬＬ０が非活性化される時点までの時間Ｔａが従来のそれよりさらに長くなるために（これはたとえ信号ＤＬＬ０の伝送経路で発生する遅延時間が従来のそれと同一であってもデータ（セルデータ）経路と信号ＤＬＬ経路が従来とは違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである）、たとえデータが選択されたメモリセルからレジスタ２８０の入力まで伝達される時間Ｔｂが工程変化のために点線Ｔｂ’に表示されたように長くなっても有効データをレジスタ２８０にラッチすることができる十分な時間（即ち、データラッチマージン）Ｔｃを保障することができる。悪い場合、このようなデータパス制御スキムでそのような工程変化のために時間Ｔｂがさらに増加するとき、発生する問題（例えば、デバイス失敗）は動作周波数を下げることによって解決することができ、これはデータ経路と信号ＤＬＬ経路が従来とは違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである。それ故本発明の望ましい第１実施形態によるウェーブパイプラインスキムを有する同期型ＤＲＡＭ装置の性能が向上し、これはそれの動作周波数をウェーブパイプラインスキムで向上させる。
【００４５】
本発明の望ましい第２実施形態によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置の構成を示すブロック図が図８に図示されている。
第２実施形態の同期型ＤＲＡＭ装置１００’は、レジスタ入力制御回路７６０がバースト読出し動作の間に、読出し命令信号ＲＭＤによって１クロックサイクル遅延されたクロック信号ＰＣＬＫＤＤに同期したレジスタ入力制御信号ＤＬＬｉを順次発生させることが第１実施形態とは違う。言い換えると、レジスタ入力制御回路７６０は、ｉ番目クロックサイクルのクロック信号に同期して読出されたデータがｉ＋１番目クロックサイクルのクロック信号に同期してレジスタ７００にラッチされるように、遅延回路７４０を通して供給されるｉ＋１番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号ＤＬＬｉを発生する。図８に図示された他の構成要素は、図５と同一の機能を行うために説明は省略する。
【００４６】
図９は、本発明の望ましい第２実施形態によるレジスタ制御回路８００内の遅延回路７４０及びレジスタ入力制御回路７６０の回路図を示す。遅延回路７４０は図９に図示されるように連結された５つのインバータ７４１、７４２、７４５、７４６及び７４８、ＰＭＯＳ及びＮＭＯＳトランジスタ７４３及び７４４、そして１つのＮＡＮＤゲート７４７からなる。図８の読出し命令発生回路８８０からの信号ＲＭＤが低レベルに維持されるとき、ＮＡＮＤゲート７４７の１入力信号ＲＭＤ＿ａも低レベルであるため、遅延回路７４０の出力信号ＰＣＬＫＤＤはクロック信号ＰＣＬＫＤに関係なしにいつも低レベルに維持される。これと反対に、信号ＲＭＤが高レベルに維持されるとき、信号ＰＣＬＫＤＤは、クロック信号ＰＣＬＫＤと同一の波形を有する。結局、レジスタ入力制御回路７６０には、それの入力信号として１クロックサイクルほど遅延されたクロック信号ＰＣＬＫＤＤが供給される。本発明の望ましい第２実施形態によるレジスタ入力制御回路７６０は、第１実施形態と同一であるため、説明は省略する。図９の構成要素は、図６の構成要素と同一の参照番号で表記される。
【００４７】
図１０には、本発明の望ましい第２実施形態によるウェーブパイプラインスキムを備えた同期型ＤＲＡＭ装置のバースト読出し動作を説明するための動作タイミング図が図示されている。前述のように、本発明によるウェーブパイプラインスキムの同期型ＤＲＡＭ装置１００’は、２のＣＡＳレイタンシＣＬと４のバースト長さＢＬを有する。
【００４８】
クロックサイクルＣ０以前に、１つのワードライン（例えば、ＷＬ０）がアドレスバッファ回路５２０を通して供給される行アドレス信号ＲＡｉによって行デコーダ回路５４０によって選択され、選択されたワードラインＷＬ０に連結されたメモリセルに貯蔵されたデータは、ビットライン感知増幅器回路５８０によって感知増幅される。ついで、クロックサイクルＣ０の間に、外部クロック信号ＸＣＬＫ０の上昇エッジに同期してバースト読出し動作のための初期アドレス信号（列アドレス信号）がアドレスバッファ回路５２０を通して列デコーダ回路５６０に供給されると共に読出し命令ＲＭＤが発生される。列デコーダ回路５６０は、列選択ライン制御回路５５０からの列選択ライン活性化信号ＣＳＬＥに応じて列アドレス信号に対応する列選択信号（例えば、ＣＳＬ０）を発生し、少なくとも１対のビットラインが列パスゲート回路６００を通して対応するデータライン（即ち、１対のデータライン）に連結される。続いて図６に図示されたように、信号ＰＩＯＳｉが活性化されることによってデータライン感知増幅器回路６８０は、データラインに伝達されたデータを感知増幅する。
【００４９】
次のクロックサイクルＣ１で、レジスタ入力制御信号ＤＬＬ０が高レベルに維持されるため、レジスタ７００のスイッチ回路ＳＷ１は、スイッチオンされた状態に維持され、これはデータライン感知増幅器回路６８０から出力されたデータ（初期アドレス信号に対応するデータ）が図２のラッチ回路Ｌ１にラッチされるようにする。それから、レジスタ入力制御回路７６０は、遅延回路７４０を通して１クロックサイクル遅延されたクロック信号ＰＣＬＫＤＤ（即ち、ＸＣＬＫ１）の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ０を低レベルに非活性化させると共に次のレジスタ入力制御信号ＤＬＬ１を高レベルに活性させる。結果的にスイッチ回路ＳＷ１がスイッチオフされ、スイッチ回路ＳＷ２がスイッチオンされる。
【００５０】
以前のクロックサイクルＣ０で活性化された列選択信号ＣＳＬ０は、外部クロック信号ＸＣＬＫ１、即ちクロック信号ＰＣＬＫの上昇エッジに同期して非活性化され、バーストカウンタ（図示せず）によって内部的に発生されてからのバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ１が外部クロック信号ＸＣＬＫ１に対応するクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。同様に少なくとも１対のビットラインが列パスゲート回路６００を通して対応するデータライン（即ち１対のデータライン）に連結され、データライン感知増幅器回路６８０はデータラインに伝達されたデータを感知増幅する。
【００５１】
次のクロックサイクルＣ２で、以前のクロックサイクルＣ１で活性化されたレジスタ入力制御信号ＤＬＬ１が続いて高レベルに維持されるために、レジスタ７００のスイッチ回路ＳＷ２は、スイッチオンされた状態に維持される。これはデータライン感知増幅器回路６８０から出力されたデータ（バーストアドレス信号に対応するデータ）がラッチ回路Ｌ２にラッチされるようにする。ついで、以前の動作と同様にレジスタ入力制御回路７６０は、クロック信号ＸＣＬＫ１が１クロックサイクル遅延されたクロック信号ＸＣＬＫ２の上昇エッジに同期して高レベルのレジスタ入力制御信号ＤＬＬ１を低レベルに非活性化させると共に、次のレジスタ入力制御信号ＤＬＬ２を高レベルに活性化させる。
【００５２】
以前のクロックサイクルＣ１で活性化された列選択信号ＣＳＬ１は、外部クロック信号ＸＣＬＫ２の上昇エッジに同期して非活性化され、バーストカウンタによって内部的に発生されたバーストアドレス信号（次の列アドレス信号）に対応する列選択信号ＣＳＬ２が外部クロック信号ＸＣＬＫ２に同期したクロック信号ＰＣＬＫＤの上昇エッジに同期して活性化される。以後続くクロックサイクルＣ３及びＣ４の動作は以前のクロックサイクルＣ１及びＣ２と同一であり、説明の反復を避けるために説明は省略する。結果的に、バースト読出し動作によって連続的に読出されたデータがレジスタ７００に順次貯蔵される。前述したようにＣＡＳレイタンシＣＬが２であるため、レジスタ出力制御回路７８０は、読出し命令ＲＭＤ及びＣＡＳレイタンシ信号ＣＬｉに応じて外部クロック信号ＸＣＬＫに同期したレジスタ出力制御信号ＣＤＱ０〜ＣＤＱ３を読出し命令ＲＭＤが生成されたクロックサイクルＣ０の次のクロックサイクルＣ１〜Ｃ４で順次生成し、これは前述したようにレジスタ７００に貯蔵されたデータが順次にスイッチオンされるスイッチ回路ＳＷ５〜ＳＷ８を通してデータ出力バッファ回路７２０に伝達されるようにする。このような一連の過程を通してバスに対して読出し動作が完了する。
【００５３】
この実施形態において、このようなデータパス制御スキムで工程変化のために時間Ｔｂがさらに増加するとき、発生する問題は動作周波数を下げることによって解決することができ、これはデータ経路と信号ＤＬＬ経路が従来と違って相異なるクロックサイクルＣ０及びＣ１に各々同期するためである。それ故本発明の望ましい実施形態によるウェーブパイプラインスキムを有する同期型ＤＲＡＭ装置の性能が向上し、これは、それの動作周波数をウェーブパイプラインスキムで向上させる。
【００５４】
【発明の効果】
以上のように本発明によれば、読出しデータがデータパス（例えば、選択されたメモリセルからレジスタの入力まで）を通して伝達される時間が各種の要因（例えば、工程変化のための信号ラインローディング増加、貯蔵キャパシタのキャパシタンス減少等）のために長くなっても、レジスタのデータラッチマージンを十分に確保することができる。それ故、動作周波数をウェーブパイプラインスキムで向上させることができる。
【図面の簡単な説明】
【図１】従来技術による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図２】図１のレジスタを示す回路図。
【図３】従来技術によるレジスタ入力制御回路の詳細回路図。
【図４】従来技術によるウェーブパイプライン読出し動作を説明するためのタイミング図。
【図５】本発明の第１実施形態による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図６】本発明の望ましい第１実施形態による図５のＣＳＬ制御回路及びレジスタ入力制御回路の詳細回路図。
【図７】本発明の望ましい第１実施形態によるウェーブパイプライン読出し動作を説明するためのタイミング図。
【図８】本発明の第２実施形態による同期型ＤＲＡＭ装置の構成を示すブロック図。
【図９】本発明の望ましい第２実施形態による図８の遅延回路及びレジスタ入力制御回路の詳細回路図。
【図１０】本発明の望ましい第２実施形態によるウェーブパイプライン読出し動作を説明するためのタイミング図である。
【符号の説明】
１００，１００’ 同期型半導体メモリ装置
１１０，５００ メモリセルアレイ
１２０，５２０ アドレスバッファ回路
１４０，５４０ 行デコーダ回路
１６０，５６０ 列デコーダ回路
１８０，５８０ ビットライン感知増幅器回路
２００，６００ 列パスゲート回路
２２０ クロックバッファ回路
２６０，６８０ データライン感知増幅器回路
２８０，７００ レジスタ
３２０，７６０ レジスタ入力制御回路
３４０，７８０ レジスタ出力制御回路
３００，７２０ データ出力バッファ回路
２４０，５５０ ＣＳＬ制御回路
３８０，８８０ 読出命令発生回路
２３０，７４０ 遅延回路
３６０，８００ レジスタ制御回路
Claims (2)
- 複数のビットライン、複数のワードライン、そして前記ビットラインと前記ワードラインの交差点に各々配列される複数のメモリセルを有するメモリセルアレイと、
読出し動作の間、前記ワードラインのうち、少なくとも１つのワードラインを選択する行選択回路と、
前記読出し動作の間、ｉ番目クロックサイクルのクロック信号に同期した列選択ライン活性化信号に応じて前記ビットラインのうち、少なくとも１対のビットラインを選択し、前記ｉ番目クロックサイクルのクロック信号に同期した列選択ライン非活性化信号に応じてｉ−１番目クロックサイクルから選択されたビットライン対を非活性化させる列選択回路と、
前記読出し動作の間、クロックサイクルごとに前記クロック信号に応じて前記列選択ライン活性化及び非活性化信号を発生する列選択ライン制御回路と、
前記読出し動作の間、前記選択されたワードラインに関連したメモリセルのうち、前記列選択回路によって連続的に選択されるビットライン対に対応するデータを順次感知する感知増幅器回路と、
並列連結された複数のラッチ回路を備え、レジスタ入力制御信号に応じて前記連続的に読出されたデータを対応するラッチ回路に順次貯蔵するレジスタと、
前記列選択ライン非活性化信号に応じて前記クロック信号に同期した前記レジスタ入力制御信号を順次発生するレジスタ入力制御回路とを含み、
前記レジスタ入力制御回路は、ｉ番目クロックサイクルに対応する読出しデータがｉ＋１番目クロックサイクルのクロック信号に同期して対応するラッチ回路に貯蔵されるように前記ｉ＋１番目クロックサイクルのクロック信号に同期したレジスタ入力制御信号を発生することを特徴とする同期型半導体メモリ装置。 - 読出し命令信号、ＣＡＳレイタンシ信号及び前記クロック信号に応じてレジスタ出力制御信号を順次発生するレジスタ出力制御回路をさらに含み、前記レジスタに貯蔵されたデータは、前記レジスタ出力制御信号によって順次外部に出力されることを特徴とする請求項１に記載の同期型半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-51012 | 1998-11-26 | ||
| KR1019980051012A KR100287542B1 (ko) | 1998-11-26 | 1998-11-26 | 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000173264A JP2000173264A (ja) | 2000-06-23 |
| JP4623788B2 true JP4623788B2 (ja) | 2011-02-02 |
Family
ID=19559884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33335399A Expired - Fee Related JP4623788B2 (ja) | 1998-11-26 | 1999-11-24 | ウェーブパイプラインスキムを備える同期型半導体メモリ装置及びそれのデータパス制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6154417A (ja) |
| JP (1) | JP4623788B2 (ja) |
| KR (1) | KR100287542B1 (ja) |
| TW (1) | TW434540B (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4339995B2 (ja) * | 1999-11-16 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置 |
| JP2001167580A (ja) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | 半導体記憶装置 |
| KR100647360B1 (ko) * | 2000-06-30 | 2006-11-17 | 주식회사 하이닉스반도체 | 웨이브 파이프라인 페치 카운터 회로 |
| US6830977B1 (en) * | 2000-08-31 | 2004-12-14 | Micron Technology, Inc. | Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams |
| KR100391147B1 (ko) * | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
| US6829195B2 (en) * | 2001-03-22 | 2004-12-07 | Fujitsu Limited | Semiconductor memory device and information processing system |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| EP1253521B1 (en) * | 2001-04-24 | 2011-01-26 | Rambus Inc. | Method and apparatus for signaling between devices of a memory system |
| US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
| JP2003007071A (ja) * | 2001-06-26 | 2003-01-10 | Sharp Corp | 半導体メモリ装置 |
| KR100438778B1 (ko) * | 2001-11-07 | 2004-07-05 | 삼성전자주식회사 | 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법 |
| KR100416622B1 (ko) * | 2002-04-27 | 2004-02-05 | 삼성전자주식회사 | 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 |
| US6751129B1 (en) * | 2002-05-21 | 2004-06-15 | Sandisk Corporation | Efficient read, write methods for multi-state memory |
| KR100421251B1 (ko) * | 2002-05-27 | 2004-03-09 | (주)이엠엘에스아이 | 웨이브 파이프라이닝 구조의 데이터 출력 회로를 가지는동기식 반도체 메모리 장치 |
| KR100452328B1 (ko) * | 2002-07-31 | 2004-10-12 | 삼성전자주식회사 | 동기식 반도체 메모리 장치의 데이터 출력회로 |
| KR100495917B1 (ko) * | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 고속 데이터 출력을 위한 파이프래치 회로 |
| JP2004273008A (ja) * | 2003-03-07 | 2004-09-30 | Elpida Memory Inc | クロック同期式半導体記憶装置 |
| US6947349B1 (en) | 2003-09-03 | 2005-09-20 | T-Ram, Inc. | Apparatus and method for producing an output clock pulse and output clock generator using same |
| US6891774B1 (en) | 2003-09-03 | 2005-05-10 | T-Ram, Inc. | Delay line and output clock generator using same |
| US7089439B1 (en) | 2003-09-03 | 2006-08-08 | T-Ram, Inc. | Architecture and method for output clock generation on a high speed memory device |
| US7464282B1 (en) | 2003-09-03 | 2008-12-09 | T-Ram Semiconductor, Inc. | Apparatus and method for producing dummy data and output clock generator using same |
| KR100621619B1 (ko) * | 2003-11-14 | 2006-09-13 | 삼성전자주식회사 | 리플레쉬 동작을 수행하는 반도체 메모리 장치 |
| KR100568253B1 (ko) * | 2003-12-01 | 2006-04-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 기입 제어 방법 |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
| KR100571649B1 (ko) * | 2005-03-31 | 2006-04-17 | 주식회사 하이닉스반도체 | 반도체 장치의 데이터 래치회로 |
| JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
| KR101008993B1 (ko) * | 2009-03-30 | 2011-01-17 | 주식회사 하이닉스반도체 | 파이프래치 회로 및 이를 이용한 반도체 메모리 장치 |
| US8488405B2 (en) * | 2011-07-18 | 2013-07-16 | Texas Instruments Incorporated | Process variability tolerant programmable memory controller for a pipelined memory system |
| US9660650B1 (en) * | 2014-03-13 | 2017-05-23 | Altera Corporation | Integrated circuits with improved register circuitry |
| KR102200489B1 (ko) * | 2014-05-30 | 2021-01-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 |
| US9997224B2 (en) * | 2016-09-06 | 2018-06-12 | Piecemakers Technology, Inc. | Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank |
| US10360956B2 (en) * | 2017-12-07 | 2019-07-23 | Micron Technology, Inc. | Wave pipeline |
| US11061836B2 (en) * | 2019-06-21 | 2021-07-13 | Micron Technology, Inc. | Wave pipeline including synchronous stage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH10275471A (ja) * | 1997-03-31 | 1998-10-13 | Samsung Electron Co Ltd | 同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| JP3183159B2 (ja) * | 1996-03-29 | 2001-07-03 | 日本電気株式会社 | 同期型ｄｒａｍ |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| JPH10334659A (ja) * | 1997-05-29 | 1998-12-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1998
- 1998-11-26 KR KR1019980051012A patent/KR100287542B1/ko not_active IP Right Cessation
-
1999
- 1999-01-15 TW TW088100585A patent/TW434540B/zh not_active IP Right Cessation
- 1999-11-08 US US09/436,938 patent/US6154417A/en not_active Expired - Lifetime
- 1999-11-24 JP JP33335399A patent/JP4623788B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH10275471A (ja) * | 1997-03-31 | 1998-10-13 | Samsung Electron Co Ltd | 同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000033937A (ko) | 2000-06-15 |
| JP2000173264A (ja) | 2000-06-23 |
| TW434540B (en) | 2001-05-16 |
| KR100287542B1 (ko) | 2001-04-16 |
| US6154417A (en) | 2000-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4623788B2 (ja) | ウェーブパイプラインスキムを備える同期型半導体メモリ装置及びそれのデータパス制御方法 | |
| US5835443A (en) | High speed semiconductor memory with burst mode | |
| JP5160770B2 (ja) | レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法 | |
| US6636446B2 (en) | Semiconductor memory device having write latency operation and method thereof | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US6636444B2 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| JP4632114B2 (ja) | 半導体集積回路装置 | |
| KR100252043B1 (ko) | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 | |
| JP5627197B2 (ja) | 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ | |
| US6898139B2 (en) | Integrated circuit memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation | |
| KR100362193B1 (ko) | 디디알 동기식 메모리 장치의 데이터 출력 장치 | |
| US7522467B2 (en) | Semiconductor memory device | |
| US5835441A (en) | Column select latch for SDRAM | |
| US6445632B2 (en) | Semiconductor memory device for fast access | |
| JP2004152349A (ja) | 半導体記憶装置及びその制御方法 | |
| US6166993A (en) | Synchronous semiconductor memory device | |
| JP3689229B2 (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| JP4402439B2 (ja) | 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法 | |
| US6407962B1 (en) | Memory module having data switcher in high speed memory device | |
| JP2012113819A (ja) | 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法 | |
| US6301189B1 (en) | Apparatus for generating write control signals applicable to double data rate SDRAM | |
| KR20050059948A (ko) | 고속 동작에 적합한 ｘ 주소 추출기, ｘ 주소 추출 방법및 메모리 | |
| JPH1125671A (ja) | Ｓｄｒａｍ及びデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070919 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080603 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081007 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20081107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100915 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101102 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4623788 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |