JP2752817B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
し、特にランダム・アクセス・メモリ(以下RAMとい
う)のメモリセルアレイ領域内の多層配線層の構造に関
する。
導体記憶装置は、メモリセルアレイ領域及びそれに隣接
するデコーダ回路や選択回路等から構成されている。こ
れらの構成要素のうちメモリセルアレイ領域は、メモリ
セルを構成するMOSトランジスタを規則的に配置して
構成する。
含む従来技術のSRAMの回路図を示す図5を参照する
と、このSRAMでは、列、行両方向にメモリセルS1
1/S12およびS21/S22がアレイ状に配置さ
れ、メモリセルアレイ領域を形成している。これらメモ
リセルS11/S12およびS21/S22には、行方
向に延びるワード線W1、W2がそれぞれ接続され、ま
たこれらメモリセルの各各には列方向に延びる1対のデ
ィジット線D1およびD2が接続されている。ディジッ
ト線D1およびD2には、トランジスタT1およびT2
からなる負荷回路と、信号φをゲート電極に受けるトラ
ンジスタT3からなる平衡化回路が接続されている。更
に、列選択回路を構成するようにディジット線対D1お
よびD2にそれぞれ接続されたスイッチ用トランジスタ
T4およびT5と、選択されたディジット線対の電位差
を増幅するように、これら列選択回路に接続されたセン
スアンプSAMPとを備える。
2、…の各各は、トランジスタM1および抵抗R1から
なる第1のインバータ回路と、トランジスタM2および
抵抗R2からなる第2のインバータ回路とをクロスカッ
プルして構成したフリップフロップ回路と、このフリッ
プフロップ回路の1つの入出力端(すなわち上記第1の
インバータ回路のノード)Cとディジット線D1との間
およびもう1つの入出力端(すなわち第2のインバータ
回路のノード)Dとディジット線D2との間にそれぞれ
ソース・ドレイン電極が接続され、ワード線W1にゲー
トが共通に接続された転送ゲートトランジスタM3およ
びM4とから構成されている。
の組合せであるか、ロウ−ハイの組合せであるかによっ
て、1つのメモリセル内に格納されるデータが0である
か1であるかを決定している。
ード線(例えばW1)が活性化され、転送ゲートトラン
ジスタM3、M4がONとなりノードC、Dをディジッ
ト線D1およびD2にそれぞれ接続する。これら2本の
ディジット線の電位はメモリセルに蓄積されたデータす
なわちノードCおよびDの電位に応じていずれかが下
り、両者間に電位差を生ずる。この電位差をセンスアン
プSAMPが増幅し、出力回路(図示せず)に送り出
す。
びD2に書込データ対応の電位差を与えて、転送ゲート
トランジスタM3、M4をONにし、ノードCおよびD
の電位をセットする。
一部の回路パターンを図5と同じ構成部分には同じ番号
を付して示した図6を参照すると、細い実線は選択酸化
によるフィールド酸化膜で区画された活性領域を示し、
ハッチング領域は活性領域よりも上層の多結晶シリコン
領域を示し、クロスハッチング領域は多結晶シリコン領
域と活性領域とのダイレクトコンタンクト領域を示し、
太い実線は多結晶シリコン領域よりも更に上層のアルミ
ニウム配線を示す。
れ、そのゲート電極G1は多結晶シリコン膜からなり、
トランジスタM2のドレイン領域d2(ノードD)とダ
イレクトコンタクト7により接続され、そのソース領域
sc1はダイレクトコンタクト10により多結晶シリコ
ン配線11に接続され、そのドレイン領域d1は多結晶
シリコン膜からなるトランジスタM2のゲート電極G2
(ノードC)とダイレクトコンタクト8により接続され
ている。
れ、そのソース領域scS2はダイレクトコンタント1
2により多結晶シリコン配線11に接続されるととも
に、コンタンクトホール4によりアルミニウム配線から
なる接地線GNDに接続されている。
である活性領域3a内に設けられ、そのソースおよびド
レインはディジット線D1に接続されたコンタクトホー
ル5(ノードA)とトランジスタM2のゲート電極G2
に接続されたダイレクトコンタクト9(ノードC)との
間に形成され、そのゲート電極G3は多結晶シリコン配
線からなるワード線W1と活性領域3aとの交差領域に
より形成される。
であって、活性領域3aの長さ方向と平行に走る活性領
域2a内に設けられ、そのソースおよびドレインはディ
ジット線D2に接続されたコンタクトホール6(ノード
B)とトランジスタM1のゲート電極G1と接続された
ダイレクトコンタクト7(ノードD)との間に形成さ
れ、そのゲート電極G4は、多結晶シリコン配線からな
るワード線W1と活性領域2aとの交差領域により形成
される。
び電源線Vccは図示していないが、両者とも、周知の
工程により、トランジスタを形成する多結晶シリコン膜
とは異なる層の多結晶シリコン膜によりメモリセルアレ
イ領域内に形成されている。
1乃至M4、負荷抵抗R1およびR2、およびこれら回
路素子間の配線により、メモリセルS11を構成する。
このメモリセルS11と同じ回路構成のメモリセルS1
2、S21、S22の形成もセルS11と同じ工程で同
時に進められるので、図6に対応回路素子を示すに留
め、詳細な説明は省略する。
内には、メモリセル6個乃至12個につき1本の割合で
電源線Vccや接地電源線GNDが周辺部から引き込ま
れ、メモリセル間に配置される。図6に示したSRAM
では、メモリセルS11とS21との間およびメモリセ
ルS12とS22との間で縦方向(図5)に延びる接地
電源線GNDを活性領域や多結晶シリコン層よりも上層
のアルミニウム配線層で形成して配置してある。
両方向にアレイ状に配置されるメモリセルアレイ領域内
では、ワード線およびトランジスタのゲート部分を形成
する多結晶シリコン領域の大部分は規則性を保った回路
パターンで形成される。すなわち、図6の例では、トラ
ンジスタM1、M2、M3およびM4を形成する多結晶
シリコン領域は、メモリセルアレイ領域内で規則的な配
線パターンで形成される。
イ領域内の多結晶シリコン層の配線パターンのみを、点
線で囲んだ図6の領域200よりも広い範囲について示
した図7を参照すると、トランジスタM1およびM2の
ゲート電極G1およびG2を形成する多結晶シリコン層
の配線パターンは、図6に示してないメモリセルアレイ
領域内では、規則性を保っている。しかし、メモリセル
アレイ領域内には上層アルミニウム配線層による電源線
GND(図7に点線で示した)が配置されるため、これ
らの電源線GNDが配置されている領域の周辺部のトラ
ンジスタについては、配置の規則性が乱されている。
り、メモリセルS11とS21との間およびメモリセル
S12、S22との間には列方向(図5)に延びるアル
ミニウム層から成る接地電源線GNDが配置されている
ため、1つのメモリセル例えばセルS11のトランジス
タM2のゲート電極G2を形成する多結晶シリコン領域
とこのセルに隣接するセルS12のトランジスタM2の
ゲート電極G2を形成する多結晶シリコン配線領域との
間隔GP(図7)が他の多結晶シリコン領域の間隔より
も広くなり、多結晶シリコン領域による配線パターン
が、この部分において間隔の規則性を乱される。
8を参照すると、P型シリコン基板40上の活性領域2
内にセルS11のトランジスタM2のソースおよびドレ
イン領域となる拡散領域sc2およびd2が形成され、
このトランジスタのゲート絶縁膜となる酸化膜41の上
に多結晶シリコンからなるゲート電極G2が形成され
る。セルS12のトランジスタM2のソースおよびドレ
イン領域およびゲート電極もセルS11のトランジスタ
M2の対応領域と同一工程で形成される。これらトラン
ジスタM2ののゲート電極G2の幅がゲート長Lとな
る。ゲート電極配線G2を形成した後、チップ全体を絶
縁層42で覆い、その上にゲート電極G2と同じ方向に
延びるアルミニウム配線層からなる複数のディジット線
D1およびこれらディジット線D1の対の間で同一方向
に延びるアルミニウム配線層から成る接地電源線GND
をそれぞれ配置する。接地電源線GNDの下層部分には
多結晶シリコン配線は形成されていないので、セルS1
1のトランジスタM2のゲート電極G2とセルS12の
対応トランジスタM2のゲート電極G2との間隔GPが
上述のとおり他の部分よりも広くなり、多結晶シリコン
配線パターンの規則性が乱されている。
の寸法設計値への影響を示すように、多結晶シリコン領
域端部から接地電源線GNDまでの距離D(μm)を横
軸にとり、トランジスタM2のゲート長L(μm)(図
8)を縦軸にとって実測値を黒点でプロットした図9を
参照すると、これら実測値とゲート長Lの設計値GLと
の乖離が明らかである。すなわち、図9にも示されると
おり、トランジスタM2のゲート長を定義する多結晶シ
リコン層の幅Lは、接地電源線GNDに近いほど、設計
値GLとの差(ΔL1)が大きくなっている。例えば、
設計値GLを0.8μmの場合はΔL1の最大値は0.
025μmとなる。
な問題を招来する。すなわち、ゲート長L(μm)を横
軸にとりドレイン電流I(mA)を縦軸にとりゲート電
圧3Vをパラメータとして示した。図10に示すとお
り、ゲート長Lが設計値GL(0.8μm)よりΔL1
(μm)だけ大きい場合はドレイン電流I(mA)はΔ
I(mA)だけ減少する。従って、例えばドレイン電流
の所要値0.648mAに設計されたデバイスにおい
て、ゲート長Lが0.025μmだけ設計値から大きい
方にずれると、ドレイン電流は0.0324mA、すな
わち所要値に対して5%も減少してしまう。その結果、
メモリセルからの読出し出力の立上りが遅れ、メモリの
対応速度が大幅に低下するばかりでなく、場合によって
は読出しエラーの原因となる。
(mA)をとって示した図11に示すとおり、トランジ
スタの上記の性能低下は、そのトランジスタに接続され
ているディジット線の電位変化(1)に遅延を生じさせ
(実線から点線への変化)、そのディジット線の電位差
を増幅するセンスアンプの出力(2)に遅延を生じさせ
る。結果的にはこのSRAMのデータ出力時間(3)が
遅れ(約1.7nsec)、性能を著しく低下させるば
かりでなく、読出し/書込みの誤りの原因ともなる。
のばらつきは、配線パターンの規則性の乱れが、多結晶
シリコン膜の選択的除去のためのリソグラフィー工程、
即ちホトレジスト膜塗布の後、所定のマスクパターンを
かけて露光する工程で光の回析に影響を与え、露光条件
を変えてしまうことに起因する。露光条件の変化が選択
的に残される多結晶シリコン領域の寸法のバラツキの原
因となり、結果的にはゲート長の均一性を害す。
アレイ領域内の上記電源線配置部分のトランジスタのゲ
ート長の増大を防ぎ上記相互コンダクタンスの低下、応
答速度の低下及び誤動作発生を防止した半導体記憶装置
を提供することにある。
は、半導体基板上に絶縁物の層を介して重ねて形成した
上層導体層および下層配線層に各各が電極領域および配
線領域をもつ複数のトランジスタを含み列および行の両
方向にアレイ状に配置された複数のメモリセルから成る
メモリセルアレイと、前記メモリセルと前記列および行
方向のアレイ単位で前記導体層を通じて電気的に選択す
る選択手段と、前記選択されたメモリセルへのデータ授
受を制御するデータ授受手段とを含むランダムアクセス
メモリであって、前記メモリセルアレイの一部に前記選
択手段および前記データ授受手段の少なくともいずれか
一方の構成部分が隣接配置される半導体記憶装置におい
て、前記隣接配置部分における前記メモリセルアレイの
うち第1および第2のメモリセルアレイの各各を構成す
るトランジスタの前記電極領域および配線領域を前記下
層導体層に形成し、前記電極領域および配線領域と電気
的導通のないダミー配線領域をこれら第1および第2の
メモリアレイのセル間にある前記下層導体層に形成し、
前記選択手段および前記データ授受手段の少なくともい
ずれか一方を前記第1および第2のメモリセルアレイの
間にある前記上層配線層に形成し前記ダミー配線と選択
手段との間を電気的に接続している。
図6と同様な回路パターン図で本発明の実施例であるS
RAMを示す図1を参照すると、上述の従来例のnMO
SトランジスタによるメモリセルS11/S12、S2
1/S22、…を含むSRAMと共通な構成部分は同じ
参照番号で示してある。
メ接地電源線GNDに相隣る2つのトランジスタM2
(セルS11およびS12の各各のトランジスタM2)
の多結晶シリコン膜からなるゲート電極G2の間であっ
て、接地電源線GNDの真下に、ダミー領域100を配
置する。
結晶シリコン配線パターンを示す図2を併せ参照してこ
の実施例の構成をより詳細に述べると、この実施例で
は、アルミニウムによる接地電源線GNDを含む配線層
の1層下の配線層である多結晶シリコン配線層(図2)
を形成する工程において、上記2つのトランジスタの各
各のゲート電極G2(図2のX−X線部および図8の右
中央部に表示)と同時に、これら電極G2の間であって
上層の接地電源線GNDの絶縁層(後述)を介した真下
に、ダミー領域100を形成する。これらダミー領域1
00の各各はコンタクト孔14を通じて接地電源線GN
Dに接続される。
3を参照すると、P型シリコン基板40上にフィールド
酸化工程で形成したフィールド絶縁膜43により活性領
域2がセルS11のトランジスタM2を形成する領域と
セルS12のトランジスタM2を形成する領域とに分割
されている。セルS11およびS12の各各の活性領域
2内にトランジスタM2のソース・ドレイン領域となる
拡散領域sc2およびd2が形成され、トランジスタの
ゲート酸化膜を形成する酸化膜41の上に多結晶シリコ
ン配線からなるゲート電極G2が形成される。
2つのゲート電極G2の間に、これらゲート電極G2と
同一の工程で形成される多結晶シリコンのダミー領域1
00を形成してある。上記2つのゲート電極G2および
ダミー領域100を覆って絶縁層41が形成され、その
上に互いに同じ方向に延びる一対のアルミニウムのディ
ジット線D1と接地電源線GNDがそれぞれ配置されて
いる。この実施例の構成においては、接地電源線GND
と相隣る一対のトランジスタM2のゲート電極G2の間
にこれら電極G2と同じ工程で形成する多結晶シリコン
のダミー領域100があるので、多結晶シリコン配線パ
ターンの規則性を保つことができ、上述の従来技術によ
るデバイス構造の問題を解消できる。
2の多結晶シリコン領域の端部から接地電源線GNDま
での距離Dを横軸にとり、ゲート長Lを縦軸にとって示
した図4において黒点で示した実測値が設計値GLにほ
ぼ一致していることが明らである。したがって、この発
明により、ゲート長の増大に起因するメモリセルアレイ
領域内のトランジスタの相互コンダクタンスの低下が防
止され、それに従って、本SRAMの応答速度の低下お
よび読出しエラーなどの問題が解消される。る。
RAMであるが、pMOSで構成されたSRAMにも本
発明は適用可能である。その場合は、図1の回路パター
ンにおける接地電源線GNDを電源電圧Vccに接続し
た電源線Vccとすればよい。
SRAMだけてなく、メモリセルを規則的に配置したメ
モリセルアレイを含むメモリ、すなわちDRAM(dy
namicRAM)、PROM(programmab
le read onlymemory)、EPROM
(erasable PROM)、EEPROM(el
ectrically erasable PRO
M)、シフトレジスタ、CCDメモリ等にも同様に適用
可能である。
憶装置は、メモリセルアレイ領域内のトランジスタのゲ
ート長のばらつきを抑えることにより、トランジスタ能
力低下を防止でき、半導体記憶装置のデータ出力時間の
遅れを起因とする、半導体記憶装置の性能低下、誤動作
を防止することが可能となった。
な回路パターン図である。
成する多結晶シリコン配線層の回路パターン図である。
ト長の設計値と実測値との対応関係を示すグラフであ
る。
る。
Tほか回路素子を示す回路パターン図である。
多結晶シリコン配線層の配線パターンを示す平面図であ
る。
ト長の設計値と実測値との対応関係を示すグラブであ
る。
関係を示すグラフである。
電圧と読出電圧とを示す波形図である。
Claims (7)
- 【請求項1】 半導体基板上に絶縁物の層を介して重ね
て形成した上層導体層および下層配線層に各各が電極領
域および配線領域をもつ複数のトランジスタを含み列お
よび行の両方向にアレイ状に配置された複数のメモリセ
ルから成るメモリセルアレイと、前記メモリセルと前記
列および行方向のアレイ単位で前記導体層を通じて電気
的に選択する選択手段と、前記選択されたメモリセルへ
のデータ授受を制御するデータ授受手段とを含むランダ
ムアクセスメモリであって、前記メモリセルアレイの一
部に前記選択手段および前記データ授受手段の少なくと
もいずれか一方の構成部分が隣接配置される半導体記憶
装置において、前記隣接配置部分における前記メモリセ
ルアレイのうち第1および第2のメモリセルアレイの各
各を構成するトランジスタの前記電極領域および配線領
域を前記下層導体層に形成し、前記電極領域および配線
領域と電気的導通のないダミー配線領域をこれら第1お
よび第2のメモリアレイのセル間にある前記下層導体層
に形成し、前記選択手段および前記データ授受手段の少
なくともいずれか一方を前記第1および第2のメモリセ
ルアレイの間にある前記上層配線層に形成し前記ダミー
配線と選択手段との間を電気的に接続したことを特徴と
する半導体記憶装置。 - 【請求項2】 前記第1および第2のメモリセルアレイ
のセルの各各を構成するトランジスタの前記電極領域お
よび配線領域と前記ダミー領域とが類似の形状を有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記ダミー配線領域と前記下層配線層と
は同一工程で同時に形成されることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項4】 前記下層配線層が多結晶シリコンから成
ることを特徴とする請求項1、2または3記載の半導体
記憶装置。 - 【請求項5】 前記隣接配置部において第1および第2
のメモリセルアレイが電源線を間に挟んだ形で隣接配置
されており、それらメモリセルアレイのセルの各各の互
いに対応するトランジスタが前記電源線について対称に
配置されていることを特徴とする請求項1記載の半導体
記憶装置。 - 【請求項6】 前記メモリセルを構成するトランジスタ
がMOSトランジスタであることを特徴とする請求項1
記載の半導体記憶装置。 - 【請求項7】 前記電源線に隣接配置された第1および
第2のメモリセルアレイを構成するMOSトランジスタ
であってそれらセルの互いに対応する部分を構成するM
OSトランジスタのゲート電極が前記電源線に隣接配置
され、それらゲート電極と前記ダミー配線領域との間隔
がそれらゲート電極を前記セル内のMOSトランジスタ
のゲート電極との間隔が実質的に均一なことを特徴とす
る請求項6記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3259961A JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP27974690 | 1990-10-18 | ||
JP3259961A JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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JPH0513722A JPH0513722A (ja) | 1993-01-22 |
JP2752817B2 true JP2752817B2 (ja) | 1998-05-18 |
Family
ID=26544377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3259961A Expired - Fee Related JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
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JP (1) | JP2752817B2 (ja) |
Families Citing this family (3)
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US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
JP2009081455A (ja) * | 2008-11-20 | 2009-04-16 | Panasonic Corp | 半導体集積回路装置 |
-
1991
- 1991-10-08 JP JP3259961A patent/JP2752817B2/ja not_active Expired - Fee Related
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