JP2013030001A - 情報処理システム - Google Patents

Abstract

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。
【選択図】図１

Description

本発明は情報処理システム及びその制御方法に関し、特に、セルフリフレッシュモードを備えた半導体装置を含む情報処理システム及びその制御方法に関する。また、本発明はコントローラの制御方法に関し、特に、セルフリフレッシュモードを備えた半導体装置を制御するコントローラ及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）においてはセルフリフレッシュモードと呼ばれる動作モードが用意されている。セルフリフレッシュモードとは、ＤＲＡＭの内部で記憶セルが有する記憶データのリフレッシュを外部とは非同期に周期的に実行する一種のスタンバイモードである。コントローラは、半導体装置がセルフリフレッシュモードにエントリしている期間においては、コントローラは半導体装置へ供給する多くの外部クロック信号やコマンド信号などの外部信号の発行を全て停止することができる。また、セルフリフレッシュモードにエントリしている期間においては、ＤＲＡＭに設けられた外部から供給される信号を受信するクロックレシーバなどの入力初段回路が非活性化されるとともに、ＤＬＬ（Delay Locked Loop）回路などの回路ブロックの動作も停止される。このため、セルフリフレッシュモードにエントリすると、システム全体として消費電力が非常に少なくなる。しかも、ＤＲＡＭの内部ではリフレッシュ動作が周期的に実行されるため、記憶データが消失することもない。

一方、ＤＲＡＭにはＯＤＴ（On Die Termination）と呼ばれる機能が設けられていることがある。ＯＤＴ機能とは、ＤＲＡＭに設けられたデータ端子を終端抵抗器として利用することができる機能である。ＯＤＴ機能を備えたＤＲＡＭを使用すれば、半導体装置の外側に外付けの終端抵抗器を用いることなく、リードデータ及びライトデータの信号品質を高めることが可能となる。例えば、ＯＤＴ機能は、コントローラからインピーダンス制御信号を発行することによって、動的に制御される。

しかしながら、インピーダンス制御信号は、外部クロック信号に同期してＤＲＡＭの内部に取り込まれる信号であるため、クロックレシーバなどの入力初段回路が非活性化されるセルフリフレッシュモードにエントリしている期間中には使用できないという問題があった。ここで、特許文献１には、セルフリフレッシュモードにエントリしている期間中においても外部クロック信号を受信し続けるＤＲＡＭが記載されている。

特開２００１−３３２０８６号公報

コントローラは、セルフリフレッシュモードにエントリすると、ＯＤＴ機能が利用できない。これは２つの半導体装置のデータ端子が互いに接続されているとき、一方の半導体装置をセルフリフレッシュモードに設定すると、他方の半導体装置にリードまたライトが実行できない。よって、コントローラは、ＯＤＴ機能が利用できるパワーダウンモードにエントリせざるを得ないが、パワーダウンモードはセルフリフレッシュよりも消費電力が大きい。

また、特許文献１に記載されたＤＲＡＭでは、セルフリフレッシュモードにエントリしている期間中におけるインピーダンス制御信号の取り扱いについては不明である。しかも、特許文献１に記載されたＤＲＡＭでは、クロックレシーバを常時活性化させているため、セルフリフレッシュモードにエントリしてもクロックレシーバによる消費電力が削減できない。

このような問題はＤＲＡＭに限らず、ＯＤＴ機能またはセルフリフレッシュモードを備えた全ての半導体装置において生じる問題である。例えば、高周波の動作が要求される不揮発性メモリ及びそのコントローラ、並びにシステムにおいても同様な問題である。また、セルデータのリテンション問題を有する不揮発性メモリセルを一部に有する半導体装置においても同様な問題である。

本発明による半導体装置は、所定の周波数を有する外部同期信号が外部から供給される第１の入力バッファ回路と、前記第１の入力バッファ回路に供給された前記外部同期信号に基づいて、位相制御された内部同期信号を生成するＤＬＬ回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを、前記内部同期信号に同期してデータ端子から外部へ出力する出力バッファ回路と、前記データ端子のインピーダンスを制御するインピーダンス制御信号が、外部から供給される第２の入力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、セルフリフレッシュコマンドに応答して前記記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、オートリフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする。

本発明によるコントローラは、記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する少なくとも一つの半導体装置に対し、複数のコマンドを発行するコマンド発行部と、前記半導体装置に設けられたデータ端子を介して送受信される前記記憶データを処理するデータ処理部と、を備え、前記コマンド発行部は、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドを発行するインピーダンス制御コマンド発行部と、前記セルフリフレッシュモードにエントリするセルフリフレッシュコマンド、前記セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンド、及び前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行するサブコマンド発行部と、を含み、前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、これにより前記データ端子のインピーダンスを制御する、ことを特徴とする。

本発明による情報処理システムは、記憶データを保持するメモリセルアレイと、前記記憶データが外部へ出力されるデータ端子と、を有し、前記記憶データのリフレッシュをそれぞれ実行するセルフリフレッシュモード及びオートリフレッシュモードを備えた少なくとも一つの半導体装置と、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドと、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドと、前記オートリフレッシュモードにエントリさせるオートリフレッシュコマンドと、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドと、を前記半導体装置に発行するコントローラと、備え、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、前記半導体装置は、前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする。

本発明による情報処理システムの制御方法は、コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、並びにインピーダンス制御コマンドを、それぞれ半導体装置へ発行し、前記半導体装置は、前記セルフリフレッシュコマンドに対応して、メモリセルアレイが含む記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、前記セルフリフレッシュイグジットコマンドに対応して、前記セルフリフレッシュモードからイグジットし、前記オートフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、前記インピーダンス制御コマンドに対応して、前記記憶データを外部へ出力するデータ端子のインピーダンスを制御し、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、ことを特徴とする。

本発明によるコントローラの制御方法は、記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する半導体装置に対し、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドを発行し、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドを発行し、前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行し、少なくとも前記セルフリフレッシュモードの期間に、前記記憶データを前記半導体装置の外部へ出力させるデータ端子のインピーダンスを制御するインピーダンス制御コマンドを発行する、ことを特徴とする。

本発明によれば、少なくとも、セルフリフレッシュモードにエントリしている期間中であってもインピーダンス制御信号に応答したデータ端子のインピーダンス制御が可能となる。

本発明の原理を説明するための模式図である。 本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 第１の実施形態によるアクセス制御回路２０に含まれる主要な回路ブロックを示すブロック図である。 コマンド信号ＣＭＤ及びクロックイネーブル信号ＣＫＥによって示されるコマンドの一覧表である。 ＯＤＴラッチ回路８２の回路図である。 図３に示すセルフリフレッシュ制御回路１００の主要な回路図である。 ＤＬＬ回路２００の構成を示すブロック図である。 第１の実施形態によるアクセス制御回路２０の動作を説明するためのタイミング図である。 第１の実施形態によるアクセス制御回路２０の動作を説明するための別のタイミング図である。 アクセス制御回路２０に含まれる主要な回路ブロックを示す他のブロック図であり、ＤＲＡＭの規格に準拠した第１の動作モードで動作する場合を示している。 第１の動作モードにおけるアクセス制御回路２０の動作を説明するためのタイミング図である。 第２の実施形態によるアクセス制御回路２０ａに含まれる主要な回路ブロックを示すブロック図である。 （ａ）はオートリフレッシュカウンタ９１の回路図であり、（ｂ）はセルフリフレッシュカウンタ９２の回路図である。 第２の実施形態によるアクセス制御回路２０ａの動作を説明するためのタイミング図である。 第３の実施形態によるアクセス制御回路２０ｂに含まれる主要な回路ブロックを示すブロック図である。 図１５に示すセルフリフレッシュ制御回路１００ｂの主要な回路図である。 第３の実施形態によるアクセス制御回路２０ｂの動作を説明するためのタイミング図である。 第４の実施形態によるアクセス制御回路に含まれるセルフリフレッシュ制御回路１００ｃの主要な回路図である。 第４の実施形態によるアクセス制御回路の動作を説明するためのタイミング図である。 第４の実施形態による効果を説明するためのタイミング図である。 第４の実施形態によるアクセス制御回路の動作を説明するための別のタイミング図である。 情報処理システムの第１の実施形態のブロック図である。 情報処理システムの第２の実施形態のブロック図である。 ２つの半導体装置１０ａ，１０ｂを１つのパッケージに搭載したデュアルダイパッケージＤＤＰの構造を説明するための模式的な断面図である。 デュアルダイパッケージＤＤＰに設けられた外部端子３０３のレイアウトの一例を示す模式的な平面図である。 情報処理システムの第３の実施形態のブロック図である。 各ランクにおけるインピーダンス制御を説明するための表であり、（ａ）はＤＩＭＭ４０１に対してライト動作を行う場合、（ｂ）はＤＩＭＭ４０２に対してライト動作を行う場合、（ｃ）はＤＩＭＭ４０１に対してリード動作を行う場合、（ｄ）はＤＩＭＭ４０２に対してリード動作を行う場合を示している。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、コントローラはセルフリフレッシュモード中においてもデータ端子のインピーダンスを制御するインピーダンス制御信号を発行し、半導体装置はインピーダンス制御信号を受信する入力バッファ回路をセルフリフレッシュモード中においても常時活性化させる。例えば、セルフリフレッシュモード中においては、クロック信号に同期してインピーダンス制御信号をラッチするラッチ回路をバイパスすることを技術思想とする。これにより、クロック信号を使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号の入力が可能となる。つまり、本発明は、オートリフレッシュコマンドを実行中（オートリフレッシュモード）にデータ端子のインピーダンスが制御できることに加え、セルフリフレッシュモード中においてもデータ端子のインピーダンスが制御できる。尚、オートリフレッシュと本願のセルフリフレッシュは、ともに記憶データのリフレッシュを実行する点で同じであるが、消費電力やリフレッシュ中のインタフェースの仕様が異なる。セルフリフレッシュの消費電流は、オートリフレッシュの消費電流よりも少ない。コントローラは、セルフリフレッシュ時の多くの期間において同期信号である外部クロック信号（メモリバスのシステムクロックであり、外部同期信号とも言う）を停止するからである。また、半導体装置においては、セルフリフレッシュ時の方が、外部と通信する複数のクロックバッファ（入力バッファ回路）の数を、より多く非活性にすることが可能となり、リフレッシュに関連しない半導体装置の内部回路のパワー制御を最も小さくすることができる。インタフェースの視点においては、例えばデータを出力するデータ端子のインピーダンス制御が異なり、セルフリフレッシュ時は外部クロック信号に非同期でインピーダンス制御を行い、オートリフレッシュ時は外部クロック信号に同期してインピーダンス制御を行う。よって、セルフリフレッシュ時の消費電流は、オートリフレッシュの消費電流よりも、少なくとも外部クロック信号を受信するクロックレシーバの消費電力分だけ少ない。

図１は、本発明の原理を説明するための模式図である。

図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。半導体装置１０には、コマンド端子２２、クロック端子２３、インピーダンス制御端子２６及びデータ端子３１が設けられており、これらの端子はコントローラ５０に設けられたコマンド端子６１、クロック端子６２、インピーダンス制御端子６０及びデータ端子６３にそれぞれ接続されている。コマンド端子２２は、後述するチップ選択端子２８を含む。コントローラ５０には、コマンドＣＭＤを発行するコマンド発行部５１、外部クロック信号ＣＫを発行するクロック発行部５２及び記憶データＤＱを処理するデータ処理部５３が含まれている。コマンド端子２２は、不図示の複数の制御ピンで構成され、対応する複数の制御信号の論理の組み合わせによって後述する複数のコマンド（例えば、第１及び第２のコマンド）が定義される。コマンド発行部５１には、サブコマンド発行部５１ａ及びインピーダンス制御信号発行部５１ｂが含まれる。サブコマンド発行部５１ａは、コマンド端子６１から出力する各種コマンドを生成する回路ブロックであり、インピーダンス制御信号発行部５１ｂは、インピーダンス制御端子６０から出力するインピーダンス制御信号ＯＤＴを生成する回路ブロックである。本発明においては、所定の周波数を有する外部クロック信号を「同期信号」または「外部同期信号」と呼ぶことがある。コントローラ５０は１チップ構成である必要はなく、例えば、クロック発行部５２と他の部分が別チップで構成されていても構わない。

コントローラ５０から発行されるコマンドＣＭＤとしては、ロウ系コマンド、カラム系コマンドの他に、セルフリフレッシュモードにエントリするセルフリフレッシュコマンドＳＲＥ、セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンドＳＲＸなどが含まれる。

ロウ系コマンドとは、アクセス制御回路２０が、ロウアドレスに基づいてメモリセルアレイ１１へのアクセスを行うコマンドであり、アクティブコマンドＡＣＴやオートリフレッシュコマンドＲＥＦなどが該当する。本発明においてはこれらの種のコマンドを「第１のコマンド」と呼ぶことがある。一方、カラム系コマンドとは、アクセス制御回路２０が、カラムアドレスに基づいてデータ端子の状態を制御するコマンドであり、リードコマンドＲＤやライトコマンドＷＴなどが該当する。後述する図２に示される様に、リードコマンドＲＤが発行されると、アンプ回路１５のデータは、データ端子３１を介して外部へ出力される。ライトコマンドＷＴが発行されると、外部から供給されたデータは、データ端子３１を介してアンプ回路１５へ供給される。また、カラムアドレスとは無関係であるが、アクセス制御回路２０が、データ端子３１のインピーダンスを制御するインピーダンス制御信号ＯＤＴについてもカラム系コマンドに属する。これらのうち、リードコマンド及びインピーダンス制御信号は、内部クロック信号ＩＣＬＫ１に同期してデータ端子の状態を制御するコマンドであり、本発明においてはこれらの種のコマンドを「第２のコマンド」と呼ぶことがある。

半導体装置１０は、記憶データを保持するメモリセルアレイ１１と、メモリセルアレイ１１から読み出された記憶データを内部クロック信号ＩＣＬＫ１に同期して出力する出力バッファ回路３０ａと、メモリセルアレイ１１へのアクセスを行うアクセス制御回路２０とを含む。アクセス制御回路２０には、セルフリフレッシュ制御回路１００、ラッチ回路８４及びセレクタ８５が含まれる。セルフリフレッシュ制御回路１００は、セルフリフレッシュモードにエントリしている期間中にイネーブル信号ＣＫｅｎを非活性化させることによって、入力バッファ回路７０，７１を非活性状態とする。入力バッファ回路７０はコマンド信号ＣＭＤが入力されるバッファ回路であり、入力バッファ回路７１は外部クロック信号ＣＫが入力されるバッファ回路である。本発明においては、入力バッファ回路７１を「第１の入力バッファ回路」と呼ぶことがある。一方、インピーダンス制御信号ＯＤＴが入力される入力バッファ回路７２はセルフリフレッシュモードにエントリしても非活性化されず、活性状態に保たれる。本発明においては、入力バッファ回路７２を「第２の入力バッファ回路」と呼ぶことがある。

入力バッファ回路７２によって取り込まれたインピーダンス制御信号ＩＯＤＴ０は、ラッチ回路８４及びセレクタ８５に供給される。ラッチ回路８４は、入力バッファ回路７１によって取り込まれた内部クロック信号ＩＣＬＫ０に同期して、インピーダンス制御信号ＩＯＤＴ０をラッチする回路である。セレクタ８５は、ラッチ回路８４にラッチされたインピーダンス制御信号ＩＯＤＴ０とラッチ回路８４をバイパスしたインピーダンス制御信号ＩＯＤＴ０のいずれか一方を選択する回路である。その選択はセルフリフレッシュ制御回路１００から出力されるセルフステート信号ＳＳによって定められる。セルフステート信号ＳＳは、セルフリフレッシュモードにエントリしている期間中に活性化する信号であり、これが活性状態である場合、セレクタ８５はラッチ回路８４をバイパスしたインピーダンス制御信号ＩＯＤＴ０を選択する。逆に、セルフステート信号ＳＳが非活性状態である場合、セレクタ８５はラッチ回路８４にラッチされたインピーダンス制御信号ＩＯＤＴ０を選択する。

セレクタ８５から出力されるインピーダンス制御信号ＩＯＤＴ１は、出力バッファ回路３０ａに供給される。これにより、出力バッファ回路３０ａは、インピーダンス制御信号ＩＯＤＴ１に基づいてデータ端子３１のインピーダンスを変化させる。その結果、セルフリフレッシュモードにエントリしていない期間にインピーダンス制御信号ＯＤＴが発行された場合、データ端子３１のインピーダンスは外部クロック信号ＣＫに同期して変化する。これに対し、セルフリフレッシュモードにエントリしている期間にインピーダンス制御信号ＯＤＴが発行された場合、データ端子３１のインピーダンスは外部クロック信号ＣＫとは非同期して変化する。このため、セルフリフレッシュモード中にコントローラ５０から外部クロック信号ＣＫを発行することなく、データ端子３１のインピーダンス制御を実行することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。半導体装置１０は、主にＮ型チャネルのトランジスタ及びＰ型チャネルのトランジスタで形成される。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。後述するように、メモリセルアレイ１１は８つのバンクに分かれている。

ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、クロックイネーブル信号ＣＫＥ、インピーダンス制御信号ＯＤＴ及びチップ選択信号ＣＳが供給される。これらの信号は、それぞれ対応する端子２１〜２６，２８を介して外部から入力される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の同期信号である。チップ選択信号ＣＳは、コントローラ５０が、半導体装置（アクセス制御回路２０）を選択する信号である。アクセス制御回路２０は、これらの信号に基づいて、ロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。

具体的には、コマンド信号ＣＭＤがアクティブコマンドＡＣＴである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。この動作を「記憶データのアクセス」と呼ぶことがあり、この動作を実行させるためのコマンドを「第１のコマンド」と呼ぶことがある。

コマンド信号ＣＭＤがリードコマンドＲＤ又はライトコマンドＷＴである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。この動作を「記憶データの出力」と呼ぶことがあり、この動作を実行させるためのコマンドを「第２のコマンド」と呼ぶことがある。

また、コマンド信号ＣＭＤがオートリフレッシュコマンドＲＥＦである場合、アクセス制御回路２０は図示しないリフレッシュカウンタのカウント値（リフレッシュアドレス）をロウデコーダ１２に供給する。これに応答して、ロウデコーダ１２はリフレッシュアドレスが示すワード線ＷＬを選択し、これにより当該ワード線ＷＬに接続された複数のメモリセルＭＣがセンスアンプＳＡによってリフレッシュされる。この動作を「記憶データのアクセス」と呼ぶことがあり、この動作を実行させるためのコマンドを「第１のコマンド」と呼ぶことがある。

さらに、コマンド信号ＣＭＤがセルフリフレッシュコマンドＳＲＥである場合、アクセス制御回路２０に含まれるセルフリフレッシュ制御回路１００が起動し、セルフリフレッシュモードにエントリする。そして、コマンド信号ＣＭＤがセルフリフレッシュイグジットコマンドＳＲＸである場合、セルフリフレッシュモードからイグジットする。

図２に示すように、アクセス制御回路２０にはＤＬＬ回路２００が含まれている。ＤＬＬ回路２００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＩＣＬＫ１を生成する回路である。ＤＬＬ回路２００は、外部クロック信号ＣＫ，ＣＫＢを遅延する遅延回路（図７の符号２１０）、前記遅延回路の遅延量を調整する遅延調整回路（図７の符号２２０及び２５０）、前記遅延回路の出力である内部クロック信号ＩＣＬＫ１と外部クロック信号ＣＫ，ＣＫＢとの位相を比較し、該比較結果を前記遅延回路に供給する位相比較回路（図７の符号２４０）を含む。内部クロック信号ＩＣＬＫ１はデータ入出力回路３０に含まれる出力バッファ回路３０ａに供給され、これにより、メモリセルアレイ１１から読み出されたリードデータＤＱが内部クロック信号ＩＣＬＫ１に同期してデータ端子３１から出力される。また、データ入出力回路３０にはインピーダンス制御信号ＩＯＤＴ１も供給される。インピーダンス制御信号ＩＯＤＴ１が活性化すると、出力バッファ回路３０ａが所定の状態となり、これによりデータ端子３１が所定のインピーダンスに制御される。この動作を「データ端子のインピーダンスを制御する」と呼ぶことがあり、この動作を実行させるためのコマンドを「第２のコマンド」と呼ぶことがある。

尚、セルフリフレッシュモードにエントリすると、ＤＬＬ回路２００が非活性化され、消費電力が削減される。ＤＬＬ回路２００が非活性化されると、それまで保持していた更新情報は破棄される。コントローラが、セルフリフレッシュモード中に外部クロック信号ＣＫの周波数を変更する場合、ＤＬＬ回路２００は、セルフリフレッシュイグジットコマンドＳＲＸの発行に連動して従前の更新情報を参照しないコールドスタートすることが好ましいからである。なお、ＤＬＬ回路２００は、複数回の更新によってロックされた状態となる。更新情報及びロックについては、後述する。更に、セルフリフレッシュモードにエントリしている期間においては、コントローラ５０に含まれるクロック発行部５２は、原則として外部クロック信号ＣＫの発行を停止する。停止とは、外部クロック信号ＣＫがハイまたはローの状態を維持して振幅しない、またはハイインピーダンスであることを示す。そして、セルフリフレッシュイグジットコマンドＳＲＸが発行されるとＤＬＬ回路２００が一時的に活性化され、外部クロック信号ＣＫと半導体装置内の内部クロック信号ＩＣＬＫ１の位相状態の更新が行われる。このときＤＬＬ回路２００のリセットは行わず更新情報は保持される。したがって、従前の状態が更新されるのみ（従前の更新値を元に次の更新値が決定される）である。このため、セルフリフレッシュイグジットコマンドＳＲＸの発行に応答してＤＬＬ回路２００を活性化した後、ＤＬＬ回路２００がロック（外部クロック信号ＣＫと半導体装置内の内部クロック信号ＩＣＬＫ１の位相が、ほぼマッチングした状態）するのに要する時間は非常に短時間である。ＤＬＬ回路２００が活性化されている期間においては、コントローラ５０に含まれるクロック発行部５２から外部クロック信号ＣＫが発行される。つまり、ＤＬＬ回路２００が活性化する期間のみに対応して、クロック発行部５２から外部クロック信号ＣＫが発行される。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。電源回路４０は、負電圧（不図示）も生成する。

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

図３は、アクセス制御回路２０に含まれる主要な回路ブロックを示すブロック図であり、本発明の第１の実施形態を示している。

図３に示すように、アクセス制御回路２０には入力バッファ回路７１〜７３が含まれている。入力バッファ回路７１は、外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＩＣＬＫ０を生成する回路であり、本発明においては「第１の入力バッファ回路」と呼ぶことがある。入力バッファ回路７２は、インピーダンス制御信号ＯＤＴを受けてインピーダンス制御信号ＩＯＤＴ０を生成する回路であり、本発明においては「第２の入力バッファ回路」と呼ぶことがある。入力バッファ回路７３は、クロックイネーブル信号ＣＫＥを受けてクロックイネーブル信号ＣＫＥ０を生成する回路であり、本発明においては「第３の入力バッファ回路」と呼ぶことがある。入力バッファ回路７１は、イネーブル信号ＣＫｅｎによって活性化又は非活性化される。入力バッファ回路７１は、イネーブル信号ＣＫｅｎがハイで活性化される。これに対し、入力バッファ回路７２，７３については常時活性化される。これは、本実施形態ではセルフリフレッシュモードにエントリしている期間中においてもインピーダンス制御信号ＯＤＴが発行されるため、入力バッファ回路７２を活性化させておく必要があるからである。また、セルフリフレッシュイグジットコマンドＳＲＸがクロックイネーブル信号ＣＫＥによって示されるため、セルフリフレッシュモード中においても入力バッファ回路７３を活性化させておく必要があるからである。尚、セルフリフレッシュコマンドＳＲＥは、コマンド端子２２から入力されるコマンドＣＭＤと、クロックイネーブル端子２５から入力されるクロックイネーブル信号ＣＫＥによって示される。

図４は、コマンド信号ＣＭＤ及びクロックイネーブル信号ＣＫＥによって示されるコマンドの一覧表である。

図４に示すように、各コマンドは、コマンド信号ＣＭＤの組み合わせとクロックイネーブル信号ＣＫＥの論理レベルによって表現される。図４において「Ｈ」と表記されているのはハイレベル、「Ｌ」と表記されているのはローレベルであり、「−」と表記されているのはドントケアである。また、「ＣＳＢ」と表記されているのはチップ選択信号であり、「ＲＡＳＢ」と表記されているのはロウアドレスストローブ信号であり、「ＣＡＳＢ」と表記されているのはカラムアドレスストローブ信号であり、「ＷＥＢ」と表記されているのはライトイネーブル信号である。これらの信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、コマンド信号ＣＭＤを構成する信号である。

具体的には、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）に保持したまま、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢをローレベル（Ｌ）とし、ＷＥＢをハイレベル（Ｈ）とすれば、オートリフレッシュコマンドＲＥＦとして取り扱われる。また、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢをローレベル（Ｌ）とし、ＷＥＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）からローレベル（Ｌ）に変化させれば、セルフリフレッシュコマンドＳＲＥとして取り扱われる。さらに、ＣＳＢをローレベル（Ｌ）とし、ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）からローレベル（Ｌ）に変化させれば、パワーダウンコマンドＰＤＥとして取り扱われる。そして、ＣＳＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをローレベル（Ｌ）からハイレベル（Ｈ）に変化させれば、セルフリフレッシュイグジットコマンドＳＲＸ又はパワーダウンイグジットコマンドＰＤＸとして取り扱われる。

入力バッファ回路７１から出力される内部クロック信号ＩＣＬＫ０は、ＤＬＬ回路２００に供給される。ＤＬＬ回路２００は、内部クロック信号ＩＣＬＫ０に基づき位相制御された内部クロック信号ＩＣＬＫ１を生成する回路である。その詳細については後述するが、ＤＬＬ回路２００の動作状態としては、第１の活性状態、第２の活性状態及び非活性状態がある。

第１の活性状態とは、遅延回路、遅延調整回路及び位相比較回路が活性状態であり、よって位相制御された内部クロック信号ＩＣＬＫ１を生成し続ける動作状態であり、リードコマンド及びインピーダンス制御信号ＯＤＴが発行された場合にこの動作状態となる。したがって、第１の活性状態において生成された内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給される。一方、第２の活性状態とは、位相制御された内部クロック信号ＩＣＬＫ１を所定時間毎に生成する動作状態であり、所定時間毎に遅延回路、遅延調整回路及び位相比較回路が活性化する。所定時間毎に内部クロック信号ＩＣＬＫ１と外部クロック信号ＣＫ，ＣＫＢとの位相を確認することによって、温度や電圧の変化による位相のずれを解消するための更新動作である。詳細には、遅延調整回路が遅延回路に供給する遅延量の情報を所定時間毎に更新する動作である。したがって、第２の活性状態において生成された内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給する必要はない。そして、非活性状態とは内部クロック信号ＩＣＬＫ１を生成しない状態である。但し、遅延調整回路に含まれる更新情報を保持するカウンタ回路２２０の情報は保持される。

入力バッファ回路７２から供給されるインピーダンス制御信号ＩＯＤＴ０は、ＯＤＴラッチ回路８２にラッチされる。ＯＤＴラッチ回路８２は、インピーダンス制御信号ＩＯＤＴ０に基づいてインピーダンス制御信号ＩＯＤＴ１を生成する回路である。インピーダンス制御信号ＩＯＤＴ１は、図２に示すデータ入出力回路３０に供給される。

図５は、ＯＤＴラッチ回路８２の回路図である。

図５に示すように、ＯＤＴラッチ回路８２は、ラッチ回路８４及びセレクタ８５からなる。ラッチ回路８４は、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチする回路である。また、セレクタ８５は、ラッチ回路８４の出力とインピーダンス制御信号ＩＯＤＴ０のいずれか一方を選択する回路であり、その選択はセルフステート信号ＳＳに基づいて行われる。具体的には、セルフステート信号ＳＳがローレベルであればラッチ回路８４の出力を選択し、セルフステート信号ＳＳがハイレベルであればインピーダンス制御信号ＩＯＤＴ０を選択する。このことは、セルフリフレッシュモードにエントリしていない期間中においてはラッチ回路８４の出力がインピーダンス制御信号ＩＯＤＴ１として用いられ、セルフリフレッシュモードにエントリしている期間中においてはインピーダンス制御信号ＩＯＤＴ０がそのままインピーダンス制御信号ＩＯＤＴ１として用いられることを意味する。

入力バッファ回路７３から出力されるクロックイネーブル信号ＩＣＫＥ０は、ＣＫＥラッチ回路８３にラッチされる。ＣＫＥラッチ回路８３は、内部クロック信号ＩＣＬＫ０に同期してクロックイネーブル信号ＩＣＫＥ０をラッチする回路であり、その出力であるクロックイネーブル信号ＩＣＫＥ１は、セルフリフレッシュ制御回路１００に供給される。

セルフリフレッシュ制御回路１００は、クロックイネーブル信号ＩＣＫＥ０，ＩＣＫＥ１及びリフレッシュコマンドＲＥＦＣＯＭを受け、各種内部信号を生成する回路ブロックである。リフレッシュコマンドＲＥＦＣＯＭは、コマンド信号ＣＭＤが含むオートリフレッシュコマンドＲＥＦ及びセルフリフレッシュコマンドＳＲＥに共通するコマンドである。リフレッシュコマンドＲＥＦＣＯＭとは、オートリフレッシュコマンドＲＥＦ又はセルフリフレッシュコマンドＳＲＥが投入された場合に活性化する信号である。セルフリフレッシュ制御回路１００が生成する内部信号は、オートリフレッシュ信号ＡＲＥＦ０、セルフリフレッシュ信号ＳＲＥＦ０、イネーブル信号ＣＫｅｎ、セルフステート信号ＳＳ及びリセット信号ＲＳＴである。セルフリフレッシュ制御回路１００の具体的な回路構成については後述する。

図３に示すように、オートリフレッシュ信号ＡＲＥＦ０及びセルフリフレッシュ信号ＳＲＥＦ０は、ＯＲゲート回路Ｇ１に供給され、その出力であるリフレッシュ信号ＲＥＦ１はリフレッシュカウンタ９０に供給される。リフレッシュカウンタ９０は、リフレッシュ信号ＲＥＦ１及びアイドル信号ＩＤＬＥの複数回のトグルに応答して８本のリフレッシュ信号ＲＥＦ２＜７：０＞を互いに少しずつずらしてそれぞれ時系列に８回連続的に生成する回路である。本実施形態ではメモリセルアレイ１１が８つのバンクに分かれており、リフレッシュ信号ＲＥＦ２＜７：０＞は、それぞれ対応するバンク＜７：０＞のリフレッシュ信号として用いられる。つまり、一回のリフレッシュ信号ＲＥＦ１に応答してアイドル信号ＩＤＬＥが７回トグルし、よって８本のリフレッシュ信号ＲＥＦ２＜７：０＞のそれぞれが８回連続的に生成され、従って６４本のワード線が選択される。

リフレッシュ信号ＲＥＦ２＜７：０＞は、ロウコントロール回路９５に供給される。ロウコントロール回路９５にはリフレッシュアドレスを記憶するアドレスカウンタが含まれており、リフレッシュ信号ＲＥＦ２＜７：０＞のそれぞれが活性化すると、対応するバンク＜７：０＞にアクティブ信号ＡＣＴ＜７：０＞とともにリフレッシュアドレスを出力する。アクティブ信号ＡＣＴ＜７：０＞がそれぞれ活性化すると、対応するバンク＜７：０＞においては、リフレッシュアドレスが示すワード線に対してアクセスが行われる。その後、バンク＜７：０＞からそれぞれ遅延アクティブ信号ＡＣＴ＿Ｄ＜７：０＞がロウコントロール回路９５にフィードバックされることにより、次のリフレッシュアドレスが供給される。ロウコントロール回路９５は、遅延アクティブ信号ＡＣＴ＿Ｄ＜７：０＞を受けてアイドル信号ＩＤＬＥをリフレッシュカウンタ９０へ出力する。リフレッシュカウンタ９０は、アイドル信号ＩＤＬＥに対応してリフレッシュカウンタ９０をカウントアップし、再度８本のリフレッシュ信号ＲＥＦ２＜７：０＞を互いに少しずつずらして生成する。各バンク＜７：０＞のリフレッシュは、スタガー動作によって実行される。このルーチンを８回繰り返す。このような動作を所定回数（例えば８回）繰り返すことにより、各バンク＜７：０＞のそれぞれにおいて８本のワード線が時系列に選択されることになる。これにより、合計６４本のワード線に繋がるメモリセルＭＣに対するリフレッシュ動作が完了する。つまり、一回のリフレッシュ信号ＲＥＦ１の活性に対応して、６４回の内部リフレッシュが時系列に実行される。

図６は、セルフリフレッシュ制御回路１００の主要な回路図である。

図６に示すように、セルフリフレッシュ制御回路１００は、ＳＲラッチ回路Ｌ１とオシレータ１５０を備えている。したがって、リフレッシュ動作の実行タイミングは外部クロック信号ＣＫとは非同期となる。よって、セルフリフレッシュイグジットコマンドＳＲＸの発行と非同期なリフレッシュ動作が重なっとき、後者が優先される。ＳＲラッチ回路Ｌ１は、セットノードＳ及びリセットノードＲを備えており、各ノードにローレベルの信号が入力されるとセット又はリセットされる。

具体的に説明すると、ＳＲラッチ回路Ｌ１のセットノードＳには、クロックイネーブル信号ＩＣＫＥ１の反転信号とリフレッシュコマンドＲＥＦＣＯＭの否定論理積を取った信号が入力される。一方、ＳＲラッチ回路Ｌ１のリセットノードＲには、クロックイネーブル信号ＩＣＫＥ０の反転信号が入力される。これにより、ＳＲラッチ回路Ｌ１は、クロックイネーブル信号ＩＣＫＥ１がローレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるとセットされ、クロックイネーブル信号ＩＣＫＥ０がハイレベルになるとリセットされる。クロックイネーブル信号ＩＣＫＥ１がローレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるのは、セルフリフレッシュコマンドＳＲＥが発行された場合であり、クロックイネーブル信号ＩＣＫＥ０がハイレベルになるのはセルフリフレッシュイグジットコマンドＳＲＸが発行された場合である。したがって、ＳＲラッチ回路Ｌ１は、セルフリフレッシュコマンドＳＲＥが発行されるとセットされ、セルフリフレッシュイグジットコマンドＳＲＸが発行されるとリセットされることになる。

ＳＲラッチ回路Ｌ１の出力であるセルフステート信号ＳＳは、反転されてイネーブル信号ＣＫｅｎとして用いられる。したがって、イネーブル信号ＣＫｅｎは、ラッチ回路Ｌ１がセットされるとローレベルとなり、ラッチ回路Ｌ１がリセットされるハイレベルに活性化される。

セルフステート信号ＳＳは、オシレータ１５０にも供給される。オシレータ１５０はＳＲラッチ回路Ｌ１がセットされると起動し、周期的にセルフリフレッシュ信号ＳＲＥＦ０を生成する。セルフリフレッシュ信号ＳＲＥＦ０の生成タイミングは、外部クロック信号ＣＫとは非同期である。セルフリフレッシュ信号ＳＲＥＦ０は、図３に示すリフレッシュカウンタ９０に供給される。また、クロックイネーブル信号ＩＣＫＥ１がハイレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるのは、オートリフレッシュコマンドＲＥＦが発行された場合であり、クロックイネーブル信号ＩＣＫＥ１とリフレッシュコマンドＲＥＦＣＯＭの論理積を取った信号は、オートリフレッシュ信号ＡＲＥＦ０として用いられる。オートリフレッシュ信号ＡＲＥＦ０は、図３に示すリフレッシュカウンタ９０に供給される。

セルフステート信号ＳＳは、ワンショットパルス生成回路ＯＰ１にも供給される。ワンショットパルス生成回路ＯＰ１は、セルフステート信号ＳＳがハイレベルからローレベルに変化したことに応答してリセット信号ＲＳＴを活性化させる。したがって、セルフリフレッシュイグジットコマンドＳＲＸが発行される度に、ＤＬＬ回路２００がリセットされた後に活性化されることになる。

図７は、ＤＬＬ回路２００の構成を示すブロック図である。

図７に示すように、ＤＬＬ回路２００は、内部クロック信号ＩＣＬＫ０を遅延させることによって内部クロック信号ＩＣＬＫ１を生成するディレイライン２１０を備えている。ディレイライン２１０は、カウンタ回路２２０のカウント値ＣＯＵＮＴに応じた遅延を内部クロック信号ＩＣＬＫ０に与えることによって、内部クロック信号ＩＣＬＫ１を生成する回路である。

内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給されるとともに、レプリカバッファ回路２３０にも供給される。レプリカバッファ回路２３０は、内部クロック信号ＩＣＬＫ１に基づいてレプリカである内部クロック信号ＲＣＬＫを生成する回路であり、出力バッファ回路３０ａと同一の特性を有している。出力バッファ回路３０ａは内部クロック信号ＩＣＬＫ１に同期してリードデータＤＱを出力するものであることから、レプリカバッファ回路２３０から出力される内部クロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路２４０によって行われ、その結果をＤＬＬ制御回路２５０を介してカウンタ回路２２０にフィードバックすることによって位相のずれが補正される。

位相比較回路２４０は、内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫ０は外部クロック信号ＣＫ，ＣＫＢとタイミングが一致する信号であり、内部クロック信号ＲＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相比較回路２４０は、外部クロック信号ＣＫ，ＣＫＢとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫ０に対して遅れていれば、位相判定信号ＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してＤＬＬ制御回路２５０はカウンタ回路２２０をカウントダウンし、これによりディレイライン２１０の遅延量を減少させる。逆に、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫ０に対して進んでいれば、位相判定信号ＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してＤＬＬ制御回路２５０はカウンタ回路２２０をカウントアップし、これによりディレイライン２１０の遅延量を増大させる。このような動作を周期的に繰り返すことにより、内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，ＣＫＢの位相が一致することになる。

ＤＬＬ制御回路２５０の動作は、リード信号ＲＤ、更新開始信号ＳＴ及びリセット信号ＲＳＴによって制御される。リード信号ＲＤはリードコマンドが発行された場合に活性化される信号であり、これが活性化している期間においては、ＤＬＬ制御回路２５０はカウンタ回路２２０の更新動作を継続する。これは、上述した第１の活性状態に相当し、位相制御された内部クロック信号ＩＣＬＫ１が連続的に生成される。これに対し、更新開始信号ＳＴはセルフリフレッシュモードにエントリしていない期間において周期的に活性化される信号であり、これが活性化するとＤＬＬ制御回路２５０は、カウンタ回路２２０の更新動作を一定期間又は一定回数実行する。これは、上述した第２の活性状態に相当し、温度や電圧の変化による位相のずれを解消するために実行される。カウンタ回路２２０の更新動作を一定期間又は一定回数実行し、これにより内部クロック信号ＩＣＬＫ１が所望の位相に達した後は、ＤＬＬ制御回路２５０は更新終了信号ＥＮＤを発生させる。このとき、カウンタ回路２２０はリセットせず、更新終了信号ＥＮＤの発生時のカウント値を保持したまま非活性状態に遷移する。したがって、更新開始信号ＳＴを定期的に実行すれば、リード信号ＲＤが発生した場合に位相制御された内部クロック信号ＩＣＬＫ１を速やかに生成することが可能となる。

リセット信号ＲＳＴは、ＤＬＬ回路２００の全体を初期化する場合に活性化する信号であり、図６に示したセルフリフレッシュ制御回路１００によって生成される。リセット信号ＲＳＴが活性化すると、カウンタ回路２２０のカウント値は初期値にリセットされ、その後、位相制御された内部クロック信号ＩＣＬＫ１が生成されるまでＤＬＬ回路２００が活性化される。つまり、従前の更新情報は、電気的に破棄される。したがって、一旦リセット信号ＲＳＴが活性化すると、位相制御された内部クロック信号ＩＣＬＫ１の出力が可能となるまでにある程度の時間が必要となる。リセット信号ＲＳＴは、半導体装置１０の内部で自動生成されるとともに、コントローラ５０からリセットコマンドが発行された場合にも活性化される。

以上が第１の実施形態によるアクセス制御回路２０の回路構成である。次に、第１の実施形態によるアクセス制御回路２０の動作について説明する。

図８は、第１の実施形態によるアクセス制御回路２０の動作を説明するためのタイミング図である。

図８に示す例では、時刻ｔ１１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ１２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ１５にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ１６にパワーダウンコマンドＰＤＥが発行されている。したがって、時刻ｔ１２〜ｔ１５の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、時刻ｔ１６以降の期間は、半導体装置１０がパワーダウンモードにエントリしている期間である。

セルフリフレッシュモードにエントリしていない期間においては、図６に示したＳＲラッチ回路Ｌ１がリセットされているため、イネーブル信号ＣＫｅｎはハイレベルに固定されている。このため、図３に示した入力バッファ回路７１は活性状態であり、外部クロック信号ＣＫ，ＣＫＢの入力がコントローラ５０から可能となる。また、セルフステート信号ＳＳがローレベルであることから、ＯＤＴラッチ回路８２からは、ラッチ回路８４によってラッチされたインピーダンス制御信号ＩＯＤＴ１が出力される。つまり、インピーダンス制御信号ＩＯＤＴ０は、ＯＤＴラッチ回路８２において内部クロック信号ＩＣＬＫ０に同期してラッチされ、ラッチされた信号であるインピーダンス制御信号ＩＯＤＴ１が出力バッファ回路３０ａに供給される。このため、インピーダンス制御信号ＯＤＴは、外部クロック信号ＣＫの立ち上がりエッジに同期して入力する必要がある。したがって、外部クロック信号ＣＫの立ち上がりエッジからセットアップマージン及びホールドマージンを確保した期間においてインピーダンス制御信号ＯＤＴの入力が有効となり、その他の期間においては無効となる。図８においては、インピーダンス制御信号ＯＤＴの入力が無効となる期間（ドントケア）をハッチングで表示している。

まず、時刻ｔ１１にオートリフレッシュコマンドＲＥＦが発行されると、オートリフレッシュ信号ＡＲＥＦ０が活性化する。これに応答して、リフレッシュカウンタ９０は、各バンクに対してリフレッシュ信号ＲＥＦ２＜７：０＞を８回生成し、ロウコントロール回路９５は各バンクに対してアクティブ信号ＡＣＴ＜７：０＞を８回供給する。リフレッシュアドレスについてはロウコントロール回路９５の内部でインクリメントされ、これにより８回のアクティブ信号ＡＣＴ＜７：０＞に同期して異なる８本のワード線が次々と選択される。その結果、合計で６４本のワード線が選択される。これら６４本のワード線を選択するためには、リフレッシュ期間ｔＲＦＣを要する。したがって、オートリフレッシュコマンドＲＥＦを発行した後、リフレッシュ期間ｔＲＦＣが経過するまでは、コントローラ５０による他のコマンドの発行が禁止される。

次に、時刻ｔ１２においてセルフリフレッシュコマンドＳＲＥが発行されると、図６に示したＳＲラッチ回路Ｌ１がセットされ、セルフステート信号ＳＳがハイレベルに変化し、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図３に示した入力バッファ回路７１が非活性化され、消費電力が削減される。尚、コントローラ５０のクロック発行部５２は、時刻ｔ１２から時刻ｔ１５の一部の期間において、それまで供給し続けていた外部クロック信号ＣＫの供給を、セルフリフレッシュコマンドＳＲＥの発行に関連して停止してもよい。システムの低消費電力化が図れる。

セルフリフレッシュモードにエントリすると、オシレータ１５０から周期的にリフレッシュ信号ＳＲＥＦ０が出力される。リフレッシュ信号ＳＲＥＦ０が活性化すると、リフレッシュカウンタ９０は、オートリフレッシュ信号ＡＲＥＦ０が活性化した場合と同じ動作を行う。つまり合計で６４本のワード線が次々と選択される。

また、セルフリフレッシュモードにエントリすると、セルフステート信号ＳＳがハイレベルに変化するため、コントローラから供給されるインピーダンス制御信号ＯＤＴは、そのままインピーダンス制御信号ＩＯＤＴ１として取り込まれることになる。つまり、外部クロック信号ＣＫ，ＣＫＢとは全く無関係にインピーダンス制御信号ＩＯＤＴ１が取り込まれる。図８に示す例では、時刻ｔ１３〜ｔ１４の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されており、これがそのままインピーダンス制御信号ＩＯＤＴ１として内部で使用される。その結果、セルフリフレッシュモードにエントリしている期間中においては、クロック信号ＣＫ，ＣＫＢを取り込む入力バッファ回路７１が非活性化されているにも関わらず、図２に示した出力バッファ回路３０ａは、外部クロック信号ＣＫ，ＣＫＢとは無関係にデータ端子３１のインピーダンス制御を行うことが可能となる。

そして、時刻ｔ１５においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図６に示したＳＲラッチ回路Ｌ１がリセットされ、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１が活性化され、外部クロック信号ＣＫ及びインピーダンス制御信号ＯＤＴの入力が可能となる。

さらに、ＳＲラッチ回路Ｌ１がリセットされたことに応答して、ワンショットパルス生成回路ＯＰ１からリセット信号ＲＳＴが出力され、ＤＬＬ回路２００がリセットされる。上述の通り、リセット信号ＲＳＴはＤＬＬ回路２００の全体を初期化するための信号であり、これが活性化すると、カウンタ回路２２０のカウント値は初期値にリセットされる。このため、位相制御された内部クロック信号ＩＣＬＫ１の出力が可能となるまでにある程度の時間が必要となる。本例では、セルフリフレッシュイグジットコマンドＳＲＸを発行してから５１２クロックサイクルが経過するまでは、第２のコマンドの発行が禁止される。５１２クロックサイクルとは、ＤＬＬ回路２００がリセットされてからロックするのに要する最大期間よりも長い期間である。つまり、５１２クロックサイクルが経過すれば、ＤＬＬ回路２００が確実にロックされていることを意味する。

一方、ロウアドレスに基づいてメモリセルアレイ１１へのアクセスを行うコマンド、すなわち第１のコマンドについては、セルフリフレッシュイグジットコマンドＳＲＸを発行してから少なくともリフレッシュ期間ｔＲＦＣが経過するまでは発行することができない。これは、セルフリフレッシュモードにおいてはリフレッシュ動作が外部クロック信号ＣＫとは非同期に実行されるため、セルフリフレッシュイグジットコマンドＳＲＸを発行した時点でリフレッシュ動作が実行中である可能性があるためである。セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを発行可能な最短期間は、例えばｔＲＦＣ＋１０ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してからｔＲＦＣ＋１０ｎｓが経過すれば、第１のコマンドの発行が許可される。

本例では、時刻ｔ１６にパワーダウンコマンドＰＤＥが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻ｔ１７〜ｔ１８の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ＯＤＴが内部クロック信号ＩＣＬＫ０に同期して取り込まれることから、図２に示した出力バッファ回路３０ａは、外部クロック信号ＣＫ，ＣＫＢに同期してデータ端子３１のインピーダンス制御を行うことが可能となる。

図９は、第１の実施形態によるアクセス制御回路２０の動作を説明するための別のタイミング図である。

図９に示す例では、時刻ｔ２１にパワーダウンコマンドＰＤＥが発行され、時刻ｔ２２にパワーダウンイグジットコマンドＰＤＸが発行され、時刻ｔ２３に第１のコマンドＡが発行され、時刻ｔ２４に第２のコマンドＢが発行されている。したがって、時刻ｔ２１〜ｔ２２の期間は、パワーダウンモードにエントリしている期間である。

ここで、パワーダウンモードとは、ＤＲＡＭの規格に準拠したセルフリフレッシュモードと同様に第１及び第２のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては、外部クロック信号ＣＫ，ＣＫＢを半導体装置１０に供給し続ける必要がある点、及びインピーダンス制御信号ＯＤＴの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては、自動的なリフレッシュ動作（記憶データのリフレッシュ）を行わない点、及びＤＬＬ回路が動作する点、及び半導体装置１０が備える内部回路の消費電力を低減するも半導体装置１０が備える外部端子に接続する入力回路（入力バッファ回路）を活性化する点、等である。例えば、クロック端子２３，２４に接続する入力バッファ回路７１は、パワーダウンモードにおいては活性され、ＤＲＡＭの規格に準拠したセルフリフレッシュモードにおいては非活性される。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド（第１のコマンド）を投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。特に、パワーダウンモードは、入力バッファ回路７１及びＤＬＬ回路を、活性にしているからである。

パワーダウンイグジットコマンドＰＤＸを発行してから第１のコマンドＡを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間よりも短い。具体的には、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば７．５ｎｓが経過すれば、第１のコマンドＡの発行が許可される。これは、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドＰＤＸを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。

また、パワーダウンイグジットコマンドＰＤＸを発行してから第２のコマンドＢを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間よりも短い。具体的には、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号ＣＫが入力されるため、ＤＬＬ回路２００の更新動作が可能であり、ＤＬＬ回路２００をロック状態に維持できるからである。

上述した第１の実施形態の動作は、ＤＲＡＭの規格（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）に規定されていない動作であるため、そのままでは規格に準拠したＤＲＡＭとの互換性は確保できない。これが問題となる場合には、上述した第１の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第１の実施形態の動作を行うよう、回路設計すればよい。

図１０は、アクセス制御回路２０に含まれる主要な回路ブロックを示す他のブロック図であり、ＤＲＡＭの規格に準拠した第１の動作モードで動作する場合を示している。

図１０に示す回路は、図３に示した回路と相違しているが、図３に示す回路と図１０に示す回路を別個に備える必要はなく、選択された動作モードに応じて機能を切り替えれば足りる。したがって、第１の動作モードが選択されている場合には図１０に示す回路として機能し、第２の動作モードが選択されている場合には図３に示す回路として機能するよう、図示しないゲート回路などを用いて機能の切り替えを実現すればよい。

図１０に示すアクセス制御回路２０では、イネーブル信号ＣＫｅｎが入力バッファ回路７１のみならず、入力バッファ回路７２ａにも供給されている。かかる構成により、セルフリフレッシュモードにエントリすると、入力バッファ回路７１，７２ａの両方が非活性状態に固定されることになる。これにより、第２の動作モードに比べ、より消費電力が削減される。

図１１は、第１の動作モードにおけるアクセス制御回路２０の動作を説明するためのタイミング図である。

図１１に示す例では、時刻ｔ３１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ３１にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ３３にセルフリフレッシュイグジットコマンドＳＲＸが発行されている。したがって、時刻ｔ３２〜ｔ３３の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置１０がセルフリフレッシュモードにエントリしていない期間である。

セルフリフレッシュモードにエントリしていない期間においては、図６に示したＳＲラッチ回路Ｌ１がリセットされているため、イネーブル信号ＣＫｅｎはハイレベルに固定されている。このため、図３に示した入力バッファ回路７１，７２ａは活性状態である。ここで、時刻ｔ３１にオートリフレッシュコマンドＲＥＦが発行されると、オートリフレッシュ信号ＡＲＥＦ０が活性化する。この場合の動作は、図８を用いて説明したとおりである。

次に、時刻ｔ３２においてセルフリフレッシュコマンドＳＲＥが発行されると、図６に示したＳＲラッチ回路Ｌ１がセットされ、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図１０に示した入力バッファ回路７１，７２ａが非活性化され、消費電力が削減される。このため、セルフリフレッシュモードにエントリしている期間中においては、インピーダンス制御信号ＯＤＴを投入することはできない。図１１においては、インピーダンス制御信号ＯＤＴの入力が無効となる期間（ドントケア）をハッチングで表示している。尚、図１１に示す例では、インピーダンス制御信号ＯＤＴはセルフリフレッシュモードにエントリしている殆どの期間中において入力されていない（つまり、ドントケアである）が、セルフリフレッシュモードにエントリしている殆どの期間中においては入力バッファ回路７２ａが非活性化されるため、この期間においてはインピーダンス制御信号ＯＤＴをコントローラ５０から供給することはできない。詳細には、図６で示したイネーブル信号ＣＫｅｎの生成論理は、理解しやすく生成論理を簡易化したものであり、時刻ｔ３２のセルフリフレッシュコマンドＳＲＥが発行されるとき、時刻ｔ３３のセルフリフレッシュイグジットコマンドＳＲＸが発行されるとき、のそれぞれにおいて、図１０に示した入力バッファ回路７２ａは活性化され、外部から供給されるインピーダンス制御信号ＯＤＴは半導体装置の内部に取り込まれる。インピーダンス制御信号ＩＯＤＴ１を生成するＯＤＴラッチ回路８２、ＯＤＴラッチ回路８２を制御する内部クロック信号ＩＣＬＫ０も同様である。つまり、図６が示すセルフリフレッシュ制御回路１００は、例えば、後述する図１６が示す第３の実施形態のセルフリフレッシュ制御回路１００ｂとの違いを明確に理解することに有用である。

セルフリフレッシュモードにエントリすると、オシレータ１５０から周期的にリフレッシュ信号ＳＲＥＦ０が出力され、オートリフレッシュ信号ＡＲＥＦ０が活性化した場合と同じ動作が行われる。図１１においてはリフレッシュ信号ＳＲＥＦ０が１回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ１５０によってリフレッシュ信号ＳＲＥＦ０が周期的に生成される。

そして、時刻ｔ３３においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図６に示したＳＲラッチ回路Ｌ１がリセットされ、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１，７２ａが活性化され、外部クロック信号ＣＫ及びインピーダンス制御信号ＯＤＴの入力が可能となる。さらに、ワンショットパルス生成回路ＯＰ１からリセット信号ＲＳＴが出力され、ＤＬＬ回路２００がリセットされる。これにより、ＤＬＬ回路２００がロックするまでの期間は、第２のコマンドの発行が禁止される。図１１に示す例では、時刻ｔ３５に第２のコマンドＢが発行されている。セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間は、第１の動作モードと第２の動作モードとで一致する。

セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを発行可能なタイミングについては、上述した第２の動作モードと同様である。図１１に示す例では、時刻ｔ３４に第１のコマンドＡが発行されている。

このように、第１の動作モードを選択すれば、セルフリフレッシュモードにエントリしている期間中にインピーダンス制御信号ＯＤＴを発行することができなくなるが、規格に準拠した動作が行われることから、既存のＤＲＡＭとの互換性を確保することが可能となる。

尚、第１及び第２の動作モードのいずれが選択されている場合であっても、セルフリフレッシュモードにエントリした後、セルフリフレッシュモードからイグジットする際に外部クロック信号ＣＫ，ＣＫＢの周波数を変更することが可能である。これは、セルフリフレッシュモードにエントリしている期間においては、外部クロック信号ＣＫ，ＣＫＢが使用されないからである。

次に、本発明の第２の実施形態について説明する。

図１２は、本発明の第２の実施形態によるアクセス制御回路２０ａに含まれる主要な回路ブロックを示すブロック図である。

図１２に示すアクセス制御回路２０ａは、リフレッシュカウンタ９０の代わりにオートリフレッシュカウンタ９１及びセルフリフレッシュカウンタ９２が用いられ、これらカウンタ９１，９２の後段にＯＲゲート回路Ｇ２が配置されている点において、図３に示したアクセス制御回路２０と相違している。その他の点については、図３に示したアクセス制御回路２０と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１２に示すように、オートリフレッシュカウンタ９１にはセルフリフレッシュ制御回路１００からオートリフレッシュ信号ＡＲＥＦ０が供給され、セルフリフレッシュカウンタ９２にはセルフリフレッシュ制御回路１００からセルフリフレッシュ信号ＳＲＥＦ０が供給される。オートリフレッシュカウンタ９１からはオートリフレッシュ信号ＡＲＥＦ１＜７：０＞が出力され、セルフリフレッシュカウンタ９２からはセルフリフレッシュ信号ＳＲＥＦ１＜７：０＞が出力される。これらオートリフレッシュ信号ＡＲＥＦ１及びセルフリフレッシュ信号ＳＲＥＦ１はＯＲゲート回路Ｇ２に入力され、その出力であるリフレッシュ信号ＲＥＦ２がロウコントロール回路９５に供給される。オートリフレッシュカウンタ９０は、オートリフレッシュ信号ＡＲＥＦ０に応答して８本のオートリフレッシュ信号ＡＲＥＦ１＜７：０＞を互いに少しずつずらしてそれぞれ時系列に８回連続的に生成する回路である。セルフリフレッシュカウンタ９２は、セルフリフレッシュ信号ＳＲＥＦ０に応答して８本のオートリフレッシュ信号ＡＲＥＦ１＜７：０＞を互いに少しずつずらしてそれぞれ時系列に２回連続的に生成する回路である。

図１３（ａ）はオートリフレッシュカウンタ９１の回路図であり、図１３（ｂ）はセルフリフレッシュカウンタ９２の回路図である。

図１３（ａ）に示すように、オートリフレッシュカウンタ９１は、オートリフレッシュ信号ＡＲＥＦ０及びアイドル信号ＩＤＬＥの両方がハイレベルに活性化した場合に、８カウントの動作を行う８ビットカウンタ９１ａを備えている。アイドル信号ＩＤＬＥは、ロウコントロール回路９５がアイドル状態である場合にハイレベルとなる信号である。したがって、ロウコントロール回路９５がアイドル状態である場合に、オートリフレッシュ信号ＡＲＥＦ０が活性化すると、８ビットカウンタ９１ａは、オートリフレッシュ信号ＡＲＥＦ１＜０＞を８回生成する。詳細には、オートリフレッシュ信号ＡＲＥＦ０がハイレベルの期間に、アイドル信号ＩＤＬＥが７回トグルし、８ビットカウンタ９１ａをカウントアップすることでオートリフレッシュ信号ＡＲＥＦ１＜０＞を８回生成する。オートリフレッシュ信号ＡＲＥＦ１＜０＞は、縦続接続された複数の遅延回路９１ｂを経由して、オートリフレッシュ信号ＡＲＥＦ１＜１＞〜ＡＲＥＦ１＜７＞として出力される。このため、オートリフレッシュ信号ＡＲＥＦ１＜０＞〜ＡＲＥＦ１＜７＞の活性化タイミングは、互いに僅かにずれるスタガー動作になる。これは、各バンクにおけるリフレッシュ動作のタイミングをずらすことにより、ピーク電流を抑制するためである。

かかる構成により、ロウコントロール回路９５がアイドル状態である場合にオートリフレッシュ信号ＡＲＥＦ０が活性化し、アイドル信号ＩＤＬＥが７回トグルすると、オートリフレッシュ信号ＡＲＥＦ１＜０＞〜ＡＲＥＦ１＜７＞がそれぞれ８回活性化する。これらの信号はＯＲゲート回路Ｇ２を介してロウコントロール回路９５に供給される。リフレッシュ信号ＲＥＦ２が活性化すると、ロウコントロール回路９５に設けられたアドレスカウンタが示すリフレッシュアドレスに対してリフレッシュ動作が行われるとともに、アドレスカウンタの値がインクリメント（又はデクリメント）される。これにより、各バンクにおいて８本のワード線が次々に選択され、これらに繋がるメモリセルＭＣがリフレッシュされることになる。つまり、一回のオートリフレッシュ信号ＡＲＥＦ０に応答して６４本のワード線が選択される。

一方、図１３（ｂ）に示すように、セルフリフレッシュカウンタ９２は、セルフリフレッシュ信号ＳＲＥＦ０及びアイドル信号ＩＤＬＥの両方がハイレベルに活性化した場合に、２カウントの動作を行う２ビットカウンタ９２ａを備えている。したがって、ロウコントロール回路９５がアイドル状態である場合に、セルフリフレッシュ信号ＳＲＥＦ０が活性化すると、２ビットカウンタ９２ａは、セルフリフレッシュ信号ＳＲＥＦ１＜０＞を２回生成する。詳細には、セルフリフレッシュ信号ＳＲＥＦ０がハイレベルの期間に、アイドル信号ＩＤＬＥが１回トグルし、２ビットカウンタ９２ａをカウントアップすることでセルフリフレッシュ信号ＳＲＥＦ１＜０＞を２回生成する。セルフリフレッシュ信号ＳＲＥＦ１＜０＞は、縦続接続された複数の遅延回路９２ｂを経由して、セルフリフレッシュ信号ＳＲＥＦ１＜１＞〜ＳＲＥＦ１＜７＞として出力される。

かかる構成により、ロウコントロール回路９５がアイドル状態である場合にセルフリフレッシュ信号ＳＲＥＦ０が活性化すると、セルフリフレッシュ信号ＳＲＥＦ１＜０＞〜ＳＲＥＦ１＜７＞がそれぞれ２回活性化する。これにより、各バンクにおいて２本のワード線が次々に選択され、これらに繋がるメモリセルＭＣがリフレッシュされる。つまり、一回のセルフリフレッシュ信号ＳＲＥＦ０に応答して１６本のワード線が選択される。

図１４は、第２の実施形態によるアクセス制御回路２０ａの動作を説明するためのタイミング図である。

図１４に示す例では、時刻ｔ４１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ４２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ４５にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ４６にパワーダウンコマンドＰＤＥが発行されている。したがって、時刻ｔ４２〜ｔ４５の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、時刻ｔ４６以降の期間は、半導体装置１０がパワーダウンモードにエントリしている期間である。

セルフリフレッシュモードにエントリする前の期間の動作は、第１の実施形態における動作と同じである。したがって、時刻ｔ４１にオートリフレッシュコマンドＲＥＦが発行されると、ロウコントロール回路９５は各バンクに対してアクティブ信号を８回供給する。これにより、８本のワード線が次々と選択され、合計で６４本のワード線に繋がるメモリセルＭＣがリフレッシュされる。上述の通り、６４本のワード線を選択するためにはリフレッシュ期間ｔＲＦＣを要する。したがって、オートリフレッシュコマンドＲＥＦを発行した後、リフレッシュ期間ｔＲＦＣが経過するまでは、他のコマンドの発行が禁止される。

次に、時刻ｔ４２においてセルフリフレッシュコマンドＳＲＥが発行されると、セルフリフレッシュモードにエントリする。セルフリフレッシュモードにエントリすると、オシレータ１５０からリフレッシュ信号ＳＲＥＦ０が周期的に出力される。

リフレッシュ信号ＳＲＥＦ０が活性化すると、セルフリフレッシュカウンタ９２に含まれる２ビットカウンタ９２ａによってセルフリフレッシュ信号ＳＲＥＦ１＜０＞が２回出力され、ロウコントロール回路９５は各バンクに対してアクティブ信号ＡＣＴ＜７：０＞を２回供給する。これにより、２本のワード線が次々と選択され、合計で１６本のワード線に繋がるメモリセルＭＣがリフレッシュされる。ここで、１６本のワード線を選択するために要するリフレッシュ期間ｔＲＦＣ２は、６４本のワード線を選択するために要するリフレッシュ期間ｔＲＦＣよりも短く、約１／４の長さである。これに対応して、オシレータ１５０がリフレッシュ信号ＳＲＥＦ０を発生する周期についても、第１の実施形態の１／４に短縮される。

また、セルフリフレッシュモードにエントリすると、第１の実施形態と同様、コントローラから供給されるインピーダンス制御信号ＯＤＴは、そのままインピーダンス制御信号ＩＯＤＴ１として取り込まれることになる。つまり、外部クロック信号ＣＫ，ＣＫＢとは全く無関係（非同期）にインピーダンス制御信号ＩＯＤＴ１が取り込まれる。図１４に示す例では、時刻ｔ４３〜ｔ４４の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されており、これがそのままインピーダンス制御信号ＩＯＤＴ１として内部で使用される。

そして、時刻ｔ４５においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、ＳＲラッチ回路Ｌ１がリセットされ、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１が活性化され、外部クロック信号ＣＫの入力が可能となる。さらに、ＳＲラッチ回路Ｌ１がリセットされたことに応答して、ワンショットパルス生成回路ＯＰ１からリセット信号ＲＳＴが出力され、ＤＬＬ回路２００がリセットされる。このため、位相制御された内部クロック信号ＩＣＬＫ１の出力が可能となるまでにある程度の時間が必要となる。

一方、ロウアドレスに基づいてメモリセルアレイ１１へのアクセスを行うコマンド、すなわち第１のコマンドについては、セルフリフレッシュイグジットコマンドＳＲＸを発行してから少なくともリフレッシュ期間ｔＲＦＣ２が経過するまでは発行することができない。本実施形態では、コントローラが、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを発行可能な最短期間は、例えばｔＲＦＣ２＋１０ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してからｔＲＦＣ２＋１０ｎｓが経過すれば、第１のコマンドの発行が許可される。ここで、ｔＲＦＣ２＜ｔＲＦＣであることから、第１の実施形態に比べ、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを投入できるまでの期間が大幅に短縮される。

本例では、時刻ｔ４６にパワーダウンコマンドＰＤＥが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻ｔ４７〜ｔ４８の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ＯＤＴが内部クロック信号ＩＣＬＫ０に同期して取り込まれることから、図２に示した出力バッファ回路３０ａは、外部クロック信号ＣＫ，ＣＫＢに同期してデータ端子３１のインピーダンス制御を行うことが可能となる。

このように、本実施形態によれば、上述した第１の実施形態による効果に加え、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを投入できるまでの期間を大幅に短縮することができる。尚、第２の実施形態の動作もＤＲＡＭの規格に規定されていない動作であるため、上述した第２の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第２の実施形態の動作を行うよう、回路設計すればよい。第１の動作モードについては既に説明したとおりである。

次に、本発明の第３の実施形態について説明する。

図１５は、本発明の第３の実施形態によるアクセス制御回路２０ｂに含まれる主要な回路ブロックを示すブロック図である。

図１５に示すアクセス制御回路２０ｂにおいては、セルフリフレッシュ制御回路１００の代わりにセルフリフレッシュ制御回路１００ｂが用いられる。セルフリフレッシュ制御回路１００ｂは、更新開始信号ＳＴをＤＬＬ回路２００に供給するとともに、ＤＬＬ回路２００から出力される更新終了信号ＥＮＤを受ける。その他の点については、図３に示したアクセス制御回路２０と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１６は、セルフリフレッシュ制御回路１００ｂの主要な回路図である。

図１６に示すように、セルフリフレッシュ制御回路１００ｂは、図６に示したセルフリフレッシュ制御回路１００と比べて、ワンショットパルス生成回路ＯＰ１に代わりにＳＲラッチ回路Ｌ２が用いられている点、並びに、ＳＲラッチ回路Ｌ１，Ｌ２の出力を受けるＮＡＮＤゲート回路Ｇ０が追加されている点において異なる。ＳＲラッチ回路Ｌ１の出力はセルフステート信号ＳＳとして用いられ、ゲート回路Ｇ０の出力はイネーブル信号ＣＫｅｎとして用いられる。その他の点については、図６に示したセルフリフレッシュ制御回路１００と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ＳＲラッチ回路Ｌ２のセットノードＳには、セルフステート信号ＳＳとセルフリフレッシュ信号ＳＲＥＦ０の否定論理積を取った信号が入力される。また、ＳＲラッチ回路Ｌ２のリセットノードＲには、更新終了信号ＥＮＤの反転信号が入力される。これにより、ＳＲラッチ回路Ｌ２は、セルフリフレッシュモードにエントリした状態でセルフリフレッシュ信号ＳＲＥＦ０が活性化する度にセットされ、更新終了信号ＥＮＤが活性化する度にリセットされることになる。

また、セルフステート信号ＳＳとセルフリフレッシュ信号ＳＲＥＦ０の論理積を取った信号は、更新開始信号ＳＴとして用いられる。更新開始信号ＳＴは、図１５に示すＤＬＬ回路２００に供給される。

さらに、ラッチ回路Ｌ１，Ｌ２の出力はＮＡＮＤゲート回路Ｇ０に供給され、その出力はイネーブル信号ＣＫｅｎとして用いられる。したがって、イネーブル信号ＣＫｅｎは、ラッチ回路Ｌ１がセットされ、且つ、ラッチ回路Ｌ２がリセットされるとローレベルとなる。その他の状態では、イネーブル信号ＣＫｅｎは常にハイレベルに活性化される。

図１７は、第３の実施形態によるアクセス制御回路２０ｂの動作を説明するためのタイミング図である。

図１７に示す例では、時刻ｔ５１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ５２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ５５にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ５６にパワーダウンコマンドＰＤＥが発行されている。したがって、時刻ｔ５２〜ｔ５５の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、時刻ｔ５６以降の期間は、半導体装置１０がパワーダウンモードにエントリしている期間である。

まず、時刻ｔ５１にオートリフレッシュコマンドＲＥＦが発行されると、オートリフレッシュ信号ＡＲＥＦ０が活性化する。この場合の動作は、図８を用いて説明したとおりである。

次に、時刻ｔ５２においてセルフリフレッシュコマンドＳＲＥが発行されると、図１６に示したＳＲラッチ回路Ｌ１がセットされ、セルフステート信号ＳＳがハイレベルに変化する。これにより、図１５に示したＯＤＴラッチ回路８２は、インピーダンス制御信号ＩＯＤＴ０をそのままインピーダンス制御信号ＩＯＤＴ１として出力する。さらに、ＳＲラッチ回路Ｌ２はリセットされていることから、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図１１に示した入力バッファ回路７１が非活性化され、消費電力が削減される。

セルフリフレッシュモードにエントリすると、オシレータ１５０から周期的にリフレッシュ信号ＳＲＥＦ０が出力される。リフレッシュ信号ＳＲＥＦ０が活性化すると、第１の実施形態において第２の動作モードで動作している場合と同じ動作を行う。つまり合計で６４本のワード線が次々と選択される。さらに、リフレッシュ信号ＳＲＥＦ０が活性化すると、図１６に示したＳＲラッチ回路Ｌ２がセットされるため、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、図１５に示した入力バッファ回路７１が活性化されるため、外部クロック信号ＣＫの受信が可能となる。さらに、更新開始信号ＳＴも活性化するため、ＤＬＬ回路２００は、入力バッファ回路７１から出力される内部クロック信号ＩＣＬＫ０に基づいて、位相制御された内部クロック信号ＩＣＬＫ１の生成を行う。つまり、ＤＬＬ回路２００の更新動作が行われる。

ＤＬＬ回路２００の更新動作が終了すると、ＤＬＬ回路２００から更新終了信号ＥＮＤが出力され、ＳＲラッチ回路Ｌ２はリセットされる。これにより、イネーブル信号ＣＫｅｎは再びローレベルに変化し、入力バッファ回路７１が非活性化される。よって、セルフリフレッシュ中のＤＬＬ回路の更新時間以外の期間において、入力バッファ回路７１の低消費電力が実現できる。このとき、カウンタ回路２２０はリセットせず、更新終了信号ＥＮＤの発生時のカウント値を保持したまま非活性状態に遷移する。

図１７においてはリフレッシュ信号ＳＲＥＦ０が１回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ１５０によってリフレッシュ信号ＳＲＥＦ０が周期的に生成される。このため、リフレッシュ信号ＳＲＥＦ０が生成される度に、入力バッファ回路７１及びＤＬＬ回路２００が活性化されることになる。このように、セルフリフレッシュモードにエントリしている期間中であっても、入力バッファ回路７１及びＤＬＬ回路２００が間欠的に活性化されるため、ＤＬＬ回路２００はロックした状態（内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相がほぼマッチングした状態）を維持することが可能となる。しかも、入力バッファ回路７１及びＤＬＬ回路２００はセルフリフレッシュモード中、常時活性化されるのではなく、リフレッシュ信号ＳＲＥＦ０に基づいて間欠的に活性化され、その他の期間においては非活性状態とされることから、無駄な消費電力が生じることもない。

また、セルフリフレッシュモードにエントリすると、第１の実施形態と同様、コントローラから供給されるインピーダンス制御信号ＯＤＴは、そのままインピーダンス制御信号ＩＯＤＴ１として取り込まれることになる。つまり、外部クロック信号ＣＫ，ＣＫＢとは全く無関係にインピーダンス制御信号ＩＯＤＴ１が取り込まれる。図１７に示す例では、時刻ｔ５３〜ｔ５４の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されており、これがそのままインピーダンス制御信号ＩＯＤＴ１として内部で使用される。

そして、時刻ｔ５５においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図１６に示したＳＲラッチ回路Ｌ１がリセットされ、セルフステート信号ＳＳがローレベルに変化するとともに、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１が活性化され、外部クロック信号ＣＫの入力が可能となる。

この時、既にＤＬＬ回路２００はロック状態にあるため、コントローラは、内部クロック信号ＩＣＬＫ１に同期してデータ端子の状態を制御するコマンド、すなわち第２のコマンドを短期間で発行することができる。本実施形態においては、セルフリフレッシュイグジットコマンドＳＲＸに応答したＤＬＬ回路２００のリセットは行わない。セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドを発行可能な最短期間は、例えば２４ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してから２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。

一方、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドを投入可能な最短期間については、第１の実施形態において第２の動作モードで動作している場合と同じである。コントローラが、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間は、例えばｔＲＦＣ＋１０ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してからｔＲＦＣ＋１０ｎｓが経過すれば、第１のコマンドの発行が許可される。

このように、本実施形態によれば、セルフリフレッシュモードにエントリしている期間中において、入力バッファ回路７１及びＤＬＬ回路２００が互いに連動して間欠的に活性化されることから、第１の実施形態による効果に加え、ＤＬＬ回路２００のロック状態を維持することが可能となる。これにより、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、短時間で第２のコマンドを投入することが可能となる。しかも、入力バッファ回路７１及びＤＬＬ回路２００は常時活性化されるのではなく、リフレッシュ信号ＳＲＥＦ０に基づいて互いに連動して間欠的に活性化され、その他の期間においては非活性状態とされることから、消費電力の増大も最小限に抑えられる。

尚、第３の実施形態の動作もＤＲＡＭの規格に規定されていない動作であるため、上述した第３の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第３の実施形態の動作を行うよう、回路設計すればよい。第１の動作モードについては既に説明したとおりである。

次に、本発明の第４の実施形態について説明する。

本発明の第４の実施形態によるアクセス制御回路は、図１５に示した第４の実施形態によるアクセス制御回路２０ｂのセルフリフレッシュ制御回路１００ｂがセルフリフレッシュ制御回路１００ｃに置き換えられた構成を有している。その他の点については、図１５に示したアクセス制御回路２０ｂと基本的に同一である。

図１８は、本実施形態にて使用するセルフリフレッシュ制御回路１００ｃの主要な回路図である。

図１８に示すように、セルフリフレッシュ制御回路１００ｃは、図１６に示したセルフリフレッシュ制御回路１００ｂと比べて、オシレータ１５０の代わりにワンショットパルス生成回路ＯＰ１が用いられている点において異なる。ＳＲラッチ回路Ｌ１のセットノードＳに供給される信号は、そのままセルフリフレッシュ信号ＳＲＥＦ０として用いられる。また、ワンショットパルス生成回路ＯＰ１の出力は、更新開始信号ＳＴとして用いられる。その他の点については、図１６に示したセルフリフレッシュ制御回路１００ｂと基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

かかる構成により、セルフリフレッシュコマンドＳＲＥが発行される度に、セルフリフレッシュ信号ＳＲＥＦ０が活性化され、リフレッシュ動作が１回行われる。また、セルフリフレッシュイグジットコマンドＳＲＸが発行される度に、ＤＬＬ回路２００の更新動作が開始することになる。

ワンショットパルス生成回路ＯＰ１の出力は、ＳＲラッチ回路Ｌ２のセットノードＳに供給される。また、ＳＲラッチ回路Ｌ２のリセットノードＲには、更新終了信号ＥＮＤの反転信号が入力される。これにより、ＳＲラッチ回路Ｌ２は、セルフリフレッシュイグジットコマンドＳＲＸが発行される度にセットされ、更新終了信号ＥＮＤが活性化する度にリセットされることになる。さらに、ラッチ回路Ｌ１，Ｌ２の出力はＮＡＮＤゲート回路Ｇ０に供給され、その出力はイネーブル信号ＣＫｅｎとして用いられる。したがって、イネーブル信号ＣＫｅｎは、ラッチ回路Ｌ１がセットされ、且つ、ラッチ回路Ｌ２がリセットされるとローレベルとなる。その他の状態では、イネーブル信号ＣＫｅｎは常にハイレベルに活性化される。

図１９は、第４の実施形態によるアクセス制御回路の動作を説明するためのタイミング図である。

図１９に示す例では、時刻ｔ６１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ６２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ６５にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ６６に再びセルフリフレッシュコマンドＳＲＥが発行されている。したがって、時刻ｔ６２〜ｔ６３の期間及び時刻ｔ６６以降の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置１０がセルフリフレッシュモードにエントリしていない期間である。図１９には示されていないが、時刻ｔ６２以降の期間は、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸが周期的に交互に発行される期間であり、このような制御は、コントローラ５０が疑似セルフリフレッシュモードにエントリしている場合に実行される。疑似セルフリフレッシュモードとは、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸを周期的に交互に発行することによって、規格に準拠したＤＲＡＭがセルフリフレッシュモードにエントリしている場合と同様の低消費電力を実現するための動作モードである。このため、疑似セルフリフレッシュモードにエントリしている期間においては、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、次のセルフリフレッシュコマンドＳＲＥを発行するまでの期間に、第１のコマンドや第２のコマンドなど、他のコマンドは発行しない。但し、インピーダンス制御信号ＯＤＴについては常に発行可能である。疑似セルフリフレッシュモードにおいては、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、直ちにセルフリフレッシュコマンドＳＲＥを発行する。この点は、通常のＤＲＡＭにおいて、セルフリフレッシュモードから復帰した後、次にセルフリフレッシュモードにエントリする場合と根本的に異なる。

セルフリフレッシュモードにエントリする前の期間の動作は、第１の実施形態における動作と同じである。したがって、時刻ｔ６１にオートリフレッシュコマンドＲＥＦが発行されると、ロウコントロール回路９５は各バンクに対してアクティブ信号ＡＣＴ＜７：０＞を８回供給する。これにより、８本のワード線が次々と選択され、合計で６４本のワード線に繋がるメモリセルＭＣがリフレッシュされる。

次に、時刻ｔ６２においてセルフリフレッシュコマンドＳＲＥが発行されると、図１８に示したＳＲラッチ回路Ｌ１がセットされ、セルフステート信号ＳＳがハイレベルに変化する。これにより、図１５に示したＯＤＴラッチ回路８２は、インピーダンス制御信号ＩＯＤＴ０をそのままインピーダンス制御信号ＩＯＤＴ１として出力する。さらに、ＳＲラッチ回路Ｌ２はリセットされていることから、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図１５に示した入力バッファ回路７１が非活性化され、消費電力が削減される。

また、セルフリフレッシュコマンドＳＲＥが発行されると、直ちにセルフリフレッシュ信号ＳＲＥＦ０がハイレベルに活性化する。リフレッシュ信号ＳＲＥＦ０が活性化すると、リフレッシュカウンタ９０は、オートリフレッシュ信号ＡＲＥＦ０が活性化した場合と同じ動作を行う。つまり合計で６４本のワード線が次々と選択される。本実施形態では、セルフリフレッシュモードにおいて実行されるリフレッシュ動作は１回限りである。

また、セルフリフレッシュモードにエントリすると、第１の実施形態と同様、コントローラから供給されるインピーダンス制御信号ＯＤＴは、そのままインピーダンス制御信号ＩＯＤＴ１として取り込まれることになる。つまり、外部クロック信号ＣＫ，ＣＫＢとは全く無関係にインピーダンス制御信号ＩＯＤＴ１が取り込まれる。図１９に示す例では、時刻ｔ６３〜ｔ６４の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されており、これがそのままインピーダンス制御信号ＩＯＤＴ１として内部で使用される。

そして、時刻ｔ６５においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図１８に示したＳＲラッチ回路Ｌ１がリセットされ、セルフステート信号ＳＳがローレベルに変化するとともに、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１が活性化され、外部クロック信号ＣＫの入力が可能となる。

さらに、セルフステート信号ＳＳがローレベルに変化したことに応答して、ワンショットパルス生成回路ＯＰ１から更新開始信号ＳＴが出力される。これにより、ＤＬＬ回路２００は、入力バッファ回路７１から出力される内部クロック信号ＩＣＬＫ０に基づいて、位相制御された内部クロック信号ＩＣＬＫ１の生成を行う。つまり、ＤＬＬ回路２００の更新動作が行われる。ＤＬＬ回路２００の更新動作が終了すると、ＤＬＬ回路２００から更新終了信号ＥＮＤが出力され、ＳＲラッチ回路Ｌ２はリセットされる。尚、コントローラ５０が外部クロック信号ＣＫの発行を再開するタイミングは、時刻ｔ６５よりも前であることが望ましい。これは、本実施形態ではてセルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作が直ちに実行されるからである。

図１９に示す例では、ＤＬＬ回路２００の更新動作を行っている期間、すなわち、更新開始信号ＳＴが活性化してから更新終了信号ＥＮＤが活性化するまでの期間において、セルフリフレッシュコマンドＳＲＥが再び発行されている（時刻ｔ６６）。これにより、ＳＲラッチ回路Ｌ１が再びセットされるが、この時点ではＳＲラッチ回路Ｌ２がセット状態であるため、イネーブル信号ＣＫｅｎはハイレベルを維持する。そして、更新終了信号ＥＮＤが出力され、これによりＳＲラッチ回路Ｌ２がリセットされると、イネーブル信号ＣＫｅｎはローレベルに変化し、入力バッファ回路７１が非活性化される。

このような動作、つまり、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸを交互に発行する動作は、コントローラ５０が上述した疑似セルフリフレッシュモードにエントリしている期間中、繰り返し行われる。そして、セルフリフレッシュコマンドＳＲＥの発行周期を、通常のＤＲＡＭのセルフリフレッシュモード中におけるリフレッシュ動作の実行周期（約７．８μｓ）と一致させれば、単位期間（規格では６４ｍｓ）内に全てのメモリセルＭＣをリフレッシュすることが可能となる。このことは、単位期間当たりのセルフリフレッシュコマンドＳＲＥの発行数を、単位期間当たりのオートリフレッシュコマンドＲＥＦの発行数と一致させればよいことを意味する。

このように、本実施形態においては、セルフリフレッシュコマンドＳＲＥに応答してリフレッシュ動作を１回だけ実行していることから、セルフリフレッシュコマンドＳＲＥを発行してから、リフレッシュ期間ｔＲＦＣが経過した後にセルフリフレッシュイグジットコマンドＳＲＸを発行すれば、その時点においてリフレッシュ動作が行われていない状態が保証される。このため、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、短時間で第１のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作が行われることから、疑似セルフリフレッシュモード中においてもＤＬＬ回路２００のロック状態が保たれる。このため、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、内部クロック信号ＩＣＬＫ１を使用する第２のコマンドを短期間で発行することが可能となる。

図２０は、本実施形態による効果を説明するためのタイミング図である。

図２０に示す例では、時刻ｔ７１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ７２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ７３にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ７４に第１のコマンドＡが発行され、時刻ｔ７５に第２のコマンドＢが発行されている。セルフリフレッシュコマンドＳＲＥ及びセルフリフレッシュイグジットコマンドＳＲＸが発行された場合の動作は上述の通りであることから、重複する説明は省略する。

図２０に示すように、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間は、一般的なＤＲＡＭと比べて大幅に短縮され、例えば、７．５ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してから７．５ｎｓが経過すれば、第１のコマンドＡの発行が許可される。これは、上述の通り、セルフリフレッシュイグジットコマンドＳＲＸを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。

また、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間についても、一般的なＤＲＡＭと比べて大幅に短縮され、例えば、２４ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してから２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。

図２１は、第４の実施形態によるアクセス制御回路２０の動作を説明するための別のタイミング図である。

図２１に示す例では、時刻ｔ８１にパワーダウンコマンドＰＤＥが発行され、時刻ｔ８２にパワーダウンイグジットコマンドＰＤＸが発行され、時刻ｔ８３に第１のコマンドＡが発行され、時刻ｔ８４に第２のコマンドＢが発行されている。したがって、時刻ｔ８１〜ｔ８２の期間は、パワーダウンモードにエントリしている期間である。

パワーダウンイグジットコマンドＰＤＸを発行してから第１のコマンドＡを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば７．５ｎｓが経過すれば、第１のコマンドＡの発行が許可される。これは、上述の通り、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドＰＤＸを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。

また、パワーダウンイグジットコマンドＰＤＸを発行してから第２のコマンドＢを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号ＣＫが入力されるため、ＤＬＬ回路２００の更新動作が可能であり、ＤＬＬ回路２００をロック状態に維持できるからである。

このように、本実施形態においては、上述した第１の実施形態による効果に加え、イグジット後における第１又は第２のコマンドの最短投入時間がセルフリフレッシュモードとパワーダウンモードとで一致する。このことは、セルフリフレッシュモードからの復帰時間が長いという従来の課題が解消されることを意味する。尚、第４の実施形態の動作もＤＲＡＭの規格に規定されていない動作であるため、上述した第４の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第４の実施形態の動作を行うよう、回路設計すればよい。第１の動作モードについては既に説明したとおりである。

第１の動作モードでは、セルフリフレッシュモードにエントリしている期間においては、入力バッファ回路７１が常に非活性状態に保たれる。このため、コントローラは、外部クロック信号ＣＫ，ＣＫＢを供給しない。よって、システムの消費電力を低減することが可能である。第１の動作モードでは、半導体装置には外部クロック信号ＣＫ，ＣＫＢは供給されず、したがって、ＤＬＬ回路２００も非活性状態に保たれる。このため、上述した第２の動作モードに比べ、セルフリフレッシュモードにエントリしている期間における消費電力は第２の動作モードよりも更に削減される。また、セルフリフレッシュモードにエントリしている期間中においては入力バッファ回路７２ａが非活性化されるため、この期間においてはインピーダンス制御信号ＯＤＴを入力することはできない。それは、複数の半導体装置のデータ端子を共通とするシステム（つまり、システム内のデータバスに、それぞれの半導体装置のデータ端子が共通に接続される構造）において、例えば、コントローラが、一方の半導体装置をセルフリフレッシュモードにエントリさせている場合、そのデータ端子のインピーダンス調整ができないので、他方の半導体装置にライトコマンドＷＴを発行できない、ことを意味する。高周波のデータが転送されるシステムにおいては、データの反射を防止することが必須であるからである。他方、パワーダウンモードにおいては、該期間中にデータ端子のインピーダンス調整が可能である。よって、コントローラはこのような場合、第１動作モードでは、消費電力が少ないセルフリフレッシュモードに代えてパワーダウンモードを選択する。従って、この視点においては、消費電力が少ないセルフリフレッシュモードを選択しつつセルフリフレッシュモード期間中にデータ端子のインピーダンス調整ができる。

次に、本発明の好ましい実施形態による情報処理システムについて説明する。

図２２は、本発明の情報処理システムの第１の実施形態のブロック図である。

図２２に示す例では、コントローラ５０と半導体装置（ＤＲＡＭ）１０が１つずつ用いられ、これらが相互に接続された構成を有している。コントローラ５０は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、クロックイネーブル信号ＣＫＥ及びインピーダンス制御信号ＯＤＴを半導体装置１０に供給する。また、コントローラ５０は、半導体装置１０を第１又は第２の動作モードに設定する。第１の動作モードに設定した場合、コントローラ５０はＤＲＡＭの規格に準拠してコマンド信号ＣＭＤなどを発行する。これに対し、第２の動作モードに設定した場合、コントローラ５０は、ＤＲＡＭの規格に準拠しないタイミングでコマンド信号ＣＭＤなどを発行することにより、上述した第１乃至第４の実施形態にて説明した動作を実現する。

動作モードの選択は、半導体装置１０に備えられたモードレジスタ２７に動作モードを設定することによって行うことができる。モードレジスタ２７への設定は、モードレジスタ設定コマンド（ＭＲＳ）を発行するとともに、アドレス端子２１を介して設定したい動作モードを入力することにより行う。この方法によれば、半導体装置１０のイニシャライズ時に第１又は第２の動作モードが選択される。

但し、動作モードの選択はこれに限られず、いわゆるオンザフライ方式で第１又は第２の動作モードの選択を行うことも可能である。つまり、セルフリフレッシュコマンドＳＲＥを発行する際に、アドレス端子２１又はデータ端子３１を利用して第１又は第２の動作モードを定義する付加信号を発行し、これにより、セルフリフレッシュモードにエントリする度に第１又は第２の動作モードを選択することもできる。

図２３は、本発明の情報処理システムの第２の実施形態のブロック図である。

図２３に示す例では、１つのコントローラ５０に対し、２つの半導体装置（ＤＲＡＭ）１０ａ，１０ｂが接続されている。コントローラ５０から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢは、２つの半導体装置１０ａ，１０ｂに対し共通に供給される。半導体装置１０ａ，１０ｂのデータ端子３１についても、コントローラ５０に共通接続される。これに対し、クロックイネーブル信号ＣＫＥ及びインピーダンス制御信号ＯＤＴについては、半導体装置１０ａ，１０ｂに対してそれぞれ個別に供給される。つまり、半導体装置１０ａに対してはクロックイネーブル信号ＣＫＥ０及びインピーダンス制御信号ＯＤＴ０が供給され、半導体装置１０ｂに対してはクロックイネーブル信号ＣＫＥ１及びインピーダンス制御信号ＯＤＴ１が供給される。半導体装置１０ａ，１０ｂの選択は、チップ選択信号ＣＳ０，ＣＳ１によって行われる。すなわち、コントローラ５０から発行されるコマンド信号ＣＭＤなどは、チップ選択信号が活性化している半導体装置１０ａ又は１０ｂに対してのみ有効となる。

図２４は、２つの半導体装置１０ａ，１０ｂを１つのパッケージに搭載したデュアルダイパッケージＤＤＰの構造を説明するための模式的な断面図である。

図２４に示すデュアルダイパッケージＤＤＰは、パッケージ基板３００に２つの半導体装置１０ａ，１０ｂが積層された構成を有している。半導体装置１０ａと半導体装置１０ｂとの間、並びに、半導体装置１０ｂとパッケージ基板３００との間には、接着剤３０１が介在しており、これによって両者が固定されている。半導体装置１０ａ，１０ｂとパッケージ基板３００はボンディングワイヤ３０２によって接続されており、これにより、各半導体装置１０ａ，１０ｂは、パッケージ基板３００に設けられた内部配線（図示せず）を介して外部端子３０３に電気的に接続される。また、パッケージ基板３００の上には、半導体装置１０ａ，１０ｂ及びボンディングワイヤ３０２を保護するための封止樹脂３０４が設けられている。

図２５は、デュアルダイパッケージＤＤＰに設けられた外部端子３０３のレイアウトの一例を示す模式的な平面図である。

図２６に示すように、デュアルダイパッケージＤＤＰには、複数の外部端子３０３がマトリクス状にレイアウトされている。このうち、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、データＤＱに関する端子は、半導体装置１０ａ，１０ｂに対して共通に設けられている。これに対し、クロックイネーブル信号ＣＫＥ、インピーダンス制御信号ＯＤＴ及びチップ選択信号ＣＳについては、半導体装置１０ａ，１０ｂに対して個別に設けられている。したがって、半導体装置１０ａ，１０ｂの一方のみがセルフリフレッシュモードにエントリしている場合であっても、両方の半導体装置１０ａ，１０ｂに外部クロック信号ＣＫ，ＣＫＢが供給され続ける。したがって、この構成は上述した第３の実施形態との親和性が高いと言える。

例えば、半導体装置１０ａがセルフリフレッシュモードにエントリしており、半導体装置１０ｂがセルフリフレッシュモードにエントリしていない場合、半導体装置１０ａにも外部クロック信号ＣＫ，ＣＫＢが供給され続けることを利用し、半導体装置１０ａのＤＬＬ回路２００及び入力バッファ回路７１をセルフリフレッシュモード中において間欠的に活性化させることにより、ＤＬＬ回路２００のロック状態を維持することが可能となる。また、第１乃至第４の実施形態では、セルフリフレッシュモード中においてもインピーダンス制御信号ＯＤＴの入力が可能であることから、半導体装置１０ａ，１０ｂの両方がセルフリフレッシュモードにエントリしている場合であっても、インピーダンス制御信号ＯＤＴ０又はＯＤＴ１をハイレベルとすることにより、出力バッファ回路３０ａのインピーダンス制御を行うことが可能となる。

図２６は、本発明の情報処理システムの第３の実施形態のブロック図である。

図２６に示す例では、１つのコントローラ５０に対し、２つのＤＩＭＭ（Dual Inline Memory Module）４０１，４０２が接続されている。ＤＩＭＭ４０１，４０２にはそれぞれ例えば１６個の半導体装置（ＤＲＡＭ）１０が搭載されている。各ＤＩＭＭ４０１，４０２はそれぞれ２ランク構成であり、したがって、合計で４ランクである。１つのランクは例えば８個の半導体装置１０からなり、特に限定されるものではないがモジュール基板の一方の表面に並べて搭載される。ランクの選択は、チップ選択信号ＣＳ０〜ＣＳ３によって排他的に行われる。

コントローラ５０から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤについては、ＤＩＭＭ４０１，４０２ごとに供給される。これに対し、外部クロック信号ＣＫ，ＣＫＢについては、ランクごとにそれぞれ供給される。データ端子３１については、４つのランクにおいてコントローラ５０に共通に供給される。

図２７は、各ランクにおけるインピーダンス制御を説明するための表であり、（ａ）はＤＩＭＭ４０１に対してライト動作を行う場合、（ｂ）はＤＩＭＭ４０２に対してライト動作を行う場合、（ｃ）はＤＩＭＭ４０１に対してリード動作を行う場合、（ｄ）はＤＩＭＭ４０２に対してリード動作を行う場合を示している。

ＤＩＭＭ４０１に対してライト動作を行う場合、図２７（ａ）に示すように、ＤＩＭＭ４０１の一方のランク（図２７（ａ）ではランク１）を１２０Ωで終端し、ＤＩＭＭ４０２の一方のランク（図２７（ａ）ではランク２）を３０Ωで終端する。逆に、ＤＩＭＭ４０２に対してライト動作を行う場合、図２７（ｂ）に示すように、ＤＩＭＭ４０１の一方のランク（図２７（ｂ）ではランク２）を３０Ωで終端し、ＤＩＭＭ４０２の一方のランク（図２７（ａ）ではランク１）を１２０Ωで終端する。

また、ＤＩＭＭ４０１に対してリード動作を行う場合、図２７（ｃ）に示すように、ＤＩＭＭ４０２の一方のランク（図２７（ｃ）ではランク２）を３０Ωで終端する。逆に、ＤＩＭＭ４０２に対してリード動作を行う場合、図２７（ｄ）に示すように、ＤＩＭＭ４０１の一方のランク（図２７（ｄ）ではランク２）を３０Ωで終端する。

上記の例では、ＤＩＭＭ４０１，４０２の一方に対してアクセスする場合であっても、ＤＩＭＭ４０１，４０２の他方を終点抵抗として機能させる必要がある。このような制御は、動作周波数が高い場合において特に必要となる。このような制御が必要な場合、上述した第１乃至第４の実施形態による半導体装置を用いれば、アクセスする必要のないランクをパワーダウンモードよりも更に消費電力が少ないセルフリフレッシュモードにエントリさせることができる。つまり、第１乃至第４の実施形態による半導体装置では、セルフリフレッシュモードにエントリした場合であっても、インピーダンス制御信号ＯＤＴの入力が可能となることから、他のランクのリード動作又はライト動作に同期してコントローラ５０からインピーダンス制御信号ＯＤＴを出力すれば、所望の終端抵抗を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の各実施形態では、セルフリフレッシュコマンドＳＲＥに応答してリフレッシュされるメモリセル数を、オートリフレッシュコマンドＲＥＦに応答してリフレッシュされるメモリセル数の１／４としているが、本発明がこれに限定されるものではない。

また、ＤＬＬ回路に代えてＰＬＬ回路であってもよい。コントローラ５０には、メモリを制御する以外の機能を有していても良い。

本願の技術思想は、様々な機能チップを有する半導体装置、及び該コントローラ、並びにそれらシステムに適用できる。更に、図面で開示した各回路の構成は、実施例が開示する回路形式に限られない。

本発明のシステムの技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等を含むシステム全般に、本発明を適用することができる。このような本発明が適用されたシステムの製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられ、更にそれらを適用したモジュールが上げられる。これらの任意の製品形態、パッケージ形態を有するシステムに対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

さらに、本発明によるコントローラは、以下の特徴を有している。
［付記１］
記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する少なくとも一つの半導体装置に対し、複数のコマンドを発行するコマンド発行部と、
前記半導体装置に設けられたデータ端子を介して送受信される前記記憶データを処理するデータ処理部と、を備え、
前記コマンド発行部は、
前記データ端子のインピーダンスを制御するインピーダンス制御コマンドを発行するインピーダンス制御コマンド発行部と、
前記セルフリフレッシュモードにエントリするセルフリフレッシュコマンド、前記セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンド、及び前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行するサブコマンド発行部と、を含み、
前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、これにより前記データ端子のインピーダンスを制御する、ことを特徴とするコントローラ。
［付記２］
更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、
前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記同期信号とは非同期に発行する、付記１に記載のコントローラ。
［付記３］
前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記同期信号に同期させて発行する、付記２に記載のコントローラ。
［付記４］
更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、
前記少なくとも一つの半導体装置は、第１及び第２の半導体装置を含み、
前記同期信号発行部は、前記同期信号を前記第１及び第２の半導体装置に共通に供給する、付記１乃至３のいずれかに記載のコントローラ。
［付記５］
前記少なくとも一つの半導体装置は、第１及び第２の半導体装置を含み、
前記コマンド発行部は、前記インピーダンス制御コマンドを前記第１及び第２の半導体装置に共通に供給する、付記１乃至３のいずれかに記載のコントローラ。
［付記６］
更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、
前記少なくとも一つの半導体装置は、第１及び第２の半導体装置を含み、
前記コントローラは、互いに異なる制御の第１及び第２の前記同期信号をそれぞれ対応する前記第１及び第２の半導体装置に供給し、且つ、互いに異なる制御の第１及び第２の前記インピーダンス制御コマンドをそれぞれ対応する前記第１及び第２の半導体装置に供給する、付記１乃至３のいずれかに記載のコントローラ。
［付記７］
前記コントローラは、第１及び第２の動作モードを備え、
前記インピーダンス制御コマンド発行部は、
第１の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行せず、
第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、付記１乃至６のいずれかに記載のコントローラ。
［付記８］
前記コントローラは、第１及び第２の動作モードを備え、
前記コマンド発行部は、更に、
所定の周波数を有する同期信号を発行する同期信号発行部と、を備え、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記同期信号を停止し或いはその周波数を変更し、
前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記所定の周波数を変更せずに前記同期信号を発行し続ける、付記１乃至６のいずれかに記載のコントローラ。
［付記９］
前記コントローラは、第１及び第２の動作モードを備え、
前記コマンド発行部は、更に、
前記半導体装置に、前記記憶セルへのアクセスを行わせる第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記第２のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第１の時間に、前記第２のコマンド又は前記インピーダンス制御コマンドを発行し、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第１の時間よりも早い第２の時間に、前記第２のコマンド又は前記インピーダンス制御コマンドを発行する、付記１乃至８のいずれかに記載のコントローラ。
［付記１０］
前記コントローラは、第１及び第２の動作モードを備え、
前記サブコマンド発行部は、更に、
前記半導体装置に、前記記憶セルへのアクセスを行わせる第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第３の時間に、前記第１のコマンドを発行し、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第３の時間よりも早い第４の時間に、前記第１のコマンドを発行する、付記１乃至９のいずれかに記載のコントローラ。
［付記１１］
前記サブコマンド発行部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数を、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と一致させる、付記１乃至１０のいずれかに記載のコントローラ。
［付記１２］
前記サブコマンド発行部は、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記１乃至１１のいずれかに記載のコントローラ。
［付記１３］
前記サブコマンド発行部は、更に、
前記半導体装置を、パワーダウンモードにエントリさせるパワーダウンコマンドと、前記パワーダウンモードからイグジットさせるパワーダウンイグジットコマンドと、前記記憶データへのアクセスを行わせる第１のコマンドと、前記データ端子から前記記憶データを出力させる第２のコマンドと、を発行し、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第１のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第１のコマンドを発行可能な最短時間と等しく、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第２のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第２のコマンドを発行可能な最短時間と等しい、付記１１又は１２に記載のコントローラ。
［付記１４］
更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、
前記同期信号発行部は、前記セルフリフレッシュモードの少なくとも一部の期間中に前記同期信号を停止、または前記所定の周波数を変更する、付記１乃至３のいずれかに記載のコントローラ。
［付記１５］
前記コマンド発行部は、更に、前記半導体装置を前記第１又は第２の動作モードに設定するモードレジスタ設定コマンドを発行する、付記７乃至１０のいずれかに記載のコントローラ。
［付記１６］
前記セルフリフレッシュコマンドと共に前記第１又は第２の動作モードを定義する付加信号を発行する、付記７乃至１０のいずれかに記載のコントローラ。
［付記１７］
更に、前記記憶データのアドレスを指定するアドレス処理部を備え、
前記データ処理部または前記アドレス処理部が前記付加信号を発行する、付記１６に記載のコントローラ。

さらに、本発明によるコントローラの制御方法は、以下の特徴を有している。
［付記１８］
記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する半導体装置に対し、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドを発行し、
前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドを発行し、
前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行し、
少なくとも前記セルフリフレッシュモードの期間に、前記記憶データを前記半導体装置の外部へ出力させるデータ端子のインピーダンスを制御するインピーダンス制御コマンドを発行する、ことを特徴とするコントローラの制御方法。
［付記１９］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に発行し、
前記コントローラは、前記セルフリフレッシュモードの期間に、前記外部同期信号とは非同期に前記インピーダンス制御コマンドを発行する、付記１８に記載のコントローラの制御方法。
［付記２０］
前記コントローラは、前記セルフリフレッシュモード以外の期間に、前記外部同期信号に同期して前記インピーダンス制御コマンドを発行する、付記１９に記載のコントローラの制御方法。
［付記２１］
前記コントローラは、更に、前記半導体装置を第１又は第２の動作モードに設定し、
前記コントローラは、
前記半導体装置が前記セルフリフレッシュモード以外の期間においては、所定の周波数を有する外部同期信号を前記半導体装置に連続的に発行し、
前記半導体装置を前記第１の動作モードに設定させている場合には、前記セルフリフレッシュモードの期間に前記外部同期信号の発行を停止し或いはその周波数を変更し、
前記半導体装置を前記第２の動作モードに設定させている場合には、前記セルフリフレッシュモードにエントリの期間中であっても前記外部同期信号を停止せずに同一の周波数で発行し続ける、付記１８乃至２０のいずれかに記載のコントローラの制御方法。
［付記２２］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第２のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、
前記半導体装置を前記第１の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の第１の時間に、第２のコマンド又は前記インピーダンス制御コマンドを発行し、
前記半導体装置が前記第２の動作モードに設定されている場合には、前記セルフリフレッシュイグジットコマンドを発行した後の前記第１の時間よりも早い第２の時間に、前記第２のコマンド又は前記インピーダンス制御コマンドを発行する、付記１８乃至２１のいずれかに記載のコントローラの制御方法。
［付記２３］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第１のコマンドが最も早く発行できる時間として、
前記半導体装置を前記第１の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の第３の時間に、第１のコマンドを発行し、
前記半導体装置を前記第２の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の前記第３の時間よりも早い第４の時間に、前記第１のコマンドを発行する、付記１８乃至２０のいずれかに記載のコントローラの制御方法。
［付記２４］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドを発行した後の第５の時間に、前記第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドを発行した後の第６の時間に、前記第１のコマンドを発行し、
前記第５及び第６の時間は、同一の時間長である、付記１８乃至２３のいずれかに記載のコントローラの制御方法。
［付記２５］
前記コントローラは、更に、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記２４に記載の情報処理システムの制御方法。

さらに、本発明による情報システムの制御方法は、以下の特徴を有している。
［付記２６］
コントローラは、
セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、並びにインピーダンス制御コマンドを、それぞれ半導体装置へ発行し、
前記半導体装置は、
前記セルフリフレッシュコマンドに対応して、メモリセルアレイが含む記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、
前記セルフリフレッシュイグジットコマンドに対応して、前記セルフリフレッシュモードからイグジットし、
前記オートフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、
前記インピーダンス制御コマンドに対応して、前記記憶データを外部へ出力するデータ端子のインピーダンスを制御し、
前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、ことを特徴とする情報処理システムの制御方法。
［付記２７］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
前記半導体装置は、前記セルフリフレッシュモードの期間に前前記外部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記２６に記載の情報処理システムの制御方法。
［付記２８］
前記コントローラは、更に、前記半導体装置を前記セルフリフレッシュモードにエントリさせていない期間において、前記インピーダンス制御信号を発行し、
前記半導体装置は、前記セルフリフレッシュモード以外の期間に、前前記外部同期信号に同期して前記データ端子のインピーダンスを制御する、付記２７に記載の情報処理システムの制御方法。
［付記２９］
前記コントローラは、更に、
所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第１の動作モードにおいて、前記セルフリフレッシュモードの期間に前記外部同期信号を停止し或いはその周波数を変更し、
前記第２の動作モードにおいて、前記セルフリフレッシュモードの期間に前記所定の周波数を変更せずに前記外部同期信号を発行し続ける、付記２６乃至２８のいずれかに記載の情報処理システムの制御方法。
［付記３０］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第２のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、
前記第２のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第１の時間に、前記第２のコマンド又は前記インピーダンス制御コマンドを発行し、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第１の時間よりも早い第２の時間に、前記第２のコマンド又は前記インピーダンス制御コマンドを発行し、
前記半導体装置は、前記第２のコマンドに対応して、前記データ端子から前記記憶データを出力する、付記２６乃至２９のいずれかに記載の情報処理システムの制御方法。
［付記３１］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、及び前記データ端子から前記記憶データを出力させる第２のコマンドを、それぞれ前記半導体装置へ発行し、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第１のコマンドが最も早く発行できる時間として、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第３の時間に、前記第１のコマンドを発行し、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第３の時間よりも早い第４の時間に、前記第１のコマンドを発行し、
前記半導体装置は、前記第１のコマンドに対応して、前記記憶セルをアクセスする、付記２６乃至３０のいずれかに記載の情報処理システムの制御方法。
［付記３２］
前記コントローラは、更に、
前記記憶セルへのアクセスを行う第１のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドを発行した後の第５の時間に、前記第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドを発行した後の第６の時間に、前記第１のコマンドを発行し、
前記第５及び第６の時間は、同一の時間長であり、
前記半導体装置は、
前記第１のコマンドに対応して、前記記憶セルをアクセスし、
前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、
前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、
前記第１のコマンドを受信して、前記記憶セルへのアクセスを実行する、付記２６乃至３０のいずれかに記載の情報処理システムの制御方法。
［付記３３］
前記コントローラは、更に、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記３２に記載の情報処理システムの制御方法。
［付記３４］
前記コントローラは、更に、前記セルフリフレッシュモードの期間に所定の周波数を有する外部同期信号を前記半導体装置に発行し、
前記半導体装置は、前記セルフリフレッシュモードの期間に、前記外部同期信号が供給される第１の入力バッファ回路及びその出力信号が供給され内部同期信号を生成するＤＬＬ回路を、互いに連動して間欠的に活性化させる、付記２６乃至３０のいずれかに記載の情報処理システムの制御方法。
［付記３５］
前記半導体装置は、前記セルフリフレッシュモードの期間に、前記ＤＬＬ回路を間欠的に活性させながらその都度更新される前記ＤＬＬ回路が有する遅延量に関連する保持情報を維持する、付記３４に記載の情報処理システムの制御方法。
［付記３６］
前記半導体装置は、
前記オートリフレッシュコマンドに対応して、前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュし、
前記セルフリフレッシュモードの期間において、外部とは非同期な第１の周期毎にアドレスを変えて前記ｎ個よりも少ないｍ個のメモリセルの記憶データをリフレッシュする、付記２６乃至２８のいずれかに記載の情報処理システムの制御方法。
［付記３７］
前記コントローラは、更に、前記半導体装置を第１又は第２の動作モードに設定し、
前記半導体装置は、
前記第１の動作モードに設定されている場合には、前記セルフリフレッシュモード期間中に、前記第１の周期よりも長く外部とは非同期な第２の周期毎に前記ｎ個のメモリセルをリフレッシュし、
前記第２の動作モードに設定されている場合には、前記セルフリフレッシュモード期間中に、前記第１の周期毎にアドレスを変えて前記ｍ個のメモリセルの記憶データをリフレッシュする、付記３６に記載の情報処理システムの制御方法。
［付記３８］
前記コントローラは、更に、前記セルフリフレッシュモードの少なくとも一部の期間に所定の周波数を有する外部同期信号を前記半導体装置に発行し、
前記半導体装置は、
前記オートリフレッシュコマンドに同期して、第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュし、
前記セルフリフレッシュコマンドに同期して、前記第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュするとともに、前記セルフリフレッシュモードにエントリし、
前記セルフリフレッシュモードに対応して、前記外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路を一時的に所定時間活性化させ、これにより前記ＤＬＬ回路が有する遅延量に関連する保持情報を更新する、付記２６乃至２８のいずれかに記載の情報処理システムの制御方法。
［付記３９］
前記半導体装置は、
前記セルフリフレッシュコマンドまたは前記セルフリフレッシュイグジットコマンドに同期して前記ＤＬＬ回路を一時的に所定時間活性化する、付記２６乃至２８のいずれかに記載の情報処理システムの制御方法。
［付記４０］
前記コントローラは、更に、
前記半導体装置を第１又は第２の動作モードに設定し、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に前記外部同期信号を発行せず、
前記第２の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を発行し、
前記半導体装置は、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第１の時間でｎ個のメモリセルをリフレッシュするセットを、外部とは非同期に周期的に繰り返し、
前記第２の動作モードにおいては、前記セルフリフレッシュコマンドに同期して、前記セットを一回実行する、付記３９に記載の情報処理システムの制御方法。
［付記４１］
前記半導体装置は、
前記第１の動作モードにおいては、前記セルフリフレッシュコマンドに応答して前記ＤＬＬ回路が有する遅延量に関連する前記保持情報をリセットし、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路を活性化させ、
前記第２の動作モードにおいては、前記セルフリフレッシュコマンドに応答して前記保持情報をリセットせずに維持し、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路を活性化させ前記保持情報を更新する、付記３９又は４０に記載の情報処理システムの制御方法。

さらに、本発明による半導体装置は、以下の特徴を有している。
［付記４２］
所定の周波数を有する外部同期信号が外部から供給される第１の入力バッファ回路と、
前記第１の入力バッファ回路に供給された前記外部同期信号に基づいて、位相制御された内部同期信号を生成するＤＬＬ回路と、
記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出された記憶データを、前記内部同期信号に同期してデータ端子から外部へ出力する出力バッファ回路と、
前記データ端子のインピーダンスを制御するインピーダンス制御信号が、外部から供給される第２の入力バッファ回路と、
アクセス制御回路と、を備え、
前記アクセス制御回路は、
セルフリフレッシュコマンドに応答して前記記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、
オートリフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、
セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、
前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする半導体装置。
［付記４３］
前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号及び前記内部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記４２に記載の半導体装置。
［付記４４］
前記セルフリフレッシュモード以外の期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は内部同期信号に同期して前記データ端子のインピーダンスを制御する、付記４２又は４３に記載の半導体装置。
［付記４５］
更に、前記第２の入力バッファ回路の出力信号を前記第１の入力バッファ回路の出力信号に同期してラッチするラッチ回路を備え、
前記ラッチ回路は、前記セルフリフレッシュモードの期間においてはバイパスされる、付記４２乃至４４のいずれかに記載の半導体装置。
［付記４６］
更に、第１の入力ノードに前記ラッチ回路の出力信号が供給され、第２の入力ノードに前記第２の入力バッファ回路の出力信号が供給され、前記第１及び第２の入力ノードのいずれか一方が出力ノードに接続されるスイッチ回路を備え、
前記セルフリフレッシュモードにエントリしている期間においては、前記スイッチ回路の前記第２の入力ノードが前記出力ノードに接続される、付記４５に記載の半導体装置。
［付記４７］
前記セルフリフレッシュモードにエントリ以外の期間においては、前記スイッチ回路の前記第１の入力ノードが前記出力ノードに接続される、付記４５又は４６に記載の半導体装置。
［付記４８］
前記半導体装置は、更に、第１及び第２の動作モードを備え、
前記アクセス制御回路は、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第２の入力バッファ回路を非活性化させ、
前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第２の入力バッファ回路を活性化させる、付記４２乃至４７のいずれかに記載の半導体装置。
［付記４９］
更に、前記第２の入力バッファ回路の出力信号を前記第１の入力バッファ回路の出力信号に同期してラッチするラッチ回路を備え、
前記アクセス制御回路は、
前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記ラッチ回路がバイパスされる、付記４８に記載の半導体装置。
［付記５０］
前記アクセス制御回路は、
前記セルフリフレッシュモードの期間においては、前記外部同期信号とは非同期に前記記憶データのリフレッシュを周期的に実行し、
前記セルフリフレッシュモードの期間に、前記第１の入力バッファ回路及び前記ＤＬＬ回路を互いに連動して間欠的に活性化させる、付記４２乃至４９のいずれかに記載の半導体装置。
［付記５１］
前記アクセス制御回路は、
前記オートリフレッシュコマンドに応答して前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュし、
前記セルフリフレッシュモードの期間において、外部とは非同期な第１の周期毎にアドレスを変えて前記ｎ個よりも少ないｍ個のメモリセルの記憶データをリフレッシュする、付記４２乃至５０のいずれかに記載の半導体装置。
［付記５２］
前記アクセス制御回路は、
前記オートリフレッシュコマンドに同期して、第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュし、
前記セルフリフレッシュコマンドに同期して、前記第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュするとともに、前記セルフリフレッシュモードにエントリし、
前記セルフリフレッシュモードに対応して、前記外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路を一時的に所定時間活性化させ、これにより前記ＤＬＬ回路が有する遅延量に関連する保持情報を更新する、付記４２乃至４９のいずれかに記載の半導体装置。
［付記５３］
前記アクセス制御回路は、前記セルフリフレッシュモードの期間は、前記第１の入力バッファ回路を非活性化させる、付記４２乃至４９のいずれかに記載に記載の半導体装置。
［付記５４］
前記アクセス制御回路は、前記セルフリフレッシュモードにエントリしているか否かにかかわらず、前記第２の入力バッファ回路を活性化させる、付記５３に記載に記載の半導体装置。
［付記５５］
前記半導体装置は、外部から供給されるモードレジスタ設定コマンドによって前記第１又は第２の動作モードに設定される、付記４８又は４９に記載の半導体装置。
［付記５６］
前記半導体装置は、前記セルフリフレッシュコマンドと共に外部から供給される付加信号によって前記第１又は第２の動作モードに設定される、付記４８又は４９に記載の半導体装置。

１０，１０ａ，１０ｂ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０，２０ａ，２０ｂ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３，２４ クロック端子
２５ クロックイネーブル端子
２６ ＯＤＴ端子
２７ モードレジスタ
２８ チップ選択端子
３０ データ入出力回路
３０ａ 出力バッファ回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
５１ コマンド発行部
５１ａ サブコマンド発行部
５１ｂ インピーダンス制御信号発行部
５２ クロック発行部
５３ データ処理部
６０ インピーダンス制御端子
６１ コマンド端子
６２ クロック端子
６３ データ端子
７０，７１〜７３，７２ａ 入力バッファ回路
８２〜８４ ラッチ回路
８５ セレクタ
９０ リフレッシュカウンタ
９１ オートリフレッシュカウンタ
９２ セルフリフレッシュカウンタ
９５ ロウコントロール回路
１００，１００ｂ，１００ｃ セルフリフレッシュ制御回路
１２０ クロック発行部
１５０ オシレータ
２００ ＤＬＬ回路
２１０ ディレイライン
２２０ カウンタ回路
２３０ レプリカバッファ回路
２４０ 位相比較回路
２５０ ＤＬＬ制御回路
３００ パッケージ基板
３０１ 接着剤
３０２ ボンディングワイヤ
３０３ 外部端子
３０４ 封止樹脂
ＣＫ，ＣＫＢ 外部クロック信号
ＣＫＥ クロックイネーブル信号
ＣＳ チップ選択信号
ＥＮＤ 更新終了信号
ＩＣＬＫ０，ＩＣＬＫ１ 内部クロック信号
ＯＤＴ，ＩＯＤＴ０，ＩＯＤＴ１ インピーダンス制御信号
Ｌ１，Ｌ２ ラッチ回路
ＳＲＥ セルフリフレッシュコマンド
ＳＲＸ セルフリフレッシュイグジットコマンド
ＳＳ セルフステート信号
ＳＴ 更新開始信号

Claims (23)

1. 記憶データを保持するメモリセルアレイと、前記記憶データが外部へ出力されるデータ端子と、を有し、前記記憶データのリフレッシュをそれぞれ実行するセルフリフレッシュモード及びオートリフレッシュモードを備えた少なくとも一つの半導体装置と、
   前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドと、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドと、前記オートリフレッシュモードにエントリさせるオートリフレッシュコマンドと、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドと、を前記半導体装置に発行するコントローラと、備え、
   前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、
   前記半導体装置は、前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする情報処理システム。
2. 前記コントローラは、更に、
   所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
   前記セルフリフレッシュモードの期間に、前記インピーダンス制御コマンドを前記外部同期信号とは非同期に発行し、
   前記半導体装置は、前記セルフリフレッシュモードの期間に前前記外部同期信号とは非同期に前記データ端子のインピーダンスを制御する、請求項１に記載の情報処理システム。
3. 前記コントローラは、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記外部同期信号に同期させて発行し、
   前記半導体装置は、前記セルフリフレッシュモード以外の期間に、前記外部同期信号に同期して前記データ端子のインピーダンスを制御する請求項２に記載の情報処理システム。
4. 情報処理システムは、更に、第１及び第２の動作モードを備え、
   前記コントローラは、
   前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行せず、
   前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、
   前記半導体装置は、
   前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間は、前記インピーダンス制御コマンドにかかわらず前記データ端子のインピーダンスを変化させず、
   前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、請求項１乃至３のいずれか一項に記載の情報処理システム。
5. 前記コントローラは、更に、所定の周波数を有する外部同期信号を、少なくとも前記セルフリフレッシュモードの期間に連続的に、前記半導体装置へ発行し、
   前記半導体装置は、更に、
   前記外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路を備え、
   前記半導体装置は、前記セルフリフレッシュモードの期間に、前記ＤＬＬ回路を間欠的に活性化させる、請求項１乃至４のいずれか一項に記載の情報処理システム。
6. 前記半導体装置は、更に、前記外部同期信号が供給される第１の入力バッファ回路を備え、
   前記ＤＬＬ回路は、前記第１の入力バッファ回路に供給された前記外部同期信号に基づいて位相制御された前記内部同期信号を生成し、
   前記半導体装置は、前記セルフリフレッシュモードの期間に前記ＤＬＬ回路に連動して前記第１の入力バッファ回路を間欠的に活性化させる、請求項５に記載の情報処理システム。
7. 前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
   前記半導体装置は、更に、
   前記外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路と、
   前記内部同期信号に同期して前記データ端子から外部へ出力する出力バッファ回路と、を備え、
   前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して、前記ＤＬＬ回路が有する遅延量に関連する保持情報をリセットしない、請求項４に記載の情報処理システム。
8. 前記コントローラは、
   前記第１の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を停止し或いはその周波数を変更し、
   前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に前記外部同期信号を停止せずに同一の周波数で発行し続け、
   前記半導体装置は、
   前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間において前記ＤＬＬ回路を非活性とし、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路の前記保持情報をリセットして前記ＤＬＬ回路を活性化させ、
   前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間において前記ＤＬＬ回路を間欠的に活性化させ、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路の前記保持情報をリセットしない、請求項７に記載の情報処理システム。
9. 前記コントローラは、更に、
   前記データ端子から前記記憶データを出力させる第２のコマンドを、前記半導体装置に発行し、
   前記第２のコマンドが最も早く発行できる時間として、
   前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第１の時間に、前記第２のコマンドを発行し、
   前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第１の時間よりも早い第２の時間に、前記第２のコマンドを発行する、請求項８に記載の情報処理システム。
10. 前記半導体装置は、
    前記オートリフレッシュコマンドに応答して前記メモリセルアレイに含まれるｎ個のメモリセルの記憶データをリフレッシュし、
    前記セルフリフレッシュモードにエントリしている期間に、外部とは非同期な第１の周期毎にアドレスを変えて前記ｎ個よりも少ないｍ個のメモリセルの記憶データをリフレッシュする、請求項１乃至９のいずれか一項に記載の情報処理システム。
11. 前記コントローラは、更に、前記半導体装置を第１又は第２の動作モードに設定し、
    前記半導体装置は、
    前記第１の動作モードに設定されている場合には、前記セルフリフレッシュモードの期間に、前記第１の周期よりも長く外部とは非同期な第２の周期毎に前記ｎ個のメモリセルの記憶データをリフレッシュし、
    前記第２の動作モードに設定されている場合には、前記セルフリフレッシュモードの期間において、前記第１の周期毎にアドレスを変えて前記ｍ個のメモリセルをリフレッシュする、請求項１０に記載の情報処理システム。
12. 前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
    前記半導体装置は、更に、
    前記外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路と、を備え、
    前記半導体装置は、
    前記セルフリフレッシュイグジットコマンドに応答して、前記ＤＬＬ回路を活性化させ、これにより前記ＤＬＬ回路が有する遅延量に関連する保持情報を更新する、請求項１乃至７のいずれか一項に記載の情報処理システム。
13. 前記コントローラは、更に、
    前記メモリセルアレイへのアクセスを行う第１のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、
    前記第１のコマンドが最も早く発行できる時間として、
    前記パワーダウンイグジットコマンドを発行した後の第３の時間に、前記第１のコマンドを発行し、
    前記セルフリフレッシュイグジットコマンドを発行した後の第４の時間に、前記第１のコマンドを発行し、
    前記第３及び第４の時間は、同一の時間長であり、
    前記半導体装置は、
    前記第１のコマンドに応答して、前記記憶セルをアクセスし、
    前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、
    前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除する、請求項１乃至４のいずれか一項に記載の情報処理システム。
14. 前記コントローラは、更に、
    所定の周波数を有する外部同期信号を前記半導体装置に発行し、
    前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を停止し或いはその周波数を変更する、請求項１乃至４のいずれか一項に記載の情報処理システム。
15. 前記半導体装置は、更に、
    前記外部同期信号が供給される第１の入力バッファ回路と、
    前記第１の入力バッファ回路に供給された外部同期信号に基づいて位相制御された内部同期信号を生成するＤＬＬ回路と、を備え、
    前記半導体装置は、前記セルフリフレッシュモードの期間に前記第１の入力バッファ回路を非活性化する、請求項１４に記載の情報処理システム。
16. 前記半導体装置は、更に、前記インピーダンス制御コマンドが外部から供給される第２の入力バッファ回路を備え、
    前記半導体装置は、前記セルフリフレッシュモードの期間に前記第２の入力バッファ回路を活性化させる、請求項１乃至１５のいずれか一項に記載の情報処理システム。
17. 前記コントローラは、更に、モードレジスタ設定コマンドを前記半導体装置に発行し、
    前記半導体装置は、前記モードレジスタ設定コマンドによって前記第１又は第２の動作モードに設定される、請求項４又は８に記載の情報処理システム。
18. 前記コントローラは、前記セルフリフレッシュコマンドと共に付加信号を前記半導体装置に発行し、
    前記半導体装置は、前記付加信号によって前記第１又は第２の動作モードに設定される、請求項４又は８に記載の情報処理システム。
19. 前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
    前記少なくとも一つの半導体装置は、第１及び第２の半導体装置を含み、
    前記コントローラは、前記外部同期信号を前記第１及び第２の半導体装置に共通に供給する、請求項２乃至１８のいずれか一項に記載の情報処理システム。
20. 前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
    前記半導体装置は、更に、
    前記外部同期信号が外部から供給されるクロック端子と、
    前記外部同期信号が有効か否かを示すクロックイネーブル信号が外部から供給されるクロックイネーブル端子と、
    前記記憶データを外部に出力するデータ端子と、
    前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが外部から供給されるＯＤＴ端子と、
    前記半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、を備え、
    前記少なくとも一つの半導体装置は第１及び第２の半導体装置を含み、
    前記第１及び第２の半導体装置がそれぞれ備える前記クロック端子は、互いに共通に接続され、
    前記第１及び第２の半導体装置がそれぞれ備える前記データ端子は、互いに共通に接続され、
    前記第１及び第２の半導体装置がそれぞれ備える前記クロックイネーブル端子は、互いに電気的に独立し、
    前記第１及び第２の半導体装置がそれぞれ備える前記ＯＤＴ端子は、互いに電気的に独立し、
    前記第１及び第２の半導体装置がそれぞれ備える前記チップ選択端子は、互いに電気的に独立し、
    前記コントローラは、
    前記外部同期信号を前記第１及び第２の半導体装置に共通に供給し、
    互いに異なる制御の第１及び第２の前記クロックイネーブル信号、互いに異なる制御の第１及び第２の前記インピーダンス制御コマンド、及び互いに異なる制御の第１及び第２の前記チップ選択信号を、それぞれ前記第１及び第２の半導体装置に分離して供給する、請求項１乃至１９のいずれか一項に記載の情報処理システム。
21. 前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、
    前記半導体装置は、更に、
    前記外部同期信号が外部から供給されるクロック端子と、
    前記外部同期信号が有効か否かを示すクロックイネーブル信号が外部から供給されるクロックイネーブル端子と、
    前記記憶データを外部に出力するデータ端子と、
    前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが外部から供給されるＯＤＴ端子と、
    前記半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、を備え、
    前記少なくとも一つの半導体装置は第１及び第２の半導体装置を含み、
    前記第１及び第２の半導体装置がそれぞれ備える前記データ端子は、互いに共通に接続され、
    前記第１及び第２の半導体装置がそれぞれ備える前記クロック端子は、互いに電気的に独立し、
    前記第１及び第２の半導体装置がそれぞれ備える前記クロックイネーブル端子は、互いに電気的に独立し、
    前記第１及び第２の半導体装置がそれぞれ備える前記ＯＤＴ端子は、互いに電気的に独立し、
    前記第１及び第２の半導体装置がそれぞれ備える前記チップ選択端子は、互いに電気的に独立し、
    前記コントローラは、
    互いに異なる制御の第１及び第２の前記外部同期信号、互いに異なる制御の第１及び第２の前記クロックイネーブル信号、互いに異なる制御の第１及び第２の前記インピーダンス制御コマンド、及び互いに異なる制御の第１及び第２の前記チップ選択信号を、それぞれ前記第１及び第２の半導体装置に分離して供給する、請求項１乃至１９のいずれか一項に記載の情報処理システム。
22. 前記コントローラは、
    前記セルフリフレッシュイグジットコマンドを前記クロックイネーブル信号で定義する、請求項２０又は２１に記載の情報処理システム。
23. 前記第１及び第２の半導体装置は、それぞれ異なるモジュール基板に搭載される、請求項２０乃至２２のいずれか一項に記載の情報処理システム。

Images