JP2007095279A - 半導体メモリ装置 - Google Patents

半導体メモリ装置 Download PDF

Info

Publication number
JP2007095279A
JP2007095279A JP2006263629A JP2006263629A JP2007095279A JP 2007095279 A JP2007095279 A JP 2007095279A JP 2006263629 A JP2006263629 A JP 2006263629A JP 2006263629 A JP2006263629 A JP 2006263629A JP 2007095279 A JP2007095279 A JP 2007095279A
Authority
JP
Japan
Prior art keywords
clock
output
memory device
enable signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006263629A
Other languages
English (en)
Other versions
JP5011485B2 (ja
Inventor
Hoon Choi
▲ふん▼ 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007095279A publication Critical patent/JP2007095279A/ja
Application granted granted Critical
Publication of JP5011485B2 publication Critical patent/JP5011485B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】メモリ装置の多様な動作モードにおいて、遅延固定回路を適切に制御できる制御回路を備えた半導体メモリ装置を提供すること。
【解決手段】外部からシステムクロックを受信して内部クロックに出力するクロックバッファと、データの出力タイミングが前記システムクロックに同期されるように、前記内部クロックの遅延を制御する遅延固定回路部と、前記遅延固定された内部クロックに同期させてデータを出力させるデータ出力バッファと、前記クロックバッファのオン・オフを制御するためのイネーブル信号を出力し、同じ論理レベルの制御信号に応答し、以前の動作の状態に応じて前記イネーブル信号の互いに異なる論理レベルを得るためのラッチを備えるクロックバッファ制御部を備えることを特徴とする半導体メモリ装置を提供する。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、半導体メモリ装置の遅延固定動作を制御するための回路に関する。
複数の半導体装置から構成されたシステム内において、半導体メモリ装置は、データを格納するために使用される。データ処理装置、例えば、中央処理装置ＣＰＵ等でデータを要求するようになると、半導体メモリ装置は、データ要求装置から入力されたアドレスに対応する、格納されたデータを出力したり、そのアドレスに対応する位置にデータ要求装置から入力されるデータを格納したりする。
半導体装置から構成されたシステムの動作速度が速くなり、半導体集積回路に関する技術が発達するにつれて、半導体メモリ装置は、より速い速度でデータを出力、又は格納するよう要求されてきた。高速でデータを入出力させるために、システムクロックを受信した後、受信したシステムクロックに同期してデータを入出力させることができる同期式メモリ装置が開発された。同期式メモリ装置でも、要求されるデータの入出力速度を満足させるのは十分ではなく、システムクロックの立ち上がりエッジと立ち下がりエッジとにそれぞれ対応してデータを入出力するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が開発された。
ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジと立ち下がりエッジとにそれぞれデータを入出力させなければならないため、システムクロックの１周期内で２個のデータを処理しなければならない。すなわち、ＤＤＲ同期式メモリ装置は、クロック信号の立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを出力、又は受信して格納しなければならない。特に、動作マージンが十分でない高速動作において、データの衝突を防止するために、ＤＤＲメモリ装置がデータを出力するタイミングは、システムクロックの立ち上がりエッジ又は立ち下がりエッジに正確に同期しなければならない。したがって、ＤＤＲメモリ装置の出力バッファは、入力されたシステムクロックの立ち上がりエッジと立ち下がりエッジとに同期させてデータを出力させる。
しかし、メモリ装置に入力されたシステムクロックは、内部の入力バッファ、クロック信号伝送ライン等により必然的に遅延時間を有して出力バッファに達する。したがって、既に遅延時間を有して伝達されたシステムクロックに同期させてデータを出力しても、半導体メモリ装置の出力データが伝達される外部の装置は、システムクロックの立ち上がりエッジと立ち下がりエッジとは合わないタイミングでデータが伝達される。
これを解決するために半導体メモリ装置は、クロック信号の遅延を固定させる回路を備えている。遅延固定回路は、システムクロックがメモリ装置に入力されて出力バッファに伝達されるまで、メモリ装置の内部回路により遅延する値を補償するための回路である。遅延固定回路は、システムクロックが半導体メモリ装置のクロック入力バッファ及びクロック信号伝送ライン等により遅延される時間を探し出し、探し出した値に対応し、システムクロックを遅延させて出力バッファに出力する。すなわち、遅延固定回路によってメモリ装置に入力されたシステムクロックは、遅延値が一定の状態を維持したまま出力バッファに伝達される。この時のクロックを遅延固定されたクロックという。出力バッファは、遅延固定されたクロックに同期してデータを出力し、外部では、システムクロックに正確に同期してデータが出力されるものと判断するようになる。
実際の動作は、データが出力されなければならない時点より１周期早い時点で遅延固定回路から出力される遅延固定クロックが出力バッファに伝達され、伝達された遅延固定クロックに同期させてデータを出力する。したがって、システムクロックがメモリ装置の内部回路により遅延する分より、さらに早くデータを出力させることになる。これにより、メモリ装置の外部では、メモリ装置に入力されたシステムクロックの立ち上がりエッジと立ち下がりエッジとにそれぞれ正確に同期したデータが出力されるようにみえるのである。つまり、遅延固定回路は、データをどれだけより早く出力させれば、メモリ装置の内部でシステムクロックの遅延値を補償できるのかを探さなければならない。
一方、ＤＤＲメモリ装置に備えられる遅延固定回路は、システムクロックの遷移タイミングと、内部回路により遅延される値とを続けて比較しなければならないため、遅延固定されるまでは、動作を続けなければならない回路である。したがって、遅延固定回路は、他の回路より多くの電流を消費することになる。
ＤＤＲメモリ装置は、消費電流を低減するために、遅延固定回路の動作を続けるのではなく、パワーダウンモード等、実質的にメモリ装置が動作しない間は、遅延固定回路が動作しないように制御する。
ＤＤＲメモリ装置の性能の改善が続くにつれ、多様な動作モードが必要となった。例えば、パワーダウンモードにおいても、プリチャージパワーダウンモードやアクティブパワーダウンモード等の動作モードが生じるようになった。したがって、ＤＤＲメモリ装置には、それぞれの動作モードに適切に対応する制御回路が必要となった。遅延固定回路をそれぞれの制御状況に合うように適切に動作させるのか動作させないのかについて、半導体メモリ装置内の動作モードを制御する回路が必要となった。
特開２００４−１７１７４３
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、メモリ装置の多様な動作モードにおいて、遅延固定回路を適切に制御できる制御回路を備えた半導体メモリ装置を提供することにある。
そこで、上記の目的を達成するために本発明は、（１）外部からシステムクロックを受信して内部クロックとして出力するクロックバッファと、データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、前記遅延固定された内部クロックに同期させてデータを出力させるデータ出力バッファと、以前の動作の状態に応じて前記クロックバッファのオン・オフを制御するためのイネーブル信号を出力するクロックバッファ制御部とを備える半導体メモリ装置を提供する。また、本発明は、（２）前記クロックバッファ制御部が、同じ論理レベルの制御信号に応答し、以前の動作の状態に応じて前記イネーブル信号の互いに異なる論理レベルを得るためのラッチを備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（３）前記クロックバッファ制御部が、クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、前記クロックイネーブル信号と、リフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、を備えることを特徴とする半導体メモリ装置を提供する。さらに、本発明は、（４）前記第１のロジック回路部が、前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（５）前記第１の論理積手段が、前記クロックイネーブル信号と、前記アイドルモード制御信号と、前記セルフ制御信号とを受信するＮＡＮＤゲートを備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（６）前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。本発明は、前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第２の論理積手段の出力と前記第３の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第４の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（７）前記第２の論理積手段が、前記リフレッシュ制御信号と前記クロックイネーブル信号とを受信する第１のＮＡＮＤゲートと、該第１のＮＡＮＤゲートの出力を反転して、前記第７の論理積手段に出力する第１のインバータと、を備えることを特徴とする半導体メモリ装置を提供する。
また、本発明は、（８）前記第３の論理積手段が、前記リフレッシュ制御信号を反転して伝達する第２のインバータと、前記クロックイネーブル信号と前記第２のインバータの出力とを受信する第２のＮＡＮＤゲートと、を備えることを特徴とする半導体メモリ装置を提供する。本発明は、前記第３の論理積手段が、前記リフレッシュ制御信号を反転して伝達する第２のインバータと、前記クロックイネーブル信号と前記第１のインバータの出力とを受信する第２のＮＡＮＤゲートと、を備えることを特徴とする半導体メモリ装置を提供する。さらに、本発明は、（９）前記第４の論理積手段が、前記クロックイネーブル信号を反転して伝達する第３のインバータと、前記リフレッシュ制御信号と前記第２のインバータの出力とを受信する第３のＮＡＮＤゲートと、を備えることを特徴とする半導体メモリ装置を提供する。本発明は、前記第４の論理積手段が、前記クロックイネーブル信号を反転して伝達する第３のインバータと、前記リフレッシュ制御信号と前記第３のインバータの出力とを受信する第３のＮＡＮＤゲートと、を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（１０）前記第５の論理積手段が、前記第６の論理積手段の出力と前記第２のＮＡＮＤゲートの出力とを受信する第４のＮＡＮＤゲートを備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（１１）前記第６の論理積手段が、前記第５の論理積手段の出力と前記第３のＮＡＮＤゲートの出力とを受信する第５のＮＡＮＤゲートを備えることを特徴とする半導体メモリ装置を提供する。さらに、本発明は、（１２）前記第７の論理積手段が、前記第１のインバータの出力と前記第４のＮＡＮＤゲートの出力を受信して、前記動作モード選択信号を出力する第６のＮＡＮＤゲートを備えることを特徴とする半導体メモリ装置を提供する。本発明は、（１３）前記第３のロジック回路部が、前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（１４）前記第８の論理積手段が、前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とを受信して、前記イネーブル信号を出力するＮＡＮＤゲートを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明は、（１５）速いプリチャージパワーダウンモードとセルフリフレッシュエミュレーションモードとを有する半導体メモリ装置において、外部からシステムクロックを受信して内部クロックとして出力するクロックバッファと、データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、前記速いプリチャージパワーダウンモードと前記セルフリフレッシュエミュレーションモードによるパワーダウンモードとにおいてそれぞれ同じ論理レベルを有する制御信号を受信し、前記速いプリチャージパワーダウンモード時には、前記クロックバッファをオンさせ、前記セルフリフレッシュエミュレーションモードのパワーダウンモード時には、前記クロックバッファをオフさせるイネーブル信号を生成するためのラッチを備えるクロックバッファ制御部とを備える半導体メモリ装置を提供する。さらに、本発明は、（１６）前記制御信号が、コマンドデコーダ及びモードレジストから提供されることを特徴とする半導体メモリ装置を提供する。本発明は、（１７）前記クロックバッファ制御部が、クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、前記クロックイネーブル信号とリフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（１８）前記第１のロジック回路部が、前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。本発明は、（１９）前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。本発明は、（１９）前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第２の論理積手段の出力と前記第３の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第４の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（２０）前記第３のロジック回路部が、前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。
なお、本発明は、（２１）コマンドデコーダ及びモードレジスタと、クロックバッファを備える遅延固定回路と、前記クロックバッファのオン・オフを制御して、前記遅延固定回路から出力される遅延固定されたクロック信号をアップデートするか否かを決定するためのイネーブル信号を出力するクロックバッファ制御部とを備え、該クロックバッファ制御部が、前記コマンドデコーダ及び前記モードレジスタから同じ論理レベルの入力信号を受信しても、以前のメモリ動作に応じて互いに異なるパワーダウンモードで互いに異なる論理レベルの前記イネーブル信号を提供するためのラッチを備える半導体メモリ装置を提供する。また、本発明は、（２２）前記クロックバッファ制御部が、クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、前記クロックイネーブル信号とリフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、を備えることを特徴とする半導体メモリ装置を提供する。さらに、本発明は、（２３）前記第１のロジック回路部が、前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。本発明は、（２４）前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。本発明は、前記第２のロジック回路部が、前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、前記第２の論理積手段の出力と前記第３の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、前記第２の論理積手段の出力と前記第４の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、を備えることを特徴とする半導体メモリ装置を提供する。また、本発明は、（２５）前記第３のロジック回路部が、前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする半導体メモリ装置を提供する。
さらに、本発明は、（２６）半導体メモリ装置において、外部からシステムクロックを受信して内部クロックとして出力するクロックバッファと、データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、複数の動作モードに応じてクロックバッファのオン・オフを制御するクロックバッファ制御部とを備える半導体メモリ装置を提供する。本発明は、（２７）前記動作モードには、スロープリチャージパワーダウンモード、ファーストプリチャージパワーダウンモード、アクティブパワーダウンモード、及びセルフリフレッシュエミュレーションモードがあることを特徴とする半導体メモリ装置を提供する。また、本発明は、（２８）前記クロックバッファ制御部が、前記ファーストプリチャージパワーダウンモードと前記セルフリフレッシュエミュレーションモードによるパワーダウンモードとにおいてそれぞれ同じ論理レベルを有する制御信号を受信し、前記ファーストプリチャージパワーダウンモード時には、前記クロックバッファをオンさせ、前記セルフリフレッシュエミュレーションモードのパワーダウンモード時には、前記クロックバッファをオフさせるイネーブル信号を生成するためのラッチを備えることを特徴とする半導体メモリ装置を提供する。さらに、本発明は、（２９）前記遅延固定回路部から出力された遅延固定された内部クロックに同期させてデータを出力させるデータ出力バッファをさらに備えることを特徴とする半導体メモリ装置を提供する。
本発明によってスロープリチャージパワーダウンモードＩＤＤ２ＰＳと、ファーストプリチャージパワーダウンモードＩＤＤ２ＰＦと、アクティブパワーダウンモードＩＤＤ３Ｐとによる遅延固定回路の遅延固定動作を行うように、適切に制御できるようになった。また、ファーストプリチャージパワーダウンモードとセルフリフレッシュエミュレーションモードとにおけるパワーダウンモードを行うときの制御信号が同じ場合でも、それぞれの状況に合うように遅延固定回路の遅延固定動作を適切に制御できるようになった。すなわち、前者は、遅延固定動作を行い、後者は、遅延固定動作を行わないように制御できるようになった。
したがって、本発明により高速で動作する半導体メモリ装置が各動作モードに適するように遅延固定動作を選択的に行えるようになった。そのため、不要な電流は節約し、かつ、必要な時に遅延固定動作を行い、それによって、データの入出力を信頼性のあるように行うことができるようになった。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
図１は、本発明の好ましい実施形態に係る半導体メモリ装置を示したブロック図である。
同図に示すように、本実施形態に係る半導体メモリ装置は、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃと、ディバイダー１２０と、位相比較器１３０と、遅延制御部１４０と、ダミー遅延ライン１５０と、レプリカモデル１６０と、遅延ライン１７０Ａ、１７０Ｂと、出力バッファ１９０と、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃを制御するクロックバッファ制御部２００とを備える。遅延固定回路は、多様な回路を備えることができるが、ここでは、ディバイダー１２０と、位相比較器１３０と、遅延制御部１４０と、ダミー遅延ライン１５０と、レプリカモデル１６０と、遅延ライン１７０Ａ、１７０Ｂ等の回路が遅延固定回路の回路をなすようになる。また、遅延ライン１７０Ａ、１７０Ｂと出力バッファ１９０との間にはクロック信号伝送ライン１８０Ａ、１８０Ｂが配置される。
複数のクロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃは、外部から入力されるシステムクロックＣＬＫを受信して複数の内部クロックＲＣＬＫ、ＦＣＬＫ、ＤＣＬＫをそれぞれ出力する装置である。
クロックバッファ１１０Ａ、１１０Ｂは、それぞれシステムクロックＣＬＫと、その反転されたシステムクロックＣＬＫＢを入力するためのバッファである。クロックバッファ１１０Ｃは、システムクロックを受信するためのクロックバッファであり、遅延固定回路の遅延固定動作のために、別途に備えられるバッファである。
ディバイダー１２０は、内部クロックＤＣＬＫを所定値に分周した基準クロックＲＣをダミー遅延ライン１５０に出力する。ディバイダー１２０は、内部クロックＤＣＬＫの周波数を１／Ｎ（Ｎは正数、普通は８ないし４の値を有する。）に分周するようになる。ここで、ディバイダー１２０が内部クロックＤＣＬＫを分周して出力する理由は、遅延固定動作の回数を最大限低減するためである。遅延固定回路の遅延固定動作は、ディバイダー１２０に出力された、分周された基準クロックＲＣの遷移時点ごとになされる。したがって、分周されたクロックを用いて遅延固定動作を行うと、内部クロックＤＣＬＫを使用して遅延固定動作を行うときより、遅延固定動作に消費される電流が減少する。
位相比較器１３０は、ディバイダー１２０から出力される基準クロックＲＣとフィードバッククロックＦＣとの位相を比較する。
遅延制御部１４０は、位相比較器１３０から提供される基準クロックＲＣとフィードバッククロックＦＣとの位相を比較した結果に応答して、ダミー遅延ライン１５０と遅延ライン１７０Ａ、１７０Ｂとで遅延される値を調節するように制御する。
ダミー遅延ライン１５０は、遅延制御部１４０の制御に対応する遅延値の分、ディバイダーの出力である基準クロックＲＣを遅延させ、遅延されたクロックＤＣをレプリカモデル１６０に出力する。
レプリカモデル１６０は、システムクロックＣＬＫが入力されて出力バッファに伝達されるまでの遅延値をモデリングするためのものである。特に、クロックバッファ１１０Ａ、１１０Ｂによる遅延時間とクロック信号伝送ライン１８０Ａ、１８０Ｂにより、システムクロックの伝達が遅延される程度をモデリングするようになる。レプリカモデル１６０は、モデリングにより決められた遅延値の分、ダミー遅延ライン１５０から出力される遅延されたクロックＤＣを遅延させてフィードバッククロックＦＣに出力する。レプリカモデル１６０においてモデリングする遅延値は、その正確性によって遅延固定回路で遅延固定されたクロックの正確性が決定される重要な値である。したがって、レプリカモデル１６０は、モデリングする回路と同様の回路を備えるか、又は、モデリングする対象回路を一定割合に減らした回路を備えるようになる。
遅延ライン１７０Ａ、１７０Ｂは、それぞれ内部クロックＲＣＬＫ、ＦＣＬＫを受信して遅延制御部１４０の制御に対応する遅延値の分、遅延させて出力する。ここで、出力された信号は、伝送ライン１８０Ａ、１８０Ｂを介して出力バッファ１９０に出力される。
位相比較器１３０は、入力される２つの信号ＲＣ、ＦＣの位相を比較し、どちらの信号が位相が早い信号であるかを、遅延制御部１４０に出力する。遅延制御部１４０は、位相比較器１３０から出力される信号に応答して、遅延ライン１７０Ａ、１７０Ｂとダミー遅延ライン１５０との遅延値を調整する。具体的に、遅延ライン１７０Ａ、１７０Ｂとダミー遅延ライン１５０との遅延値を増加、又は減少させる。
位相比較器１３０は、入力される２つの信号ＲＣ、ＦＣの位相が同じようになると、遅延制御部１４０は、遅延ライン１７０Ａ、１７０Ｂとダミー遅延ライン１５０との遅延値を変化させずに、固定するようにする。
出力バッファ１９０は、伝送ライン１８０Ａ、１８０Ｂにより伝達された内部クロックＲＣＬＫ、ＦＣＬＫに応答して、メモリコア領域から伝達されたデータＤＡＴＡ＿ＢＵＳを外部に出力する。
一方、クロックバッファ制御部２００は、制御信号ＳＡＰＤ、ＲＡＳＩＤＬＥ、ＣＫＥＢ、ＲＥＦＬＡＧＢを受信して、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃを活性化させるためのイネーブル信号ＣＢ＿ＥＮＢを出力する。クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃは、イネーブル信号ＣＢ＿ＥＮＢが活性化されると、システムクロックＣＬＫ、ＣＬＫＢを受信して内部クロックＲＣＬＫ、ＦＣＬＫ、ＤＣＬＫを出力する。
クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃにおいて、内部クロックＲＣＬＫ、ＦＣＬＫ、ＤＣＬＫを出力しなければ遅延固定動作が行われない。したがって、クロックバッファ制御部２００は、メモリ装置が動作しないときは、不要な電流消費を防止するために、イネーブル信号ＣＢ＿ＥＮＢを不活性化させ、メモリ装置が動作する間にのみ、イネーブル信号ＣＢ＿ＥＮＢを活性化させて出力する。
より効果的にデータを入出力させるために、ＤＤＲメモリ装置は、特定のスペックで動作するように製造されるが、そのステップ別にＤＤＲ、ＤＤＲ２、ＤＤＲ３に分けられる。
図２Ａは、ＤＤＲ２スペックを支援する半導体メモリ装置の動作モードテーブルであり、図２Ｂは、ＤＤＲ３スペックを支援する半導体メモリ装置の動作モードテーブルである。
ここで、制御信号ＳＡＰＤは、スローパワーダウンモードではロジックハイレベル、アクティブパワーダウンモードではロジックローレベルを維持する信号である。クロックイネーブル信号ＣＫＥＢは、メモリ装置の動作中にはシステムクロックをメモリ装置の内部に伝達し、メモリ装置が動作中でないときには、システムクロックをメモリ装置の内部に伝達することを防ぐ信号である。制御信号ＲＥＦＬＡＧＢは、メモリ装置がリフレッシュ動作しているときは、ロジックローレベルにイネーブルされる信号である。制御信号ＲＡＳＩＤＬＥは、アイドルモードにおいてロジックハイレベルを維持し、アクティブモードにおいてロジックローレベルを維持する信号である。
まず、ＤＤＲ２スペックを支援するメモリ装置は、プリチャージパワーダウンモード、すなわち、ＩＤＤ２Ｐ状況では、モードレジスタセットＭＲＳから出力される信号である制御信号ＳＡＰＤのロジックハイレベル又はロジックローレベルに関わらず、遅延固定動作がアップデートされない。すなわち、イネーブル信号ＣＢ＿ＥＮＢは、ロジックハイレベルにならなければならない。
ここで、プリチャージパワーダウンモードであるＩＤＤ２Ｐは、大きく２つに分けられ、スロープリチャージパワーダウンモードであるＩＤＤ２ＰＳとファーストプリチャージパワーダウンモードであるＩＤＤ２ＰＦとがある。
一方、ＤＤＲ３スペックを支援するメモリ装置は、ＩＤＤ２Ｐ状況では、制御信号ＳＡＰＤがハイレベルのときは、スロープリチャージパワーダウンモードとなって遅延固定回路がアップデートされず、制御信号ＳＡＰＤがローレベルのときは、ファーストプリチャージパワーダウンモードとなって遅延固定動作がアップデートされる。遅延固定動作がアップデートされるとは、遅延固定動作が実行され続けていることいい、遅延固定動作がアップデートされないとは、遅延固定動作を実行されないことをいう。すなわち、アップデートされるとは、位相比較器が動作を続け、遅延固定されるべきクロックの追跡を続けることをいい、アップデートされないとは、以前の遅延固定された状態を維持し続け、維持された情報によるクロックが出力されることをいう。パワーダウンモードを脱出した直後にアップデートされなければ、以前の遅延固定されたクロックが直ちに出力バッファに提供される。
また、ＤＤＲ２スペックを支援するメモリ装置は、アクティブパワーダウンモードであるＩＤＤ３Ｐ状況のときは、制御信号ＳＡＰＤがハイレベル（スロープリチャージパワーダウンモードの場合）か、又は、ローレベル（ファーストプリチャージパワーダウンモードの場合）かに応じて遅延固定動作のアップデート可否を決定する。それに対して、ＤＤＲ３スペックを支援するメモリ装置では、制御信号ＳＡＰＤがハイレベル又はローレベルに関わらず、すなわち、スロープリチャージパワーダウンモードか又はファーストプリチャージパワーダウンモードかに関わらず、アクティブパワー状況では、遅延固定動作がアップデートされなければならない。すなわち、イネーブル信号ＣＢ＿ＥＮＢは、ロジックローレベルにならなければならない。
なお、ＤＤＲ２スペックを支援するメモリ装置とＤＤＲ３スペックを支援するメモリ装置は、共にセルフリフレッシュエミュレーションモードＳＲＥＭを支援しなければならない。この時、ＤＤＲ３スペックを支援するメモリ装置は、制御信号ＳＡＰＤがローレベルのとき、ＩＤＤ２ＰＦ動作モードとセルフリフレッシュエミュレーションモードＳＲＥＭとが動作を行った後のアクティブパワーダウンモードに進入する制御信号の組み合わせが同じである。しかし、イネーブル信号ＣＢ＿ＥＮＢは、ＩＤＤ２ＰＦ状況のときは、ローレベルを維持して遅延固定動作のアップデートが生じるようにしなければならない。セルフリフレッシュエミュレーションモードＳＲＥＭ動作を行った後、アクティブパワーダウンモードに進入する状況のときは、制御信号ＣＢ＿ＥＮＢがロジックハイレベルになって、遅延固定動作のアップデートが発生しないようにしなければならない。遅延固定動作のアップデートが生じなければこそ遅延固定回路による電流消費を低減することができる。
図３は、図１に示されたクロックバッファ制御部の第１の実施形態に係る回路図である。
同図は、図２Ａに示された動作モードを説明するテーブルの通りにメモリ素子を動作させるためのクロックバッファ制御部２００の内部回路図である。
同図に示すように、制御信号ＳＡＰＤ、ＲＥＦＬＡＧＢとクロックイネーブル信号ＣＫＥＢとを受信するＮＡＮＤゲートＮＤ１と、制御信号ＲＥＦＬＡＧＢ、ＲＡＳＩＤＬＥとクロックイネーブル信号ＣＫＥＢとを受信するＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ１、ＮＤ２の出力を受信してイネーブル信号ＣＢ＿ＥＮＢを出力するＮＡＮＤゲートＮＤ３とを備える。
また、図４Ａ及び図４Ｂは、図３のクロックバッファ制御部の動作を示したタイミングチャートである。
図４Ａには、制御信号ＳＡＰＤがハイレベルの場合のクロックイネーブル信号ＣＫＥＢ及び制御信号ＲＡＳＩＤＬＥ、ＲＥＦＬＡＧＢの状態に応じてクロックバッファ制御部２００から出力されるイネーブル信号ＣＢ＿ＥＮＢのイネーブルの可否に対する波形が示されている。
なお、図４Ｂには、制御信号ＳＡＰＤがローレベルの場合のクロックイネーブル信号ＣＫＥＢ及び制御信号ＲＡＳＩＤＬＥ、ＲＥＦＬＡＧＢの状態に応じてクロックバッファ制御部２００から出力されるイネーブル信号ＣＢ＿ＥＮＢのイネーブルの可否に対する波形が示されている。
図５は、図１に示されたクロックバッファ制御部の第２の実施形態に係る回路図である。
同図に示すように、第２の実施形態に係るクロックバッファ制御部２００は、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃのオン・オフを制御するイネーブル信号ＣＢ＿ＥＮＢを出力し、同じ論理レベルの制御信号ＣＫＥＢ、ＲＥＦＬＡＧＢに応答し、以前の動作の状態に応じてイネーブル信号ＣＢ＿ＥＮＢの互いに異なる論理レベルを得るためのラッチ２２１を備える。
クロックバッファ制御部２００は、クロックイネーブル信号ＣＫＥＢを受信して内部イネーブル信号を提供する第１のロジック回路部２１０と、クロックイネーブル信号ＣＫＥＢと、リフレッシュ区間において活性化状態を維持するリフレッシュ制御信号ＲＥＦＬＡＧＢとを受信し、備えられたラッチ２２１を用いて動作モードに対応するレベルを有する動作モード選択信号Ｑを出力する第２のロジック回路部２２０と、クロックイネーブル信号ＣＫＥＢの活性化状態に応答し、動作モード選択信号Ｑを内部イネーブル信号ＣＢ＿ＥＮＢとして出力する第３のロジック回路部２３０とを備える。
第１のロジック回路部２１０は、クロックイネーブル信号ＣＫＥＢと、アイドルモードＩＤＬＥで活性化されるアイドルモード制御信号ＲＡＳＩＤＬＥと、セルフリフレッシュエミュレーションモードＳＲＥＭに活性化されるセルフ制御信号ＳＡＰＤとのロジック論理積を行う第１の論理積部を備える。第１の論理積部は、クロックイネーブル信号ＣＫＥＢと、アイドルモード制御信号ＲＡＳＩＤＬＥと、セルフ制御信号ＳＡＰＤとを受信するＮＡＮＤゲートＮＡ４を備える。
第２のロジック回路部２２０は、クロックイネーブル信号ＣＫＥＢとリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第２の論理積部２２１と、クロックイネーブル信号ＣＫＥＢと反転されたリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第３の論理積部２２２と、反転されたクロックイネーブル信号ＣＫＥＢとリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第４の論理積部２２３と、第３の論理積部２２２の出力と第４の論理積部２２３の出力とをそれぞれ一側で受信し、それぞれの出力が相互の他側入力として受信されて、ラッチＬＡをなす第５の論理積部及び第６の論理積部２２４、２２５と、第２の論理積部２２１の出力と第５の論理積部２２４の出力とのロジック論理積を行う第７の論理積部２２６とを備える。
第２のロジック回路部２２０は、クロックイネーブル信号ＣＫＥＢとリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第２の論理積部２２１と、クロックイネーブル信号ＣＫＥＢと反転されたリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第３の論理積部２２２と、反転されたクロックイネーブル信号ＣＫＥＢとリフレッシュ制御信号ＲＥＦＬＡＧＢとのロジック論理積を行う第４の論理積部２２３と、第２の論理積部２２１の出力と第３の論理積部２２２の出力とをそれぞれ一側で受信し、それぞれの出力が相互の他側入力として受信されて、ラッチＬＡをなす第５の論理積部及び第６の論理積部２２４、２２５と、第２の論理積部２２１の出力と第４の論理積部２２３の出力とのロジック論理積を行う第７の論理積部２２６とを備える。
第２の論理積部２２１は、リフレッシュ制御信号ＲＥＦＬＡＧＢとクロックイネーブル信号ＣＫＥＢとを受信するＮＡＮＤゲートＮＤ５と、ＮＡＮＤゲートＮＤ５の出力を反転して第７の論理積部２２６に出力するためのインバータＩ１とを備える。
第３の論理積部２２２は、リフレッシュ制御信号ＲＥＦＬＡＧＢを反転して伝達するインバータＩ２と、クロックイネーブル信号ＣＫＥＢとインバータＩ２の出力とを受信するＮＡＮＤゲートＮＤ６とを備える。
第４の論理積部２２３は、クロックイネーブル信号ＣＫＥＢを反転して伝達するインバータＩ３と、リフレッシュ制御信号ＲＥＦＬＡＧＢとインバータＩ３の出力とを受信するＮＡＮＤゲートＮＤ７とを備える。
第５の論理積部２２４は、第６の論理積部２２５の出力とＮＡＮＤゲートＮＤ６の出力とを受信するＮＡＮＤゲートＮＤ８を備える。
第６の論理積部２２５は、第５の論理積部２２４の出力とＮＡＮＤゲートＮＤ７の出力とを受信するＮＡＮＤゲートＮＤ９を備える。
第７の論理積部２２６は、インバータＩ１の出力とＮＡＮＤゲートＮＤ８の出力とを受信して動作モード選択信号Ｑを出力するＮＡＮＤゲートＮＤ１０を備える。
第３のロジック回路部２３０は、第１のロジック回路部２１０の出力信号と第２のロジック回路部２２０の出力信号とのロジック論理積を行う第８の論理積部を備える。第８の論理積部は、第１のロジック回路部２１０の出力信号と第２のロジック回路部２２０の出力信号とを受信してイネーブル信号ＣＢ＿ＥＮＢを出力するＮＡＮＤゲートＮＤ１１を備える。
本実施形態に係る半導体メモリ装置は、前述したようなクロックバッファ制御部を具備し、ＤＤＲ３スペックを支援するために、スロープリチャージパワーダウンモードＩＤＤ２ＰＳ、ファーストプリチャージパワーダウンモードＩＤＤ２ＰＦ、セルフリフレッシュエミュレーションモードＳＲＥＭ、アクティブパワーダウンモードＩＤＤ３Ｐを支援する。すなわち、クロックバッファ制御部２００が、前記４つの動作モードに応じてクロックバッファを適切に制御する。
図６Ａ及び図６Ｂは、図３のクロックバッファ制御部の動作を示したタイミングチャートである。図７は、図１の半導体メモリ装置のセルフリフレッシュエミュレーションモードＳＲＥＭを示したタイミングチャートである。
以下では、図５、図６Ａ、図６Ｂ及び図７を参照し、本実施形態に係る半導体メモリ装置の動作に対して説明する。
最初に、スロープリチャージパワーダウンモードであるＩＤＤ２ＰＳの場合、モードレジスタセットに格納されたコードによる制御信号ＳＡＰＤはハイレベルでセットされ、クロックイネーブル信号ＣＫＥＢはローレベルであり、制御信号ＲＡＳＩＤＬＥはプリチャージパワーダウンモードであるからハイレベル、制御信号ＲＥＦＬＡＧＢはリフレッシュ動作を行う途中でないためハイレベルである。この信号の組み合わせにより、クロックバッファ制御部２００の出力信号であるイネーブル信号ＣＢ＿ＥＮＢは、ハイレベルにディセーブルされた状態で出力される。したがって、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃから内部クロックが出力されず、それにより、遅延固定回路の遅延固定動作は行われない。
一方、ファーストプリチャージパワーダウンモードであるＩＤＤ２ＰＦの場合は、制御信号ＳＡＰＤがローレベルでセットされ、残りの信号は同じであるため、クロックバッファ制御部２００の出力信号であるイネーブル信号ＣＢ＿ＥＮＢは、ローレベルにイネーブルされた状態で出力される。したがって、クロックバッファ１１０Ａ、１１０Ｂ、１１０Ｃから内部クロックが出力され、それにより、遅延固定回路の遅延固定動作が行われる。
第２に、アクティブパワーダウンモードであるＩＤＤ３Ｐの場合、制御信号ＲＡＳＩＤＬＥは、アクティブ状況ではローレベルを維持し、制御信号ＲＥＦＬＡＧＢはハイレベルを維持し、制御信号ＳＡＰＤはハイレベルかローレベルかに関わらず、イネーブル信号ＣＢ＿ＥＮＢがローレベルになって遅延固定ループの遅延固定動作が行われる。
第３に、セルフリフレッシュエミュレーションモードの場合について説明する。まず、セルフリフレッシュエミュレーションモードについて説明する。このモードは、図７によく示されている。このモードは、ＤＤＲ２スペックやＤＤＲ３スペックを実現するためのものである。このモードは、ユーザＵＳＥＲがセルフリフレッシュ動作モードを使用する代りに、メモリ装置に対するアクセスが不要な場合に、メモリ装置が動作モードをパワーダウンモードに変化させた後、リフレッシュが必要な時点でのみ、クロックイネーブル信号ＣＫＥＢをハイレベルに活性化させ、オートリフレッシュ命令を利用したリフレッシュを行うようにする動作モードをいう。この場合、外部のチップセット等のメモリ装置に命令語を提供する装置において、ｔＲＥＦｉ（７．８ｕｓ）ごとにオートリフレッシュ命令を印加することができ、外部装置のリフレッシュ制御動作が簡便になるという長所がある。
また、ローパワーモードからのリカバリータイム、すなわち、読み出し命令語を印加し、次に、読み出し命令語を印加できるタイミングを約６ｔｃｋ程度に、最小限に減少することができる。参考に、セルフリフレッシュを使用すると、セルフリフレッシュモードを脱出した後、約２００ｔｃｋのリカバリータイムが必要となる。
このような長所を有したセルフリフレッシュエミュレーションモードは、ローパワーダウンモードに留まることができるタイミング制約があまりない。すなわち、パワーダウンモードに留まる最小限の時間が非常に小さくなる。したがって、セルフリフレッシュエミュレーションモードで一定の時間が過ぎた後、そのモードを脱出した後、直ちに読み出し命令を行ったときには、遅延固定回路の遅延固定された情報が以前の値と異なるようになる。これは、遅延固定された値を探す時間が十分でないためである。そのため、ｔＡＣスペックに抜け出た状態でメモリ装置が動作できる。この問題を解決するために、セルフリフレッシュエミュレーションモードで動作するときは、メモリ装置の内部に遅延固定された情報を周期的にアップデートする必要がある。
このときの動作を説明すれば、クロックイネーブル信号をハイレベルからローレベルにパワーダウンモードで進入させる。このとき、オートリフレッシュ命令を印加すれば、制御信号ＲＡＳＩＤＬＥは、内部的にオートリフレッシュが終わるまでローレベル状態となり、制御信号ＲＥＦＬＡＧＢもローレベル状態となりながらイネーブル信号ＣＢ＿ＥＮＢはローレベルになって遅延固定回路のアップデート動作が行われる。すなわち、ｔＲＥＦｉ（７．８ｕｓ）ごとに遅延固定回路のアップデート動作をするようになる。この時、遅延固定回路の遅延固定情報アップデータ時間は、メモリ装置の内部オートリフレッシュ時間より長くすることが必要となるため、制御信号ＲＥＦＬＡＧＢは、遅延固定回路が十分に遅延固定動作を行い、かつ、アップデートする時間を稼ぐことができるようにする。すなわち、図７に示すように、△Ｔの分、制御信号ＲＥＦＬＡＧＢは、制御信号ＲＡＳＩＤＬＥより更に長い間、ローレベルの状態でいるようになる。
この時、ＤＤＲ３スペックの動作モードを説明すれば（図２を参照）、ＩＤＤ２ＰＦとＳＲＥＭ動作の際のパワーダウンモード信号とが同じようになる。すなわち、制御信号ＳＡＰＤはローレベル、制御信号ＲＥＦＬＡＧＢはハイレベル、クロックイネーブル信号ＣＫＥＢはローレベルであり、制御信号ＲＡＳＩＤＬＥはハイレベルであって、同じである。しかし、イネーブル信号ＣＢ＿ＥＮＢは、ＩＤＤ２ＰＦの場合には、ローレベルとなって遅延固定回路の遅延固定動作が行われなければならず、セルフリフレッシュエミュレーションモードでは、イネーブル信号ＣＢ＿ＥＮＢは、ハイレベルとなって遅延固定回路の遅延固定動作が行われてはいけない。
このような問題を解決するために、図５のＮＡＮＤゲートから構成されたラッチＬＡ回路が挿入された。ＩＤＤ２ＰＦの場合には、ラッチＬＡの出力値がローレベルの状態で、動作モード選択信号Ｑのレベルはハイレベルになり、イネーブル信号ＣＢ＿ＥＮＢはローレベルになる。したがって、遅延固定回路の遅延固定動作は行われる。
それに対して、セルフリフレッシュエミュレーションモードでは、制御信号ＲＥＦＬＡＧＢがローレベルになるので、ラッチの出力信号が以前の値であるハイレベルを記憶しており、動作モード選択信号Ｑはローレベルになり、そのため、イネーブル信号ＣＢ＿ＥＮＢをハイレベルで出力させる。したがって、遅延固定回路の遅延固定動作は行われない。よって、遅延固定回路により消費される電流を低減することができるようになる。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の好ましい実施形態に係る半導体装置を示したブロック図である。 図１に示された半導体装置の動作モードを示したテーブル図である。 図１に示された半導体装置の動作モードを示したテーブル図である。 図１に示されたクロックバッファ制御部の第１の実施形態に係る回路図である。 図３のクロックバッファ制御部の動作を示したタイミングチャートである。 図３のクロックバッファ制御部の動作を示したタイミングチャートである。 図１に示されたクロックバッファ制御部の第２の実施形態に係る回路図である。 図３のクロックバッファ制御部の動作を示したタイミングチャートである。 図３のクロックバッファ制御部の動作を示したタイミングチャートである。 図１の半導体装置のＳＲＥＭモードを示したタイミングチャートである。
符号の説明
２００ クロックバッファ制御部
１１０Ａ、１１０Ｂ、１１０Ｃ クロックバッファ
１２０ ディバイダー
１３０ 位相比較器
１４０ 遅延制御部
１５０ ダミー遅延ライン
１６０ レプリカモデル
１７０Ａ、１７０Ｂ 遅延ライン
１８０Ａ、１８０Ｂ クロック信号伝送ライン
１９０ 出力バッファ

Claims (29)

  1. 外部からシステムクロックを受信して内部クロックに出力するクロックバッファと、
    データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、
    前記遅延固定された内部クロックに同期させてデータを出力するデータ出力バッファと、
    以前の動作の状態に応じて前記クロックバッファのオン・オフを制御するためのイネーブル信号を出力するクロックバッファ制御部と、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記クロックバッファ制御部が、
    同じ論理レベルの制御信号に応答し、以前の動作の状態に応じて前記イネーブル信号の互いに異なる論理レベルを得るためのラッチを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記クロックバッファ制御部が、
    クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、
    前記クロックイネーブル信号と、リフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、
    前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第１のロジック回路部が、
    前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第１の論理積手段が、
    前記クロックイネーブル信号と、前記アイドルモード制御信号と、前記セルフ制御信号とを受信するＮＡＮＤゲートを備えることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記第２のロジック回路部が、
    前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、
    前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、
    反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、
    前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、
    前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、
    を備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第２の論理積手段が、
    前記リフレッシュ制御信号と前記クロックイネーブル信号とを受信する第１のＮＡＮＤゲートと、
    該第１のＮＡＮＤゲートの出力を反転して、前記第７の論理積手段に出力する第１のインバータと、
    を備えることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記第３の論理積手段が、
    前記リフレッシュ制御信号を反転して伝達する第２のインバータと、
    前記クロックイネーブル信号と前記第２のインバータの出力とを受信する第２のＮＡＮＤゲートと、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第４の論理積手段が、
    前記クロックイネーブル信号を反転して伝達する第３のインバータと、
    前記リフレッシュ制御信号と前記第３のインバータの出力とを受信する第３のＮＡＮＤゲートと、
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第５の論理積手段が、
    前記第６の論理積手段の出力と前記第２のＮＡＮＤゲートの出力とを受信する第４のＮＡＮＤゲートを備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第６の論理積手段が、
    前記第５の論理積手段の出力と前記第３のＮＡＮＤゲートの出力とを受信する第５のＮＡＮＤゲートを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記第７の論理積手段が、
    前記第１のインバータの出力と前記第４のＮＡＮＤゲートの出力を受信して、前記動作モード選択信号を出力する第６のＮＡＮＤゲートを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第３のロジック回路部が、
    前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第８の論理積手段が、
    前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とを受信して、前記イネーブル信号を出力するＮＡＮＤゲートを備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 速いプリチャージパワーダウンモードとセルフリフレッシュエミュレーションモードとを有する半導体メモリ装置において、
    外部からシステムクロックを受信して内部クロックとして出力するクロックバッファと、
    データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、
    前記速いプリチャージパワーダウンモードと前記セルフリフレッシュエミュレーションモードによるパワーダウンモードとにおいて、それぞれ同じ論理レベルを有する制御信号が印加され、前記速いプリチャージパワーダウンモード時には、前記クロックバッファをオンさせ、前記セルフリフレッシュエミュレーションモードのパワーダウンモード時には、前記クロックバッファをオフさせるイネーブル信号を生成するためのラッチを備えるクロックバッファ制御部と、
    を備えることを特徴とする半導体メモリ装置。
  16. 前記制御信号が、コマンドデコーダ及びモードレジストから提供されることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記クロックバッファ制御部が、
    クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、
    前記クロックイネーブル信号とリフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、
    前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、
    を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  18. 前記第１のロジック回路部が、
    前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記第２のロジック回路部が、
    前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、
    前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、
    反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、
    前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、
    前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、
    を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記第３のロジック回路部が、
    前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. コマンドデコーダ及びモードレジスタと、
    クロックバッファを備える遅延固定回路と、
    前記クロックバッファのオン・オフを制御して、前記遅延固定回路から出力される遅延固定されたクロック信号をアップデートするか否かを決定するためのイネーブル信号を出力するクロックバッファ制御部と、
    を備え、
    該クロックバッファ制御部が、前記コマンドデコーダ及び前記モードレジスタから同じ論理レベルの入力信号が受信されても、以前のメモリ動作に応じて互いに異なるパワーダウンモードにおいて、互いに異なる論理レベルの前記イネーブル信号を提供するためのラッチを備えることを特徴とする半導体メモリ装置。
  22. 前記クロックバッファ制御部が、
    クロックイネーブル信号を受信して内部イネーブル信号を提供する第１のロジック回路部と、
    前記クロックイネーブル信号とリフレッシュ区間において活性化状態を維持するリフレッシュ制御信号とを受信し、備えられた前記ラッチを用いて動作モードに対応するレベルを有する動作モード選択信号を出力する第２のロジック回路部と、
    前記クロックイネーブル信号の活性化状態に応答し、前記動作モード選択信号を前記内部イネーブル信号として出力する第３のロジック回路部と、
    を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記第１のロジック回路部が、
    前記クロックイネーブル信号と、アイドルモードで活性化されるアイドルモード制御信号と、セルフリフレッシュエミュレーションモードに活性化されるセルフ制御信号とのロジック論理積を行う第１の論理積手段を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第２のロジック回路部が、
    前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第２の論理積手段と、
    前記クロックイネーブル信号と反転された前記リフレッシュ制御信号とのロジック論理積を行う第３の論理積手段と、
    反転された前記クロックイネーブル信号と前記リフレッシュ制御信号とのロジック論理積を行う第４の論理積手段と、
    前記第３の論理積手段の出力と前記第４の論理積手段の出力とをそれぞれ一側で受信し、それぞれの出力が互いの他側入力として受信されて、前記ラッチをなす第５の論理積手段及び第６の論理積手段と、
    前記第２の論理積手段の出力と前記第５の論理積手段の出力とのロジック論理積を行う第７の論理積手段と、
    を備えることを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記第３のロジック回路部が、
    前記第１のロジック回路部の出力信号と前記第２のロジック回路部の出力信号とのロジック論理積を行う第８の論理積手段を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 半導体メモリ装置において、
    外部からシステムクロックを受信して内部クロックとして出力するクロックバッファと、
    データの出力タイミングが前記システムクロックに同期するように、前記内部クロックの遅延を制御する遅延固定回路部と、
    複数の動作モードに応じてクロックバッファのオン・オフを制御するクロックバッファ制御部と、
    を備えることを特徴とする半導体メモリ装置。
  27. 前記動作モードには、スロープリチャージパワーダウンモード、ファーストプリチャージパワーダウンモード、アクティブパワーダウンモード、及びセルフリフレッシュエミュレーションモードがあることを特徴とする請求項２６に記載の半導体メモリ装置。
  28. 前記クロックバッファ制御部が、
    前記ファーストプリチャージパワーダウンモードと前記セルフリフレッシュエミュレーションモードによるパワーダウンモードとにおいてそれぞれ同じ論理レベルを有する制御信号を受信し、前記ファーストプリチャージパワーダウンモード時には、前記クロックバッファをオンさせ、前記セルフリフレッシュエミュレーションモードのパワーダウンモード時には、前記クロックバッファをオフさせるイネーブル信号を生成するためのラッチを備えることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記遅延固定回路部から出力された遅延固定された内部クロックに同期させてデータを出力させるデータ出力バッファをさらに備えることを特徴とする請求項２６に記載の半導体メモリ装置。
JP2006263629A 2005-09-28 2006-09-27 半導体メモリ装置 Active JP5011485B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2005-0090864 2005-09-28
KR20050090864 2005-09-28
KR10-2006-0049114 2006-05-31
KR1020060049114A KR100808052B1 (ko) 2005-09-28 2006-05-31 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JP2007095279A true JP2007095279A (ja) 2007-04-12
JP5011485B2 JP5011485B2 (ja) 2012-08-29

Family

ID=38045082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006263629A Active JP5011485B2 (ja) 2005-09-28 2006-09-27 半導体メモリ装置

Country Status (5)

Country Link
US (2) US7430143B2 (ja)
JP (1) JP5011485B2 (ja)
KR (1) KR100808052B1 (ja)
CN (1) CN1945733B (ja)
TW (1) TWI323461B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131277A (ja) * 2011-12-22 2013-07-04 Elpida Memory Inc 半導体装置及びその製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4775141B2 (ja) * 2005-09-29 2011-09-21 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
KR100668861B1 (ko) * 2005-10-06 2007-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100834399B1 (ko) 2007-01-10 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR101018706B1 (ko) * 2007-03-29 2011-03-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7729191B2 (en) 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
KR100881401B1 (ko) * 2007-11-02 2009-02-02 주식회사 하이닉스반도체 클럭 동기화 회로 및 클럭 동기화 방법
KR100940849B1 (ko) * 2008-08-08 2010-02-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
JP2010219751A (ja) * 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
TWI416302B (zh) * 2009-11-20 2013-11-21 Ind Tech Res Inst 具電源模式感知之時脈樹及其合成方法
CN102467958B (zh) * 2010-11-18 2015-03-04 北京兆易创新科技股份有限公司 一种动态存储器的刷新频率装置及其方法
KR101944964B1 (ko) * 2012-01-13 2019-02-01 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US8934317B2 (en) 2012-01-13 2015-01-13 Samsung Electronics Co., Ltd. Semiconductor memory devices having internal clock signals and memory systems including such memory devices
KR101878903B1 (ko) * 2012-03-30 2018-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9443602B2 (en) * 2013-08-23 2016-09-13 Kabushiki Kaisha Toshiba Storage device and data latch timing adjustment method
KR102476357B1 (ko) 2015-08-06 2022-12-09 삼성전자주식회사 클럭 관리 유닛과 이를 적용하는 집적 회로 및 시스템 온 칩 및 그 동작 방법
US10381055B2 (en) 2015-12-26 2019-08-13 Intel Corporation Flexible DLL (delay locked loop) calibration
US9858217B1 (en) * 2016-06-29 2018-01-02 Qualcomm Incorporated Within-die special oscillator for tracking SRAM memory performance with global process variation, voltage and temperature
JP6171066B1 (ja) * 2016-09-01 2017-07-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10110210B2 (en) * 2016-12-16 2018-10-23 Intel Corporation Apparatus and method for strobe centering for source synchronous links
US10210918B2 (en) * 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US10090026B2 (en) 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
KR102608910B1 (ko) * 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
US11658668B2 (en) 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147967A (ja) * 1994-11-22 1996-06-07 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH11317076A (ja) * 1998-01-21 1999-11-16 Fujitsu Ltd 入力回路および該入力回路を有する半導体集積回路
JP2000021165A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 集積回路装置
JP2003132680A (ja) * 2001-06-30 2003-05-09 Hynix Semiconductor Inc レジスタ制御ディレイロックループ及びそれを備えた半導体デバイス
JP2004047066A (ja) * 2002-07-12 2004-02-12 Samsung Electronics Co Ltd パワーダウン脱出を選択することができる装置及びその方法
JP2005020686A (ja) * 2003-06-27 2005-01-20 Hynix Semiconductor Inc Ｄｌｌ回路及びその駆動方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200148881Y1 (ko) 1996-10-31 1999-06-15 전주범 위성 방송 수신기의 도어 개폐장치
US6275086B1 (en) * 1998-11-19 2001-08-14 Fujitsu Limited Clock signal generator for an integrated circuit
KR100328673B1 (ko) * 1999-11-30 2002-03-20 윤종용 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR100318431B1 (ko) 1999-12-24 2001-12-24 박종섭 양방향 오실레이터와 카운터를 이용한 지연고정루프
KR100374641B1 (ko) * 2000-11-24 2003-03-04 삼성전자주식회사 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
JP4071933B2 (ja) * 2000-12-27 2008-04-02 富士通株式会社 半導体集積回路と信号取り込み方法
JP2003297083A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
KR100484252B1 (ko) 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
KR20040100249A (ko) * 2003-05-22 2004-12-02 주식회사 하이닉스반도체 동기식 반도체 메모리 소자의 지연고정루프
JP2005025903A (ja) * 2003-07-01 2005-01-27 Nec Micro Systems Ltd 半導体記憶装置
US7343502B2 (en) 2004-07-26 2008-03-11 Intel Corporation Method and apparatus for dynamic DLL powerdown and memory self-refresh

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147967A (ja) * 1994-11-22 1996-06-07 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH11317076A (ja) * 1998-01-21 1999-11-16 Fujitsu Ltd 入力回路および該入力回路を有する半導体集積回路
JP2000021165A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 集積回路装置
JP2003132680A (ja) * 2001-06-30 2003-05-09 Hynix Semiconductor Inc レジスタ制御ディレイロックループ及びそれを備えた半導体デバイス
JP2004047066A (ja) * 2002-07-12 2004-02-12 Samsung Electronics Co Ltd パワーダウン脱出を選択することができる装置及びその方法
JP2005020686A (ja) * 2003-06-27 2005-01-20 Hynix Semiconductor Inc Ｄｌｌ回路及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131277A (ja) * 2011-12-22 2013-07-04 Elpida Memory Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN1945733A (zh) 2007-04-11
JP5011485B2 (ja) 2012-08-29
US7843745B2 (en) 2010-11-30
KR100808052B1 (ko) 2008-03-07
US7430143B2 (en) 2008-09-30
TWI323461B (en) 2010-04-11
TW200739581A (en) 2007-10-16
KR20070035943A (ko) 2007-04-02
US20090040838A1 (en) 2009-02-12
US20070070731A1 (en) 2007-03-29
CN1945733B (zh) 2012-05-02

Similar Documents

Publication Publication Date Title
JP5011485B2 (ja) 半導体メモリ装置
KR100422572B1 (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US8400868B2 (en) Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
JP4775141B2 (ja) 遅延固定ループ回路
KR100815185B1 (ko) 동기식 반도체 메모리 소자의 지연고정루프 및 그 구동방법
US20080272812A1 (en) Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
KR100413758B1 (ko) 지연 동기 루프를 구비하는 반도체 메모리 장치
US6954094B2 (en) Semiconductor memory device having partially controlled delay locked loop
US6545941B2 (en) Clock synchronous circuit
KR100486922B1 (ko) 반도체 기억 장치
US7791963B2 (en) Semiconductor memory device and operation method thereof
KR20080028617A (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
KR101092995B1 (ko) 반도체 메모리 장치와 그의 구동 방법
KR20040090842A (ko) 클럭활성화 시점을 선택하는 반도체메모리장치
KR20100076766A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111121

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120319

TRDD Decision of grant or rejection written
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120402

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120403

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120424

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5011485

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250