JPH08106108A - 薄膜トランジスタマトリクス及びその製造方法 - Google Patents
薄膜トランジスタマトリクス及びその製造方法Info
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- JPH08106108A JPH08106108A JP24133294A JP24133294A JPH08106108A JP H08106108 A JPH08106108 A JP H08106108A JP 24133294 A JP24133294 A JP 24133294A JP 24133294 A JP24133294 A JP 24133294A JP H08106108 A JPH08106108 A JP H08106108A
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Abstract
(57)【要約】
【目的】 液晶ディスプレイなどに用いられる薄膜トラ
ンジスタマトリクスの製造方法に関し、バスライン同士
の交差部においてバスライン同士の短絡を防止し、液晶
表示パネルの歩留まりの向上を図る。 【構成】 分断部を有する下層バスライン２Ａ／２Ｂ，
３Ａ／３Ｂを基板１上に形成する工程と、下層バスライ
ン２Ａ／２Ｂ，３Ａ／３Ｂ上に第１の層間絶縁膜４を形
成する工程と、下層バスライン２Ａ／２Ｂ，３Ａ／３Ｂ
の分断部と交差する上層バスラインＤＢを形成する工程
と、全面に第２の層間絶縁膜８を形成する工程と、第１
及び第２の層間絶縁膜４，８をエッチングし、除去し
て、分断部の両側の下層バスライン２Ａ／２Ｂ，３Ａ／
３Ｂ上にそれぞれ開口Ｃ１／Ｃ２，Ｃ３／Ｃ４を形成す
る工程と、開口Ｃ１／Ｃ２，Ｃ３／Ｃ４を介して分断部
の両側の下層バスライン２Ａ／２Ｂ，３Ａ／３Ｂを接続
する接続導体層９Ａ，９Ｂを形成する工程とを有する。
ンジスタマトリクスの製造方法に関し、バスライン同士
の交差部においてバスライン同士の短絡を防止し、液晶
表示パネルの歩留まりの向上を図る。 【構成】 分断部を有する下層バスライン２Ａ／２Ｂ，
３Ａ／３Ｂを基板１上に形成する工程と、下層バスライ
ン２Ａ／２Ｂ，３Ａ／３Ｂ上に第１の層間絶縁膜４を形
成する工程と、下層バスライン２Ａ／２Ｂ，３Ａ／３Ｂ
の分断部と交差する上層バスラインＤＢを形成する工程
と、全面に第２の層間絶縁膜８を形成する工程と、第１
及び第２の層間絶縁膜４，８をエッチングし、除去し
て、分断部の両側の下層バスライン２Ａ／２Ｂ，３Ａ／
３Ｂ上にそれぞれ開口Ｃ１／Ｃ２，Ｃ３／Ｃ４を形成す
る工程と、開口Ｃ１／Ｃ２，Ｃ３／Ｃ４を介して分断部
の両側の下層バスライン２Ａ／２Ｂ，３Ａ／３Ｂを接続
する接続導体層９Ａ，９Ｂを形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
クス及びその製造方法に関し、更に詳しくいえば、液晶
ディスプレイ等に用いられる薄膜トランジスタマトリク
ス及びその製造方法に関する。近年、ラップトップパー
ソナルコンピューターや壁掛けテレビに使用する薄膜ト
ランジスタ（ＴＦＴ：Thin Film Transistor）マトリ
クス型カラー液晶パネルの開発が進められている。ＴＦ
Ｔマトリクス型カラー液晶パネルは、その表示品質がＣ
ＲＴと代替できる性能を確保できる事が認知されつつあ
るが、価格・信頼性・製造歩留りの点で更なる改善が望
まれている。
クス及びその製造方法に関し、更に詳しくいえば、液晶
ディスプレイ等に用いられる薄膜トランジスタマトリク
ス及びその製造方法に関する。近年、ラップトップパー
ソナルコンピューターや壁掛けテレビに使用する薄膜ト
ランジスタ（ＴＦＴ：Thin Film Transistor）マトリ
クス型カラー液晶パネルの開発が進められている。ＴＦ
Ｔマトリクス型カラー液晶パネルは、その表示品質がＣ
ＲＴと代替できる性能を確保できる事が認知されつつあ
るが、価格・信頼性・製造歩留りの点で更なる改善が望
まれている。
【０００２】
【従来の技術】図７に一般的なＴＦＴマトリクスの部分
平面図を示す。図７に示すように、ＴＦＴとこれに接続
された画素電極ＰＥとがマトリクス状に配置され、ＴＦ
Ｔのゲート電極が共通のゲートバスラインＧＢに、ドレ
イン電極が共通のドレインバスラインＤＢにそれぞれ接
続され、各画素電極ＰＥの下層に補助容量バスラインＳ
ＣＢが形成されてなるものである。
平面図を示す。図７に示すように、ＴＦＴとこれに接続
された画素電極ＰＥとがマトリクス状に配置され、ＴＦ
Ｔのゲート電極が共通のゲートバスラインＧＢに、ドレ
イン電極が共通のドレインバスラインＤＢにそれぞれ接
続され、各画素電極ＰＥの下層に補助容量バスラインＳ
ＣＢが形成されてなるものである。
【０００３】上記のＴＦＴマトリクスの形成方法を図８
〜図１０を参照しながら説明する。なお、図８は完成さ
れたＴＦＴマトリクスの一画素部の上面図であり、図９
（ａ）〜（ｆ）及び図１０（ａ），（ｂ）は従来例に係
るＴＦＴマトリクスの一部分であるドレインバスライン
の製造工程を示す断面図である。図９（ａ）〜（ｆ）及
び図１０（ａ），（ｂ）において左側の断面図は図８の
Ｘ−Ｘ線断面におけるものであり、右側の断面図は図８
のＹ−Ｙ線断面におけるものである。
〜図１０を参照しながら説明する。なお、図８は完成さ
れたＴＦＴマトリクスの一画素部の上面図であり、図９
（ａ）〜（ｆ）及び図１０（ａ），（ｂ）は従来例に係
るＴＦＴマトリクスの一部分であるドレインバスライン
の製造工程を示す断面図である。図９（ａ）〜（ｆ）及
び図１０（ａ），（ｂ）において左側の断面図は図８の
Ｘ−Ｘ線断面におけるものであり、右側の断面図は図８
のＹ−Ｙ線断面におけるものである。
【０００４】まず、図９（ａ）に示すように、透明基板
２１上に金属膜を形成した後、パターニングし、ゲート
バスライン（ＧＢ）２２Ａと補助容量バスライン（ＳＣ
Ｂ）２２Ｂを同時に形成する。次に、図９（ｂ）に示す
ように、全面にゲート絶縁膜２３とＴＦＴの動作半導体
層となるアモルファスシリコン膜（以下ａ−Ｓｉ膜と称
する）２４及びチャネル保護膜２４′を連続的に形成す
る。
２１上に金属膜を形成した後、パターニングし、ゲート
バスライン（ＧＢ）２２Ａと補助容量バスライン（ＳＣ
Ｂ）２２Ｂを同時に形成する。次に、図９（ｂ）に示す
ように、全面にゲート絶縁膜２３とＴＦＴの動作半導体
層となるアモルファスシリコン膜（以下ａ−Ｓｉ膜と称
する）２４及びチャネル保護膜２４′を連続的に形成す
る。
【０００５】次に、図９（ｃ）に示すように、所定の領
域のチャネル保護膜２４′をエッチングし、除去して、
図９（ｄ）に示すように、ｎ+ 型のアモルファスシリコ
ン膜（以下ｎ+ ａ−Ｓｉ膜と称する）２５とＣｒ膜２６
を形成する。その後、Ｃｒ膜２６及びｎ+ ａ−Ｓｉ層２
５をパターニングして、ソース／ドレイン電極とＴＦＴ
のコンタクト層を形成するするとともに、Ｃｒ膜２６
Ａ，ｎ + ａ−Ｓｉ膜２５Ａ，ａ−Ｓｉ膜２４Ａの３層膜
から構成される図９（ｅ）に示すようなドレインバスラ
インＤＢを形成する。
域のチャネル保護膜２４′をエッチングし、除去して、
図９（ｄ）に示すように、ｎ+ 型のアモルファスシリコ
ン膜（以下ｎ+ ａ−Ｓｉ膜と称する）２５とＣｒ膜２６
を形成する。その後、Ｃｒ膜２６及びｎ+ ａ−Ｓｉ層２
５をパターニングして、ソース／ドレイン電極とＴＦＴ
のコンタクト層を形成するするとともに、Ｃｒ膜２６
Ａ，ｎ + ａ−Ｓｉ膜２５Ａ，ａ−Ｓｉ膜２４Ａの３層膜
から構成される図９（ｅ）に示すようなドレインバスラ
インＤＢを形成する。
【０００６】次に、図９（ｆ）に示すように、全面に層
間絶縁膜２７を形成する。次いで、ＴＦＴのソース電極
上、及び補助容量電極上にビアホールを形成する。次
に、図１０（ａ）に示すように全面にＩＴＯ（Indium T
in Oxide）膜２８を形成した後、ＩＴＯ膜２８を選択的
にエッチング・除去して、図１０（ｂ）や図８に示すよ
うに、画素電極２８Ａ及びドレインバスラインＤＢを挟
んで隣接する画素電極２８Ｂを形成する。
間絶縁膜２７を形成する。次いで、ＴＦＴのソース電極
上、及び補助容量電極上にビアホールを形成する。次
に、図１０（ａ）に示すように全面にＩＴＯ（Indium T
in Oxide）膜２８を形成した後、ＩＴＯ膜２８を選択的
にエッチング・除去して、図１０（ｂ）や図８に示すよ
うに、画素電極２８Ａ及びドレインバスラインＤＢを挟
んで隣接する画素電極２８Ｂを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、以下に示すような問題が生じる。す
なわち、ゲートバスライン２２Ａを形成した後に、図１
１（ａ）に示すように、ゲートバスライン２２Ａとドレ
インバスラインＤＢの交差領域において、ゲートバスラ
イン２２Ａ上に異物２９が付着する場合がある。このよ
うな場合には、図１１（ｂ）に示すように、引き続いて
ゲート絶縁膜２３を形成し、その後図１１（ｃ）に示す
ようにドレインバスラインＤＢを形成すると、異物２９
が導電性の物質である場合には異物２９を介してゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。
来の方法によると、以下に示すような問題が生じる。す
なわち、ゲートバスライン２２Ａを形成した後に、図１
１（ａ）に示すように、ゲートバスライン２２Ａとドレ
インバスラインＤＢの交差領域において、ゲートバスラ
イン２２Ａ上に異物２９が付着する場合がある。このよ
うな場合には、図１１（ｂ）に示すように、引き続いて
ゲート絶縁膜２３を形成し、その後図１１（ｃ）に示す
ようにドレインバスラインＤＢを形成すると、異物２９
が導電性の物質である場合には異物２９を介してゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。
【０００８】また、上記の異物２９が導電性の物質でな
かった場合にも、異物２９が付着していることによりこ
のゲート絶縁膜２３が正常に形成されず、膜厚が薄くな
ったり、クラックが入ったりすることがある。この場
合、クラック等にｎ+ ａ−Ｓｉ膜２５Ａが入り込んだ
り、或いはゲート絶縁膜２３が破壊したりして、ゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。
かった場合にも、異物２９が付着していることによりこ
のゲート絶縁膜２３が正常に形成されず、膜厚が薄くな
ったり、クラックが入ったりすることがある。この場
合、クラック等にｎ+ ａ−Ｓｉ膜２５Ａが入り込んだ
り、或いはゲート絶縁膜２３が破壊したりして、ゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。
【０００９】上述の問題はゲートバスライン２２Ａとド
レインバスラインＤＢの交差部のみならず、補助容量バ
スライン２２ＢとドレインバスラインＤＢとの交差部で
も生じる。このような欠陥のあるＴＦＴマトリクスを液
晶表示パネルに用いると、表示画面において線欠陥が生
じるため、致命的な欠陥となり、液晶表示パネルの歩留
まりが低下してしまう。
レインバスラインＤＢの交差部のみならず、補助容量バ
スライン２２ＢとドレインバスラインＤＢとの交差部で
も生じる。このような欠陥のあるＴＦＴマトリクスを液
晶表示パネルに用いると、表示画面において線欠陥が生
じるため、致命的な欠陥となり、液晶表示パネルの歩留
まりが低下してしまう。
【００１０】本発明はこのような問題に鑑みてなされた
ものであって、バスライン同士の交差部においてバスラ
イン同士の短絡を防止し、液晶表示パネルの歩留まりの
向上を図ることが可能な薄膜トランジスタマトリクス及
びその製造方法を提供することを目的とする。
ものであって、バスライン同士の交差部においてバスラ
イン同士の短絡を防止し、液晶表示パネルの歩留まりの
向上を図ることが可能な薄膜トランジスタマトリクス及
びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記した課題は、第１
に、マトリクス状に交差配置された薄膜トランジスタの
ゲートバスライン又は補助容量バスラインになる下層バ
スラインと、前記薄膜トランジスタのドレインバスライ
ンになる上層バスラインとのうちいずれかは前記下層バ
スライン及び前記上層バスラインの交差領域で分断部を
有し、かつ分断された前記下層バスライン或いは前記上
層バスラインはその上に設けられた絶縁膜に形成された
開口を介して接続導体層により接続されていることを特
徴とする薄膜トランジスタマトリクスによって達成さ
れ、第２に、マトリクス状に交差配置された薄膜トラン
ジスタのゲートバスライン又は補助容量バスラインにな
る下層バスライン或いは前記薄膜トランジスタの上層バ
スラインのうち少なくともいずれか一方は前記下層バス
ライン及び前記上層バスラインの交差領域で複数のライ
ンに分岐した分岐部を有することを特徴とする薄膜トラ
ンジスタマトリクスによって達成され、第３に、薄膜ト
ランジスタのゲートバスライン又は補助容量バスライン
となり、分断部を有する下層バスラインを基板上に形成
する工程と、前記下層バスライン上に第１の層間絶縁膜
を形成する工程と、前記下層バスラインの前記分断部と
前記第１の層間絶縁膜を介して交差し、前記薄膜トラン
ジスタのゲートバスラインとなる上層バスラインを形成
する工程と、全面に第２の層間絶縁膜を形成する工程
と、前記第１及び第２の層間絶縁膜を選択的にエッチン
グし、前記分断部の両端の前記下層バスラインに達する
開口を形成する工程と、前記開口を介して前記分断部の
両端の前記下層バスラインを接続する接続導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
マトリクスの製造方法によって達成され、第４に、薄膜
トランジスタのゲートバスライン又は補助容量バスライ
ンとなる下層バスラインを基板上に形成する工程と、前
記下層バスライン上に第１の層間絶縁膜を形成する工程
と、前記下層バスラインと第１の層間絶縁膜を介して交
差し、かつ前記薄膜トランジスタのドレインバスライン
となり、前記交差領域において分断部を有する上層バス
ラインを形成する工程と、全面に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜を選択的にエッチ
ングし、前記分断部の両端の前記上層バスラインに達す
る開口を形成する工程と、前記開口を介して前記分断部
の両端の前記上層バスラインを接続する接続導体層を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法によって達成され、第５に、前
記接続導電体層は、前記薄膜トランジスタの画素電極と
同一の材料である透明導電膜により前記画素電極と共に
形成することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成され、第６に、前記接続導電体
層は前記上層バスライン又は前記下層バスラインと同種
の導電膜からなることを特徴とする薄膜トランジスタマ
トリクスの製造方法によって達成され、第７に、複数の
ラインに分岐した分岐部を有し、薄膜トランジスタのゲ
ートバスライン又は補助容量バスラインとなる下層バス
ラインを基板上に形成する工程と、前記下層バスライン
上に第１の層間絶縁膜を形成する工程と、前記分岐部に
おいて前記第１の層間絶縁膜を介して前記下層バスライ
ンと交差し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、全面に第２の
層間絶縁膜を形成する工程とを有することを特徴とする
薄膜トランジスタマトリクスの製造方法によって達成さ
れ、第８に、薄膜トランジスタのゲートバスライン又は
補助容量バスラインとなる下層バスラインを基板上に形
成する工程と、前記下層バスライン上に第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜を介して前
記下層バスラインと交差し、前記交差領域において複数
のラインに分岐した分岐部を有し、前記薄膜トランジス
タのゲートバスラインとなる上層バスラインを形成する
工程と、全面に第２の層間絶縁膜を形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法によって達成され、第９に、前記第２の層間絶縁
膜を形成する工程の後、前記分岐部の複数のラインのう
ち、少なくとも一つのラインを残してレーザ照射により
切断することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成される。
に、マトリクス状に交差配置された薄膜トランジスタの
ゲートバスライン又は補助容量バスラインになる下層バ
スラインと、前記薄膜トランジスタのドレインバスライ
ンになる上層バスラインとのうちいずれかは前記下層バ
スライン及び前記上層バスラインの交差領域で分断部を
有し、かつ分断された前記下層バスライン或いは前記上
層バスラインはその上に設けられた絶縁膜に形成された
開口を介して接続導体層により接続されていることを特
徴とする薄膜トランジスタマトリクスによって達成さ
れ、第２に、マトリクス状に交差配置された薄膜トラン
ジスタのゲートバスライン又は補助容量バスラインにな
る下層バスライン或いは前記薄膜トランジスタの上層バ
スラインのうち少なくともいずれか一方は前記下層バス
ライン及び前記上層バスラインの交差領域で複数のライ
ンに分岐した分岐部を有することを特徴とする薄膜トラ
ンジスタマトリクスによって達成され、第３に、薄膜ト
ランジスタのゲートバスライン又は補助容量バスライン
となり、分断部を有する下層バスラインを基板上に形成
する工程と、前記下層バスライン上に第１の層間絶縁膜
を形成する工程と、前記下層バスラインの前記分断部と
前記第１の層間絶縁膜を介して交差し、前記薄膜トラン
ジスタのゲートバスラインとなる上層バスラインを形成
する工程と、全面に第２の層間絶縁膜を形成する工程
と、前記第１及び第２の層間絶縁膜を選択的にエッチン
グし、前記分断部の両端の前記下層バスラインに達する
開口を形成する工程と、前記開口を介して前記分断部の
両端の前記下層バスラインを接続する接続導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
マトリクスの製造方法によって達成され、第４に、薄膜
トランジスタのゲートバスライン又は補助容量バスライ
ンとなる下層バスラインを基板上に形成する工程と、前
記下層バスライン上に第１の層間絶縁膜を形成する工程
と、前記下層バスラインと第１の層間絶縁膜を介して交
差し、かつ前記薄膜トランジスタのドレインバスライン
となり、前記交差領域において分断部を有する上層バス
ラインを形成する工程と、全面に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜を選択的にエッチ
ングし、前記分断部の両端の前記上層バスラインに達す
る開口を形成する工程と、前記開口を介して前記分断部
の両端の前記上層バスラインを接続する接続導体層を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法によって達成され、第５に、前
記接続導電体層は、前記薄膜トランジスタの画素電極と
同一の材料である透明導電膜により前記画素電極と共に
形成することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成され、第６に、前記接続導電体
層は前記上層バスライン又は前記下層バスラインと同種
の導電膜からなることを特徴とする薄膜トランジスタマ
トリクスの製造方法によって達成され、第７に、複数の
ラインに分岐した分岐部を有し、薄膜トランジスタのゲ
ートバスライン又は補助容量バスラインとなる下層バス
ラインを基板上に形成する工程と、前記下層バスライン
上に第１の層間絶縁膜を形成する工程と、前記分岐部に
おいて前記第１の層間絶縁膜を介して前記下層バスライ
ンと交差し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、全面に第２の
層間絶縁膜を形成する工程とを有することを特徴とする
薄膜トランジスタマトリクスの製造方法によって達成さ
れ、第８に、薄膜トランジスタのゲートバスライン又は
補助容量バスラインとなる下層バスラインを基板上に形
成する工程と、前記下層バスライン上に第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜を介して前
記下層バスラインと交差し、前記交差領域において複数
のラインに分岐した分岐部を有し、前記薄膜トランジス
タのゲートバスラインとなる上層バスラインを形成する
工程と、全面に第２の層間絶縁膜を形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法によって達成され、第９に、前記第２の層間絶縁
膜を形成する工程の後、前記分岐部の複数のラインのう
ち、少なくとも一つのラインを残してレーザ照射により
切断することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成される。
【００１２】
【作 用】本発明の薄膜トランジスタマトリクス及びそ
の製造方法においては、分断部を有する下層バスライン
に対して第１の層間絶縁膜を介して分断部と交差する上
層バスラインを形成している。このため、異物が原因で
第１の層間絶縁膜にクラックが入ったり、第１の層間絶
縁膜が薄くなったりしても、交差領域には下層バスライ
ンが存在しないので、異物が導電性異物である場合、異
物を介する上層バスラインと下層バスラインの短絡は生
じない。また、クラック或いは膜厚の薄い部分を介して
上層バスラインと下層バスラインが短絡することも防止
することが出来る。
の製造方法においては、分断部を有する下層バスライン
に対して第１の層間絶縁膜を介して分断部と交差する上
層バスラインを形成している。このため、異物が原因で
第１の層間絶縁膜にクラックが入ったり、第１の層間絶
縁膜が薄くなったりしても、交差領域には下層バスライ
ンが存在しないので、異物が導電性異物である場合、異
物を介する上層バスラインと下層バスラインの短絡は生
じない。また、クラック或いは膜厚の薄い部分を介して
上層バスラインと下層バスラインが短絡することも防止
することが出来る。
【００１３】更に、この後分断された下層バスライン同
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続されるので、下層バスライン
は全体として正常につながる。これにより、このような
ＴＦＴマトリクスを用いた液晶表示パネルの歩留まりの
向上を図ることが可能となる。
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続されるので、下層バスライン
は全体として正常につながる。これにより、このような
ＴＦＴマトリクスを用いた液晶表示パネルの歩留まりの
向上を図ることが可能となる。
【００１４】また、下層バスラインと交差する上層バス
ラインを形成する際、その交差部で分断部を有する上層
バスラインを形成した場合にも、上記と同様に、交差領
域には上層バスラインが存在しないので、上層バスライ
ンと下層バスラインの短絡は生じない。更に、この後分
断された上層バスライン同士は上層バスラインを被覆す
る第２の層間絶縁膜上に形成した接続導電体層により接
続されるので、上層バスラインは全体として正常につな
がる。
ラインを形成する際、その交差部で分断部を有する上層
バスラインを形成した場合にも、上記と同様に、交差領
域には上層バスラインが存在しないので、上層バスライ
ンと下層バスラインの短絡は生じない。更に、この後分
断された上層バスライン同士は上層バスラインを被覆す
る第２の層間絶縁膜上に形成した接続導電体層により接
続されるので、上層バスラインは全体として正常につな
がる。
【００１５】これにより、このようなＴＦＴマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。特に、逆スタガ型薄膜トランジスタの場
合、下層バスラインとしてゲートバスライン或いは補助
容量バスラインが相当し、上層バスラインとしてドレイ
ンバスラインが相当する。このため、ドレインバスライ
ンとゲートバスライン間の短絡の防止に留まらず、ドレ
インバスラインと補助容量バスライン間の短絡も防止す
ることが可能となる。
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。特に、逆スタガ型薄膜トランジスタの場
合、下層バスラインとしてゲートバスライン或いは補助
容量バスラインが相当し、上層バスラインとしてドレイ
ンバスラインが相当する。このため、ドレインバスライ
ンとゲートバスライン間の短絡の防止に留まらず、ドレ
インバスラインと補助容量バスライン間の短絡も防止す
ることが可能となる。
【００１６】また、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。更に、接続導電体層は上層
バスライン又は下層バスラインと同種の導電膜からなる
ため、バスラインと接続導電体層のシート抵抗が異なる
ことによる不都合、例えば高抵抗化による電力増加や処
理速度の低下等を回避することが可能となる。
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。更に、接続導電体層は上層
バスライン又は下層バスラインと同種の導電膜からなる
ため、バスラインと接続導電体層のシート抵抗が異なる
ことによる不都合、例えば高抵抗化による電力増加や処
理速度の低下等を回避することが可能となる。
【００１７】また、上層バスラインと下層バスラインの
交差領域で、少なくとも上層バスライン又は下層バスラ
インの何れか一方を複数のラインに分岐して形成してい
る。このため、かりに両者の交差領域で上層バスライン
と下層バスラインとが短絡したとしても、短絡している
方の分岐をレーザなどで切断することにより、上層バス
ラインと下層バスラインの短絡を防止するとともに、バ
スラインを正常につなげることが可能になる。
交差領域で、少なくとも上層バスライン又は下層バスラ
インの何れか一方を複数のラインに分岐して形成してい
る。このため、かりに両者の交差領域で上層バスライン
と下層バスラインとが短絡したとしても、短絡している
方の分岐をレーザなどで切断することにより、上層バス
ラインと下層バスラインの短絡を防止するとともに、バ
スラインを正常につなげることが可能になる。
【００１８】
【実施例】以下で、本発明の実施例に係るＴＦＴマトリ
クスの製造方法について図面を参照しながら説明する。 （第１の実施例）図１（ａ）〜（ｆ）及び図２（ａ）〜
（ｃ）はＴＦＴマトリクスの製造方法を示す断面図であ
る。また、図５（ａ）は完成されたＴＦＴマトリクスの
一画素部の上面部である。図１（ａ）〜（ｆ）及び図２
（ａ）〜（ｃ）において、左の断面図は図５（ａ）のＡ
−Ａ線断面におけるものであり、右の断面図は図５
（ａ）のＢ−Ｂ線断面におけるものである。
クスの製造方法について図面を参照しながら説明する。 （第１の実施例）図１（ａ）〜（ｆ）及び図２（ａ）〜
（ｃ）はＴＦＴマトリクスの製造方法を示す断面図であ
る。また、図５（ａ）は完成されたＴＦＴマトリクスの
一画素部の上面部である。図１（ａ）〜（ｆ）及び図２
（ａ）〜（ｃ）において、左の断面図は図５（ａ）のＡ
−Ａ線断面におけるものであり、右の断面図は図５
（ａ）のＢ−Ｂ線断面におけるものである。
【００１９】まず、ガラスなどからなる透明基板１上に
約１５００Åの金属膜を形成した後、パターニングし
て、ゲートバスライン（ＧＢ）２Ａ，２Ｂと、補助容量
バスライン（ＳＣＢ）３Ａ，３Ｂを同時に形成する。こ
のとき、図１（ａ）に示すように、のちにドレインバス
ライン（ＤＢ）をその上層に形成したときにドレインバ
スライン（ＤＢ）と交差する部分で、ゲートバスライン
２Ａ，２Ｂ及び補助容量バスライン３Ａ，３Ｂを分断し
て形成しておく。
約１５００Åの金属膜を形成した後、パターニングし
て、ゲートバスライン（ＧＢ）２Ａ，２Ｂと、補助容量
バスライン（ＳＣＢ）３Ａ，３Ｂを同時に形成する。こ
のとき、図１（ａ）に示すように、のちにドレインバス
ライン（ＤＢ）をその上層に形成したときにドレインバ
スライン（ＤＢ）と交差する部分で、ゲートバスライン
２Ａ，２Ｂ及び補助容量バスライン３Ａ，３Ｂを分断し
て形成しておく。
【００２０】次に、同図（ｂ）に示すように、全面に約
４０００ÅのＳｉＮ膜などからなるゲート絶縁膜４と、
ＴＦＴの動作半導体層となる約１５０Åのアモルファス
シリコン膜（以下ａ−Ｓｉ膜と称する）５と、チャネル
保護膜（ＳｉＮ）１０を約１２００Å、Ｐ−ＣＶＤ法に
より連続して形成する。次いで、同図（ｃ）に示すよう
に、ゲート直上にチャネル保護膜１０を残す様にＳｉＮ
膜を選択的にエッチング・除去する。なお、バスライン
上のＳｉＮ膜１０は除去される。
４０００ÅのＳｉＮ膜などからなるゲート絶縁膜４と、
ＴＦＴの動作半導体層となる約１５０Åのアモルファス
シリコン膜（以下ａ−Ｓｉ膜と称する）５と、チャネル
保護膜（ＳｉＮ）１０を約１２００Å、Ｐ−ＣＶＤ法に
より連続して形成する。次いで、同図（ｃ）に示すよう
に、ゲート直上にチャネル保護膜１０を残す様にＳｉＮ
膜を選択的にエッチング・除去する。なお、バスライン
上のＳｉＮ膜１０は除去される。
【００２１】続いて、同図（ｄ）に示すように、ＴＦＴ
のコンタクト層となるｎ+ 型のアモルファスシリコン膜
（以下ｎ+ ａ−Ｓｉ膜と称する）６を約500Å形成し、
後にソース／ドレイン電極、蓄積容量電極（蓄積容量バ
スラインを兼ねている）及びドレインバスラインとなる
Ｃｒ膜７を約１５００Åの厚さに形成する。その後、ソ
ース／ドレイン電極を形成するためのＣｒ膜７，ｎ+ ａ
−Ｓｉ膜６をエッチング・除去してパターニングする工
程で、同時にＣｒ膜７Ａ，ｎ+ ａ−Ｓｉ膜６Ａ，ａ−Ｓ
ｉ膜５Ａの３層膜から構成される同図（ｅ）に示すよう
なドレインバスラインＤＢを形成する。
のコンタクト層となるｎ+ 型のアモルファスシリコン膜
（以下ｎ+ ａ−Ｓｉ膜と称する）６を約500Å形成し、
後にソース／ドレイン電極、蓄積容量電極（蓄積容量バ
スラインを兼ねている）及びドレインバスラインとなる
Ｃｒ膜７を約１５００Åの厚さに形成する。その後、ソ
ース／ドレイン電極を形成するためのＣｒ膜７，ｎ+ ａ
−Ｓｉ膜６をエッチング・除去してパターニングする工
程で、同時にＣｒ膜７Ａ，ｎ+ ａ−Ｓｉ膜６Ａ，ａ−Ｓ
ｉ膜５Ａの３層膜から構成される同図（ｅ）に示すよう
なドレインバスラインＤＢを形成する。
【００２２】次に、同図（ｆ）に示すように、全面にＳ
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極上及び、補助容量電極上にビアホールを形成する。
このとき、図２（ａ）に示すように、分断されたゲート
バスライン２Ａ，２Ｂ上にそれぞれコンタクトホールＣ
１，Ｃ２を形成し、同時に分断された補助容量バスライ
ン３Ａ，３Ｂ上にそれそれコンタクトホールＣ３，Ｃ４
を形成する。
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極上及び、補助容量電極上にビアホールを形成する。
このとき、図２（ａ）に示すように、分断されたゲート
バスライン２Ａ，２Ｂ上にそれぞれコンタクトホールＣ
１，Ｃ２を形成し、同時に分断された補助容量バスライ
ン３Ａ，３Ｂ上にそれそれコンタクトホールＣ３，Ｃ４
を形成する。
【００２３】次いで、図２（ｂ）に示すように全面にＩ
ＴＯ膜９を約７００Åの厚さに形成する。その後、図２
（ｃ）及び図５（ａ）に示すように、ＩＴＯ膜９を選択
的にエッチング・除去して画素電極（ＰＥ）を形成す
る。このとき、コンタクトホールＣ１，Ｃ２を介して分
断されたゲートバスライン２Ａ，２Ｂを導通させる接続
導電体層９Ａと、コンタクトホールＣ３，Ｃ４を介して
分断された補助容量バスライン３Ａ，３Ｂを導通させる
接続導電体層９Ｂとを同時に形成する。
ＴＯ膜９を約７００Åの厚さに形成する。その後、図２
（ｃ）及び図５（ａ）に示すように、ＩＴＯ膜９を選択
的にエッチング・除去して画素電極（ＰＥ）を形成す
る。このとき、コンタクトホールＣ１，Ｃ２を介して分
断されたゲートバスライン２Ａ，２Ｂを導通させる接続
導電体層９Ａと、コンタクトホールＣ３，Ｃ４を介して
分断された補助容量バスライン３Ａ，３Ｂを導通させる
接続導電体層９Ｂとを同時に形成する。
【００２４】以上説明したように、本実施例に係るＴＦ
Ｔマトリクスの製造方法によれば、分断された下層のゲ
ートバスライン２Ａ，２Ｂ及び補助容量バスライン３
Ａ，３Ｂに対してゲート絶縁膜４を介して分断部と交差
する上層のドレインバスラインＤＢを形成している。こ
のため、異物が原因でゲート絶縁膜４にクラックが入っ
たり、ゲート絶縁膜４が薄くなったりしても、交差領域
には下層バスラインが存在しないので、異物が導電性異
物である場合、異物を介してドレインバスラインＤＢと
ゲートバスライン２Ａ，２Ｂ或いは補助容量バスライン
３Ａ，３Ｂとが短絡するのを防止することができる。ま
た、クラック或いは膜厚の薄い部分を介してドレインバ
スラインＤＢとゲートバスライン２Ａ，２Ｂ或いは補助
容量バスライン３Ａ，３Ｂとが直接短絡することも防止
することが出来る。
Ｔマトリクスの製造方法によれば、分断された下層のゲ
ートバスライン２Ａ，２Ｂ及び補助容量バスライン３
Ａ，３Ｂに対してゲート絶縁膜４を介して分断部と交差
する上層のドレインバスラインＤＢを形成している。こ
のため、異物が原因でゲート絶縁膜４にクラックが入っ
たり、ゲート絶縁膜４が薄くなったりしても、交差領域
には下層バスラインが存在しないので、異物が導電性異
物である場合、異物を介してドレインバスラインＤＢと
ゲートバスライン２Ａ，２Ｂ或いは補助容量バスライン
３Ａ，３Ｂとが短絡するのを防止することができる。ま
た、クラック或いは膜厚の薄い部分を介してドレインバ
スラインＤＢとゲートバスライン２Ａ，２Ｂ或いは補助
容量バスライン３Ａ，３Ｂとが直接短絡することも防止
することが出来る。
【００２５】更に、この後分断されたゲートバスライン
２Ａ，２Ｂ同士、及び補助容量バスライン３Ａ，３Ｂ同
士はＩＴＯ膜からなる接続導電体層９Ａ，９Ｂにより接
続されるので、ゲートバスラインＧＢ及び補助容量バス
ラインＳＣＢは全体として正常につながる。これによ
り、これを用いた液晶表示パネルに線欠陥などが発生す
るのを防止し、液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
２Ａ，２Ｂ同士、及び補助容量バスライン３Ａ，３Ｂ同
士はＩＴＯ膜からなる接続導電体層９Ａ，９Ｂにより接
続されるので、ゲートバスラインＧＢ及び補助容量バス
ラインＳＣＢは全体として正常につながる。これによ
り、これを用いた液晶表示パネルに線欠陥などが発生す
るのを防止し、液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
【００２６】（第２の実施例）次に、本発明の第２の実
施例に係るＴＦＴマトリクスの製造方法について図面を
参照しながら説明する。なお、第１の実施例と重複する
工程の説明については省略する。図３（ａ）〜（ｆ）及
び図４（ａ）〜（ｃ）はＴＦＴマトリクスの製造方法を
示す断面図である。また、図５（ｂ）は完成されたＴＦ
Ｔマトリクスの一画素部の上面部である。図３（ａ）〜
（ｆ）及び図４（ａ）〜（ｃ）において、左の断面図は
図５（ｂ）のＣ−Ｃ線断面におけるものであり、右の断
面図は図５（ｂ）のＤ−Ｄ線断面におけるものである。
施例に係るＴＦＴマトリクスの製造方法について図面を
参照しながら説明する。なお、第１の実施例と重複する
工程の説明については省略する。図３（ａ）〜（ｆ）及
び図４（ａ）〜（ｃ）はＴＦＴマトリクスの製造方法を
示す断面図である。また、図５（ｂ）は完成されたＴＦ
Ｔマトリクスの一画素部の上面部である。図３（ａ）〜
（ｆ）及び図４（ａ）〜（ｃ）において、左の断面図は
図５（ｂ）のＣ−Ｃ線断面におけるものであり、右の断
面図は図５（ｂ）のＤ−Ｄ線断面におけるものである。
【００２７】本実施例の特徴は、第１の実施例のように
下層のゲートバスラインＧＢ及び補助容量バスラインＳ
ＣＢを分断して上層のドレインバスラインＤＢとの短絡
を回避するのではなく、下層のゲートバスラインＧＢと
補助容量バスラインＳＣＢは従来と同様に形成し、ドレ
インバスラインＤＢを分断して両者の短絡を回避してい
る点である。
下層のゲートバスラインＧＢ及び補助容量バスラインＳ
ＣＢを分断して上層のドレインバスラインＤＢとの短絡
を回避するのではなく、下層のゲートバスラインＧＢと
補助容量バスラインＳＣＢは従来と同様に形成し、ドレ
インバスラインＤＢを分断して両者の短絡を回避してい
る点である。
【００２８】まず、図３（ａ）に示すように、ガラスな
どからなる透明基板１上に約１５００Åの金属膜を形成
した後、パターニングして、ゲートバスライン２Ｃと補
助容量バスライン２Ｄとを同時に形成する。次に、同図
（ｂ）に示すように、全面に約４０００ÅのＳｉＮ膜な
どからなるゲート絶縁膜４と、薄膜トランジスタの動作
半導体層となる約１５０Åのアモルファスシリコン膜
（以下ａ−Ｓｉ膜と称する）５と約１２００Åの厚さの
チャネル保護層（ＳｉＮ膜）をＰ−ＣＶＤ法で連続して
形成する。
どからなる透明基板１上に約１５００Åの金属膜を形成
した後、パターニングして、ゲートバスライン２Ｃと補
助容量バスライン２Ｄとを同時に形成する。次に、同図
（ｂ）に示すように、全面に約４０００ÅのＳｉＮ膜な
どからなるゲート絶縁膜４と、薄膜トランジスタの動作
半導体層となる約１５０Åのアモルファスシリコン膜
（以下ａ−Ｓｉ膜と称する）５と約１２００Åの厚さの
チャネル保護層（ＳｉＮ膜）をＰ−ＣＶＤ法で連続して
形成する。
【００２９】次いで、同図（ｃ）に示すように、所定の
領域のＳｉＮ膜１０をエッチングし、除去する。このと
き、バスライン上のＳｉＮ膜１０は除去される。続い
て、同図（ｄ）に示すように、薄膜トランジスタのコン
タクト層となるｎ + 型のアモルファスシリコン層（以下
ｎ+ ａ−Ｓｉ層と称する）６を約500Å形成し、その上
にソース／ドレイン電極、蓄積容量電極及びドレインバ
スラインとなるＣｒ膜７を約１５００Åの厚さに形成す
る。
領域のＳｉＮ膜１０をエッチングし、除去する。このと
き、バスライン上のＳｉＮ膜１０は除去される。続い
て、同図（ｄ）に示すように、薄膜トランジスタのコン
タクト層となるｎ + 型のアモルファスシリコン層（以下
ｎ+ ａ−Ｓｉ層と称する）６を約500Å形成し、その上
にソース／ドレイン電極、蓄積容量電極及びドレインバ
スラインとなるＣｒ膜７を約１５００Åの厚さに形成す
る。
【００３０】その後、Ｃｒ膜７，ｎ+ ａ−Ｓｉ層６をパ
ターニングしてソース／ドレイン電極を形成するととも
に、Ｃｒ膜７Ａ，ｎ+ ａ−Ｓｉ層６Ａ，ａ−Ｓｉ層５Ａ
の３層から構成されるドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３を形成する。このとき、同図（ｅ）に示すよ
うに、ゲートバスライン２ＣとドレインバスラインＤＢ
１，ＤＢ２が交差する部分でドレインバスラインＤＢ
１，ＤＢ２を分断し、補助容量バスライン２Ｄとドレイ
ンバスラインＤＢ２，ＤＢ３とが交差する部分でドレイ
ンバスラインＤＢ２，ＤＢ３を分断する。
ターニングしてソース／ドレイン電極を形成するととも
に、Ｃｒ膜７Ａ，ｎ+ ａ−Ｓｉ層６Ａ，ａ−Ｓｉ層５Ａ
の３層から構成されるドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３を形成する。このとき、同図（ｅ）に示すよ
うに、ゲートバスライン２ＣとドレインバスラインＤＢ
１，ＤＢ２が交差する部分でドレインバスラインＤＢ
１，ＤＢ２を分断し、補助容量バスライン２Ｄとドレイ
ンバスラインＤＢ２，ＤＢ３とが交差する部分でドレイ
ンバスラインＤＢ２，ＤＢ３を分断する。
【００３１】次に、同図（ｆ）に示すように、全面にＳ
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極と、補助容量電極にビアホールを形成する。このと
き、図４（ａ）に示すように、ドレインバスラインＤＢ
１，ＤＢ２上にそれぞれコンタクトホールＣ５，Ｃ６を
形成し、同時にドレインバスラインＤＢ２，ＤＢ３上に
それぞれコンタクトホールＣ７，Ｃ８を形成する。
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極と、補助容量電極にビアホールを形成する。このと
き、図４（ａ）に示すように、ドレインバスラインＤＢ
１，ＤＢ２上にそれぞれコンタクトホールＣ５，Ｃ６を
形成し、同時にドレインバスラインＤＢ２，ＤＢ３上に
それぞれコンタクトホールＣ７，Ｃ８を形成する。
【００３２】次いで、図４（ｂ）に示すように全面にＩ
ＴＯ膜９を約７００Åの厚さに形成する。その後、図４
（ｃ）に示すように、ＩＴＯ膜９を選択的にエッチング
・除去して、図５（ｂ）に示すような画素電極ＰＥを形
成する。このとき、分断されたドレインバスラインＤＢ
１，ＤＢ２を導通させる接続導電体層９Ｃと、分断され
たドレインバスラインＤＢ２，ＤＢ３を導通させる接続
導電体層９Ｄとを同時に形成する。
ＴＯ膜９を約７００Åの厚さに形成する。その後、図４
（ｃ）に示すように、ＩＴＯ膜９を選択的にエッチング
・除去して、図５（ｂ）に示すような画素電極ＰＥを形
成する。このとき、分断されたドレインバスラインＤＢ
１，ＤＢ２を導通させる接続導電体層９Ｃと、分断され
たドレインバスラインＤＢ２，ＤＢ３を導通させる接続
導電体層９Ｄとを同時に形成する。
【００３３】以上説明したように、本発明の第２の実施
例に係るＴＦＴマトリクスの製造方法によれば、下層の
ゲートバスライン２Ｃ及び補助容量バスライン２Ｄとの
交差部で分断部を有する上層のドレインバスラインＤＢ
１，ＤＢ２，ＤＢ３を形成している。この場合にも、第
１の実施例と同様に、交差領域にはドレインバスライン
が存在しないので、ドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３とゲートバスライン２Ｃ或いは補助容量バス
ライン２Ｄとの短絡は生じない。
例に係るＴＦＴマトリクスの製造方法によれば、下層の
ゲートバスライン２Ｃ及び補助容量バスライン２Ｄとの
交差部で分断部を有する上層のドレインバスラインＤＢ
１，ＤＢ２，ＤＢ３を形成している。この場合にも、第
１の実施例と同様に、交差領域にはドレインバスライン
が存在しないので、ドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３とゲートバスライン２Ｃ或いは補助容量バス
ライン２Ｄとの短絡は生じない。
【００３４】更に、分断されたドレインバスラインＤＢ
１，ＤＢ２，ＤＢ３同士は接続導電体層９Ｃ，９Ｄによ
り接続されるので、ドレインバスラインＤＢは全体とし
て正常につながる。これにより、このようなＴＦＴマト
リクスを用いた液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
１，ＤＢ２，ＤＢ３同士は接続導電体層９Ｃ，９Ｄによ
り接続されるので、ドレインバスラインＤＢは全体とし
て正常につながる。これにより、このようなＴＦＴマト
リクスを用いた液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
【００３５】（第３の実施例）次に、本発明の第３の実
施例について図６（ａ），（ｂ）を参照しながら説明す
る。図６（ａ），（ｂ）は本発明の第３の実施例の製造
方法によって形成されたＴＦＴマトリクスの上面図であ
る。本実施例が製造工程において従来と異なる点は、上
層のドレインバスラインＤＢと、下層のゲートバスライ
ンＧＢ又は補助容量バスラインＳＣＢとが交差する部分
で、図６（ａ）に示すように上層のドレインバスライン
ＤＢを二股に分岐させて形成し、あるいは同図（ｂ）に
示すように下層のゲートバスラインＧＢ又は補助容量バ
スラインＳＣＢを二股に分岐させて形成している点であ
る。上述の点以外は、従来の製造方法と同様であるの
で、重複を避けるため説明を省略する。
施例について図６（ａ），（ｂ）を参照しながら説明す
る。図６（ａ），（ｂ）は本発明の第３の実施例の製造
方法によって形成されたＴＦＴマトリクスの上面図であ
る。本実施例が製造工程において従来と異なる点は、上
層のドレインバスラインＤＢと、下層のゲートバスライ
ンＧＢ又は補助容量バスラインＳＣＢとが交差する部分
で、図６（ａ）に示すように上層のドレインバスライン
ＤＢを二股に分岐させて形成し、あるいは同図（ｂ）に
示すように下層のゲートバスラインＧＢ又は補助容量バ
スラインＳＣＢを二股に分岐させて形成している点であ
る。上述の点以外は、従来の製造方法と同様であるの
で、重複を避けるため説明を省略する。
【００３６】この場合、仮に異物によって、ゲートバス
ラインＧＢ及び補助容量バスラインＳＣＢとドレインバ
スラインＤＢとがその交差する部分で短絡したとして
も、異物によって短絡している部分が二股に分岐してい
る部分の両方にわたっていない限り、分岐のいずれか一
方をレーザリペア法などによって切断することにより、
ゲートバスラインＧＢ及び補助容量バスラインＳＣＢと
ドレインバスラインＤＢとが短絡するのを防止すること
ができる。しかも、ゲートバスラインＧＢ及び補助容量
バスラインＳＣＢを正常につなげることができる。
ラインＧＢ及び補助容量バスラインＳＣＢとドレインバ
スラインＤＢとがその交差する部分で短絡したとして
も、異物によって短絡している部分が二股に分岐してい
る部分の両方にわたっていない限り、分岐のいずれか一
方をレーザリペア法などによって切断することにより、
ゲートバスラインＧＢ及び補助容量バスラインＳＣＢと
ドレインバスラインＤＢとが短絡するのを防止すること
ができる。しかも、ゲートバスラインＧＢ及び補助容量
バスラインＳＣＢを正常につなげることができる。
【００３７】（その他の実施例）上述の第１、第２の実
施例において、分断されたバスラインを導通させる接続
導電体層を、画素電極を形成する際に画素電極と同じＩ
ＴＯ膜により同時に形成していたが、本発明はこれに限
らず、別の金属膜などを用いて、画素電極形成の工程と
別工程で形成してもよい。
施例において、分断されたバスラインを導通させる接続
導電体層を、画素電極を形成する際に画素電極と同じＩ
ＴＯ膜により同時に形成していたが、本発明はこれに限
らず、別の金属膜などを用いて、画素電極形成の工程と
別工程で形成してもよい。
【００３８】この場合には、ドレインバスラインＤＢ又
はゲートバスラインＧＢ等と同種の金属膜を用いること
により、バスラインのシート抵抗と接続導電体層のシー
ト抵抗が同一になるので、両者のシート抵抗が異なるこ
とによる種々の不都合、例えば高抵抗化による電力増加
や処理速度の低下等を回避することが可能となる。
はゲートバスラインＧＢ等と同種の金属膜を用いること
により、バスラインのシート抵抗と接続導電体層のシー
ト抵抗が同一になるので、両者のシート抵抗が異なるこ
とによる種々の不都合、例えば高抵抗化による電力増加
や処理速度の低下等を回避することが可能となる。
【００３９】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタマトリクス及びその製造方法においては、分断
部を有する下層バスラインに対して第１の層間絶縁膜を
介して分断部と交差する上層バスラインを形成してい
る。このため、異物が原因で第１の層間絶縁膜にクラッ
クが入ったり、第１の層間絶縁膜が薄くなったりして
も、異物を介する上層バスラインと下層バスラインの短
絡やクラック或いは膜厚の薄い部分を介する上層バスラ
インと下層バスラインの短絡を防止することが出来る。
ンジスタマトリクス及びその製造方法においては、分断
部を有する下層バスラインに対して第１の層間絶縁膜を
介して分断部と交差する上層バスラインを形成してい
る。このため、異物が原因で第１の層間絶縁膜にクラッ
クが入ったり、第１の層間絶縁膜が薄くなったりして
も、異物を介する上層バスラインと下層バスラインの短
絡やクラック或いは膜厚の薄い部分を介する上層バスラ
インと下層バスラインの短絡を防止することが出来る。
【００４０】更に、この後分断された下層バスライン同
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続しているので、下層バスライ
ンは全体として正常につながる。また、その交差部で分
断部を有する上層バスラインを形成した場合にも、上記
と同様に、上層バスラインと下層バスラインの短絡を防
止することが出来るとともに、後に分断された上層バス
ライン同士は接続導電体層により接続しているので、上
層バスラインは全体として正常につながる。
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続しているので、下層バスライ
ンは全体として正常につながる。また、その交差部で分
断部を有する上層バスラインを形成した場合にも、上記
と同様に、上層バスラインと下層バスラインの短絡を防
止することが出来るとともに、後に分断された上層バス
ライン同士は接続導電体層により接続しているので、上
層バスラインは全体として正常につながる。
【００４１】これにより、このようなＴＦＴマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。更に、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。更に、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。
【００４２】また、接続導電体層は上層バスライン又は
下層バスラインと同種の導電膜からなるため、バスライ
ンと接続導電体層のシート抵抗が異なることによる不都
合、例えば高抵抗化による電力増加や処理速度の低下等
を回避することが可能となる。更に、上層バスラインと
下層バスラインの交差領域で、少なくとも上層バスライ
ン又は下層バスラインの何れか一方を複数のラインに分
岐して形成している。
下層バスラインと同種の導電膜からなるため、バスライ
ンと接続導電体層のシート抵抗が異なることによる不都
合、例えば高抵抗化による電力増加や処理速度の低下等
を回避することが可能となる。更に、上層バスラインと
下層バスラインの交差領域で、少なくとも上層バスライ
ン又は下層バスラインの何れか一方を複数のラインに分
岐して形成している。
【００４３】このため、交差領域で上層バスラインと下
層バスラインとが短絡した場合、短絡している方の分岐
をレーザなどで切断することにより、上層バスラインと
下層バスラインの短絡を防止するとともに、バスライン
を正常につなげることが可能になる。
層バスラインとが短絡した場合、短絡している方の分岐
をレーザなどで切断することにより、上層バスラインと
下層バスラインの短絡を防止するとともに、バスライン
を正常につなげることが可能になる。
【図１】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その１）であ
る。
マトリクスの製造方法を説明する断面図（その１）であ
る。
【図２】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その２）であ
る。
マトリクスの製造方法を説明する断面図（その２）であ
る。
【図３】本発明の第２の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その１）であ
る。
マトリクスの製造方法を説明する断面図（その１）であ
る。
【図４】本発明の第２の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その２）であ
る。
マトリクスの製造方法を説明する断面図（その２）であ
る。
【図５】本発明の第１、第２の実施例に係る薄膜トラン
ジスタマトリクスの製造方法を説明する上面図である。
ジスタマトリクスの製造方法を説明する上面図である。
【図６】本発明の第３の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する上面図である。
マトリクスの製造方法を説明する上面図である。
【図７】一般の薄膜トランジスタマトリクスの構成を示
す上面図である。
す上面図である。
【図８】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する上面図である。
造方法を説明する上面図である。
【図９】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する断面図（その１）である。
造方法を説明する断面図（その１）である。
【図１０】従来例に係る薄膜トランジスタマトリクスの
製造方法を説明する断面図（その２）である。
製造方法を説明する断面図（その２）である。
【図１１】従来例の問題点を説明する断面図である。
１ 透明基板、 ２Ａ，２Ｂ，２Ｃ ゲートバスライン、 ２Ｄ，３Ａ，３Ｂ 補助容量バスライン、 ４ ゲート絶縁膜、 ５ ａ−Ｓｉ膜、 ６，６Ｃ，６Ｄ，６Ｅ ｎ+ ａ−Ｓｉ層、 ７，７Ｃ，７Ｄ，７Ｅ Ｃｒ膜、 ５Ａ，６Ａ，７Ａ ドレインバスライン、 ８ 層間絶縁膜、 ９ ＩＴＯ膜、 ９Ａ，９Ｂ，９Ｃ，９Ｄ 接続導電体層、 １０ チャネル保護層、 Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８ ビ
アホール、 ＤＢ１，ＤＢ２，ＤＢ３ ドレインバスライン、 ＰＥ 画素電極、 ＤＢ ドレインバスライン、 ＳＥ ソース電極、 ＳＣＢ 補助容量バスライン、 ＴＦＴ 薄膜トランジスタ、 ＤＴ ドレイン端子、 ＧＴ ゲート端子。
アホール、 ＤＢ１，ＤＢ２，ＤＢ３ ドレインバスライン、 ＰＥ 画素電極、 ＤＢ ドレインバスライン、 ＳＥ ソース電極、 ＳＣＢ 補助容量バスライン、 ＴＦＴ 薄膜トランジスタ、 ＤＴ ドレイン端子、 ＧＴ ゲート端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 出島 芳夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (9)
- 【請求項１】 マトリクス状に交差配置された薄膜トラ
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスラインと、前記薄膜トランジスタのドレイ
ンバスラインになる上層バスラインとのうちいずれかは
前記下層バスライン及び前記上層バスラインの交差領域
で分断部を有し、かつ分断された前記下層バスライン或
いは前記上層バスラインはその上に設けられた絶縁膜に
形成された開口を介して接続導体層により接続されてい
ることを特徴とする薄膜トランジスタマトリクス。 - 【請求項２】 マトリクス状に交差配置された薄膜トラ
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスライン或いは前記薄膜トランジスタの上層
バスラインのうち少なくともいずれか一方は前記下層バ
スライン及び前記上層バスラインの交差領域で複数のラ
インに分岐した分岐部を有することを特徴とする薄膜ト
ランジスタマトリクス。 - 【請求項３】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなり、分断部を有する下層バス
ラインを基板上に形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記下層バスラインの前記分断部と前記第１の層間絶縁
膜を介して交差し、前記薄膜トランジスタのゲートバス
ラインとなる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第１及び第２の層間絶縁膜を選択的にエッチング
し、前記分断部の両端の前記下層バスラインに達する開
口を形成する工程と、 前記開口を介して前記分断部の両端の前記下層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項４】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記下層バスラインと第１の層間絶縁膜を介して交差
し、かつ前記薄膜トランジスタのドレインバスラインと
なり、前記交差領域において分断部を有する上層バスラ
インを形成する工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜を選択的にエッチングし、前記分
断部の両端の前記上層バスラインに達する開口を形成す
る工程と、 前記開口を介して前記分断部の両端の前記上層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項５】 前記接続導電体層は、前記薄膜トランジ
スタの画素電極と同一の材料である透明導電膜により前
記画素電極と共に形成することを特徴とする請求項３又
は請求項４に記載の薄膜トランジスタマトリクスの製造
方法。 - 【請求項６】 前記接続導電体層は前記上層バスライン
又は前記下層バスラインと同種の導電膜からなることを
特徴とする請求項３乃至請求項５のいずれかに記載の薄
膜トランジスタマトリクスの製造方法。 - 【請求項７】 複数のラインに分岐した分岐部を有し、
薄膜トランジスタのゲートバスライン又は補助容量バス
ラインとなる下層バスラインを基板上に形成する工程
と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記分岐部において前記第１の層間絶縁膜を介して前記
下層バスラインと交差し、前記薄膜トランジスタのゲー
トバスラインとなる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項８】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記第１の層間絶縁膜を介して前記下層バスラインと交
差し、前記交差領域において複数のラインに分岐した分
岐部を有し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項９】 前記第２の層間絶縁膜を形成する工程の
後、前記分岐部の複数のラインのうち、少なくとも一つ
のラインを残してレーザ照射により切断することを特徴
とする請求項７又は請求項８に記載の薄膜トランジスタ
マトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24133294A JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24133294A JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106108A true JPH08106108A (ja) | 1996-04-23 |
Family
ID=17072730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24133294A Pending JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106108A (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |