JPH08106108A - 薄膜トランジスタマトリクス及びその製造方法 - Google Patents
薄膜トランジスタマトリクス及びその製造方法Info
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- JPH08106108A JPH08106108A JP24133294A JP24133294A JPH08106108A JP H08106108 A JPH08106108 A JP H08106108A JP 24133294 A JP24133294 A JP 24133294A JP 24133294 A JP24133294 A JP 24133294A JP H08106108 A JPH08106108 A JP H08106108A
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- forming
- lower layer
- thin film
- film transistor
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Abstract
(57)【要約】
【目的】 液晶ディスプレイなどに用いられる薄膜トラ
ンジスタマトリクスの製造方法に関し、バスライン同士
の交差部においてバスライン同士の短絡を防止し、液晶
表示パネルの歩留まりの向上を図る。 【構成】 分断部を有する下層バスライン2A/2B,
3A/3Bを基板1上に形成する工程と、下層バスライ
ン2A/2B,3A/3B上に第1の層間絶縁膜4を形
成する工程と、下層バスライン2A/2B,3A/3B
の分断部と交差する上層バスラインDBを形成する工程
と、全面に第2の層間絶縁膜8を形成する工程と、第1
及び第2の層間絶縁膜4,8をエッチングし、除去し
て、分断部の両側の下層バスライン2A/2B,3A/
3B上にそれぞれ開口C1/C2,C3/C4を形成す
る工程と、開口C1/C2,C3/C4を介して分断部
の両側の下層バスライン2A/2B,3A/3Bを接続
する接続導体層9A,9Bを形成する工程とを有する。
ンジスタマトリクスの製造方法に関し、バスライン同士
の交差部においてバスライン同士の短絡を防止し、液晶
表示パネルの歩留まりの向上を図る。 【構成】 分断部を有する下層バスライン2A/2B,
3A/3Bを基板1上に形成する工程と、下層バスライ
ン2A/2B,3A/3B上に第1の層間絶縁膜4を形
成する工程と、下層バスライン2A/2B,3A/3B
の分断部と交差する上層バスラインDBを形成する工程
と、全面に第2の層間絶縁膜8を形成する工程と、第1
及び第2の層間絶縁膜4,8をエッチングし、除去し
て、分断部の両側の下層バスライン2A/2B,3A/
3B上にそれぞれ開口C1/C2,C3/C4を形成す
る工程と、開口C1/C2,C3/C4を介して分断部
の両側の下層バスライン2A/2B,3A/3Bを接続
する接続導体層9A,9Bを形成する工程とを有する。
Description
【0001】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
クス及びその製造方法に関し、更に詳しくいえば、液晶
ディスプレイ等に用いられる薄膜トランジスタマトリク
ス及びその製造方法に関する。近年、ラップトップパー
ソナルコンピューターや壁掛けテレビに使用する薄膜ト
ランジスタ(TFT:Thin Film Transistor)マトリ
クス型カラー液晶パネルの開発が進められている。TF
Tマトリクス型カラー液晶パネルは、その表示品質がC
RTと代替できる性能を確保できる事が認知されつつあ
るが、価格・信頼性・製造歩留りの点で更なる改善が望
まれている。
クス及びその製造方法に関し、更に詳しくいえば、液晶
ディスプレイ等に用いられる薄膜トランジスタマトリク
ス及びその製造方法に関する。近年、ラップトップパー
ソナルコンピューターや壁掛けテレビに使用する薄膜ト
ランジスタ(TFT:Thin Film Transistor)マトリ
クス型カラー液晶パネルの開発が進められている。TF
Tマトリクス型カラー液晶パネルは、その表示品質がC
RTと代替できる性能を確保できる事が認知されつつあ
るが、価格・信頼性・製造歩留りの点で更なる改善が望
まれている。
【0002】
【従来の技術】図7に一般的なTFTマトリクスの部分
平面図を示す。図7に示すように、TFTとこれに接続
された画素電極PEとがマトリクス状に配置され、TF
Tのゲート電極が共通のゲートバスラインGBに、ドレ
イン電極が共通のドレインバスラインDBにそれぞれ接
続され、各画素電極PEの下層に補助容量バスラインS
CBが形成されてなるものである。
平面図を示す。図7に示すように、TFTとこれに接続
された画素電極PEとがマトリクス状に配置され、TF
Tのゲート電極が共通のゲートバスラインGBに、ドレ
イン電極が共通のドレインバスラインDBにそれぞれ接
続され、各画素電極PEの下層に補助容量バスラインS
CBが形成されてなるものである。
【0003】上記のTFTマトリクスの形成方法を図8
〜図10を参照しながら説明する。なお、図8は完成さ
れたTFTマトリクスの一画素部の上面図であり、図9
(a)〜(f)及び図10(a),(b)は従来例に係
るTFTマトリクスの一部分であるドレインバスライン
の製造工程を示す断面図である。図9(a)〜(f)及
び図10(a),(b)において左側の断面図は図8の
X−X線断面におけるものであり、右側の断面図は図8
のY−Y線断面におけるものである。
〜図10を参照しながら説明する。なお、図8は完成さ
れたTFTマトリクスの一画素部の上面図であり、図9
(a)〜(f)及び図10(a),(b)は従来例に係
るTFTマトリクスの一部分であるドレインバスライン
の製造工程を示す断面図である。図9(a)〜(f)及
び図10(a),(b)において左側の断面図は図8の
X−X線断面におけるものであり、右側の断面図は図8
のY−Y線断面におけるものである。
【0004】まず、図9(a)に示すように、透明基板
21上に金属膜を形成した後、パターニングし、ゲート
バスライン(GB)22Aと補助容量バスライン(SC
B)22Bを同時に形成する。次に、図9(b)に示す
ように、全面にゲート絶縁膜23とTFTの動作半導体
層となるアモルファスシリコン膜(以下a−Si膜と称
する)24及びチャネル保護膜24′を連続的に形成す
る。
21上に金属膜を形成した後、パターニングし、ゲート
バスライン(GB)22Aと補助容量バスライン(SC
B)22Bを同時に形成する。次に、図9(b)に示す
ように、全面にゲート絶縁膜23とTFTの動作半導体
層となるアモルファスシリコン膜(以下a−Si膜と称
する)24及びチャネル保護膜24′を連続的に形成す
る。
【0005】次に、図9(c)に示すように、所定の領
域のチャネル保護膜24′をエッチングし、除去して、
図9(d)に示すように、n+ 型のアモルファスシリコ
ン膜(以下n+ a−Si膜と称する)25とCr膜26
を形成する。その後、Cr膜26及びn+ a−Si層2
5をパターニングして、ソース/ドレイン電極とTFT
のコンタクト層を形成するするとともに、Cr膜26
A,n + a−Si膜25A,a−Si膜24Aの3層膜
から構成される図9(e)に示すようなドレインバスラ
インDBを形成する。
域のチャネル保護膜24′をエッチングし、除去して、
図9(d)に示すように、n+ 型のアモルファスシリコ
ン膜(以下n+ a−Si膜と称する)25とCr膜26
を形成する。その後、Cr膜26及びn+ a−Si層2
5をパターニングして、ソース/ドレイン電極とTFT
のコンタクト層を形成するするとともに、Cr膜26
A,n + a−Si膜25A,a−Si膜24Aの3層膜
から構成される図9(e)に示すようなドレインバスラ
インDBを形成する。
【0006】次に、図9(f)に示すように、全面に層
間絶縁膜27を形成する。次いで、TFTのソース電極
上、及び補助容量電極上にビアホールを形成する。次
に、図10(a)に示すように全面にITO(Indium T
in Oxide)膜28を形成した後、ITO膜28を選択的
にエッチング・除去して、図10(b)や図8に示すよ
うに、画素電極28A及びドレインバスラインDBを挟
んで隣接する画素電極28Bを形成する。
間絶縁膜27を形成する。次いで、TFTのソース電極
上、及び補助容量電極上にビアホールを形成する。次
に、図10(a)に示すように全面にITO(Indium T
in Oxide)膜28を形成した後、ITO膜28を選択的
にエッチング・除去して、図10(b)や図8に示すよ
うに、画素電極28A及びドレインバスラインDBを挟
んで隣接する画素電極28Bを形成する。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、以下に示すような問題が生じる。す
なわち、ゲートバスライン22Aを形成した後に、図1
1(a)に示すように、ゲートバスライン22Aとドレ
インバスラインDBの交差領域において、ゲートバスラ
イン22A上に異物29が付着する場合がある。このよ
うな場合には、図11(b)に示すように、引き続いて
ゲート絶縁膜23を形成し、その後図11(c)に示す
ようにドレインバスラインDBを形成すると、異物29
が導電性の物質である場合には異物29を介してゲート
バスライン22AとドレインバスラインDBが短絡して
しまう。
来の方法によると、以下に示すような問題が生じる。す
なわち、ゲートバスライン22Aを形成した後に、図1
1(a)に示すように、ゲートバスライン22Aとドレ
インバスラインDBの交差領域において、ゲートバスラ
イン22A上に異物29が付着する場合がある。このよ
うな場合には、図11(b)に示すように、引き続いて
ゲート絶縁膜23を形成し、その後図11(c)に示す
ようにドレインバスラインDBを形成すると、異物29
が導電性の物質である場合には異物29を介してゲート
バスライン22AとドレインバスラインDBが短絡して
しまう。
【0008】また、上記の異物29が導電性の物質でな
かった場合にも、異物29が付着していることによりこ
のゲート絶縁膜23が正常に形成されず、膜厚が薄くな
ったり、クラックが入ったりすることがある。この場
合、クラック等にn+ a−Si膜25Aが入り込んだ
り、或いはゲート絶縁膜23が破壊したりして、ゲート
バスライン22AとドレインバスラインDBが短絡して
しまう。
かった場合にも、異物29が付着していることによりこ
のゲート絶縁膜23が正常に形成されず、膜厚が薄くな
ったり、クラックが入ったりすることがある。この場
合、クラック等にn+ a−Si膜25Aが入り込んだ
り、或いはゲート絶縁膜23が破壊したりして、ゲート
バスライン22AとドレインバスラインDBが短絡して
しまう。
【0009】上述の問題はゲートバスライン22Aとド
レインバスラインDBの交差部のみならず、補助容量バ
スライン22BとドレインバスラインDBとの交差部で
も生じる。このような欠陥のあるTFTマトリクスを液
晶表示パネルに用いると、表示画面において線欠陥が生
じるため、致命的な欠陥となり、液晶表示パネルの歩留
まりが低下してしまう。
レインバスラインDBの交差部のみならず、補助容量バ
スライン22BとドレインバスラインDBとの交差部で
も生じる。このような欠陥のあるTFTマトリクスを液
晶表示パネルに用いると、表示画面において線欠陥が生
じるため、致命的な欠陥となり、液晶表示パネルの歩留
まりが低下してしまう。
【0010】本発明はこのような問題に鑑みてなされた
ものであって、バスライン同士の交差部においてバスラ
イン同士の短絡を防止し、液晶表示パネルの歩留まりの
向上を図ることが可能な薄膜トランジスタマトリクス及
びその製造方法を提供することを目的とする。
ものであって、バスライン同士の交差部においてバスラ
イン同士の短絡を防止し、液晶表示パネルの歩留まりの
向上を図ることが可能な薄膜トランジスタマトリクス及
びその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】上記した課題は、第1
に、マトリクス状に交差配置された薄膜トランジスタの
ゲートバスライン又は補助容量バスラインになる下層バ
スラインと、前記薄膜トランジスタのドレインバスライ
ンになる上層バスラインとのうちいずれかは前記下層バ
スライン及び前記上層バスラインの交差領域で分断部を
有し、かつ分断された前記下層バスライン或いは前記上
層バスラインはその上に設けられた絶縁膜に形成された
開口を介して接続導体層により接続されていることを特
徴とする薄膜トランジスタマトリクスによって達成さ
れ、第2に、マトリクス状に交差配置された薄膜トラン
ジスタのゲートバスライン又は補助容量バスラインにな
る下層バスライン或いは前記薄膜トランジスタの上層バ
スラインのうち少なくともいずれか一方は前記下層バス
ライン及び前記上層バスラインの交差領域で複数のライ
ンに分岐した分岐部を有することを特徴とする薄膜トラ
ンジスタマトリクスによって達成され、第3に、薄膜ト
ランジスタのゲートバスライン又は補助容量バスライン
となり、分断部を有する下層バスラインを基板上に形成
する工程と、前記下層バスライン上に第1の層間絶縁膜
を形成する工程と、前記下層バスラインの前記分断部と
前記第1の層間絶縁膜を介して交差し、前記薄膜トラン
ジスタのゲートバスラインとなる上層バスラインを形成
する工程と、全面に第2の層間絶縁膜を形成する工程
と、前記第1及び第2の層間絶縁膜を選択的にエッチン
グし、前記分断部の両端の前記下層バスラインに達する
開口を形成する工程と、前記開口を介して前記分断部の
両端の前記下層バスラインを接続する接続導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
マトリクスの製造方法によって達成され、第4に、薄膜
トランジスタのゲートバスライン又は補助容量バスライ
ンとなる下層バスラインを基板上に形成する工程と、前
記下層バスライン上に第1の層間絶縁膜を形成する工程
と、前記下層バスラインと第1の層間絶縁膜を介して交
差し、かつ前記薄膜トランジスタのドレインバスライン
となり、前記交差領域において分断部を有する上層バス
ラインを形成する工程と、全面に第2の層間絶縁膜を形
成する工程と、前記第2の層間絶縁膜を選択的にエッチ
ングし、前記分断部の両端の前記上層バスラインに達す
る開口を形成する工程と、前記開口を介して前記分断部
の両端の前記上層バスラインを接続する接続導体層を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法によって達成され、第5に、前
記接続導電体層は、前記薄膜トランジスタの画素電極と
同一の材料である透明導電膜により前記画素電極と共に
形成することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成され、第6に、前記接続導電体
層は前記上層バスライン又は前記下層バスラインと同種
の導電膜からなることを特徴とする薄膜トランジスタマ
トリクスの製造方法によって達成され、第7に、複数の
ラインに分岐した分岐部を有し、薄膜トランジスタのゲ
ートバスライン又は補助容量バスラインとなる下層バス
ラインを基板上に形成する工程と、前記下層バスライン
上に第1の層間絶縁膜を形成する工程と、前記分岐部に
おいて前記第1の層間絶縁膜を介して前記下層バスライ
ンと交差し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、全面に第2の
層間絶縁膜を形成する工程とを有することを特徴とする
薄膜トランジスタマトリクスの製造方法によって達成さ
れ、第8に、薄膜トランジスタのゲートバスライン又は
補助容量バスラインとなる下層バスラインを基板上に形
成する工程と、前記下層バスライン上に第1の層間絶縁
膜を形成する工程と、前記第1の層間絶縁膜を介して前
記下層バスラインと交差し、前記交差領域において複数
のラインに分岐した分岐部を有し、前記薄膜トランジス
タのゲートバスラインとなる上層バスラインを形成する
工程と、全面に第2の層間絶縁膜を形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法によって達成され、第9に、前記第2の層間絶縁
膜を形成する工程の後、前記分岐部の複数のラインのう
ち、少なくとも一つのラインを残してレーザ照射により
切断することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成される。
に、マトリクス状に交差配置された薄膜トランジスタの
ゲートバスライン又は補助容量バスラインになる下層バ
スラインと、前記薄膜トランジスタのドレインバスライ
ンになる上層バスラインとのうちいずれかは前記下層バ
スライン及び前記上層バスラインの交差領域で分断部を
有し、かつ分断された前記下層バスライン或いは前記上
層バスラインはその上に設けられた絶縁膜に形成された
開口を介して接続導体層により接続されていることを特
徴とする薄膜トランジスタマトリクスによって達成さ
れ、第2に、マトリクス状に交差配置された薄膜トラン
ジスタのゲートバスライン又は補助容量バスラインにな
る下層バスライン或いは前記薄膜トランジスタの上層バ
スラインのうち少なくともいずれか一方は前記下層バス
ライン及び前記上層バスラインの交差領域で複数のライ
ンに分岐した分岐部を有することを特徴とする薄膜トラ
ンジスタマトリクスによって達成され、第3に、薄膜ト
ランジスタのゲートバスライン又は補助容量バスライン
となり、分断部を有する下層バスラインを基板上に形成
する工程と、前記下層バスライン上に第1の層間絶縁膜
を形成する工程と、前記下層バスラインの前記分断部と
前記第1の層間絶縁膜を介して交差し、前記薄膜トラン
ジスタのゲートバスラインとなる上層バスラインを形成
する工程と、全面に第2の層間絶縁膜を形成する工程
と、前記第1及び第2の層間絶縁膜を選択的にエッチン
グし、前記分断部の両端の前記下層バスラインに達する
開口を形成する工程と、前記開口を介して前記分断部の
両端の前記下層バスラインを接続する接続導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
マトリクスの製造方法によって達成され、第4に、薄膜
トランジスタのゲートバスライン又は補助容量バスライ
ンとなる下層バスラインを基板上に形成する工程と、前
記下層バスライン上に第1の層間絶縁膜を形成する工程
と、前記下層バスラインと第1の層間絶縁膜を介して交
差し、かつ前記薄膜トランジスタのドレインバスライン
となり、前記交差領域において分断部を有する上層バス
ラインを形成する工程と、全面に第2の層間絶縁膜を形
成する工程と、前記第2の層間絶縁膜を選択的にエッチ
ングし、前記分断部の両端の前記上層バスラインに達す
る開口を形成する工程と、前記開口を介して前記分断部
の両端の前記上層バスラインを接続する接続導体層を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法によって達成され、第5に、前
記接続導電体層は、前記薄膜トランジスタの画素電極と
同一の材料である透明導電膜により前記画素電極と共に
形成することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成され、第6に、前記接続導電体
層は前記上層バスライン又は前記下層バスラインと同種
の導電膜からなることを特徴とする薄膜トランジスタマ
トリクスの製造方法によって達成され、第7に、複数の
ラインに分岐した分岐部を有し、薄膜トランジスタのゲ
ートバスライン又は補助容量バスラインとなる下層バス
ラインを基板上に形成する工程と、前記下層バスライン
上に第1の層間絶縁膜を形成する工程と、前記分岐部に
おいて前記第1の層間絶縁膜を介して前記下層バスライ
ンと交差し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、全面に第2の
層間絶縁膜を形成する工程とを有することを特徴とする
薄膜トランジスタマトリクスの製造方法によって達成さ
れ、第8に、薄膜トランジスタのゲートバスライン又は
補助容量バスラインとなる下層バスラインを基板上に形
成する工程と、前記下層バスライン上に第1の層間絶縁
膜を形成する工程と、前記第1の層間絶縁膜を介して前
記下層バスラインと交差し、前記交差領域において複数
のラインに分岐した分岐部を有し、前記薄膜トランジス
タのゲートバスラインとなる上層バスラインを形成する
工程と、全面に第2の層間絶縁膜を形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法によって達成され、第9に、前記第2の層間絶縁
膜を形成する工程の後、前記分岐部の複数のラインのう
ち、少なくとも一つのラインを残してレーザ照射により
切断することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成される。
【0012】
【作 用】本発明の薄膜トランジスタマトリクス及びそ
の製造方法においては、分断部を有する下層バスライン
に対して第1の層間絶縁膜を介して分断部と交差する上
層バスラインを形成している。このため、異物が原因で
第1の層間絶縁膜にクラックが入ったり、第1の層間絶
縁膜が薄くなったりしても、交差領域には下層バスライ
ンが存在しないので、異物が導電性異物である場合、異
物を介する上層バスラインと下層バスラインの短絡は生
じない。また、クラック或いは膜厚の薄い部分を介して
上層バスラインと下層バスラインが短絡することも防止
することが出来る。
の製造方法においては、分断部を有する下層バスライン
に対して第1の層間絶縁膜を介して分断部と交差する上
層バスラインを形成している。このため、異物が原因で
第1の層間絶縁膜にクラックが入ったり、第1の層間絶
縁膜が薄くなったりしても、交差領域には下層バスライ
ンが存在しないので、異物が導電性異物である場合、異
物を介する上層バスラインと下層バスラインの短絡は生
じない。また、クラック或いは膜厚の薄い部分を介して
上層バスラインと下層バスラインが短絡することも防止
することが出来る。
【0013】更に、この後分断された下層バスライン同
士は上層バスライン上の第2の層間絶縁膜の上に形成し
た接続導電体層により接続されるので、下層バスライン
は全体として正常につながる。これにより、このような
TFTマトリクスを用いた液晶表示パネルの歩留まりの
向上を図ることが可能となる。
士は上層バスライン上の第2の層間絶縁膜の上に形成し
た接続導電体層により接続されるので、下層バスライン
は全体として正常につながる。これにより、このような
TFTマトリクスを用いた液晶表示パネルの歩留まりの
向上を図ることが可能となる。
【0014】また、下層バスラインと交差する上層バス
ラインを形成する際、その交差部で分断部を有する上層
バスラインを形成した場合にも、上記と同様に、交差領
域には上層バスラインが存在しないので、上層バスライ
ンと下層バスラインの短絡は生じない。更に、この後分
断された上層バスライン同士は上層バスラインを被覆す
る第2の層間絶縁膜上に形成した接続導電体層により接
続されるので、上層バスラインは全体として正常につな
がる。
ラインを形成する際、その交差部で分断部を有する上層
バスラインを形成した場合にも、上記と同様に、交差領
域には上層バスラインが存在しないので、上層バスライ
ンと下層バスラインの短絡は生じない。更に、この後分
断された上層バスライン同士は上層バスラインを被覆す
る第2の層間絶縁膜上に形成した接続導電体層により接
続されるので、上層バスラインは全体として正常につな
がる。
【0015】これにより、このようなTFTマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。特に、逆スタガ型薄膜トランジスタの場
合、下層バスラインとしてゲートバスライン或いは補助
容量バスラインが相当し、上層バスラインとしてドレイ
ンバスラインが相当する。このため、ドレインバスライ
ンとゲートバスライン間の短絡の防止に留まらず、ドレ
インバスラインと補助容量バスライン間の短絡も防止す
ることが可能となる。
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。特に、逆スタガ型薄膜トランジスタの場
合、下層バスラインとしてゲートバスライン或いは補助
容量バスラインが相当し、上層バスラインとしてドレイ
ンバスラインが相当する。このため、ドレインバスライ
ンとゲートバスライン間の短絡の防止に留まらず、ドレ
インバスラインと補助容量バスライン間の短絡も防止す
ることが可能となる。
【0016】また、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。更に、接続導電体層は上層
バスライン又は下層バスラインと同種の導電膜からなる
ため、バスラインと接続導電体層のシート抵抗が異なる
ことによる不都合、例えば高抵抗化による電力増加や処
理速度の低下等を回避することが可能となる。
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。更に、接続導電体層は上層
バスライン又は下層バスラインと同種の導電膜からなる
ため、バスラインと接続導電体層のシート抵抗が異なる
ことによる不都合、例えば高抵抗化による電力増加や処
理速度の低下等を回避することが可能となる。
【0017】また、上層バスラインと下層バスラインの
交差領域で、少なくとも上層バスライン又は下層バスラ
インの何れか一方を複数のラインに分岐して形成してい
る。このため、かりに両者の交差領域で上層バスライン
と下層バスラインとが短絡したとしても、短絡している
方の分岐をレーザなどで切断することにより、上層バス
ラインと下層バスラインの短絡を防止するとともに、バ
スラインを正常につなげることが可能になる。
交差領域で、少なくとも上層バスライン又は下層バスラ
インの何れか一方を複数のラインに分岐して形成してい
る。このため、かりに両者の交差領域で上層バスライン
と下層バスラインとが短絡したとしても、短絡している
方の分岐をレーザなどで切断することにより、上層バス
ラインと下層バスラインの短絡を防止するとともに、バ
スラインを正常につなげることが可能になる。
【0018】
【実施例】以下で、本発明の実施例に係るTFTマトリ
クスの製造方法について図面を参照しながら説明する。 (第1の実施例)図1(a)〜(f)及び図2(a)〜
(c)はTFTマトリクスの製造方法を示す断面図であ
る。また、図5(a)は完成されたTFTマトリクスの
一画素部の上面部である。図1(a)〜(f)及び図2
(a)〜(c)において、左の断面図は図5(a)のA
−A線断面におけるものであり、右の断面図は図5
(a)のB−B線断面におけるものである。
クスの製造方法について図面を参照しながら説明する。 (第1の実施例)図1(a)〜(f)及び図2(a)〜
(c)はTFTマトリクスの製造方法を示す断面図であ
る。また、図5(a)は完成されたTFTマトリクスの
一画素部の上面部である。図1(a)〜(f)及び図2
(a)〜(c)において、左の断面図は図5(a)のA
−A線断面におけるものであり、右の断面図は図5
(a)のB−B線断面におけるものである。
【0019】まず、ガラスなどからなる透明基板1上に
約1500Åの金属膜を形成した後、パターニングし
て、ゲートバスライン(GB)2A,2Bと、補助容量
バスライン(SCB)3A,3Bを同時に形成する。こ
のとき、図1(a)に示すように、のちにドレインバス
ライン(DB)をその上層に形成したときにドレインバ
スライン(DB)と交差する部分で、ゲートバスライン
2A,2B及び補助容量バスライン3A,3Bを分断し
て形成しておく。
約1500Åの金属膜を形成した後、パターニングし
て、ゲートバスライン(GB)2A,2Bと、補助容量
バスライン(SCB)3A,3Bを同時に形成する。こ
のとき、図1(a)に示すように、のちにドレインバス
ライン(DB)をその上層に形成したときにドレインバ
スライン(DB)と交差する部分で、ゲートバスライン
2A,2B及び補助容量バスライン3A,3Bを分断し
て形成しておく。
【0020】次に、同図(b)に示すように、全面に約
4000ÅのSiN膜などからなるゲート絶縁膜4と、
TFTの動作半導体層となる約150Åのアモルファス
シリコン膜(以下a−Si膜と称する)5と、チャネル
保護膜(SiN)10を約1200Å、P−CVD法に
より連続して形成する。次いで、同図(c)に示すよう
に、ゲート直上にチャネル保護膜10を残す様にSiN
膜を選択的にエッチング・除去する。なお、バスライン
上のSiN膜10は除去される。
4000ÅのSiN膜などからなるゲート絶縁膜4と、
TFTの動作半導体層となる約150Åのアモルファス
シリコン膜(以下a−Si膜と称する)5と、チャネル
保護膜(SiN)10を約1200Å、P−CVD法に
より連続して形成する。次いで、同図(c)に示すよう
に、ゲート直上にチャネル保護膜10を残す様にSiN
膜を選択的にエッチング・除去する。なお、バスライン
上のSiN膜10は除去される。
【0021】続いて、同図(d)に示すように、TFT
のコンタクト層となるn+ 型のアモルファスシリコン膜
(以下n+ a−Si膜と称する)6を約500Å形成し、
後にソース/ドレイン電極、蓄積容量電極(蓄積容量バ
スラインを兼ねている)及びドレインバスラインとなる
Cr膜7を約1500Åの厚さに形成する。その後、ソ
ース/ドレイン電極を形成するためのCr膜7,n+ a
−Si膜6をエッチング・除去してパターニングする工
程で、同時にCr膜7A,n+ a−Si膜6A,a−S
i膜5Aの3層膜から構成される同図(e)に示すよう
なドレインバスラインDBを形成する。
のコンタクト層となるn+ 型のアモルファスシリコン膜
(以下n+ a−Si膜と称する)6を約500Å形成し、
後にソース/ドレイン電極、蓄積容量電極(蓄積容量バ
スラインを兼ねている)及びドレインバスラインとなる
Cr膜7を約1500Åの厚さに形成する。その後、ソ
ース/ドレイン電極を形成するためのCr膜7,n+ a
−Si膜6をエッチング・除去してパターニングする工
程で、同時にCr膜7A,n+ a−Si膜6A,a−S
i膜5Aの3層膜から構成される同図(e)に示すよう
なドレインバスラインDBを形成する。
【0022】次に、同図(f)に示すように、全面にS
iN膜からなる層間絶縁膜8を約3000Åの厚さでP
−CVD法によって形成する。次いで、TFTのソース
電極上及び、補助容量電極上にビアホールを形成する。
このとき、図2(a)に示すように、分断されたゲート
バスライン2A,2B上にそれぞれコンタクトホールC
1,C2を形成し、同時に分断された補助容量バスライ
ン3A,3B上にそれそれコンタクトホールC3,C4
を形成する。
iN膜からなる層間絶縁膜8を約3000Åの厚さでP
−CVD法によって形成する。次いで、TFTのソース
電極上及び、補助容量電極上にビアホールを形成する。
このとき、図2(a)に示すように、分断されたゲート
バスライン2A,2B上にそれぞれコンタクトホールC
1,C2を形成し、同時に分断された補助容量バスライ
ン3A,3B上にそれそれコンタクトホールC3,C4
を形成する。
【0023】次いで、図2(b)に示すように全面にI
TO膜9を約700Åの厚さに形成する。その後、図2
(c)及び図5(a)に示すように、ITO膜9を選択
的にエッチング・除去して画素電極(PE)を形成す
る。このとき、コンタクトホールC1,C2を介して分
断されたゲートバスライン2A,2Bを導通させる接続
導電体層9Aと、コンタクトホールC3,C4を介して
分断された補助容量バスライン3A,3Bを導通させる
接続導電体層9Bとを同時に形成する。
TO膜9を約700Åの厚さに形成する。その後、図2
(c)及び図5(a)に示すように、ITO膜9を選択
的にエッチング・除去して画素電極(PE)を形成す
る。このとき、コンタクトホールC1,C2を介して分
断されたゲートバスライン2A,2Bを導通させる接続
導電体層9Aと、コンタクトホールC3,C4を介して
分断された補助容量バスライン3A,3Bを導通させる
接続導電体層9Bとを同時に形成する。
【0024】以上説明したように、本実施例に係るTF
Tマトリクスの製造方法によれば、分断された下層のゲ
ートバスライン2A,2B及び補助容量バスライン3
A,3Bに対してゲート絶縁膜4を介して分断部と交差
する上層のドレインバスラインDBを形成している。こ
のため、異物が原因でゲート絶縁膜4にクラックが入っ
たり、ゲート絶縁膜4が薄くなったりしても、交差領域
には下層バスラインが存在しないので、異物が導電性異
物である場合、異物を介してドレインバスラインDBと
ゲートバスライン2A,2B或いは補助容量バスライン
3A,3Bとが短絡するのを防止することができる。ま
た、クラック或いは膜厚の薄い部分を介してドレインバ
スラインDBとゲートバスライン2A,2B或いは補助
容量バスライン3A,3Bとが直接短絡することも防止
することが出来る。
Tマトリクスの製造方法によれば、分断された下層のゲ
ートバスライン2A,2B及び補助容量バスライン3
A,3Bに対してゲート絶縁膜4を介して分断部と交差
する上層のドレインバスラインDBを形成している。こ
のため、異物が原因でゲート絶縁膜4にクラックが入っ
たり、ゲート絶縁膜4が薄くなったりしても、交差領域
には下層バスラインが存在しないので、異物が導電性異
物である場合、異物を介してドレインバスラインDBと
ゲートバスライン2A,2B或いは補助容量バスライン
3A,3Bとが短絡するのを防止することができる。ま
た、クラック或いは膜厚の薄い部分を介してドレインバ
スラインDBとゲートバスライン2A,2B或いは補助
容量バスライン3A,3Bとが直接短絡することも防止
することが出来る。
【0025】更に、この後分断されたゲートバスライン
2A,2B同士、及び補助容量バスライン3A,3B同
士はITO膜からなる接続導電体層9A,9Bにより接
続されるので、ゲートバスラインGB及び補助容量バス
ラインSCBは全体として正常につながる。これによ
り、これを用いた液晶表示パネルに線欠陥などが発生す
るのを防止し、液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
2A,2B同士、及び補助容量バスライン3A,3B同
士はITO膜からなる接続導電体層9A,9Bにより接
続されるので、ゲートバスラインGB及び補助容量バス
ラインSCBは全体として正常につながる。これによ
り、これを用いた液晶表示パネルに線欠陥などが発生す
るのを防止し、液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
【0026】(第2の実施例)次に、本発明の第2の実
施例に係るTFTマトリクスの製造方法について図面を
参照しながら説明する。なお、第1の実施例と重複する
工程の説明については省略する。図3(a)〜(f)及
び図4(a)〜(c)はTFTマトリクスの製造方法を
示す断面図である。また、図5(b)は完成されたTF
Tマトリクスの一画素部の上面部である。図3(a)〜
(f)及び図4(a)〜(c)において、左の断面図は
図5(b)のC−C線断面におけるものであり、右の断
面図は図5(b)のD−D線断面におけるものである。
施例に係るTFTマトリクスの製造方法について図面を
参照しながら説明する。なお、第1の実施例と重複する
工程の説明については省略する。図3(a)〜(f)及
び図4(a)〜(c)はTFTマトリクスの製造方法を
示す断面図である。また、図5(b)は完成されたTF
Tマトリクスの一画素部の上面部である。図3(a)〜
(f)及び図4(a)〜(c)において、左の断面図は
図5(b)のC−C線断面におけるものであり、右の断
面図は図5(b)のD−D線断面におけるものである。
【0027】本実施例の特徴は、第1の実施例のように
下層のゲートバスラインGB及び補助容量バスラインS
CBを分断して上層のドレインバスラインDBとの短絡
を回避するのではなく、下層のゲートバスラインGBと
補助容量バスラインSCBは従来と同様に形成し、ドレ
インバスラインDBを分断して両者の短絡を回避してい
る点である。
下層のゲートバスラインGB及び補助容量バスラインS
CBを分断して上層のドレインバスラインDBとの短絡
を回避するのではなく、下層のゲートバスラインGBと
補助容量バスラインSCBは従来と同様に形成し、ドレ
インバスラインDBを分断して両者の短絡を回避してい
る点である。
【0028】まず、図3(a)に示すように、ガラスな
どからなる透明基板1上に約1500Åの金属膜を形成
した後、パターニングして、ゲートバスライン2Cと補
助容量バスライン2Dとを同時に形成する。次に、同図
(b)に示すように、全面に約4000ÅのSiN膜な
どからなるゲート絶縁膜4と、薄膜トランジスタの動作
半導体層となる約150Åのアモルファスシリコン膜
(以下a−Si膜と称する)5と約1200Åの厚さの
チャネル保護層(SiN膜)をP−CVD法で連続して
形成する。
どからなる透明基板1上に約1500Åの金属膜を形成
した後、パターニングして、ゲートバスライン2Cと補
助容量バスライン2Dとを同時に形成する。次に、同図
(b)に示すように、全面に約4000ÅのSiN膜な
どからなるゲート絶縁膜4と、薄膜トランジスタの動作
半導体層となる約150Åのアモルファスシリコン膜
(以下a−Si膜と称する)5と約1200Åの厚さの
チャネル保護層(SiN膜)をP−CVD法で連続して
形成する。
【0029】次いで、同図(c)に示すように、所定の
領域のSiN膜10をエッチングし、除去する。このと
き、バスライン上のSiN膜10は除去される。続い
て、同図(d)に示すように、薄膜トランジスタのコン
タクト層となるn + 型のアモルファスシリコン層(以下
n+ a−Si層と称する)6を約500Å形成し、その上
にソース/ドレイン電極、蓄積容量電極及びドレインバ
スラインとなるCr膜7を約1500Åの厚さに形成す
る。
領域のSiN膜10をエッチングし、除去する。このと
き、バスライン上のSiN膜10は除去される。続い
て、同図(d)に示すように、薄膜トランジスタのコン
タクト層となるn + 型のアモルファスシリコン層(以下
n+ a−Si層と称する)6を約500Å形成し、その上
にソース/ドレイン電極、蓄積容量電極及びドレインバ
スラインとなるCr膜7を約1500Åの厚さに形成す
る。
【0030】その後、Cr膜7,n+ a−Si層6をパ
ターニングしてソース/ドレイン電極を形成するととも
に、Cr膜7A,n+ a−Si層6A,a−Si層5A
の3層から構成されるドレインバスラインDB1,DB
2,DB3を形成する。このとき、同図(e)に示すよ
うに、ゲートバスライン2CとドレインバスラインDB
1,DB2が交差する部分でドレインバスラインDB
1,DB2を分断し、補助容量バスライン2Dとドレイ
ンバスラインDB2,DB3とが交差する部分でドレイ
ンバスラインDB2,DB3を分断する。
ターニングしてソース/ドレイン電極を形成するととも
に、Cr膜7A,n+ a−Si層6A,a−Si層5A
の3層から構成されるドレインバスラインDB1,DB
2,DB3を形成する。このとき、同図(e)に示すよ
うに、ゲートバスライン2CとドレインバスラインDB
1,DB2が交差する部分でドレインバスラインDB
1,DB2を分断し、補助容量バスライン2Dとドレイ
ンバスラインDB2,DB3とが交差する部分でドレイ
ンバスラインDB2,DB3を分断する。
【0031】次に、同図(f)に示すように、全面にS
iN膜からなる層間絶縁膜8を約3000Åの厚さでP
−CVD法によって形成する。次いで、TFTのソース
電極と、補助容量電極にビアホールを形成する。このと
き、図4(a)に示すように、ドレインバスラインDB
1,DB2上にそれぞれコンタクトホールC5,C6を
形成し、同時にドレインバスラインDB2,DB3上に
それぞれコンタクトホールC7,C8を形成する。
iN膜からなる層間絶縁膜8を約3000Åの厚さでP
−CVD法によって形成する。次いで、TFTのソース
電極と、補助容量電極にビアホールを形成する。このと
き、図4(a)に示すように、ドレインバスラインDB
1,DB2上にそれぞれコンタクトホールC5,C6を
形成し、同時にドレインバスラインDB2,DB3上に
それぞれコンタクトホールC7,C8を形成する。
【0032】次いで、図4(b)に示すように全面にI
TO膜9を約700Åの厚さに形成する。その後、図4
(c)に示すように、ITO膜9を選択的にエッチング
・除去して、図5(b)に示すような画素電極PEを形
成する。このとき、分断されたドレインバスラインDB
1,DB2を導通させる接続導電体層9Cと、分断され
たドレインバスラインDB2,DB3を導通させる接続
導電体層9Dとを同時に形成する。
TO膜9を約700Åの厚さに形成する。その後、図4
(c)に示すように、ITO膜9を選択的にエッチング
・除去して、図5(b)に示すような画素電極PEを形
成する。このとき、分断されたドレインバスラインDB
1,DB2を導通させる接続導電体層9Cと、分断され
たドレインバスラインDB2,DB3を導通させる接続
導電体層9Dとを同時に形成する。
【0033】以上説明したように、本発明の第2の実施
例に係るTFTマトリクスの製造方法によれば、下層の
ゲートバスライン2C及び補助容量バスライン2Dとの
交差部で分断部を有する上層のドレインバスラインDB
1,DB2,DB3を形成している。この場合にも、第
1の実施例と同様に、交差領域にはドレインバスライン
が存在しないので、ドレインバスラインDB1,DB
2,DB3とゲートバスライン2C或いは補助容量バス
ライン2Dとの短絡は生じない。
例に係るTFTマトリクスの製造方法によれば、下層の
ゲートバスライン2C及び補助容量バスライン2Dとの
交差部で分断部を有する上層のドレインバスラインDB
1,DB2,DB3を形成している。この場合にも、第
1の実施例と同様に、交差領域にはドレインバスライン
が存在しないので、ドレインバスラインDB1,DB
2,DB3とゲートバスライン2C或いは補助容量バス
ライン2Dとの短絡は生じない。
【0034】更に、分断されたドレインバスラインDB
1,DB2,DB3同士は接続導電体層9C,9Dによ
り接続されるので、ドレインバスラインDBは全体とし
て正常につながる。これにより、このようなTFTマト
リクスを用いた液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
1,DB2,DB3同士は接続導電体層9C,9Dによ
り接続されるので、ドレインバスラインDBは全体とし
て正常につながる。これにより、このようなTFTマト
リクスを用いた液晶表示パネルの歩留まりの向上を図る
ことが可能となる。
【0035】(第3の実施例)次に、本発明の第3の実
施例について図6(a),(b)を参照しながら説明す
る。図6(a),(b)は本発明の第3の実施例の製造
方法によって形成されたTFTマトリクスの上面図であ
る。本実施例が製造工程において従来と異なる点は、上
層のドレインバスラインDBと、下層のゲートバスライ
ンGB又は補助容量バスラインSCBとが交差する部分
で、図6(a)に示すように上層のドレインバスライン
DBを二股に分岐させて形成し、あるいは同図(b)に
示すように下層のゲートバスラインGB又は補助容量バ
スラインSCBを二股に分岐させて形成している点であ
る。上述の点以外は、従来の製造方法と同様であるの
で、重複を避けるため説明を省略する。
施例について図6(a),(b)を参照しながら説明す
る。図6(a),(b)は本発明の第3の実施例の製造
方法によって形成されたTFTマトリクスの上面図であ
る。本実施例が製造工程において従来と異なる点は、上
層のドレインバスラインDBと、下層のゲートバスライ
ンGB又は補助容量バスラインSCBとが交差する部分
で、図6(a)に示すように上層のドレインバスライン
DBを二股に分岐させて形成し、あるいは同図(b)に
示すように下層のゲートバスラインGB又は補助容量バ
スラインSCBを二股に分岐させて形成している点であ
る。上述の点以外は、従来の製造方法と同様であるの
で、重複を避けるため説明を省略する。
【0036】この場合、仮に異物によって、ゲートバス
ラインGB及び補助容量バスラインSCBとドレインバ
スラインDBとがその交差する部分で短絡したとして
も、異物によって短絡している部分が二股に分岐してい
る部分の両方にわたっていない限り、分岐のいずれか一
方をレーザリペア法などによって切断することにより、
ゲートバスラインGB及び補助容量バスラインSCBと
ドレインバスラインDBとが短絡するのを防止すること
ができる。しかも、ゲートバスラインGB及び補助容量
バスラインSCBを正常につなげることができる。
ラインGB及び補助容量バスラインSCBとドレインバ
スラインDBとがその交差する部分で短絡したとして
も、異物によって短絡している部分が二股に分岐してい
る部分の両方にわたっていない限り、分岐のいずれか一
方をレーザリペア法などによって切断することにより、
ゲートバスラインGB及び補助容量バスラインSCBと
ドレインバスラインDBとが短絡するのを防止すること
ができる。しかも、ゲートバスラインGB及び補助容量
バスラインSCBを正常につなげることができる。
【0037】(その他の実施例)上述の第1、第2の実
施例において、分断されたバスラインを導通させる接続
導電体層を、画素電極を形成する際に画素電極と同じI
TO膜により同時に形成していたが、本発明はこれに限
らず、別の金属膜などを用いて、画素電極形成の工程と
別工程で形成してもよい。
施例において、分断されたバスラインを導通させる接続
導電体層を、画素電極を形成する際に画素電極と同じI
TO膜により同時に形成していたが、本発明はこれに限
らず、別の金属膜などを用いて、画素電極形成の工程と
別工程で形成してもよい。
【0038】この場合には、ドレインバスラインDB又
はゲートバスラインGB等と同種の金属膜を用いること
により、バスラインのシート抵抗と接続導電体層のシー
ト抵抗が同一になるので、両者のシート抵抗が異なるこ
とによる種々の不都合、例えば高抵抗化による電力増加
や処理速度の低下等を回避することが可能となる。
はゲートバスラインGB等と同種の金属膜を用いること
により、バスラインのシート抵抗と接続導電体層のシー
ト抵抗が同一になるので、両者のシート抵抗が異なるこ
とによる種々の不都合、例えば高抵抗化による電力増加
や処理速度の低下等を回避することが可能となる。
【0039】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタマトリクス及びその製造方法においては、分断
部を有する下層バスラインに対して第1の層間絶縁膜を
介して分断部と交差する上層バスラインを形成してい
る。このため、異物が原因で第1の層間絶縁膜にクラッ
クが入ったり、第1の層間絶縁膜が薄くなったりして
も、異物を介する上層バスラインと下層バスラインの短
絡やクラック或いは膜厚の薄い部分を介する上層バスラ
インと下層バスラインの短絡を防止することが出来る。
ンジスタマトリクス及びその製造方法においては、分断
部を有する下層バスラインに対して第1の層間絶縁膜を
介して分断部と交差する上層バスラインを形成してい
る。このため、異物が原因で第1の層間絶縁膜にクラッ
クが入ったり、第1の層間絶縁膜が薄くなったりして
も、異物を介する上層バスラインと下層バスラインの短
絡やクラック或いは膜厚の薄い部分を介する上層バスラ
インと下層バスラインの短絡を防止することが出来る。
【0040】更に、この後分断された下層バスライン同
士は上層バスライン上の第2の層間絶縁膜の上に形成し
た接続導電体層により接続しているので、下層バスライ
ンは全体として正常につながる。また、その交差部で分
断部を有する上層バスラインを形成した場合にも、上記
と同様に、上層バスラインと下層バスラインの短絡を防
止することが出来るとともに、後に分断された上層バス
ライン同士は接続導電体層により接続しているので、上
層バスラインは全体として正常につながる。
士は上層バスライン上の第2の層間絶縁膜の上に形成し
た接続導電体層により接続しているので、下層バスライ
ンは全体として正常につながる。また、その交差部で分
断部を有する上層バスラインを形成した場合にも、上記
と同様に、上層バスラインと下層バスラインの短絡を防
止することが出来るとともに、後に分断された上層バス
ライン同士は接続導電体層により接続しているので、上
層バスラインは全体として正常につながる。
【0041】これにより、このようなTFTマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。更に、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。更に、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。
【0042】また、接続導電体層は上層バスライン又は
下層バスラインと同種の導電膜からなるため、バスライ
ンと接続導電体層のシート抵抗が異なることによる不都
合、例えば高抵抗化による電力増加や処理速度の低下等
を回避することが可能となる。更に、上層バスラインと
下層バスラインの交差領域で、少なくとも上層バスライ
ン又は下層バスラインの何れか一方を複数のラインに分
岐して形成している。
下層バスラインと同種の導電膜からなるため、バスライ
ンと接続導電体層のシート抵抗が異なることによる不都
合、例えば高抵抗化による電力増加や処理速度の低下等
を回避することが可能となる。更に、上層バスラインと
下層バスラインの交差領域で、少なくとも上層バスライ
ン又は下層バスラインの何れか一方を複数のラインに分
岐して形成している。
【0043】このため、交差領域で上層バスラインと下
層バスラインとが短絡した場合、短絡している方の分岐
をレーザなどで切断することにより、上層バスラインと
下層バスラインの短絡を防止するとともに、バスライン
を正常につなげることが可能になる。
層バスラインとが短絡した場合、短絡している方の分岐
をレーザなどで切断することにより、上層バスラインと
下層バスラインの短絡を防止するとともに、バスライン
を正常につなげることが可能になる。
【図1】本発明の第1の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図(その1)であ
る。
マトリクスの製造方法を説明する断面図(その1)であ
る。
【図2】本発明の第1の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図(その2)であ
る。
マトリクスの製造方法を説明する断面図(その2)であ
る。
【図3】本発明の第2の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図(その1)であ
る。
マトリクスの製造方法を説明する断面図(その1)であ
る。
【図4】本発明の第2の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図(その2)であ
る。
マトリクスの製造方法を説明する断面図(その2)であ
る。
【図5】本発明の第1、第2の実施例に係る薄膜トラン
ジスタマトリクスの製造方法を説明する上面図である。
ジスタマトリクスの製造方法を説明する上面図である。
【図6】本発明の第3の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する上面図である。
マトリクスの製造方法を説明する上面図である。
【図7】一般の薄膜トランジスタマトリクスの構成を示
す上面図である。
す上面図である。
【図8】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する上面図である。
造方法を説明する上面図である。
【図9】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する断面図(その1)である。
造方法を説明する断面図(その1)である。
【図10】従来例に係る薄膜トランジスタマトリクスの
製造方法を説明する断面図(その2)である。
製造方法を説明する断面図(その2)である。
【図11】従来例の問題点を説明する断面図である。
1 透明基板、 2A,2B,2C ゲートバスライン、 2D,3A,3B 補助容量バスライン、 4 ゲート絶縁膜、 5 a−Si膜、 6,6C,6D,6E n+ a−Si層、 7,7C,7D,7E Cr膜、 5A,6A,7A ドレインバスライン、 8 層間絶縁膜、 9 ITO膜、 9A,9B,9C,9D 接続導電体層、 10 チャネル保護層、 C1,C2,C3,C4,C5,C6,C7,C8 ビ
アホール、 DB1,DB2,DB3 ドレインバスライン、 PE 画素電極、 DB ドレインバスライン、 SE ソース電極、 SCB 補助容量バスライン、 TFT 薄膜トランジスタ、 DT ドレイン端子、 GT ゲート端子。
アホール、 DB1,DB2,DB3 ドレインバスライン、 PE 画素電極、 DB ドレインバスライン、 SE ソース電極、 SCB 補助容量バスライン、 TFT 薄膜トランジスタ、 DT ドレイン端子、 GT ゲート端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 出島 芳夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (9)
- 【請求項1】 マトリクス状に交差配置された薄膜トラ
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスラインと、前記薄膜トランジスタのドレイ
ンバスラインになる上層バスラインとのうちいずれかは
前記下層バスライン及び前記上層バスラインの交差領域
で分断部を有し、かつ分断された前記下層バスライン或
いは前記上層バスラインはその上に設けられた絶縁膜に
形成された開口を介して接続導体層により接続されてい
ることを特徴とする薄膜トランジスタマトリクス。 - 【請求項2】 マトリクス状に交差配置された薄膜トラ
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスライン或いは前記薄膜トランジスタの上層
バスラインのうち少なくともいずれか一方は前記下層バ
スライン及び前記上層バスラインの交差領域で複数のラ
インに分岐した分岐部を有することを特徴とする薄膜ト
ランジスタマトリクス。 - 【請求項3】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなり、分断部を有する下層バス
ラインを基板上に形成する工程と、 前記下層バスライン上に第1の層間絶縁膜を形成する工
程と、 前記下層バスラインの前記分断部と前記第1の層間絶縁
膜を介して交差し、前記薄膜トランジスタのゲートバス
ラインとなる上層バスラインを形成する工程と、 全面に第2の層間絶縁膜を形成する工程と、 前記第1及び第2の層間絶縁膜を選択的にエッチング
し、前記分断部の両端の前記下層バスラインに達する開
口を形成する工程と、 前記開口を介して前記分断部の両端の前記下層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項4】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第1の層間絶縁膜を形成する工
程と、 前記下層バスラインと第1の層間絶縁膜を介して交差
し、かつ前記薄膜トランジスタのドレインバスラインと
なり、前記交差領域において分断部を有する上層バスラ
インを形成する工程と、 全面に第2の層間絶縁膜を形成する工程と、 前記第2の層間絶縁膜を選択的にエッチングし、前記分
断部の両端の前記上層バスラインに達する開口を形成す
る工程と、 前記開口を介して前記分断部の両端の前記上層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項5】 前記接続導電体層は、前記薄膜トランジ
スタの画素電極と同一の材料である透明導電膜により前
記画素電極と共に形成することを特徴とする請求項3又
は請求項4に記載の薄膜トランジスタマトリクスの製造
方法。 - 【請求項6】 前記接続導電体層は前記上層バスライン
又は前記下層バスラインと同種の導電膜からなることを
特徴とする請求項3乃至請求項5のいずれかに記載の薄
膜トランジスタマトリクスの製造方法。 - 【請求項7】 複数のラインに分岐した分岐部を有し、
薄膜トランジスタのゲートバスライン又は補助容量バス
ラインとなる下層バスラインを基板上に形成する工程
と、 前記下層バスライン上に第1の層間絶縁膜を形成する工
程と、 前記分岐部において前記第1の層間絶縁膜を介して前記
下層バスラインと交差し、前記薄膜トランジスタのゲー
トバスラインとなる上層バスラインを形成する工程と、 全面に第2の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項8】 薄膜トランジスタのゲートバスライン又
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第1の層間絶縁膜を形成する工
程と、 前記第1の層間絶縁膜を介して前記下層バスラインと交
差し、前記交差領域において複数のラインに分岐した分
岐部を有し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、 全面に第2の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。 - 【請求項9】 前記第2の層間絶縁膜を形成する工程の
後、前記分岐部の複数のラインのうち、少なくとも一つ
のラインを残してレーザ照射により切断することを特徴
とする請求項7又は請求項8に記載の薄膜トランジスタ
マトリクスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24133294A JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24133294A JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08106108A true JPH08106108A (ja) | 1996-04-23 |
Family
ID=17072730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24133294A Pending JPH08106108A (ja) | 1994-10-05 | 1994-10-05 | 薄膜トランジスタマトリクス及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08106108A (ja) |
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