JPH112835A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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-
- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【課題】 フォトパターニングプロセスの回数を削減し
て良品率を高めるとともに、画素電極とドレイン電極あ
るいは画素電極と端子部の電極との良好なコンタクトを
得ることを目的とする。 【解決手段】 ソース信号線、ドレイン電極１０および
各端子部を、ＩＴＯ１９、第１のメタルであるタンタル
２０および第２のメタルである窒化タンタル２１の３層
の同一パターンとし、１回のフォトプロセスでパターニ
ング形成を可能とし、さらに、窒化タンタル２１によっ
てタンタル２０の酸化を防止し、画素電極５とドレイン
電極１０あるいは画素電極５と各配線部の電極との良好
なコンタクトを得るようにしている。
て良品率を高めるとともに、画素電極とドレイン電極あ
るいは画素電極と端子部の電極との良好なコンタクトを
得ることを目的とする。 【解決手段】 ソース信号線、ドレイン電極１０および
各端子部を、ＩＴＯ１９、第１のメタルであるタンタル
２０および第２のメタルである窒化タンタル２１の３層
の同一パターンとし、１回のフォトプロセスでパターニ
ング形成を可能とし、さらに、窒化タンタル２１によっ
てタンタル２０の酸化を防止し、画素電極５とドレイン
電極１０あるいは画素電極５と各配線部の電極との良好
なコンタクトを得るようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に用いられるアクティブマトリクス基板に関する。
に用いられるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】図９は、従来のアクティブマトリクス基
板の一部を示す等価回路図である。
板の一部を示す等価回路図である。
【０００３】ガラスのような透明絶縁基板１上に、タン
タルなどでゲート信号線２0、補助容量Ｃｓ形成のため
の付加容量共通配線３0、メタル／ＩＴＯ（Ｉｎｄｉｕ
ｍＴｉｎ Ｏｘｉｄｅ）の２層からなるソース信号線４
0がそれぞれ交差するように形成されている。そして、
透過型の場合には、ＩＴＯ等の透明導電膜で、反射型の
場合には、アルミ等で画素電極５が形成されてマトリク
ス状に配列されており、これら各画素電極５の近傍にそ
れぞれゲート信号線２0、ソース信号線４0および画素電
極５に接続されたスイッチング素子としての薄膜トラン
ジスタ６0が配置されている。
タルなどでゲート信号線２0、補助容量Ｃｓ形成のため
の付加容量共通配線３0、メタル／ＩＴＯ（Ｉｎｄｉｕ
ｍＴｉｎ Ｏｘｉｄｅ）の２層からなるソース信号線４
0がそれぞれ交差するように形成されている。そして、
透過型の場合には、ＩＴＯ等の透明導電膜で、反射型の
場合には、アルミ等で画素電極５が形成されてマトリク
ス状に配列されており、これら各画素電極５の近傍にそ
れぞれゲート信号線２0、ソース信号線４0および画素電
極５に接続されたスイッチング素子としての薄膜トラン
ジスタ６0が配置されている。
【０００４】アクティブマトリクス基板の周辺部には、
ビデオ信号、同期信号を入力するためのゲート信号線用
端子７0、付加容量共通配線用端子８0、ソース信号線用
端子９0が形成されており、これらの各端子７0〜９0の
電極材料である金属表面には、それらの酸化を防止する
目的で画素電極５あるいはソース電極の材料であるＩＴ
Ｏが設けられている。
ビデオ信号、同期信号を入力するためのゲート信号線用
端子７0、付加容量共通配線用端子８0、ソース信号線用
端子９0が形成されており、これらの各端子７0〜９0の
電極材料である金属表面には、それらの酸化を防止する
目的で画素電極５あるいはソース電極の材料であるＩＴ
Ｏが設けられている。
【０００５】図１０および図１１は、１画素部分の平面
図を、図１２は、図１１の切断線Ａ−Ａの断面図をそれ
ぞれ示している。なお、図１０においては、画素電極を
省略して示している。
図を、図１２は、図１１の切断線Ａ−Ａの断面図をそれ
ぞれ示している。なお、図１０においては、画素電極を
省略して示している。
【０００６】画素電極５は、図１２に示されるように、
層間絶縁膜１８の上に形成されており、薄膜トランジス
タ６0のドレイン電極１０0は、コンタクトホール１１を
介して画素電極５に接続されている。また、ドレイン電
極１０0と付加容量共通配線３0とがゲート絶縁膜１２を
挟むことにより補助容量部を形成している。
層間絶縁膜１８の上に形成されており、薄膜トランジス
タ６0のドレイン電極１０0は、コンタクトホール１１を
介して画素電極５に接続されている。また、ドレイン電
極１０0と付加容量共通配線３0とがゲート絶縁膜１２を
挟むことにより補助容量部を形成している。
【０００７】図１３は、図１１の切断線Ｂ−Ｂの薄膜ト
ランジスタ６0部分の断面図である。
ランジスタ６0部分の断面図である。
【０００８】この薄膜トランジスタ６0は、先ず、ゲー
ト電極１６0を形成後、ゲート絶縁膜１２およびシリコ
ン半導体層１３を連続成膜する。さらに、ｎ＋シリコン
膜を、第１のｎ十シリコン層１４と第２のｎ十シリコン
層１５に分離形成する。第１のｎ十シリコン層１４にメ
タル２５／ＩＴＯ２６の２層からなるドレイン電極１0
を、第２のｎ＋シリコン層１５にメタル２５／ＩＴＯ２
６の２層からなるソース電極１７0を、電気的にそれぞ
れ接続するものである。なお、この図１３においては、
層間絶縁膜１８および画素電極５は、省略している。
ト電極１６0を形成後、ゲート絶縁膜１２およびシリコ
ン半導体層１３を連続成膜する。さらに、ｎ＋シリコン
膜を、第１のｎ十シリコン層１４と第２のｎ十シリコン
層１５に分離形成する。第１のｎ十シリコン層１４にメ
タル２５／ＩＴＯ２６の２層からなるドレイン電極１0
を、第２のｎ＋シリコン層１５にメタル２５／ＩＴＯ２
６の２層からなるソース電極１７0を、電気的にそれぞ
れ接続するものである。なお、この図１３においては、
層間絶縁膜１８および画素電極５は、省略している。
【０００９】このように層間絶縁膜１８を介して、ソー
ス信号線と画素電極５とを別の層にする構造では、ソー
ス信号線の上に画素電極を重ねることができるので、高
開口率化が可能である。また画素電極５は、ソース信号
線４上の層間絶縁膜１８の上層にあるために、ソース―
画素間リークを低減することが可能である。
ス信号線と画素電極５とを別の層にする構造では、ソー
ス信号線の上に画素電極を重ねることができるので、高
開口率化が可能である。また画素電極５は、ソース信号
線４上の層間絶縁膜１８の上層にあるために、ソース―
画素間リークを低減することが可能である。
【００１０】かかる従来のアクティブマトリクス基板の
製法を、図１４および図１５に基づいて説明する。
製法を、図１４および図１５に基づいて説明する。
【００１１】図１４は、薄膜トランジスタ６0の断面図
を、図１５は、ゲート信号線用端子７0、ソース信号線
用端子９0および付加容量共通配線用端子８0の各端子部
の断面図であり、前記各端子部は、同一の構造であるの
で、一種類のみを代表的に示している。
を、図１５は、ゲート信号線用端子７0、ソース信号線
用端子９0および付加容量共通配線用端子８0の各端子部
の断面図であり、前記各端子部は、同一の構造であるの
で、一種類のみを代表的に示している。
【００１２】先ず、各図（ａ）に示されるように、ゲー
ト信号線２0、ゲート電極１６0および各端子部の電極
を、共通のゲートメタル２７で形成する。
ト信号線２0、ゲート電極１６0および各端子部の電極
を、共通のゲートメタル２７で形成する。
【００１３】次に、各図（ｂ）に示されるように、ゲー
ト絶縁膜１２、シリコン半導体層１３およびｎ＋シリコ
ン層２４を連続成膜する。
ト絶縁膜１２、シリコン半導体層１３およびｎ＋シリコ
ン層２４を連続成膜する。
【００１４】さらに、図１５（ｃ）に示されるように、
ゲート信号線用端子７0、付加容量共通配線用端子８0お
よびソース信号線用端子９0を形成するためにコンタク
トホールを形成する。
ゲート信号線用端子７0、付加容量共通配線用端子８0お
よびソース信号線用端子９0を形成するためにコンタク
トホールを形成する。
【００１５】続いて、各図（ｄ）に示されるように、メ
タル２５／ＩＴＯ２６の２層からなるソース電極１７0
およびドレイン電極１０0を、メタル／ＩＴＯの２層を
連続形成した後、メタル、ＩＴＯの順に別々にフォトパ
ターニングすることにより形成する。これによって、図
１３にも示されるように、ＴＦＴ近傍以外のドレイン電
極１０0および各端子部７0，８0，９0は、ＩＴＯ２６の
単層のみで形成される。
タル２５／ＩＴＯ２６の２層からなるソース電極１７0
およびドレイン電極１０0を、メタル／ＩＴＯの２層を
連続形成した後、メタル、ＩＴＯの順に別々にフォトパ
ターニングすることにより形成する。これによって、図
１３にも示されるように、ＴＦＴ近傍以外のドレイン電
極１０0および各端子部７0，８0，９0は、ＩＴＯ２６の
単層のみで形成される。
【００１６】なお、ＩＴＯは、断線防止とメタルをエッ
チングする際のソースより下層膜への保護膜として機能
する。また、ドレイン電極１０0を、薄膜トランジスタ
近傍以外をＩＴＯ単層のみで形成するのは、メタルを除
去して高開口率化を図るとともに、画素電極５の材料で
あるＩＴＯとのオーミック接触をとるためである。
チングする際のソースより下層膜への保護膜として機能
する。また、ドレイン電極１０0を、薄膜トランジスタ
近傍以外をＩＴＯ単層のみで形成するのは、メタルを除
去して高開口率化を図るとともに、画素電極５の材料で
あるＩＴＯとのオーミック接触をとるためである。
【００１７】その後、各図（ｅ）に示されるように、Ｔ
ＦＴチャネル部のｎ＋シリコン２４を除去してチャネル
部を形成し、さらに層間絶縁膜１８、画素電極５を形成
する。
ＦＴチャネル部のｎ＋シリコン２４を除去してチャネル
部を形成し、さらに層間絶縁膜１８、画素電極５を形成
する。
【００１８】さらに必要に応じて配向膜などを形成して
アクティブマトリクス基板が完成する。そして、対向基
板と貼り合わせた後、液晶を封入して液晶表示装置が完
成する。
アクティブマトリクス基板が完成する。そして、対向基
板と貼り合わせた後、液晶を封入して液晶表示装置が完
成する。
【００１９】
【発明が解決しようとする課題】ところが、このような
従来例のアクティブマトリクス基板では、薄膜トランジ
スタと画素電極とを接続するドレイン電極および各端子
部は、メタル／ＩＴＯの２層でソース電極と同時に形成
されるが、ドレイン電極の薄膜トランジスタ近傍以外の
部分および各端子部は、上述のようにＩＴＯの単層で形
成するために、メタルとＩＴＯとの２回のフォトパター
ニングプロセスを行わねばならず、これによるプロセス
増加あるいはフォトパターニング不良によるソース−ド
レインリーク不良を起こし良品率低下をもたらすという
問題がある。
従来例のアクティブマトリクス基板では、薄膜トランジ
スタと画素電極とを接続するドレイン電極および各端子
部は、メタル／ＩＴＯの２層でソース電極と同時に形成
されるが、ドレイン電極の薄膜トランジスタ近傍以外の
部分および各端子部は、上述のようにＩＴＯの単層で形
成するために、メタルとＩＴＯとの２回のフォトパター
ニングプロセスを行わねばならず、これによるプロセス
増加あるいはフォトパターニング不良によるソース−ド
レインリーク不良を起こし良品率低下をもたらすという
問題がある。
【００２０】そこで、高開口率化を多少犠牲にしても、
フォトパターニングプロセスの回数を削減して良品率を
高めるために、ＩＴＯ単層の部分も、メタル／ＩＴＯの
２層とする、すなわち、メタル／ＩＴＯの２層でソース
信号線、ドレイン電極および各端子部のすべてを形成す
ることが考えられるが、この場合には、次のような問題
が生じることになる。
フォトパターニングプロセスの回数を削減して良品率を
高めるために、ＩＴＯ単層の部分も、メタル／ＩＴＯの
２層とする、すなわち、メタル／ＩＴＯの２層でソース
信号線、ドレイン電極および各端子部のすべてを形成す
ることが考えられるが、この場合には、次のような問題
が生じることになる。
【００２１】すなわち、画素電極とドレイン電極あるい
は画素電極と各端子部の電極とのコンタクト不良が生じ
る。これはドレイン電極あるいは各端子部で用いられる
メタルが、画素電極であるＩＴＯの成膜前までの灰化処
理によってその表面が酸化され、あるいは、画素電極で
あるＩＴＯの成膜中にその表面が酸化されることによる
ものである。
は画素電極と各端子部の電極とのコンタクト不良が生じ
る。これはドレイン電極あるいは各端子部で用いられる
メタルが、画素電極であるＩＴＯの成膜前までの灰化処
理によってその表面が酸化され、あるいは、画素電極で
あるＩＴＯの成膜中にその表面が酸化されることによる
ものである。
【００２２】この結果、液晶表示装置の表示品位を著し
く低下させたり、あるいは、接触抵抗の増大にともなう
電圧降下を解消するために信号電圧を大きくすることに
よる消費電力の増大を招くといった問題が生じていた。
く低下させたり、あるいは、接触抵抗の増大にともなう
電圧降下を解消するために信号電圧を大きくすることに
よる消費電力の増大を招くといった問題が生じていた。
【００２３】本発明は、上述の点に鑑みて為されたもの
であって、フォトパターニングプロセスの回数を削減し
て良品率を高めるとともに、画素電極とドレイン電極あ
るいは画素電極と端子部の電極との良好なコンタクトを
得ることを目的とする。
であって、フォトパターニングプロセスの回数を削減し
て良品率を高めるとともに、画素電極とドレイン電極あ
るいは画素電極と端子部の電極との良好なコンタクトを
得ることを目的とする。
【００２４】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００２５】すなわち、本発明は、フォトパターニング
工程を削減するために、従来ＩＴＯ単層であった部分も
メタル／ＩＴＯの２層とするとともに、さらに、メタル
／ＩＴＯのメタルの酸化を防止するために、さらにメタ
ル層を追加し、これによって、画素電極とドレイン電極
との間あるいは画素電極と各端子部の電極との間の良好
なコンタクトを得るものである。
工程を削減するために、従来ＩＴＯ単層であった部分も
メタル／ＩＴＯの２層とするとともに、さらに、メタル
／ＩＴＯのメタルの酸化を防止するために、さらにメタ
ル層を追加し、これによって、画素電極とドレイン電極
との間あるいは画素電極と各端子部の電極との間の良好
なコンタクトを得るものである。
【００２６】
【発明の実施の形態】以下、図面によって本発明の実施
の形態について、詳細に説明する。
の形態について、詳細に説明する。
【００２７】図１は、本発明の一つの実施の形態に係る
アクティブマトリクス基板の一部を示す等価回路図であ
る。
アクティブマトリクス基板の一部を示す等価回路図であ
る。
【００２８】ガラスのような透明絶縁基板１上に、ゲー
ト信号線２、補助容量Ｃｓ形成のための付加容量共通配
線３、ソース信号線４がそれぞれ交差するように形成さ
れている。そして、透過型の場合には、ＩＴＯ等の透明
導電膜で、反射型の場合には、アルミ等で画素電極５が
形成されてマトリクス状に配列されており、これら各画
素電極５の近傍にそれぞれゲート信号線２、ソース信号
線４および画素電極５に接続されたスイッチング素子と
して薄膜トランジスタ（ＴＦＴ）６が配置されている。
ト信号線２、補助容量Ｃｓ形成のための付加容量共通配
線３、ソース信号線４がそれぞれ交差するように形成さ
れている。そして、透過型の場合には、ＩＴＯ等の透明
導電膜で、反射型の場合には、アルミ等で画素電極５が
形成されてマトリクス状に配列されており、これら各画
素電極５の近傍にそれぞれゲート信号線２、ソース信号
線４および画素電極５に接続されたスイッチング素子と
して薄膜トランジスタ（ＴＦＴ）６が配置されている。
【００２９】アクティブマトリクス基板の周辺部には、
ビデオ信号、同期信号を入力するためのゲート信号線用
端子７、付加容量共通配線用端子８、ソース信号線用端
子９が形成されている。
ビデオ信号、同期信号を入力するためのゲート信号線用
端子７、付加容量共通配線用端子８、ソース信号線用端
子９が形成されている。
【００３０】図２および図３は、１画素部分の平面図
を、図４は、図３の切断線Ａ−Ａの断面図をそれぞれ示
している。なお、図２においては、画素電極を省略して
示している。
を、図４は、図３の切断線Ａ−Ａの断面図をそれぞれ示
している。なお、図２においては、画素電極を省略して
示している。
【００３１】画素電極５は、図４に示されるように、層
間絶縁膜１８の上に形成されており、薄膜トランジスタ
６のドレイン電極１０は、コンタクトホール１１を介し
て画素電極５に接続されている。また、ドレイン電極１
０と付加容量共通配線３とが、ゲート絶縁膜１２を挟む
ことにより補助容量部を形成している。
間絶縁膜１８の上に形成されており、薄膜トランジスタ
６のドレイン電極１０は、コンタクトホール１１を介し
て画素電極５に接続されている。また、ドレイン電極１
０と付加容量共通配線３とが、ゲート絶縁膜１２を挟む
ことにより補助容量部を形成している。
【００３２】図５は、図３の切断線Ｂ−Ｂの薄膜トラン
ジスタ６の断面図である。後述する構成を有するゲート
電極１６を形成した後、ゲート絶縁膜１２およびシリコ
ン半導体層１３を連続成膜する。ｎ＋シリコン膜を、第
１のｎ十シリコン層１４と第２のｎ十シリコン層１５に
分離形成する。第１のｎ十シリコン層１４に、後述する
構成のドレイン電極１０を、第２のｎ＋シリコン層１５
に後述する構成のソース電極１７を、電気的にそれぞれ
接続するものである。なお、この図５においては、層間
絶縁膜１８および画素電極５は、省略している。
ジスタ６の断面図である。後述する構成を有するゲート
電極１６を形成した後、ゲート絶縁膜１２およびシリコ
ン半導体層１３を連続成膜する。ｎ＋シリコン膜を、第
１のｎ十シリコン層１４と第２のｎ十シリコン層１５に
分離形成する。第１のｎ十シリコン層１４に、後述する
構成のドレイン電極１０を、第２のｎ＋シリコン層１５
に後述する構成のソース電極１７を、電気的にそれぞれ
接続するものである。なお、この図５においては、層間
絶縁膜１８および画素電極５は、省略している。
【００３３】このように層間絶縁膜１８を介して、ソー
ス信号線４と画素電極５とを別の層にする構造では、ソ
ース信号線４の上に画素電極５を重ねることができるの
で、高開口率化が可能である。また画素電極５は、ソー
ス信号線４上の層間絶縁膜１８の上層にあるために、ソ
ース―画素間リークを低減することが可能である。
ス信号線４と画素電極５とを別の層にする構造では、ソ
ース信号線４の上に画素電極５を重ねることができるの
で、高開口率化が可能である。また画素電極５は、ソー
ス信号線４上の層間絶縁膜１８の上層にあるために、ソ
ース―画素間リークを低減することが可能である。
【００３４】この実施の形態では、高開口率化を多少犠
牲にしても、フォトパターニングプロセスの回数を削減
して良品率を高めるとともに、画素電極５とドレイン電
極１０あるいは画素電極５と各端子部における電極との
良好なコンタクトを得るために、次のように構成してい
る。
牲にしても、フォトパターニングプロセスの回数を削減
して良品率を高めるとともに、画素電極５とドレイン電
極１０あるいは画素電極５と各端子部における電極との
良好なコンタクトを得るために、次のように構成してい
る。
【００３５】すなわち、ソース信号線４、ソース電極１
７およびドレイン電極１０は、下層から順に、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）１９、第１のメ
タルであるタンタル２０および第２のメタルである窒化
タンタル２１の少なくとも３層で構成されており、さら
に、後述するように、ゲート信号線用端子７、付加容量
共通配線用端子８およびソース信号線用端子９も、ＩＴ
Ｏ１９、タンタル２０および窒化タンタル２１の３層を
備えた構成となっており、これら３層が同一のパターン
で形成されている。
７およびドレイン電極１０は、下層から順に、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）１９、第１のメ
タルであるタンタル２０および第２のメタルである窒化
タンタル２１の少なくとも３層で構成されており、さら
に、後述するように、ゲート信号線用端子７、付加容量
共通配線用端子８およびソース信号線用端子９も、ＩＴ
Ｏ１９、タンタル２０および窒化タンタル２１の３層を
備えた構成となっており、これら３層が同一のパターン
で形成されている。
【００３６】つまり、この実施の形態では、従来ＩＴＯ
単層であった部分もメタル／ＩＴＯの２層とするととも
に、メタル（第１のメタル）の酸化を防止するために、
さらに第２のメタルとしての窒化タンタルを追加し、同
一パターンのＩＴＯ１９、タンタル２０および窒化タン
タル２１の３層の構成としたものである。
単層であった部分もメタル／ＩＴＯの２層とするととも
に、メタル（第１のメタル）の酸化を防止するために、
さらに第２のメタルとしての窒化タンタルを追加し、同
一パターンのＩＴＯ１９、タンタル２０および窒化タン
タル２１の３層の構成としたものである。
【００３７】これによって、フォトレジストによるパタ
ーニング工程が１回削減され、アクティブマトリクス基
板の製造時間の短縮を図ることができるとともに、フォ
トレジストパターニング不良を低減して良品率を高める
ことができ、コストダウンを図ることができる。
ーニング工程が１回削減され、アクティブマトリクス基
板の製造時間の短縮を図ることができるとともに、フォ
トレジストパターニング不良を低減して良品率を高める
ことができ、コストダウンを図ることができる。
【００３８】しかも、第２のメタルである窒化タンタル
２１によって、画素電極５であるＩＴＯの成膜前までの
灰化処理によって第１のメタルであるタンタル２０の表
面が酸化されるのを防止し、あるいは、画素電極５のＩ
ＴＯ成膜中にタンタル２０の表面が酸化されるのを防止
することができ、良好なコンタクトを得ることが可能と
なり、これによって、液晶表示装置の表示品位が低下し
たり、あるいは、接触抵抗が増大するために消費電力の
増大を招くといった問題を解消することができる。
２１によって、画素電極５であるＩＴＯの成膜前までの
灰化処理によって第１のメタルであるタンタル２０の表
面が酸化されるのを防止し、あるいは、画素電極５のＩ
ＴＯ成膜中にタンタル２０の表面が酸化されるのを防止
することができ、良好なコンタクトを得ることが可能と
なり、これによって、液晶表示装置の表示品位が低下し
たり、あるいは、接触抵抗が増大するために消費電力の
増大を招くといった問題を解消することができる。
【００３９】なお、本発明の他の実施の形態として、Ｉ
ＴＯ１９とタンタル２０との間に、さらに窒化タンタル
を介在させて４層とし、低抵抗化を図ってもよい。
ＴＯ１９とタンタル２０との間に、さらに窒化タンタル
を介在させて４層とし、低抵抗化を図ってもよい。
【００４０】また、この実施の形態では、各端子部７〜
９におけるゲートのメタル材料とソースのＩＴＯ１９と
のコンタクトにおいても、ゲートのメタル材料が酸化す
ることによるコンタクト不良をなくすために、ゲート信
号線２および付加容量共通配線３は、下層から順に、第
３のメタルとしてのタンタル２２および酸化を防止する
ための第４のメタルとしての窒化タンタル２３から構成
されている。つまり、従来のゲートメタル（第３のメタ
ル）であるタンタル２２の上に、さらに、酸化防止用の
第４のメタルである窒化タンタル２３を形成するのであ
る。
９におけるゲートのメタル材料とソースのＩＴＯ１９と
のコンタクトにおいても、ゲートのメタル材料が酸化す
ることによるコンタクト不良をなくすために、ゲート信
号線２および付加容量共通配線３は、下層から順に、第
３のメタルとしてのタンタル２２および酸化を防止する
ための第４のメタルとしての窒化タンタル２３から構成
されている。つまり、従来のゲートメタル（第３のメタ
ル）であるタンタル２２の上に、さらに、酸化防止用の
第４のメタルである窒化タンタル２３を形成するのであ
る。
【００４１】これらの窒化タンタル２１，２３は、十分
な酸化防止機能を果たすために、例えば４０％以上の高
濃度の窒化タンタルであるのが好ましい。
な酸化防止機能を果たすために、例えば４０％以上の高
濃度の窒化タンタルであるのが好ましい。
【００４２】次に、以上の構成を有するアクティブマト
リクス基板の製法を、図６および図７に基づいて説明す
る。
リクス基板の製法を、図６および図７に基づいて説明す
る。
【００４３】図６は、薄膜トランジスタ６の断面図を、
図７は、ゲート信号線用端子７、ソース信号線用端子９
および付加容量共通配線用端子８の各端子部の断面図で
あり、前記各端子部は、同一の構造であるので、一種類
のみを代表的に示している。
図７は、ゲート信号線用端子７、ソース信号線用端子９
および付加容量共通配線用端子８の各端子部の断面図で
あり、前記各端子部は、同一の構造であるので、一種類
のみを代表的に示している。
【００４４】先ず、各図（ａ）に示されるように、ゲー
ト信号線２、ゲート電極１６および付加容量共通配線３
としてタンタル２２を例えば約３０ｎｍ、窒化タンタル
２３を例えば約１００ｎｍの膜厚で形成する。窒化タン
タルは、上述のように窒素を４０％以上含む膜であるの
が好ましい。
ト信号線２、ゲート電極１６および付加容量共通配線３
としてタンタル２２を例えば約３０ｎｍ、窒化タンタル
２３を例えば約１００ｎｍの膜厚で形成する。窒化タン
タルは、上述のように窒素を４０％以上含む膜であるの
が好ましい。
【００４５】次に、各図（ｂ）に示されるように、ゲー
ト絶縁膜１２として窒化シリコンを例えば約３００ｎ
ｍ、シリコン半導体層１３としてアモルファスシリコン
を約５０ｎｍ、ｎ＋シリコン層２４としてがμｃ（マイ
クロクリスタル）―ｎ＋シリコンを約５０ｎｍを成膜
し、ｎ＋シリコン層２４はＴＦＴチャネル形成部を除い
て除去する。
ト絶縁膜１２として窒化シリコンを例えば約３００ｎ
ｍ、シリコン半導体層１３としてアモルファスシリコン
を約５０ｎｍ、ｎ＋シリコン層２４としてがμｃ（マイ
クロクリスタル）―ｎ＋シリコンを約５０ｎｍを成膜
し、ｎ＋シリコン層２４はＴＦＴチャネル形成部を除い
て除去する。
【００４６】さらに、図７（ｃ）に示されるように、ゲ
ート信号線用端子７、付加容量共通配線用端子８および
ソース信号線用端子９の形成のためにコンタクトホール
を形成する。
ート信号線用端子７、付加容量共通配線用端子８および
ソース信号線用端子９の形成のためにコンタクトホール
を形成する。
【００４７】つづいて、各図（ｄ）に示されるように、
ソース信号線４、ソース電極１７およびドレイン電極１
０としてＩＴＯ１９を例えば約１５０ｎｍ、タンタル２
０を例えば約１５０ｎｍ、窒化タンタル２１を例えば約
３０ｎｍの膜厚で形成するとともに、同時に各端子部も
同様に形成する。
ソース信号線４、ソース電極１７およびドレイン電極１
０としてＩＴＯ１９を例えば約１５０ｎｍ、タンタル２
０を例えば約１５０ｎｍ、窒化タンタル２１を例えば約
３０ｎｍの膜厚で形成するとともに、同時に各端子部も
同様に形成する。
【００４８】ここで上層の窒化タンタル２１は、上述の
ように窒素を４０％以上含む膜とするのが好ましい。ま
た、窒化タンタル２１は、その膜厚が、０.０２〜０.２
μｍであるのが好ましい。
ように窒素を４０％以上含む膜とするのが好ましい。ま
た、窒化タンタル２１は、その膜厚が、０.０２〜０.２
μｍであるのが好ましい。
【００４９】その後ＴＦＴチャネル部のｎ＋シリコン層
２４を除去してチャネル部を形成し、さらに、各図
（ｅ）に示されるように、層間絶縁膜１８として透明度
の高い感光性樹脂、例えばアクリル樹脂を用いて例えば
２μｍの膜を形成し、さらにコンタクトホールを形成
し、層間絶縁膜のコンタクトホール部での膜残りをなく
すために灰化処理を行う。その後画素電極５としてＩＴ
Ｏを１５０ｎｍ成膜、パターニングすることで形成す
る。
２４を除去してチャネル部を形成し、さらに、各図
（ｅ）に示されるように、層間絶縁膜１８として透明度
の高い感光性樹脂、例えばアクリル樹脂を用いて例えば
２μｍの膜を形成し、さらにコンタクトホールを形成
し、層間絶縁膜のコンタクトホール部での膜残りをなく
すために灰化処理を行う。その後画素電極５としてＩＴ
Ｏを１５０ｎｍ成膜、パターニングすることで形成す
る。
【００５０】なお、薄膜トランジスタ６のチャネル分離
形成のためのｎ＋シリコン層のドライエッチング工程に
おいて、ドライエッチング後に灰化処理を行わないよう
にしてもよく、あるいは、ドライエッチング後に酸化性
ガスを用いないプラズマ、例えば窒素プラズマ、ヘリウ
ムプラズマあるいはアルゴンプラズマにさらしてもよ
い。これによって、ソースメタル表面が酸化するのを回
避することができる。
形成のためのｎ＋シリコン層のドライエッチング工程に
おいて、ドライエッチング後に灰化処理を行わないよう
にしてもよく、あるいは、ドライエッチング後に酸化性
ガスを用いないプラズマ、例えば窒素プラズマ、ヘリウ
ムプラズマあるいはアルゴンプラズマにさらしてもよ
い。これによって、ソースメタル表面が酸化するのを回
避することができる。
【００５１】さらに必要に応じて配向膜などを形成して
本発明のアクティブマトリクス基板が完成する。そし
て、対向基板と貼り合わせた後、液晶を封入して液晶表
示装置が完成する。
本発明のアクティブマトリクス基板が完成する。そし
て、対向基板と貼り合わせた後、液晶を封入して液晶表
示装置が完成する。
【００５２】上述の実施の形態では、ゲート電極を、ゲ
ートメタルと窒化メタルとによって構成したけれども、
本発明の他の実施の形態として、従来例と同様に、ゲー
トメタルのみによって構成してもよい。
ートメタルと窒化メタルとによって構成したけれども、
本発明の他の実施の形態として、従来例と同様に、ゲー
トメタルのみによって構成してもよい。
【００５３】本発明の他の実施の形態として、ソース信
号線用端子９は、図８に示されるように、ソース電極で
あるＩＴＯ１９、タンタル２０および窒化タンタル２１
並びに画素電極５のみで構成してもよい。
号線用端子９は、図８に示されるように、ソース電極で
あるＩＴＯ１９、タンタル２０および窒化タンタル２１
並びに画素電極５のみで構成してもよい。
【００５４】上述の実施の形態では、補助容量Ｃｓを付
加容量共通配線３とドレイン電極１０とを重ねることに
より形成する、いわゆるＣｓ Ｏｎ Ｃｏｍ方式について
適用したけれども、本発明の他の実施の形態として、補
助容量を隣のゲート配線とドレイン電極との間で形成す
る、いわゆるＣｓ Ｏｎ Ｇａｔｅ方式にも適用できるの
は勿論である。
加容量共通配線３とドレイン電極１０とを重ねることに
より形成する、いわゆるＣｓ Ｏｎ Ｃｏｍ方式について
適用したけれども、本発明の他の実施の形態として、補
助容量を隣のゲート配線とドレイン電極との間で形成す
る、いわゆるＣｓ Ｏｎ Ｇａｔｅ方式にも適用できるの
は勿論である。
【００５５】また、上述の実施の形態では、メタル材料
としてタンタルを用いたけれども、本発明の他の実施の
形態として、メタル材料は、チタン、モリブデン、ニオ
ブ、クロムなどを用いてもよい。
としてタンタルを用いたけれども、本発明の他の実施の
形態として、メタル材料は、チタン、モリブデン、ニオ
ブ、クロムなどを用いてもよい。
【００５６】
【発明の効果】以上のように本発明によれば、ソース信
号線およびドレイン電極は、ＩＴＯ、第１のメタルおよ
び第２のメタルの少なくとも３層で構成し、各端子部も
前記３層を備える構成としているので、１回のフォトプ
ロセスでパターニング形成が可能となり、製造時間を短
縮することができるとともに、フォトレジストのパター
ニング不良による良品率低下を回避することができ、大
幅なコストダウンが可能となる。
号線およびドレイン電極は、ＩＴＯ、第１のメタルおよ
び第２のメタルの少なくとも３層で構成し、各端子部も
前記３層を備える構成としているので、１回のフォトプ
ロセスでパターニング形成が可能となり、製造時間を短
縮することができるとともに、フォトレジストのパター
ニング不良による良品率低下を回避することができ、大
幅なコストダウンが可能となる。
【００５７】また、ソースメタルである第１のメタルの
上層には、窒素が高濃度に含まれた窒化メタルなどの酸
化防止用の第２のメタルが形成されているので、画素電
極とドレイン電極あるいは画素電極と各配線部の電極と
のコンタクトが良好にとれることになり、液晶表示装置
の表示品位および信頼性が向上する。
上層には、窒素が高濃度に含まれた窒化メタルなどの酸
化防止用の第２のメタルが形成されているので、画素電
極とドレイン電極あるいは画素電極と各配線部の電極と
のコンタクトが良好にとれることになり、液晶表示装置
の表示品位および信頼性が向上する。
【００５８】さらにゲート信号線および付加容量共通配
線の第３のメタルの上層に、窒素が高濃度に含まれた窒
化メタルなどの第４のメタルを形成することにより、ゲ
ート信号線用端子、付加容量共通配線用端子において、
その上層のＩＴＯとの良好なコンタクトをとることがで
きる。
線の第３のメタルの上層に、窒素が高濃度に含まれた窒
化メタルなどの第４のメタルを形成することにより、ゲ
ート信号線用端子、付加容量共通配線用端子において、
その上層のＩＴＯとの良好なコンタクトをとることがで
きる。
【図１】本発明のアクティブマトリクス基板の部分等価
回路図である。
回路図である。
【図２】本発明のアクティブマトリクス基板の１画素部
分の平面図である。
分の平面図である。
【図３】本発明のアクティブマトリクス基板の１画素部
分の平面図である。
分の平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図３のＢ−Ｂ断面図である。
【図６】本発明の製造方法の一例を示すＴＦＴの断面図
である。
である。
【図７】図６に対応する端子部の断面図である。
【図８】本発明の他の実施の形態のソース信号線用端子
の断面図である。
の断面図である。
【図９】従来例のアクティブマトリクス基板の部分等価
回路図である。
回路図である。
【図１０】従来例のアクティブマトリクス基板の１画素
部分の平面図である。
部分の平面図である。
【図１１】従来例のアクティブマトリクス基板の１画素
部分の平面図である。
部分の平面図である。
【図１２】図１１のＡ−Ａ断面図である。
【図１３】図１１のＢ−Ｂ断面図である。
【図１４】従来例の製造方法を示すＴＦＴの断面図であ
る。
る。
【図１５】図１４に対応する端子部の断面図である。
２ ゲート信号線 ３ 付加容量共通配線 ４ ソース信号線 ５ 画素電極 ６ 薄膜トランジスタ ７ ゲート信号線用端子 ８ 付加容量共通配線用端子 ９ ソース信号線用端子 １０ ドレイン電極 １９ ＩＴＯ ２０ タンタル ２１ 窒化タンタル
フロントページの続き (72)発明者 咲花 由和 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (7)
- 【請求項１】 絶縁基板上にスイッチング素子がマトリ
クス状に形成され、該スイッチング素子を制御するゲー
ト信号線が形成され、前記スイッチング素子にデータ信
号を供給するソース信号線がゲート信号線と直交する形
で形成され、前記スイッチング素子、ゲート信号線およ
びソース信号線の上部に層間絶縁膜が形成され、該層間
絶縁膜上に形成された画素電極が層間絶縁膜を貫くコン
タクトホールを介して前記スイッチング素子のドレイン
電極またはその延長と接続されたアクティブマトリクス
基板において、 前記ソース信号線および前記ドレイン電極は、ＩＴＯ
（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）、第１のメタルお
よび第２のメタルの少なくとも３層で構成されることを
特徴とするアクティブマトリクス基板。 - 【請求項２】 前記ソース信号線用端子、ゲート信号線
用端子および付加容量共通配線用端子の少なくとも一つ
が、前記ＩＴＯ、前記第１のメタルおよび前記第２のメ
タルの少なくとも３層を備える請求項１記載のアクティ
ブマトリクス基板。 - 【請求項３】 前記３層は、下層から順に、ＩＴＯ、第
１のメタルおよび第２のメタルであり、前記第２のメタ
ルが、窒化メタルである請求項１または２記載のアクテ
ィブマトリクス基板。 - 【請求項４】 前記第１のメタルが、タンタルであり、
前記第２のメタルが、窒化タンタルである請求項３記載
のアクティブマトリクス基板。 - 【請求項５】 ゲート信号線および付加容量共通配線の
少なくとも一方が、第３のメタルおよび第４のメタルの
少なくとも２層で構成される請求項１ないし４のいずれ
かに記載のアクティブマトリクス基板。 - 【請求項６】 前記２層は、下層から順に、第３のメタ
ルおよび第４のメタルであり、前記第４のメタルが、窒
化メタルである請求項５記載のアクティブマトリクス基
板。 - 【請求項７】 前記ソース信号線用端子、ゲート信号線
用端子および付加容量共通配線用端子の少なくとも一つ
が、前記第３のメタルおよび前記第４のメタルの２層を
備える請求項５または６記載のアクティブマトリクス基
板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157051A JPH112835A (ja) | 1997-06-13 | 1997-06-13 | アクティブマトリクス基板 |
| US09/095,586 US5995177A (en) | 1997-06-13 | 1998-06-11 | Active matrix substrate with multi-layer signal lines and/or electrodes |
| KR1019980022194A KR100308367B1 (ko) | 1997-06-13 | 1998-06-13 | 액티브매트릭스기판 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157051A JPH112835A (ja) | 1997-06-13 | 1997-06-13 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112835A true JPH112835A (ja) | 1999-01-06 |
Family
ID=15641133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9157051A Pending JPH112835A (ja) | 1997-06-13 | 1997-06-13 | アクティブマトリクス基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5995177A (ja) |
| JP (1) | JPH112835A (ja) |
| KR (1) | KR100308367B1 (ja) |
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| CN102253543A (zh) * | 2011-07-29 | 2011-11-23 | 南京中电熊猫液晶显示科技有限公司 | 液晶显示器的存储电极连接架构 |
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| KR100356452B1 (ko) * | 1998-10-02 | 2002-10-18 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 및 그 제조 방법 |
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| JP3746925B2 (ja) * | 1999-08-27 | 2006-02-22 | セイコーエプソン株式会社 | 液晶装置および電子機器 |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
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| KR100838185B1 (ko) * | 2001-09-24 | 2008-06-13 | 엘지디스플레이 주식회사 | 어레이 기판 및 이를 이용한 액정 표시 장치와, 이의 제조방법 |
| JP4007074B2 (ja) * | 2002-05-31 | 2007-11-14 | ソニー株式会社 | 表示装置の製造方法 |
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| KR101050300B1 (ko) * | 2004-07-30 | 2011-07-19 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
| KR101066492B1 (ko) * | 2004-12-24 | 2011-09-21 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2008047893A (ja) * | 2006-08-11 | 2008-02-28 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
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| JPH02256029A (ja) * | 1989-03-29 | 1990-10-16 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板 |
| JPH04174822A (ja) * | 1990-11-08 | 1992-06-23 | Fujitsu Ltd | アクティブマトリクス型液晶表示パネル |
| DE69332142T2 (de) * | 1992-12-25 | 2003-03-06 | Sony Corp | Substrat mit aktiver Matrix |
| JPH06250211A (ja) * | 1993-02-23 | 1994-09-09 | Hitachi Ltd | 液晶表示基板とその製造方法 |
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-
1997
- 1997-06-13 JP JP9157051A patent/JPH112835A/ja active Pending
-
1998
- 1998-06-11 US US09/095,586 patent/US5995177A/en not_active Expired - Lifetime
- 1998-06-13 KR KR1019980022194A patent/KR100308367B1/ko not_active IP Right Cessation
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