JPH095786A - Ｔｆｔアレイ基板並びにこれを用いた液晶表示装置およびｔｆｔアレイ基板の製造方法 - Google Patents
Ｔｆｔアレイ基板並びにこれを用いた液晶表示装置およびｔｆｔアレイ基板の製造方法Info
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- JPH095786A JPH095786A JP15486495A JP15486495A JPH095786A JP H095786 A JPH095786 A JP H095786A JP 15486495 A JP15486495 A JP 15486495A JP 15486495 A JP15486495 A JP 15486495A JP H095786 A JPH095786 A JP H095786A
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Abstract
(57)【要約】
【目的】 点欠陥修復を確実に行えるＴＦＴアレイとそ
の製造方法を提供する。 【構成】 蓄積容量電極２と同材料で同時に形成され、
隣接する２つの画素に重複する点欠陥修復パターン１１
と、この点欠陥修復パターン１１上に蓄積容量誘電体膜
３を介して形成されたアイランド１２とを備え、点欠陥
として認識される画素に対し、その画素のトランジスタ
部をレーザ光で図１に示すＣ−Ｃ線部で切断し、その
後、画素電極５上のＤ部および隣接画素の画素電極５上
のＤ部にそれぞれレーザ光を照射して、点欠陥修復パタ
ーン１１を介して隣接する画素の画素電極を短絡させ
る。絶縁膜を介した２つの金属膜、すなわち点欠陥修復
パターン１１およびアイランド１２をレーザで接続する
ため、容易且つ確実に修復が行える。
の製造方法を提供する。 【構成】 蓄積容量電極２と同材料で同時に形成され、
隣接する２つの画素に重複する点欠陥修復パターン１１
と、この点欠陥修復パターン１１上に蓄積容量誘電体膜
３を介して形成されたアイランド１２とを備え、点欠陥
として認識される画素に対し、その画素のトランジスタ
部をレーザ光で図１に示すＣ−Ｃ線部で切断し、その
後、画素電極５上のＤ部および隣接画素の画素電極５上
のＤ部にそれぞれレーザ光を照射して、点欠陥修復パタ
ーン１１を介して隣接する画素の画素電極を短絡させ
る。絶縁膜を介した２つの金属膜、すなわち点欠陥修復
パターン１１およびアイランド１２をレーザで接続する
ため、容易且つ確実に修復が行える。
Description
【０００１】
【産業上の利用分野】この発明は、ＴＦＴアレイ基板と
その製造方法、特に、歩留まり低下要因の１つである点
欠陥の修復方法を提供するものである。
その製造方法、特に、歩留まり低下要因の１つである点
欠陥の修復方法を提供するものである。
【０００２】
【０００３】図９は、従来の液晶表示装置に用いられる
ＴＦＴアレイの部分拡大図、図１０は図９中のＡ−Ａ断
面図である。図において、１はガラス基板、２は蓄積容
量電極、３は蓄積容量の誘電体、４はゲート電極を兼ね
備えたゲート配線、５は透明導電膜よりなる画素電極、
６はゲート絶縁膜、７は半導体層、８はオーミックコン
タクト層、９はソース電極を兼ね備えたソース配線、１
０はドレイン電極をそれぞれ示す。
ＴＦＴアレイの部分拡大図、図１０は図９中のＡ−Ａ断
面図である。図において、１はガラス基板、２は蓄積容
量電極、３は蓄積容量の誘電体、４はゲート電極を兼ね
備えたゲート配線、５は透明導電膜よりなる画素電極、
６はゲート絶縁膜、７は半導体層、８はオーミックコン
タクト層、９はソース電極を兼ね備えたソース配線、１
０はドレイン電極をそれぞれ示す。
【０００４】次に従来のＴＦＴアレイの製造プロセスお
よび構造を説明する。まず、洗浄したガラス基板１にＣ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、蓄積容量電極２を形成する。次に、蓄積容
量の誘電体膜３となるＳｉＮやＳｉＯ2等の膜をプラズ
マＣＶＤ（化学的気相成長）法等で成膜し、後に形成す
るゲート電極およびゲート配線４とコンタクトするため
のコンタクトホール等をパターン形成する。次に、Ｃ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、ゲート電極およびゲート配線４を形成す
る。さらに、ＩＴＯ（インジウムすず酸化物）等の透明
導電膜をスパッタリング等の方法で成膜し、これをフォ
トエッチング法等の方法でパターン形成し、画素電極５
を形成する。
よび構造を説明する。まず、洗浄したガラス基板１にＣ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、蓄積容量電極２を形成する。次に、蓄積容
量の誘電体膜３となるＳｉＮやＳｉＯ2等の膜をプラズ
マＣＶＤ（化学的気相成長）法等で成膜し、後に形成す
るゲート電極およびゲート配線４とコンタクトするため
のコンタクトホール等をパターン形成する。次に、Ｃ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、ゲート電極およびゲート配線４を形成す
る。さらに、ＩＴＯ（インジウムすず酸化物）等の透明
導電膜をスパッタリング等の方法で成膜し、これをフォ
トエッチング法等の方法でパターン形成し、画素電極５
を形成する。
【０００５】次に、ゲート絶縁膜６となるＳｉＮやＳｉ
Ｏ2等の絶縁膜、半導体層７となるｉ−ａ−Ｓｉや、ｐ
ｏｌｙ−Ｓｉ等、およびオーミックコンタクト層８とな
るｎ−ａ−Ｓｉ等をプラズマＣＶＤ法等で成膜する。次
に、フォトエッチング法等の方法でｎ−ａ−Ｓｉおよび
ｉ−ａ−Ｓｉをアイランド状もしくはライン状にパター
ン形成する。次に、フォトエッチング法等の方法でパタ
ーン形成し、画素電極５上にコンタクトホールを形成す
る。さらに、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング
法等で成膜し、これをフォトエッチング法等でパターン
形成し、ソース電極およびソース配線９およびドレイン
電極１０を形成後、ソース・ドレイン間にあるｎ−ａ−
Ｓｉをエッチオフする。最後に、必要に応じてＳｉＮ等
で保護膜を形成する。
Ｏ2等の絶縁膜、半導体層７となるｉ−ａ−Ｓｉや、ｐ
ｏｌｙ−Ｓｉ等、およびオーミックコンタクト層８とな
るｎ−ａ−Ｓｉ等をプラズマＣＶＤ法等で成膜する。次
に、フォトエッチング法等の方法でｎ−ａ−Ｓｉおよび
ｉ−ａ−Ｓｉをアイランド状もしくはライン状にパター
ン形成する。次に、フォトエッチング法等の方法でパタ
ーン形成し、画素電極５上にコンタクトホールを形成す
る。さらに、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング
法等で成膜し、これをフォトエッチング法等でパターン
形成し、ソース電極およびソース配線９およびドレイン
電極１０を形成後、ソース・ドレイン間にあるｎ−ａ−
Ｓｉをエッチオフする。最後に、必要に応じてＳｉＮ等
で保護膜を形成する。
【０００６】上記のように構成されたＴＦＴアレイで
は、異物などによりゲート電極４とドレイン電極１０が
短絡したり、オーミックコンタクトが十分にとれない等
の理由により、正常に動作しない画素いわゆる点欠陥が
数ｐｐｍの確立で発生する。この欠陥を修復する方法と
しては、特開平２−２８４１２０や特開平５−６６４１
５に示されるように、互いに隣り合う駆動電極間を接続
するパターンを蓄積容量と同時に形成し、これをレーザ
照射により溶融し、欠陥となった画素電極を隣り合った
画素電極へ接続する方法がある。
は、異物などによりゲート電極４とドレイン電極１０が
短絡したり、オーミックコンタクトが十分にとれない等
の理由により、正常に動作しない画素いわゆる点欠陥が
数ｐｐｍの確立で発生する。この欠陥を修復する方法と
しては、特開平２−２８４１２０や特開平５−６６４１
５に示されるように、互いに隣り合う駆動電極間を接続
するパターンを蓄積容量と同時に形成し、これをレーザ
照射により溶融し、欠陥となった画素電極を隣り合った
画素電極へ接続する方法がある。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
ＴＦＴアレイにおいては、点欠陥の発生により歩留まり
が低下するという問題があった。また、従来の点欠陥修
復方法では、点欠陥を修復するためのパターンを備えて
いるが、このパターンと隣接する画素電極をレーザ照射
により接続する場合、画素電極側からの照射では、画素
電極が透明であるためレーザを透過してしまい、十分に
接続することが難しいという問題があった。
ＴＦＴアレイにおいては、点欠陥の発生により歩留まり
が低下するという問題があった。また、従来の点欠陥修
復方法では、点欠陥を修復するためのパターンを備えて
いるが、このパターンと隣接する画素電極をレーザ照射
により接続する場合、画素電極側からの照射では、画素
電極が透明であるためレーザを透過してしまい、十分に
接続することが難しいという問題があった。
【０００８】本発明は、上記のような問題を解決するた
めになされたもので、点欠陥修復を容易にしかも確実に
行える構造のＴＦＴアレイとその製造方法を提供するも
のである。
めになされたもので、点欠陥修復を容易にしかも確実に
行える構造のＴＦＴアレイとその製造方法を提供するも
のである。
【０００９】
【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板は、透明絶縁基板上に形成された金属薄膜よ
りなるゲート電極を兼ね備えたゲート配線、このゲート
配線上にゲート絶縁膜を介して設けられた半導体層、こ
の半導体層と共に半導体素子を構成するソース電極を兼
ね備えたソース配線およびドレイン電極、上記半導体素
子の近傍に設けられた透明導電膜よりなる画素電極、上
記透明絶縁基板上に形成された金属薄膜よりなる蓄積容
量電極、この蓄積容量電極上に設けられた蓄積容量誘電
体膜、上記蓄積容量電極と同一の金属材料よりなり、隣
接する２つの画素にまたがって配置された第１の金属パ
ターン、この第１の金属パターン上に上記蓄積容量誘電
体膜等の絶縁膜を介して配置された第２の金属パターン
を備え、レーザ照射にて上記第１の金属パターンと上記
第２の金属パターンを溶融して接続することにより隣接
する２つの画素電極間を接続し、画素欠陥の修復を行う
ようにしたものである。また、蓄積容量電極および第１
の金属パターンはＣｒ、ＴａまたはＴｉ等の金属よりな
るものである。また、第２の金属パターンは、Ｃｒ、Ｔ
ａまたはＴｉ等の金属よりなるものである。また、第２
の金属パターンは、ゲート配線と同一の金属材料よりな
るものである。さらに、第２の金属パターンは画素電極
の上あるいは下に接して形成されているものである。
アレイ基板は、透明絶縁基板上に形成された金属薄膜よ
りなるゲート電極を兼ね備えたゲート配線、このゲート
配線上にゲート絶縁膜を介して設けられた半導体層、こ
の半導体層と共に半導体素子を構成するソース電極を兼
ね備えたソース配線およびドレイン電極、上記半導体素
子の近傍に設けられた透明導電膜よりなる画素電極、上
記透明絶縁基板上に形成された金属薄膜よりなる蓄積容
量電極、この蓄積容量電極上に設けられた蓄積容量誘電
体膜、上記蓄積容量電極と同一の金属材料よりなり、隣
接する２つの画素にまたがって配置された第１の金属パ
ターン、この第１の金属パターン上に上記蓄積容量誘電
体膜等の絶縁膜を介して配置された第２の金属パターン
を備え、レーザ照射にて上記第１の金属パターンと上記
第２の金属パターンを溶融して接続することにより隣接
する２つの画素電極間を接続し、画素欠陥の修復を行う
ようにしたものである。また、蓄積容量電極および第１
の金属パターンはＣｒ、ＴａまたはＴｉ等の金属よりな
るものである。また、第２の金属パターンは、Ｃｒ、Ｔ
ａまたはＴｉ等の金属よりなるものである。また、第２
の金属パターンは、ゲート配線と同一の金属材料よりな
るものである。さらに、第２の金属パターンは画素電極
の上あるいは下に接して形成されているものである。
【００１０】また、この発明に係るＴＦＴアレイ基板の
製造方法は、透明絶縁基板上にＣｒ、ＴａまたはＴｉ等
の金属薄膜をスパッタリング法等で成膜し、これをフォ
トエッチング法等の方法でパターン形成し、蓄積容量電
極および隣接する２つの画素にまたがって第１の金属パ
ターンを形成する工程と、Ｃｒ、ＴａまたはＴｉ等の金
属薄膜をスパッタリング法等で成膜し、これをフォトエ
ッチング法等の方法でパターン形成し、ゲート電極・配
線および第１の金属パターン上に少なくとも蓄積容量誘
電体膜を介して第２の金属パターンを形成する工程と、
画素欠陥が認められた場合にレーザ照射にて該画素の信
号レベルを切り離し、さらに第１の金属パターンと第２
の金属パターンを溶融し、隣接する２つの画素電極間を
接続することにより、画素欠陥の修復を行う工程とを含
むものである。
製造方法は、透明絶縁基板上にＣｒ、ＴａまたはＴｉ等
の金属薄膜をスパッタリング法等で成膜し、これをフォ
トエッチング法等の方法でパターン形成し、蓄積容量電
極および隣接する２つの画素にまたがって第１の金属パ
ターンを形成する工程と、Ｃｒ、ＴａまたはＴｉ等の金
属薄膜をスパッタリング法等で成膜し、これをフォトエ
ッチング法等の方法でパターン形成し、ゲート電極・配
線および第１の金属パターン上に少なくとも蓄積容量誘
電体膜を介して第２の金属パターンを形成する工程と、
画素欠陥が認められた場合にレーザ照射にて該画素の信
号レベルを切り離し、さらに第１の金属パターンと第２
の金属パターンを溶融し、隣接する２つの画素電極間を
接続することにより、画素欠陥の修復を行う工程とを含
むものである。
【００１１】
【作用】この発明におけるＴＦＴアレイ基板は、画素欠
陥が認められた場合に、レーザ照射にて該画素の信号レ
ベルを切り離し、さらに欠陥画素とこれに隣接する画素
の第１の金属パターンと第２の金属パターンをそれぞれ
溶融し、第１の金属パターンと画素電極とを接続するこ
とにより、隣接する２つの画素電極が接続され、欠陥画
素とこれに隣接する画素の画素電極が同電位となり、同
一表示をするので、欠陥が視認し難くなり、容易且つ確
実に画素欠陥の修復が行える。さらに、第２の金属パタ
ーンは画素電極の上または下に接して形成されているの
で、第１の金属パターンと第２の金属パターンを溶融す
ることにより、第１の金属パターンと画素電極とを確実
に接続することができ、特に画素電極側からのレーザ照
射に対して効果的である。
陥が認められた場合に、レーザ照射にて該画素の信号レ
ベルを切り離し、さらに欠陥画素とこれに隣接する画素
の第１の金属パターンと第２の金属パターンをそれぞれ
溶融し、第１の金属パターンと画素電極とを接続するこ
とにより、隣接する２つの画素電極が接続され、欠陥画
素とこれに隣接する画素の画素電極が同電位となり、同
一表示をするので、欠陥が視認し難くなり、容易且つ確
実に画素欠陥の修復が行える。さらに、第２の金属パタ
ーンは画素電極の上または下に接して形成されているの
で、第１の金属パターンと第２の金属パターンを溶融す
ることにより、第１の金属パターンと画素電極とを確実
に接続することができ、特に画素電極側からのレーザ照
射に対して効果的である。
【００１２】また、この発明におけるＴＦＴアレイ基板
の製造方法では、第１の金属パターンを蓄積容量電極
と、第２の金属パターンをゲート配線と、それぞれ同じ
金属材料で同時に形成するので、従来の工程と同じ工程
数で、マスクのみを変更すれば良く、コスト高にならず
容易に製造することができる。
の製造方法では、第１の金属パターンを蓄積容量電極
と、第２の金属パターンをゲート配線と、それぞれ同じ
金属材料で同時に形成するので、従来の工程と同じ工程
数で、マスクのみを変更すれば良く、コスト高にならず
容易に製造することができる。
【００１３】
実施例１．本発明の実施例１を図について説明する。図
１は、本発明の表示装置に用いられるＴＦＴアレイの部
分平面図、図２は図１のＡ−Ａ断面図、図３は図１のＢ
−Ｂ断面図である。図において、１１は蓄積容量電極２
と同材料で同時に形成された第１の金属パターンである
点欠陥修復パターン、１２はゲート電極およびゲート配
線４と同材料で同時に形成された第２の金属パターンで
あるアイランドをそれぞれ示し、アイランド１２は画素
電極５の下に接して形成されている。また、図中Ｃ−Ｃ
およびＤは点欠陥修復の際のレーザ照射箇所である。な
お、従来例と同一部分については同符号を付し、説明を
省略する。
１は、本発明の表示装置に用いられるＴＦＴアレイの部
分平面図、図２は図１のＡ−Ａ断面図、図３は図１のＢ
−Ｂ断面図である。図において、１１は蓄積容量電極２
と同材料で同時に形成された第１の金属パターンである
点欠陥修復パターン、１２はゲート電極およびゲート配
線４と同材料で同時に形成された第２の金属パターンで
あるアイランドをそれぞれ示し、アイランド１２は画素
電極５の下に接して形成されている。また、図中Ｃ−Ｃ
およびＤは点欠陥修復の際のレーザ照射箇所である。な
お、従来例と同一部分については同符号を付し、説明を
省略する。
【００１４】次に、本実施例におけるＴＦＴアレイの製
造方法について説明する。まず、洗浄したガラス基板１
にＣｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等
の方法で成膜し、これをフォトエッチング法等の方法で
パターン形成し、蓄積容量電極２および点欠陥修復パタ
ーン１１を形成する。次に、蓄積容量の誘電体膜３とな
るＳｉＮやＳｉＯ2等の膜をプラズマＣＶＤ（化学的気
相成長）法等で成膜し、後に形成するゲート電極および
ゲート配線４とコンタクトするためのコンタクトホール
等をパターン形成する。次に、Ｃｒ、Ｔａ、Ｔｉ等の高
融点金属薄膜を膜厚３００ｎｍ程度スパッタリング法等
の方法で成膜し、これをフォトエッチング法等の方法で
パターン形成し、ゲート電極・配線４および点欠陥修復
パターン１１との接続部分にアイランド１２を形成す
る。すなわち、点欠陥を修復する場合のレーザ照射箇所
Ｄには、点欠陥修復パターン１１上に蓄積容量の誘電体
３を介してアイランド１２が形成されている。
造方法について説明する。まず、洗浄したガラス基板１
にＣｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等
の方法で成膜し、これをフォトエッチング法等の方法で
パターン形成し、蓄積容量電極２および点欠陥修復パタ
ーン１１を形成する。次に、蓄積容量の誘電体膜３とな
るＳｉＮやＳｉＯ2等の膜をプラズマＣＶＤ（化学的気
相成長）法等で成膜し、後に形成するゲート電極および
ゲート配線４とコンタクトするためのコンタクトホール
等をパターン形成する。次に、Ｃｒ、Ｔａ、Ｔｉ等の高
融点金属薄膜を膜厚３００ｎｍ程度スパッタリング法等
の方法で成膜し、これをフォトエッチング法等の方法で
パターン形成し、ゲート電極・配線４および点欠陥修復
パターン１１との接続部分にアイランド１２を形成す
る。すなわち、点欠陥を修復する場合のレーザ照射箇所
Ｄには、点欠陥修復パターン１１上に蓄積容量の誘電体
３を介してアイランド１２が形成されている。
【００１５】さらに、ＩＴＯ（インジウムすず酸化物）
等の透明導電膜をスパッタリング等の方法で膜厚１００
ｎｍ程度成膜し、これをフォトエッチング法等の方法で
パターン形成し、画素電極５を形成する。次に、ゲート
絶縁膜６となるＳｉＮやＳｉＯ2等の絶縁膜を膜厚３０
０ｎｍ程度、半導体層７となるｉ−ａ−Ｓｉや、ｐｏｌ
ｙ−Ｓｉ等を膜厚２００ｎｍ程度、およびオーミックコ
ンタクト層８となるｎ−ａ−Ｓｉ等を５０ｎｍ程度、プ
ラズマＣＶＤ（化学的気相成長）法等で成膜する。次
に、フォトエッチング法等の方法でｎ−ａ−Ｓｉおよび
ｉ−ａ−Ｓｉをライン状もしくはアイランド状にパター
ン形成する。次に、フォトエッチング法等の方法でパタ
ーン形成し、画素電極５上にコンタクトホールを形成す
る。次に、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法
等で膜厚４００ｎｍ程度成膜し、これをフォトエッチン
グ法等でパターン形成し、ソース電極・配線９およびド
レイン電極１０を形成後、ソース・ドレイン間にあるｎ
−ａ−Ｓｉをエッチオフする。最後に、必要に応じてＳ
ｉＮ等で保護膜を形成する。
等の透明導電膜をスパッタリング等の方法で膜厚１００
ｎｍ程度成膜し、これをフォトエッチング法等の方法で
パターン形成し、画素電極５を形成する。次に、ゲート
絶縁膜６となるＳｉＮやＳｉＯ2等の絶縁膜を膜厚３０
０ｎｍ程度、半導体層７となるｉ−ａ−Ｓｉや、ｐｏｌ
ｙ−Ｓｉ等を膜厚２００ｎｍ程度、およびオーミックコ
ンタクト層８となるｎ−ａ−Ｓｉ等を５０ｎｍ程度、プ
ラズマＣＶＤ（化学的気相成長）法等で成膜する。次
に、フォトエッチング法等の方法でｎ−ａ−Ｓｉおよび
ｉ−ａ−Ｓｉをライン状もしくはアイランド状にパター
ン形成する。次に、フォトエッチング法等の方法でパタ
ーン形成し、画素電極５上にコンタクトホールを形成す
る。次に、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法
等で膜厚４００ｎｍ程度成膜し、これをフォトエッチン
グ法等でパターン形成し、ソース電極・配線９およびド
レイン電極１０を形成後、ソース・ドレイン間にあるｎ
−ａ−Ｓｉをエッチオフする。最後に、必要に応じてＳ
ｉＮ等で保護膜を形成する。
【００１６】以上のようにして作成したＴＦＴアレイお
よびそれを用いた液晶表示装置において、点欠陥として
認識される画素に対し、その画素のトランジスタ部をレ
ーザ光で図１に示すＣ−Ｃ線部で切断し、その後、画素
電極５上のＤ部および隣接画素の画素電極５上のＤ部に
レーザ光を照射して、点欠陥修復パターン１１を介して
隣接する画素の画素電極を短絡させる。この場合、蓄積
容量の誘電体３を介した２つの金属膜、すなわち点欠陥
修復パターン１１およびアイランド１２をレーザで接続
するため、容易にしかも確実に修復が行える。特に、画
素電極５側からのレーザ照射に対して効果的である。な
お、本実施例では左右の画素電極を接続するよう構成し
たが、上下の画素電極を接続することも可能である。
よびそれを用いた液晶表示装置において、点欠陥として
認識される画素に対し、その画素のトランジスタ部をレ
ーザ光で図１に示すＣ−Ｃ線部で切断し、その後、画素
電極５上のＤ部および隣接画素の画素電極５上のＤ部に
レーザ光を照射して、点欠陥修復パターン１１を介して
隣接する画素の画素電極を短絡させる。この場合、蓄積
容量の誘電体３を介した２つの金属膜、すなわち点欠陥
修復パターン１１およびアイランド１２をレーザで接続
するため、容易にしかも確実に修復が行える。特に、画
素電極５側からのレーザ照射に対して効果的である。な
お、本実施例では左右の画素電極を接続するよう構成し
たが、上下の画素電極を接続することも可能である。
【００１７】本実施例によれば、点欠陥として認識され
た画素を、点欠陥修復パターン１１を利用して隣接する
画素と短絡させることにより、互いに隣接する画素電極
が同電位となり、同一の表示を行うので、点欠陥として
視認しにくくなり、ＴＦＴアレイの歩留まりが向上す
る。また、従来と同様の製造方法でパターンのみの変更
であるので、工程数を増やすことなくコスト高にならな
い利点がある。また、本発明によれば、ＴＦＴアレイ段
階で発見された点欠陥は言うに及ばず、このＴＦＴアレ
イ基板と透明電極およびカラーフィルタ等を有する対向
電極基板との間に液晶を挟持した液晶表示装置となった
後でも、すなわち画素電極側からレーザ光を入射する場
合でも、容易にしかも確実な修復が可能となる。
た画素を、点欠陥修復パターン１１を利用して隣接する
画素と短絡させることにより、互いに隣接する画素電極
が同電位となり、同一の表示を行うので、点欠陥として
視認しにくくなり、ＴＦＴアレイの歩留まりが向上す
る。また、従来と同様の製造方法でパターンのみの変更
であるので、工程数を増やすことなくコスト高にならな
い利点がある。また、本発明によれば、ＴＦＴアレイ段
階で発見された点欠陥は言うに及ばず、このＴＦＴアレ
イ基板と透明電極およびカラーフィルタ等を有する対向
電極基板との間に液晶を挟持した液晶表示装置となった
後でも、すなわち画素電極側からレーザ光を入射する場
合でも、容易にしかも確実な修復が可能となる。
【００１８】実施例２．図４は、本発明の実施例２であ
る表示装置に用いられるＴＦＴアレイを示す部分断面図
である。本実施例は、ゲート電極・配線４と画素電極５
の製造工程の順序を入れ換えた以外は、実施例１と同様
の構造である。すなわち、点欠陥修復パターン１１上
に、蓄積容量の誘電体３を介して画素電極５が形成さ
れ、その上にアイランド１２が形成される。このように
アイランド１２は、画素電極５の上あるいは下のどちら
でも良く、どちらの構造であっても、点欠陥修復パター
ン１１を利用して容易に点欠陥を修復することが可能で
あり、実施例１と同様の効果が得られる。
る表示装置に用いられるＴＦＴアレイを示す部分断面図
である。本実施例は、ゲート電極・配線４と画素電極５
の製造工程の順序を入れ換えた以外は、実施例１と同様
の構造である。すなわち、点欠陥修復パターン１１上
に、蓄積容量の誘電体３を介して画素電極５が形成さ
れ、その上にアイランド１２が形成される。このように
アイランド１２は、画素電極５の上あるいは下のどちら
でも良く、どちらの構造であっても、点欠陥修復パター
ン１１を利用して容易に点欠陥を修復することが可能で
あり、実施例１と同様の効果が得られる。
【００１９】実施例３．本発明の実施例３を図について
説明する。図５は、本発明の液晶表示装置に用いられる
ＴＦＴアレイの部分平面図、図６は図５のＡ−Ａ断面
図、図７は図５のＢ−Ｂ断面図である。図において、１
３はエッチングストッパ膜である。
説明する。図５は、本発明の液晶表示装置に用いられる
ＴＦＴアレイの部分平面図、図６は図５のＡ−Ａ断面
図、図７は図５のＢ−Ｂ断面図である。図において、１
３はエッチングストッパ膜である。
【００２０】本実施例におけるＴＦＴアレイの製造方法
について説明する。まず、洗浄したガラス基板１にＣ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、蓄積容量電極２、さらに点欠陥修復パター
ン１１を形成する。次に、蓄積容量の誘電体膜３となる
ＳｉＮやＳｉＯ2等の膜をプラズマＣＶＤ（化学的気相
成長）法等で成膜し、後で形成するゲート電極・配線と
コンタクトするためのコンタクトホール等をパターン形
成する。次に、Ｃｒ、Ｔａ、Ｔｉ等の高融点金属薄膜を
膜厚３００ｎｍ程度スパッタリング法等の方法で成膜
し、これをフォトエッチング法等の方法でパターン形成
し、ゲート電極・配線４、さらに点欠陥修復パターン１
１との接続部分にアイランド１２を形成する。すなわ
ち、点欠陥を修復する場合のレーザ照射箇所には、点欠
陥修復パターン１１上に蓄積容量の誘電体３を介してア
イランド１２が形成されている。
について説明する。まず、洗浄したガラス基板１にＣ
ｒ、Ｔａ、Ｔｉ等の金属薄膜をスパッタリング法等の方
法で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、蓄積容量電極２、さらに点欠陥修復パター
ン１１を形成する。次に、蓄積容量の誘電体膜３となる
ＳｉＮやＳｉＯ2等の膜をプラズマＣＶＤ（化学的気相
成長）法等で成膜し、後で形成するゲート電極・配線と
コンタクトするためのコンタクトホール等をパターン形
成する。次に、Ｃｒ、Ｔａ、Ｔｉ等の高融点金属薄膜を
膜厚３００ｎｍ程度スパッタリング法等の方法で成膜
し、これをフォトエッチング法等の方法でパターン形成
し、ゲート電極・配線４、さらに点欠陥修復パターン１
１との接続部分にアイランド１２を形成する。すなわ
ち、点欠陥を修復する場合のレーザ照射箇所には、点欠
陥修復パターン１１上に蓄積容量の誘電体３を介してア
イランド１２が形成されている。
【００２１】さらに、ＩＴＯ（インジウムすず酸化物）
等の透明導電膜をスパッタリング等の方法で膜厚１００
ｎｍ程度成膜する。この膜厚は、液晶表示装置として要
求される輝度を得るため、最大１５０ｎｍまでとする。
これをフォトエッチング法等の方法でパターン形成し、
画素電極５を形成する。次に、ゲート絶縁膜６となるＳ
ｉＮやＳｉＯ2等の絶縁膜を膜厚３００ｎｍ程度、半導
体層７となるｉ−ａ−Ｓｉや、ｐｏｌｙ−Ｓｉ等を膜厚
１００ｎｍ程度、およびエッチングストッパ膜１３とな
るＳｉＮやＳｉＯ2等の絶縁膜を膜厚２００ｎｍ程度、
プラズマＣＶＤ法等で成膜する。次に、フォトエッチン
グ法等の方法でエッチングストッパ膜１３をパターン形
成する。続いて、オーミックコンタクト層８となるｎ−
ａ−Ｓｉ等をプラズマＣＶＤ法等で５０ｎｍ程度成膜
し、フォトエッチング法等の方法でパターン形成し、画
素電極５上にコンタクトホールを形成する。次に、Ａ
ｌ、Ｃｒ等の金属薄膜をスパッタリング法等で膜厚４０
０ｎｍ程度成膜し、これをフォトエッチング法等でパタ
ーン形成し、ソース電極・配線９およびドレイン電極１
０を形成する。次に、ソース・ドレイン間にあるｎ−ａ
−Ｓｉおよび画素部にある不要なｎ−ａ−Ｓｉやｉ−ａ
−Ｓｉをエッチオフする。最後に、必要に応じてＳｉＮ
等で保護膜を形成する。
等の透明導電膜をスパッタリング等の方法で膜厚１００
ｎｍ程度成膜する。この膜厚は、液晶表示装置として要
求される輝度を得るため、最大１５０ｎｍまでとする。
これをフォトエッチング法等の方法でパターン形成し、
画素電極５を形成する。次に、ゲート絶縁膜６となるＳ
ｉＮやＳｉＯ2等の絶縁膜を膜厚３００ｎｍ程度、半導
体層７となるｉ−ａ−Ｓｉや、ｐｏｌｙ−Ｓｉ等を膜厚
１００ｎｍ程度、およびエッチングストッパ膜１３とな
るＳｉＮやＳｉＯ2等の絶縁膜を膜厚２００ｎｍ程度、
プラズマＣＶＤ法等で成膜する。次に、フォトエッチン
グ法等の方法でエッチングストッパ膜１３をパターン形
成する。続いて、オーミックコンタクト層８となるｎ−
ａ−Ｓｉ等をプラズマＣＶＤ法等で５０ｎｍ程度成膜
し、フォトエッチング法等の方法でパターン形成し、画
素電極５上にコンタクトホールを形成する。次に、Ａ
ｌ、Ｃｒ等の金属薄膜をスパッタリング法等で膜厚４０
０ｎｍ程度成膜し、これをフォトエッチング法等でパタ
ーン形成し、ソース電極・配線９およびドレイン電極１
０を形成する。次に、ソース・ドレイン間にあるｎ−ａ
−Ｓｉおよび画素部にある不要なｎ−ａ−Ｓｉやｉ−ａ
−Ｓｉをエッチオフする。最後に、必要に応じてＳｉＮ
等で保護膜を形成する。
【００２２】以上のようにして作成したＴＦＴアレイお
よびそれを用いた液晶表示装置において、点欠陥として
認識される画素に対し、その画素のトランジスタ部をレ
ーザ光で図５に示すＣ−Ｃ線部で切断し、その後、画素
電極５上のＤ部および隣接画素の画素電極５上のＤ部に
それぞれレーザ光を照射して、点欠陥修復パターン１１
を介して隣接する画素の画素電極を短絡させる。上記の
ような構造のＴＦＴアレイにおいても、実施例１および
２と同様の効果が得られる。
よびそれを用いた液晶表示装置において、点欠陥として
認識される画素に対し、その画素のトランジスタ部をレ
ーザ光で図５に示すＣ−Ｃ線部で切断し、その後、画素
電極５上のＤ部および隣接画素の画素電極５上のＤ部に
それぞれレーザ光を照射して、点欠陥修復パターン１１
を介して隣接する画素の画素電極を短絡させる。上記の
ような構造のＴＦＴアレイにおいても、実施例１および
２と同様の効果が得られる。
【００２３】実施例４．図８は、本発明の実施例４であ
る液晶表示装置に用いられるＴＦＴアレイを示す部分断
面図である。本実施例は、ゲート電極４と画素電極５の
製造工程の順序を入れ換えた以外は、実施例３と同様の
構造である。すなわち、点欠陥修復パターン１１上に、
蓄積容量の誘電体膜３を介して画素電極５が形成され、
その上にアイランド１２が形成される。このような構造
であっても、点欠陥修復パターン１１を利用して容易に
点欠陥を修復することが可能であり、実施例１〜３と同
様の効果が得られる。なお、上記実施例で示したＴＦＴ
アレイの構造はほんの一例にすぎず、本発明はこれらの
構造に限定されるものではない。
る液晶表示装置に用いられるＴＦＴアレイを示す部分断
面図である。本実施例は、ゲート電極４と画素電極５の
製造工程の順序を入れ換えた以外は、実施例３と同様の
構造である。すなわち、点欠陥修復パターン１１上に、
蓄積容量の誘電体膜３を介して画素電極５が形成され、
その上にアイランド１２が形成される。このような構造
であっても、点欠陥修復パターン１１を利用して容易に
点欠陥を修復することが可能であり、実施例１〜３と同
様の効果が得られる。なお、上記実施例で示したＴＦＴ
アレイの構造はほんの一例にすぎず、本発明はこれらの
構造に限定されるものではない。
【００２４】
【発明の効果】以上のように、この発明によれば、レー
ザ照射にて隣接する２つの画素に重複する第１の金属パ
ターンと、この第１の金属パターン上に蓄積容量誘電体
膜等の絶縁膜を介して形成された第２の金属パターンを
溶融することにより、画素欠陥の修復が容易且つ確実に
行えるＴＦＴアレイ基板および該ＴＦＴアレイ基板を用
いた液晶表示装置が得られ、歩留まりが向上する効果が
ある。
ザ照射にて隣接する２つの画素に重複する第１の金属パ
ターンと、この第１の金属パターン上に蓄積容量誘電体
膜等の絶縁膜を介して形成された第２の金属パターンを
溶融することにより、画素欠陥の修復が容易且つ確実に
行えるＴＦＴアレイ基板および該ＴＦＴアレイ基板を用
いた液晶表示装置が得られ、歩留まりが向上する効果が
ある。
【００２５】また、本発明における製造方法によれば、
第１の金属パターンを蓄積容量電極と、第２の金属パタ
ーンをゲート配線と、それぞれ同じ金属材料で同時に形
成するので、従来の工程と同じ工程数で、マスクのみを
変更すれば良く、コスト高にならず容易に製造すること
ができる。
第１の金属パターンを蓄積容量電極と、第２の金属パタ
ーンをゲート配線と、それぞれ同じ金属材料で同時に形
成するので、従来の工程と同じ工程数で、マスクのみを
変更すれば良く、コスト高にならず容易に製造すること
ができる。
【図１】 この発明の一実施例である液晶表示装置に用
いるＴＦＴアレイを示す部分平面図である。
いるＴＦＴアレイを示す部分平面図である。
【図２】 図１のＡ−Ａ断面図である。
【図３】 図１のＢ−Ｂ断面図である。
【図４】 本発明の第２の実施例である液晶表示装置に
用いるＴＦＴアレイを示す部分断面図である。
用いるＴＦＴアレイを示す部分断面図である。
【図５】 本発明の第３の実施例である液晶表示装置に
用いるＴＦＴアレイを示す部分平面図である。
用いるＴＦＴアレイを示す部分平面図である。
【図６】 図５のＡ−Ａ断面図である。
【図７】 図６のＢ−Ｂ断面図である。
【図８】 本発明の第４の実施例である液晶表示装置に
用いるＴＦＴアレイを示す部分断面図である。
用いるＴＦＴアレイを示す部分断面図である。
【図９】 従来の液晶表示装置に用いるＴＦＴアレイを
示す部分平面図である。
示す部分平面図である。
【図１０】 図９のＡ−Ａ断面図である。
１ ガラス基板、２ 蓄積容量電極、３ 蓄積容量の誘
電体膜、４ ゲート電極・配線、５ 画素電極、６ ゲ
ート絶縁膜、７ 半導体層、８ オーミックコンタクト
層、９ ソース電極・配線、１０ ドレイン電極、１１
点欠陥修復パターン、１２ アイランド。
電体膜、４ ゲート電極・配線、５ 画素電極、６ ゲ
ート絶縁膜、７ 半導体層、８ オーミックコンタクト
層、９ ソース電極・配線、１０ ドレイン電極、１１
点欠陥修復パターン、１２ アイランド。
Claims (7)
- 【請求項１】 透明絶縁基板上に形成された金属薄膜よ
りなるゲート電極を兼ね備えたゲート配線、このゲート
配線上にゲート絶縁膜を介して設けられた半導体層、こ
の半導体層と共に半導体素子を構成するソース電極を兼
ね備えたソース配線およびドレイン電極、上記半導体素
子の近傍に設けられた透明導電膜よりなる画素電極、上
記透明絶縁基板上に形成された金属薄膜よりなる蓄積容
量電極、この蓄積容量電極上に設けられた蓄積容量誘電
体膜、上記蓄積容量電極と同一の金属材料よりなり、隣
接する２つの画素にまたがって配置された第１の金属パ
ターン、この第１の金属パターン上に上記蓄積容量誘電
体膜等の絶縁膜を介して配置された第２の金属パターン
を備え、レーザ照射にて上記第１の金属パターンと上記
第２の金属パターンを溶融して接続することにより隣接
する２つの画素電極間を接続し、画素欠陥の修復を行う
ことを特徴とするＴＦＴアレイ基板。 - 【請求項２】 蓄積容量電極および第１の金属パターン
はＣｒ、ＴａまたはＴｉ等の金属よりなることを特徴と
する請求項１記載のＴＦＴアレイ基板。 - 【請求項３】 第２の金属パターンは、Ｃｒ、Ｔａまた
はＴｉ等の金属よりなることを特徴とする請求項１記載
のＴＦＴアレイ基板。 - 【請求項４】 第２の金属パターンは、ゲート配線と同
一の金属材料よりなることを特徴とする請求項１記載の
ＴＦＴアレイ基板。 - 【請求項５】 第２の金属パターンは画素電極の上ある
いは下に接して形成されていることを特徴とする請求項
１記載のＴＦＴアレイ基板。 - 【請求項６】 請求項１〜請求項５のいずれか一項記載
のＴＦＴアレイ基板と、透明電極およびカラーフィルタ
等を有する対向電極基板との間に液晶が配置されている
ことを特徴とする液晶表示装置。 - 【請求項７】 透明絶縁基板上にＣｒ、ＴａまたはＴｉ
等の金属薄膜をスパッタリング法等で成膜し、これをフ
ォトエッチング法等の方法でパターン形成して、蓄積容
量電極および隣接する２つの画素にまたがって第１の金
属パターンを形成する工程、 ＳｉＮ、ＳｉＯ2等をプラズマＣＶＤ（化学的気相成
長）法等で成膜し、これをパターン形成し、蓄積容量誘
電体膜を形成する工程、 Ｃｒ、ＴａまたはＴｉ等の金属薄膜をスパッタリング法
等で成膜し、これをフォトエッチング法等の方法でパタ
ーン形成し、ゲート電極・配線および上記第１の金属パ
ターン上に少なくとも上記蓄積容量誘電体膜を介して第
２の金属パターンを形成する工程、 透明導電膜をスパッタリング等の方法で成膜し、パター
ン形成により画素電極を形成する工程、 ゲート絶縁膜、半導体層およびオーミックコンタクト層
をプラズマＣＶＤ法等で順次成膜し、これらをパターン
形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、パターン形成によりソース電極・配線およびドレイ
ン電極を形成する工程、 画素欠陥が認められた場合にレーザ照射にて該画素の信
号回路を切り離し、さらに上記第１の金属パターンと上
記第２の金属パターンを溶融し、隣接する２つの画素電
極間を接続することにより、画素欠陥の修復を行う工程
を含むことを特徴とするＴＦＴアレイ基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15486495A JPH095786A (ja) | 1995-06-21 | 1995-06-21 | Ｔｆｔアレイ基板並びにこれを用いた液晶表示装置およびｔｆｔアレイ基板の製造方法 |
| TW085105967A TW300341B (ja) | 1995-05-30 | 1996-05-21 | |
| KR1019960018811A KR100363140B1 (ko) | 1995-05-30 | 1996-05-30 | Tft어레이기판과이것을이용한액정표시장치및tft어레이기판의제조방법 |
| CN96107917A CN1105324C (zh) | 1995-05-30 | 1996-05-30 | 薄膜晶体管阵列基板、液晶显示装置和该基板的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15486495A JPH095786A (ja) | 1995-06-21 | 1995-06-21 | Ｔｆｔアレイ基板並びにこれを用いた液晶表示装置およびｔｆｔアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH095786A true JPH095786A (ja) | 1997-01-10 |
Family
ID=15593594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15486495A Pending JPH095786A (ja) | 1995-05-30 | 1995-06-21 | Ｔｆｔアレイ基板並びにこれを用いた液晶表示装置およびｔｆｔアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH095786A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100552288B1 (ko) * | 1998-04-28 | 2006-05-23 | 삼성전자주식회사 | 박막트랜지스터액정표시장치 |
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-
1995
- 1995-06-21 JP JP15486495A patent/JPH095786A/ja active Pending
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