KR100264112B1 - 액티브 매트릭스 기판 및 그 제조 방법 - Google Patents

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신야 야마까와
마사야 오까모또
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명의 액티브 매트릭스 기판은 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인들; 상기 제1라인들을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인들; 상기 제1라인들과 상기 제2라인들의 각 교차점 근방에 제공된 다수의 스위칭 소자들; 및 상기 절연막 상에 매트릭스로 배열되며 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극들을 구비한다. 상기 절연막은 상기 절연막의 제거된 부분이 제2라인과 픽셀 전극의 갭에 대응하도록 상기 제2라인들과 상기 픽셀 전극들의 형성 이전에 부분적으로 제거된다.

Description

액티브 매트릭스 기판 및 그 제조 방법
본 발명은 액정 패널에 일체화된 액티브 매트릭스 기판 및 그 제조 방법에 관한 것이다.
제16도는 종래의 액티브 매트릭스 액정 표시 장치의 구조를 도시하는 회로도이다.
제16도를 참조하면, 종래의 액티브 매트릭스 액정 표시 장치는 상호 평행하게 배열된 다수의 게이트 라인(1), 상호 평행하게 배열된 다수의 소스 라인(2), 매트릭스로 제공된 다수의 픽셀(3) 및 공통 전극(4)을 구비한다. 주사 라인으로서의 역할을 하는 상기 게이트 라인(1)은 행에 각각 대응하도록 상기 픽셀(3)의 행을 따라 연장하며, 데이타 라인으로서의 역할을 하는 상기 소스 라인들(2)은 열에 각각 대응하도록 상기 픽셀(3)의 열을 따라 연장한다. 따라서, 상기 게이트 라인(1)과 상기 소스 라인(2)은 매트릭스로 배열된 다수의 영역을 둘러싸도록 상호 교차한다. 상기 픽셀(3) 각각은 상기 둘러싸여진 영역의 각각에 제공되고, 주로 픽셀 전극(5)과 스위칭 소자(6), 즉 박막 트랜지스터(TFT)로 구성된다. 상기 스위칭 소자(6)는 대응하는 게이트 라인(1)과 대응하는 소스 라인(2)에 접속된다. 또한, 상기 액티브 매트릭스 액정 표시 장치는 상기 게이트 라인(1)과 소스 라인(2)을 각각의 드라이버에 접속하는 리드 단자(7 및 8)를 구비한다.
비록 도시되어 있지 않지만, 이와 같은 액정 표시 장치의 액정 패널은 흔히 그 사이에 갭을 두고 상호 대향된 한쌍의 기판을 구비하고 상기 갭은 액정 물질로 채워져 있다. 한쌍의 기판중 하나는 상술된 게이트 라인(1), 소스 라인(2) 및 픽셀(3)이 제공된 액티브 매트릭스 기판으로서 불리운다. 다른 기판은 상술한 공통 전극을 구비하는 카운터 기판으로 불리운다. 더우기, 카운터 기판은 RGB 또는 YMC 컬러 필터를 선택적으로 구비할 수 있다.
제17도는 예시적인 액티브 매트릭스 기판(10)의 한 픽셀 부분을 도시하는 평면도이다. 제18도는 제17도의 XVIII-XVIII 선을 따라 절취한 단면도이다. 제19도는 제17도의 XIX-XIX 선을 따라 절취한 단면도이다.
액티브 매트릭스 기판(10)은 게이트 라인(1)과 소스 라인(2)으로 둘러싸인 픽셀 영역에 각각 제공된 픽셀 전극(5)을 구비한다. 각각의 픽셀 영역에서, 역전된 스태거 구조를 갖는 스위칭 소자(TFT)(6)가 또한 제공된다. 제18도에 도시된 바와 같이, 픽셀 전극(5)과 스위칭 소자(6) 모두는 투명 절연 기판(11) 상에 형성된다. 제18도를 참조하면, 스위칭 소자(6)는 게이트 전극(12), 게이트 절연막(13), 반도체 층(14), 채널 보호층(15), 소스 전극(16), 드레인 전극(17), 제1접촉층(18) 및 제2접촉층(19)을 구비한다. 상기 게이트 전극(12), 상기 소스 전극(16) 및 상기 드레인 전극(17)은 게이트 라인(1), 소스 라인(2) 및 픽셀 전극(5)에 각각 접속된다.
제18도 및 제19도에 도시된 바와 같이, 게이트 전극(12)과 게이트 라인(1)은 게이트 절연막(13)의 밑에 제공되는 한편, 픽셀 전극(5)과 소스 라인(2)은 게이트 절연막(13) 위에 제공된다. 이와 같은 구조를 갖는 액티브 매트릭스 기판(10)은 다음과 같은 문제점이 있다.
먼저, 상기 게이트 절연막(13) 위에 제공된 소스 라인(2)과 픽셀 전극(5)이 상호 단락될 수 있다. 따라서, 소스 라인과 픽셀 전극 사이에 전기적 접속을 이루도록 소스 라인(2)과 픽셀 전극(5) 간에 존재하는 도전성 물질에 의해 단락이 유발됨으로써, 표시 결함이 될 수 있다. 상기 도전성 물질은 예를 들어 소스 라인(2)과 픽셀 전극(5)을 형성하는 단계 동안에 패터닝 불완전으로 인해 형성된다. 다른 경우에, 상기 도전성 물질은 반도체 층(14)과 접촉층(18 및 19)의 형성이 완료된 후 상기 소스 라인(2)과 상기 픽셀 전극(5) 간에 남겨진 에칭 잔류물 또는 반응물일 수 있다. 상술된 구조상의 결함 즉, 단락 회로는 구조 상의 결함을 찾기 위해 전체 제조 공정을 완료한 후 액티브 매트릭스 기판을 조사하고 탐지된 구조 상의 결함에 레이저를 조사함으로써 구제될 수 있다. 그러나, 이와 같은 조사는 탐지된 구조 상의 결함 부위로부터 다른 장소로 도전성 물질을 튀게 할 수 있으므로 또다른 단락 회로를 유발할 수 있다. 더우기, 이와 같은 조사 처리는 복잡하며 제조 비용을 상승시킨다.
둘째, 반도체 층(14) 또는 접촉층(18 및 19)의 형성 결과로 인한 에칭 잔류물 또는 반응물이 상기 게이트 라인(1) 위의 게이트 절연막(13) 상에 존재할 때, 게이트 라인(1), 게이트 절연막(13) 및 에칭 잔류물 또는 반응물에 의해 원하지 않는 캐패시턴스가 형성될 수 있고, 픽셀 전극(5)에 전기적으로 접속될 수 있다. 이와 같은 구조 상의 결함 즉, 원치않는 캐패시턴스의 발생은 액티브 매트릭스 기판(10)의 제조 후에는 구제될 수 없다. 따라서, 최악의 경우, 제조된 액티브 매트릭스 기판이 쓸모없는 제품으로서 취급된다.
마지막으로, 단락 회로는 패터닝 결함으로 인해, 게이트 라인(1)의 리드 단자들(7) 사이, 또는 소스 라인(2)의 리드 단자들(8) 사이에서 발생할 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법에 따르면, 패터닝 결함, 에칭 잔류물 등으로 인해 소스 라인과 픽셀 전극 간의 단락 회로 및 픽셀에의 원치않는 캐패시턴스의 부가와 같은 표시 결함을 유발하는 구조 상의 결함이 실질적으로 제거될 수 있다.
본 발명의 한 특징에 따르면, 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 및 상기 스위칭 소자에 각각 접속되고, 상기 절연막 상에 매트릭스로 배열된 다수의 픽셀 전극을 포함하는 액티브 매트릭스 기판의 제조 방법이 제공된다. 상기 방법은 상기 기판 상에 제1라인을 형성하는 단계; 상기 제1라인을 덮도록 상기 기판의 전 표면 상에 상기 절연막을 형성하는 단계; 상기 절연막의 일부를 제거하는 단계; 및 상기 제1라인과 상기 픽셀 전극 사이 및/또는 상기 제2라인과 상기 픽셀 전극 사이에 갭이 제공되도록 상기 제2라인과 상기 픽셀 전극을 형성하는 단계를 포함한다. 상기 절연막의 일부를 제거하는 단계는 상기 제2라인과 상기 픽셀 전극의 형성 단계 이전에 실시되고, 상기 절연막의 상기 제거된 부분은 상기 갭에 대응하도록 배치된다.
본 발명의 다른 실시예에서, 상기 제1라인은 게이트 라인인 한편 상기 제2라인은 소스 라인이다.
본 발명의 다른 실시예에서, 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 부분을 포함하는 박막 트랜지스터이고; 상기 각각의 게이트 전극은 상기 게이트 라인중 대응하는 게이트 라인에 접속되고; 상기 각각의 소스 전극은 상기 소스 라인중 대응하는 소스 라인에 접속되고; 상기 각각의 드레인 전극은 상기 픽셀 전극중 대응하는 픽셀 전극에 접속된다. 상기 게이트 전극은 상기 게이트 라인과 함께 형성되는 한편 상기 소스 전극과 상기 드레인 전극은 상기 소스 라인과 함께 형성된다. 상기 절연막의 일부를 제거하는 단계 이전에 상기 절연막 위에 상기 박막 트랜지스터의 상기 반도체 부분을 형성하는 단계가 더 포함되고, 상기 반도체 부분은 상기 게이트 전극 위에 각각 배치된다.
본 발명의 또 다른 실시예에서, 상기 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하며, 상기 절연막의 일부를 제거하는 단계에서 상기 절연막을 통해 상기 리드 단자에 도달하도록 접촉홀이 형성된다.
본 발명의 또 다른 실시예에서, 상기 픽셀 전극은 상기 절연막의 상기 제거된 부분과 중첩되지 않도록 형성된다.
본 발명의 다른 특징에 따르면, 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 게이트 절연막; 상기 제1라인들과의 사이에 상기 게이트 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 상기 게이트 절연막, 상기 제2라인 및 상기 스위칭 소자를 덮는 층간 절연막; 및 상기 스위칭 소자에 각각 접속되고, 상기 층간 절연막 상에 매트릭스로 배열된 다수의 픽셀 전극을 포함하는 액티브 매트릭스 기판의 제조 방법이 제공된다. 상기 방법은 상기 기판 상에 제1라인을 형성하는 단계; 상기 제1라인을 덮도록 상기 기판의 전 표면 상에 상기 게이트 절연막을 형성하는 단계; 상기 절연막의 일부를 제거하는 단계; 상기 게이트 절연막 상에 상기 제2라인을 형성하는 단계; 상기 기판의 전 표면 상에 상기 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 픽셀 전극을 형성하는 단계를 포함한다. 상기 게이트 절연막의 일부를 제거하는 단계는 상기 제2라인의 형성 단계 이전에 실시되고, 상기 게이트 절연막의 상기 제거된 부분은 상기 제1라인과 상기 스위칭 소자가 제공된 영역에 배치된 부분을 포함하지 않도록 결정된다.
본 발명의 다른 실시예에서, 상기 액티브 매트릭스 기판은 상기 픽셀 전극 밑에 제공된 저장 캐패시턴스 전극을 더 포함하고, 상기 저장 캐패시턴스 전극의 각각은 상기 픽셀 전극중 대응하는 픽셀 전극의 일부와 함께 저장 캐패시턴스를 구성한다. 상기 저장 캐패시턴스 전극은 상기 제1라인과 함께 상기 기판 상에 형성된다. 상기 저장 캐패시턴스 전극이 형성된 영역에 배치된 상기 게이트 절연막의 일부는 제거되지 않는다.
본 발명의 다른 실시예에서, 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 부분을 포함하고; 상기 게이트 전극은 상기 제1라인과 함께 형성되는 한편 상기 소스 전극과 상기 드레인 전극은 상기 제2라인과 함께 형성된다. 상기 게이트 절연막의 상기 일부를 제거하는 단계는 상기 제2라인, 상기 소스 전극 및 상기 드레인 전극의 형성 단계 이전에 실시된다.
본 발명의 또 다른 실시예에서, 상기 층간 절연막은 상기 픽셀 전극 밑에 상기 제1라인, 상기 제2라인 및 상기 스위칭 소자의 유/무에 관계없이 상기 픽셀 전극의 표면을 실질적으로 평탄하게 하는데 충분한 두께를 갖는다.
본 발명의 또 다른 실시예에서, 상기 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하고, 상기 게이트 절연막을 통해 상기 리드 단자에 도달하도록 접촉홀이 형성된다.
본 발명의 또 다른 실시예에서, 상기 접촉홀은 상기 게이트 절연막의 상기 일부를 제거하는 단계 이전에 형성된다.
본 발명의 또 다른 실시예에서, 상기 접촉홀은 상기 게이트 절연막의 상기 일부를 제거하는 것과 동시에 형성된다.
본 발명의 또 다른 실시예에서, 상기 액티브 매트릭스 기판은 상기 픽셀 전극의 형성 단계 이전에 상기 층간 절연막을 통해 상기 드레인 전극에 도달하도록 형성되는 접촉홀을 더 포함한다.
본 발명의 다른 특징에 따르면, 액티브 매트릭스 기판은 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 및 상기 스위칭 소자에 각각 접속되고, 상기 절연막 상에 매트릭스로 배열된 다수의 픽셀 전극을 포함한다. 상기 제1라인과 상기 픽셀 전극 사이 및/또는 상기 제2라인과 상기 픽셀 전극 사이에 갭이 제공되고, 상기 갭에 대응하는 상기 절연막의 일부는 제거된다.
본 발명의 한 실시예에서, 상기 제1라인은 게이트 라인이고, 상기 제2라인은 소스 라인이다.
본 발명의 또 다른 실시예에서, 상기 픽셀 전극은 상기 절연막의 상기 제거된 부분과 중첩하지 않도록 형성된다.
본 발명의 또 다른 실시예에서, 액티브 매트릭스 기판은 상기 픽셀 전극 밑에 형성된 저장 캐패시턴스 전극을 더 포함하고, 상기 저장 캐패시턴스 전극의 각각은 상기 픽셀 전극중 대응하는 픽셀 전극의 일부와 함께 저장 캐패시턴스를 구성한다.
본 발명의 또 다른 실시예에서, 상기 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함한다. 상기 리드 단자에 대응하는 상기 절연막의 일부는 상기 리드 단자의 적어도 일부를 노출시키도록 제거되고, 이로 인해 접촉홀이 형성된다.
본 발명의 또 다른 특징에 따르면, 액티브 매트릭스 기판은 기판; 상기 기판상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 게이트 절연막; 상기 제1라인들과의 사이에 상기 게이트 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 상기 게이트 절연막, 상기 제2라인 및 상기 스위칭 소자를 덮는 층간 절연막; 상기 스위칭 소자에 각각 접속되고, 상기 층간 절연막 상에 매트릭스로 배열된 다수의 픽셀 전극; 및 상기 각각의 픽셀 전극에 제공된 다수의 저장 캐패시턴스를 포함한다. 상기 게이트 절연막의 일부는 상기 제거된 부분이 상기 제1라인, 상기 스위칭 소자, 및 상기 저장 캐패시턴스가 제공된 영역에 배치된 부분을 포함하지 않도록 제거된다.
본 발명의 한 실시예에서, 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함한다. 상기 리드 단자에 대응하는 상기 게이트 절연막의 일부는 상기 리드 단자의 적어도 일부를 노출시키도록 제거되고, 이로 인해 접촉홀이 형성된다.
따라서, 상술된 본 발명은 (1) 단락 회로 또는 원치않는 캐패시턴스를 픽셀에 부가하는 것과 같은 구조 상의 결함에 의해 유발된 표시 결함이 없는 액티브 매트릭스 기판을 제공함으로써 표시 품질을 향상시키고, (2) 구조 상의 결함이 실질적으로 제거될 수 있는 액티브 매트릭스 기판을 제조하는 방법을 제공함으로써 제조 수율을 향상시킬 수 있는 장점이 있다.
본 발명의 이들 및 다른 장점들은 첨부하는 도면을 참조로 다음의 상세한 설명을 읽고 이해하는 기술분야의 숙련자에게는 명확할 것이다.
제1도는 본 발명의 실시예 1에 따른 액티브 매트릭스 기판의 한 픽셀 부분을 도시하는 평면도.
제2도는 제1도의 II-II 선을 따라 절취한 단면도.
제3도는 제1도의 III-III 선을 따라 절취한 단면도.
제4도는 본 발명의 실시예 2에 따른 액티브 매트릭스 기판의 한 픽셀 부분을 도시하는 평면도.
제5도는 제4도의 V-V 선을 따라 절취한 단면도.
제6도는 제4도의 VI-VI 선을 따라 절취한 단면도.
제7도는 패터닝 결함이 발생한 경우에 제4도의 VI-VI 선을 따라 절취한 단면도.
제8도는 본 발명의 실시예 3에 따른 액티브 매트릭스 기판의 한 픽셀 부분을 도시하는 평면도.
제9도는 본 발명의 실시예 4에 따른 액티브 매트릭스 기판의 한 픽셀 부분으 도시하는 평면도.
제10도는 제9도의 X-X 선을 따라 절취한 단면도.
제11도는 본 발명의 실시예 5에 따른 액티브 매트릭스 기판의 한 픽셀 부분을 도시하는 평면도.
제12도는 제11도의 XII-XII 선을 따라 절취한 단면도.
제13도는 제1도의 XIII-XIII 선을 따라 절취한 단면도.
제14도는 본 발명의 실시예 6에 따른 게이트 라인 또는 데이타 라인의 리드 단자를 도시하는 평면도.
제15도는 본 발명의 실시예 7에 따른 저장 캐패시턴스 전극의 리드선을 도시하는 평면도.
제16도는 종래의 액티브 매트릭스 액정 표시 장치의 예시적인 구조를 도시하는 회로도.
제17도는 종래의 액티브 매트릭스 기판의 한 픽셀 부분을 도시하는 평면도.
제18도는 제17도의 XVIII-XVIII 선을 따라 절취한 단면도.
제19도는 제17도의 XIX-XIX 선을 따라 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 라인 2 : 소스 라인
3 : 픽셀 5 : 픽셀 전극
6 : 스위칭 소자 7,8 : 리드 단자
9 : 저장 캐패시턴스
10,100,200,300,400,500 : 액티브 매트릭스 기판
11 : 투명 절연 기판 12 : 게이트 전극
13 : 게이트 절연막 14 : 반도체층
15 : 채널 보호층 16 : 소스 전극
17 : 드레인 전극 18,19 : 접촉층
20 : 층간 절연막 21 : 도전막
22 : 접촉홀
이하, 본 발명은 도면들을 참조로 예시적인 실시예로서 서술될 것이다. 명세서에서, 유사한 구성요소에는 유사한 참조 번호가 부여된다.
[실시예 1]
제1도는 본 발명의 실시예 1에 따른 액티브 매트릭스 기판(100)의 한 픽셀 부분을 도시하는 평면도이다. 제2도는 제1도의 II-II 선을 따라 절취한 단면도이다. 제3도는 제1도의 III-III 선을 따라 절취한 단면도이다.
본 발명의 실시예 1에 따른 액티브 매트릭스 기판(100)은 상술된 종래의 액티브 매트릭스 기판(10)과 유사한 구조를 갖는다. 특히, 제1도 내지 제3도를 참조하면, 액티브 매트릭스 기판(100)은 주사 라인으로서 게이트 라인(1); 데이타 라인으로서 소스 라인(2); 각각 픽셀 전극(5); 역전된 스태거 구조를 갖는 TFT로 된 스위칭 소자(6)를 포함하는 픽셀(3); 및 상기 게이트 라인(1)과 소스 라인(2)의 리드 단자(도시되지 않음)를 포함한다. 상기 모든 구성 요소는 투명 절연 기판(1) 상에 제공된다. 상기 스위칭 소자(TFT)(6)는 게이트 전극(12), 게이트 절연막(13), 반도체 층(14), 채널 보호층(15), 소스 전극(16), 드레인 전극(17), 제1접촉층(16) 및 제2접촉층(19)을 구비한다. 제2도에 도시된 바와 같이, 스위칭 소자(6)의 게이트 전극(12)과 게이트 라인(1)은 게이트 절연막(13) 밑에 배치되는 반면에 픽셀 전극(5)과 소스 라인(2)은 게이트 절연막(13) 위에 배치된다.
액티브 매트릭스 기판(100)은, 게이트 절연막(13)이 소스 라인(2)과 픽셀 전극(5) 간의 갭으로부터 선택적으로 제거되어 있다는 점에서 종래의 액티브 매트릭스 기판(10)과는 다르다. 다른 말로 표현하면, 소스 라인(2)과 픽셀 전극(5) 간의 갭에 대응하는 게이트 절연막(13)의 일부분이 제거되어 있다(제1도에 빗금친 부분으로 도시). 따라서, 이하에 서술되는 바와 같이, 패터닝 결함 등과 같은 것에 의해 소스 라인(2)과 픽셀 전극(5) 사이에 도전성 물질이 남아 있을 때에도 소스 라인(2)과 픽셀 전극(5)간에 단락 회로의 발생이 방지될 수 있다. 따라서, 종래의 액티브 매트릭스 기판(10)과는 달리, 액티브 매트릭스 기판(100)의 제조 후에 레이저 구제 등의 조치가 필요하지 않게 된다.
이하, 액티브 매트릭스 기판(100)의 제조 방법이 설명될 것이다.
(1) 스위칭 소자(6)의 게이트 라인(1), 그 리드 단자(도시되지 않음) 및 게이트 전극(12)에 사용되는 도전성 물질층은 예를 들어 스퍼터링에 의해 유리로 만들어지는 투명 절연 기판(11)의 표면 상에 증착된다. 도전성 물질로서는 탄탈륨, 알루미늄, 몰리브덴 또는 그 합금이 사용될 수 있다. 이때, 상기 도전막은 상호 평행한 게이트 라인(1), 그 리드 단자(도시되지 않음) 및 게이트 전극(12)을 형성하도록 포토리소그래피 방법 및 건식 에칭 기술에 의해 패턴화된다. 상기 게이트 라인(1)은 그들 각각이 다수의 브랜치 부분을 갖도록 형성될 수 있다. 이 경우, 각 브렌치 부분은 게이트 전극(12)으로서의 역할을 한다.
또한, 습식 에칭 기술이 포토리소그래피 후에 사용될 수 있다. 이 경우, 예를 들어 상술된 도전막의 형성 이전에 투명 절연 기판(11) 상에 Ta2O5로 된 보호막을 형성하는 것이 바람직하다.
(2) 이후, 예를 들어 플라즈마 CVD(화학 기상 증착)에 의해 투명 절연 기판(11)의 전 표면 상에 SiNx 층, a-Si 층 및 SiNx 층이 연속적으로 제공된다. 최하부 SiNx 층은 게이트 절연막(13)으로서의 역할을 한다. SiNx 층을 형성하기 이전에 게이트 라인(1)의 표면과 게이트 전극(12)의 표면을 애노드화시키기 위한 처리가 다른 게이트 절연체로서 역할을 하는 애노드 산화막을 형성하도록 수행될 수 있다.
(3) 최상부 SiNx 층이 스위칭 소자(6)의 채널 보호층(15)을 형성하도록 패턴화됨으로써, 각 채널 보호층(15)이 제2도에 도시된 바와 같이 대응하는 게이트 전극(12) 위에 배치된다.
(4) 다음에, a-Si(n+)층 또는 μc-Si(n+)층이 플라즈마 CVD법에 의해 투명 절연 기판(11)의 전 표면 상에 형성된다.
(5) a-Si(n+)층 또는 μc-Si(n+)층(단계(4)에서 제공된)과 a-Si층(단계(2)에서 제공된)은 제2도에 도시된 바와 같이 제1 및 제2접촉층(18 및 19) 및 반도체 층(14)을 형성하도록 동시에 패턴화된다.
(6) 게이트 라인(1)의 리드 단자(도시되지 않음)의 표면의 일부를 노출시키기 위해, 접촉홀(도시되지 않음)이 게이트 절연막(13)을 통해 형성된다. 그후, 드라이버(도시되지 않음)가 접촉홀을 통해 게이트 라인(1)의 리드 단자에 접속된다.
(7) 나중에 형성되는 소스 라인(2)과 픽셀 전극(5) 간에 제공된 갭에 대응하는 영역(제1도에 빗금친 영역으로 도시)에서, 게이트 절연막(13)이 선택적으로 에칭된다. 따라서, 단계(5)에서 잔류한 에칭 잔류물 또는 반응물과 같은 도전성 물질이 에칭될 게이트 절연막(13)의 부분에 고착하는 경우에도, 고착하는 도전성 물질은 게이트 절연막(13)의 부분과 함께 제거된다. 따라서, 잔류물 또는 반응물과 같은 도전성 물질로 인한 소스 라인(2)과 픽셀 전극(5) 간의 단락 회로가 방지될 수 있다.
단계(5)에서 잔류한 에칭 잔류물 또는 반응물을 게이트 절연막(13)과 함께 에칭하기 위해, 불화수소산과 질산의 혼합 용액을 사용하는 습식 에칭 기술 또는 CF4및 O2가스를 사용하는 건식 에칭 기술을 이용하는 것이 바람직하다.
(8) 그후, 스위칭 소자(6) 및 소스 라인(2)의 소스 및 드레인 전극(16) 및 그리드 단자에 사용되는 도전성 물질층이 스퍼터링에 의해 이와 같이 얻어진 기판(11)의 전 표면 상에 증착된다. 도전성 물질로서는 탄탈륨, 몰리브덴, 알루미늄 또는 알루미늄 합금과 같은 금속이 사용될 수 있다. 이때, 증착된 도전층은 소스 전극(16), 드레인 전극(17) 및 소스 라인(2) 및 그 리드 단자(도시되지 않음)를 형성하도록 패턴화된다.
(9) 이때, ITO(인듐 주석 산화물)막이 스퍼터링에 의해 이와 같이 얻어진 투명 절연 기판(11)의 전 표면 상에 증착된다. 상기 ITO 막은 매트릭스로 배열된 픽셀 전극(5)을 형성하도록 패턴화된다. 소스 라인(2) 상의 상기 ITO 막은 소스 라인(2)의 분리를 방지하도록 용장 구조로서 역할을 하도록 남겨질 수 있다.
(10) 이후, SiNx로 된 보호막(도시되지 않음)이 플라즈마 CVD법에 의해 이와 같이 얻어진 투명 절연 기판(11)의 전 표면 상에 증착된다. 상기 보호막은 픽셀 전극(5)만을 노출시키도록 패턴화된다. 따라서, 액티브 매트릭스 기판(100)이 완료된다.
상술된 바와 같이, 상기 제조 방법에 따르면, 단계(5) 동안 제거되지 않고 잔류된 에칭 잔류물 또는 반응물과 같은 도전성 물질이 소스 라인(2)과 픽셀 전극(5)간의 갭에 대응하는 영역중 임의의 영역에 잔류할 때에도, 상기 도전성 물질은 단계(7)에서 제거된다. 따라서, 소스 라인(2)과 픽셀 전극(5)이 단계(8 및 9)에서 형성될 때, 단락 회로와 같은 어떠한 구조 상의 결함도 그 사이에서 발생하지 않는다. 결국, 종래의 방법과는 달리, 액티브 매트릭스 기판(100)의 제조 후에 레이저 구제의 필요성이 존재하지 않는다.
특히, 에칭 잔류물이 제1도에 점선으로 둘러싸인 영역(30)에 잔류하는 경우, 제3도에 도시된 바와 같이 빗금친 부분의 게이트 절연막(13)이 단계(7)에서 에칭될 때, 에칭 잔류물이 부분적으로 에칭되기 때문에, 소스 라인(2)과 픽셀 전극(5) 간에 어떠한 단락 회로도 발생하지 않는다.
여기서, 단계(6)와 단계(7)이 개별적으로 실시되었다. 그러나, 단계(6)과 단계(7)는 이들 모두의 단계가 게이트 절연막(13)을 패턴화하는 것에 관한 것이므로 동시에 실시될 수 있다. 이는 적당한 패턴을 사용하여 실현될 수 있다. 이렇게 함으로써, 하나의 제조 공정이 절약되고, 따라서 제조 단계의 수가 종래의 방법과 동일하게 된다.
본 발명은 상술된 방법에 한정되어 있지 않다. 예를 들어 다음의 실시예에서와 같이 다양한 변형과 수정이 이루어질 수 있다.
[실시예 2]
제4도는 본 발명의 실시예 2에 따른 액티브 매트릭스 기판(200)의 한 픽셀 부분을 도시하는 평면도이고, 제5도는 제4도의 V-V 선을 따라 절취한 단면도이고, 제6도는 제4도의 VI-VI 선을 따라 절취한 단면도이다.
본 실시예 2에 따른 액티브 매트릭스 기판(200)은 실시예 1의 액티브 매트릭스 기판(100)과 유사한 구조를 가지며 단계(7)을 제외하고 실시예 1와 유사한 방법으로 제조된다. 따라서, 단계(7) 이외의 단계에 대한 설명이 생략된다.
본 실시예에서, 제4도에 도시된 바와 같이, 게이트 절연막(13)은 게이트 라인(1)과 픽셀 전극(5) 간의 갭에 대응하는 영역(제4도에 빗금친 부분으로 도시)으로부터 선택적으로 제거된다. 따라서, 다음과 같은 장점이 얻어질 수 있다. 에칭 잔류물 또는 반응물과 같은 도전성 물질이 게이트 라인(1) 위의 게이트 절연막(13)의 부분에 제거되지 않고 잔류하는 경우, 도전성 물질은 게이트 라인(1)과 게이트 절연막(13)과 함께 원치않는 캐패시턴스를 형성하여, 표시 결함을 유발한다. 그러나, 실시예 2에 따르면, 게이트 라인(1) 위의 게이트 절연막(13) 부분과 픽셀 전극(5)이 형성되어 있는 부분이 게이트 절연막(13)의 빗금친 부분을 제거함으로서 분리될 수 있기 때문에, 이와 같은 원치않는 캐패시턴스가 형성되지 않는다. 따라서, 에칭 잔류물 또는 반응물로 인한 어떠한 구조 상의 결함도 발생하지 않는다.
이후, 패터닝 후에, 게이트 라인(1)의 패터닝 잔류 부분(40)이 잔류되어 있는 패터닝 결함의 경우에 대하여 제7도를 참조하여 설명한다. 제7도는 패터닝 결함이 발생한 경우에 제4도의 VI-VI 선을 따라 절취한 단면도이다. 이 경우, 게이트 절연막(13)이 그 사이에 존재하기 때문에, 패터닝 잔류 부분(40)과 픽셀 전극(5) 간에 어떠한 단락 회로도 유발되지 않는다.
그러나, 픽셀 전극(5)이 형성될 영역이 다음과 같은 이유로 극히 주의 깊게 결정될 필요가 있다. 픽셀 전극(5)의 적어도 일부가 게이트 절연막(13)이 제거(즉, 제4도에 도시된 빗금친 영역)되는 영역에 형성될 때, 게이트 라인(1)을 형성하기 위한 단계(1) 동안 얻어진 패터닝 잔류 부분(40)은 제7도에 도시된 바와 같이 픽셀 전극(5)과 단락 회로를 형성한다. 단계(1) 동안 잠재적인 패터닝 결함으로 인한 이와 같은 단락 회로를 피하기 위해, 게이트 절연막(13)이 제거될 영역과 중복되지 않도록 픽셀 전극(5)이 형성될 영역을 결정하는 것이 바람직하다. 따라서, 본 발명의 실시예 2에 따르면, 픽셀 전극(5)이 형성될 영역은 제4도에 도시된 바와 같이 결정된다. 따라서, 제6도에 도시된 바와 같이, 픽셀 전극(5)은 패터닝 잔류 부분(40)과 단락 회로가 되지 않는다.
이와 같은 고려 사항은 또한 실시예 1에 따른 액티브 매트릭스 기판(100)에도 적용될 수 있다. 이 경우, 소스 라인(2)을 형성하기 위한 패터닝 결함이 있을 때에도 소스 라인(2)과 픽셀 전극(5) 간의 단락 회로를 피할 수 있다.
[실시예 3]
제8도는 본 발명의 실시예 3에 따른 액티브 매트릭스 기판(300)의 한 픽셀 부분을 도시하는 단면도이다. 제8도는 제1도에 대응한다. 액티브 매트릭스 기판(300)은 실시예 1의 액티브 매트릭스 기판(100)의 구조와 유사하고, 단계(7)을 제외하고 실시예 1와 유사한 방법으로 제조된다. 따라서, 단계(7)를 제외한 단계의 설명이 생략된다.
제8도에 도시된 바와 같이, 실시예 3에 따르면, 게이트 절연막(13)은 게이트 라인(1)과 스위칭 소자(6)에 대응하는 영역에 위치된 부분을 제외하게 제거된다. 따라서, 게이트 절연막(13)이 형성된 이후에 수행된 임의의 단계에서 게이트 절연막(13)에 고착될 수 있는 에칭 잔류물 또는 반응물은 실시예 1에서의 그것과 비교하여 보다 큰 면적이 제거될 수 있다.
[실시예 4]
제9도는 본 발명의 실시예 4에 따른 액티브 매트릭스 기판(400)의 한 픽셀 부분을 도시하는 단면도이다. 제10도는 제9도의 X-X 선을 따라 절취한 단면도이다. 액티브 매트릭스 기판(400)은 실시예 3에 서술된 액티브 매트릭스 기판(300)의 그것과 유사한 구조를 가지면, 저장 캐패시턴스(9)를 더 구비한다. 각각의 저장 캐패시턴스(9)는 본 실시예에서 하나의 픽셀(3)에 제공되며, 저장 캐패시턴스 전극(91), 게이트 절연막(13)의 일부와 픽셀 전극(5)의 일부로 구성된다. 상기 저장 캐패시턴스 전극(91)은 도전성 물질층을 패터닝함으로써 스위칭 소자(6)의 게이트 라인(1) 및 게이트 전극(12)과 동시에 형성된다.
액티브 매트릭스 기판(400)은, 게이트 라인(1) 및 게이트 전극(12)과 함께 동시에 저장 캐패시턴스 전극(91)를 형성하도록 단계(1)가 수정되었다는 것과 단계(7)에서 게이트 절연막(13)이 에칭되는 영역이 변경되었다는 것을 제외하고 실시예 1에서 액티브 매트릭스 기판(100)과 유사한 방법으로 제조된다. 특히, 실시예 4에 따르면, 게이트 절연막(13)은 게이트 라인(1), 스위칭 소자(6) 및 저장 캐패시턴스(9)에 대응하는 부분(제9도에 빗금친 부분으로 도시)을 제외하고 제거된다. 따라서, 실시예 3에서와 같이 보다 넓은 면적의 게이트 절연막(13)과 에칭 잔류물 또는 반응물과 같은 도전성 물질이 제거될 수 있다.
[실시예 5]
제11도는 본 발명의 실시예 5에 따른 액티브 매트릭스 기판(500)의 한 픽셀 부분을 도시하는 단면도이다. 제12도는 제11도의 XII-XII 선을 따라 절취한 단면도이고, 제13도는 제11도의 XIII-XIII 선을 따라 절취한 단면도이다.
액티브 매트릭스 기판(500)은 각각의 픽셀 전극(5)이 인접하는 게이트 라인(1) 및 인접하는 소스 라인(2)과 부분적으로 중첩된다는 점에서 실시예 1에 따른 액티브 매트릭스 기판(100)과는 다르다. 따라서, 그 개구비와 정밀도가 액티브 매트릭스 기판(500)에서 개선된다. 또한, 액티브 매트릭스 기판(500)은 실시예 3과 4에서와 같이 픽셀(3)에 각각 제공된 저장 캐패시턴스(9)를 포함한다.
제11도 내지 제13도를 참조하면, 액티브 매트릭스 기판(500)은 층간 절연막(20), 드레인 전극(17)을 픽셀 전극(5)에 접속시키기 위한 도전막(21), 층간 절연막(20)을 통해 형성된 접촉홀(22) 및 드레인 전극(17)의 일부로서의 역할을 하는 부분(23)을 더 포함한다. 상기 층간 절연막(20)은 그 위에 형성된 픽셀 전극(5)이 라인(1 및 2), 스위칭 소자(6) 등의 유/무에 관계없이 실질적으로 평탄한 표면을 갖도록 충분한 두께를 갖는다. 저장 캐패시턴스(9)는 도전막(21), 게이트 절연막(13)의 일부 및 도전성 물질층을 패터닝함으로써 게이트 라인(1) 및 게이트 전극(12)과 동시에 형성된 저장 캐패시턴스 전극(91)의 일부로 구성된다.
상술한 구조를 갖는 액티브 매트릭스 기판(500)은 약간 다른 단계와 단계수가 약간 많은 것을 제외하고 실시예 1와 동일한 방법으로 제조된다.
단계(5)에서 잔류한 에칭 잔류물 또는 반응물과 같은 도전성 물질은 도전막(21)과 소스 라인(2) 간에 제공되도록 고정된 갭중 임의의 한 갭에 대응하는 게이트 절연막(13)의 일부분 상에 고착하기 쉬어, 도전막(21)과 소스 라인(2) 간에 단락 회로가 된다. 이것을 피하기 위해, 실시예 5에 따르면, 도전막(21)과 소스 라인(2)이 형성되기 전에, 게이트 절연막(13)의 부분(제11도에 빗금친 부분으로 도시)은 게이트 라인(1), 스위칭 소자(6) 및 저장 캐패시턴스(9)가 형성될 영역에 대응하는 부분을 제외하고 제거된다. 따라서, 단계(5)에서 잔류한 에칭 잔류물 또는 반응물이 도전막(21)과 소스 라인(2)간의 갭중 임의의 갭에 배치되도록 게이트 절연막(13) 상에 존재할 지라도, 게이트 절연막(13)의 그늘진 부분을 제거하는 단계에서 에칭 잔류물 또는 반응물의 대부분이 제거될 수 있기 때문에 단락 회로가 발생하지 않는다.
본 발명의 실시예 5에서, 층간 절연막(20)은 게이트 절연막(13)이 제거되는 영역(즉, 제11도에서 빗금친 영역)의 투명 절연 기판(11) 상에 직접 형성된다. 예를 들어, 투명 절연 기판(11)이 유리로 만들어지고 게이트 절연막(13)이 실시예 1에서와 같이 SiNx로 만들어지고, 층간 절연막(20)이 TEOS(테트라-에틸-오소-실리케이트)를 이용하여 얻어진 SiO2와 같은 무기 절연 물질 또는 유기 수지(즉, 아크릴 수지, 폴리이미드 등)으로 만들어질 때, 층간 절연막(20)과 투명 절연 기판(11) 간의 접착 강도는 층간 절연막(20)과 게이트 절연막(13) 간의 접착 강도 보다 클 수 있다. 이 경우, 투명 절연 기판(11) 상에 제공된 막과 층 각각은 투명 절연 기판(11)으로부터 거의 벗겨지지 않아 액티브 매트릭스 기판(500)의 신뢰성이 향상된다. 따라서, 제11도에 도시된 바와 같이, 보다 넓은 면적의 층간 절연막(20)이 투명 절연 기판(11)상에 직접 형성될 수 있어, 투명 절연 기판(11)으로부터 층들이 분리되는 것을 방지하는데 본 실시예의 방법이 보다 바람직하다.
더우기, 기판(11) 상에 제공된 막과 층들의 수가 증가될 때, 광 반사량은 막들 사이의 각 계면에서 증가되고, 광 전송률이 증가하는 경향이 있다. 보다 넓은 면적의 게이트 절연막(13)이 본 실시예에 서술된 방법에 따라 표시 영역에서 제거되기 때문에, 표시 영역에서 보다 넓은 면적이 기판(11) 상에 제공된 보다 적은 수의 막과 층으로 구성될 수 있다. 결국, 광 반사의 양이 감소될 수 있어 광 전송률이 증가됨으로써, 액티브 매트릭스 기판(500)을 포함하는 액티브 매트릭스 액정 표시 장치의 밝기가 증가된다.
[실시예 6]
제14도는 실시예 1 내지 5중 어느 한 실시예에 서술된 액티브 매트릭스 기판의 게이트 라인(1)의 리드 단자(7) 또는 소스 라인(2)의 리드 단자(8)를 도시하는 평면도이다. 게이트 라인(1)의 리드 단자(7)는 투명 절연 기판(11) 상에 게이트 라인(1)과 동시에 형성된다. 소스 라인(2)의 리드 단자(8)는 게이트 절연막(13) 상에 소스 라인(2)과 동시에 형성된다. 인접하는 리드 단자(7)는 리드 단자(7)를 형성하기 위한 패터닝이 결함이 있을 때 상호 단락될 수 있다. 소스 라인(2)의 리드 단자(8)에서, 반도체 층(14)과 접촉층(18 및 19)을 형성하기 위한 이전 단계에서 잔류된 에칭 잔류물 또는 반응물이 리드 단자(8) 간의 갭에 대응하는 게이트 절연막(13)에 고착될 수 있어, 그 사이에 단락 회로를 유발한다. 이와 같은 구조 상의 결함을 방지하기 위해, 실시예 6에 따르면, 인접하는 리드 단자(7) 간의 갭과 인접하는 리드 단자(8) 간의 갭에 대응하는 영역(제14도에 빗금친 영역으로 도시)의 게이트 절연막(13)이 제거된다. 이렇게 함으로써, 상술된 패터닝 잔류물, 에칭 잔류물 또는 반응물이 게이트 절연막(13)의 일부와 함께 제거될 수 있다. 결국, 단락 회로와 같은 어떠한 구조 상의 결함도 발생하지 않는다.
또한, 소스 라인(2)의 리드 단자(8)는 도전성 물질층을 패터닝함으로써 게이트 전극(12) 및 게이트 라인(1)의 리드 단자(7)와 함께 투명 절연 기판(11) 상에 동시에 형성될 수 있다. 이 경우, 나중에 형성되는 소스 라인(2)을 리드 단자(8)에 접속시키기 위해 게이트 절연막(13)을 관통하는 접촉홀을 형성할 필요가 있다. 이 경우, 패터닝 결함으로 인해 인접하는 리드 단자(8) 간의 잠재적 단락 회로가 발생하는 것이 방지될 수 있다.
[실시예 7]
제15도는 제9도와 제11도에 도시된 저장 캐패시턴스(9)에 접속된 리드선(92)을 도시하는 평면도이다. 상기 리드선(92)은 동일한 도전성 물질층을 패터닝함으로써 게이트 전극(12)과 동시에 형성된다. 상기 게이트 절연막(13)은 상술된 구조 위에 형성된다. 이와 같은 구조에서, 리드선(92)의 인접하는 스트립 부분은 패터닝 결함으로 인해 상호 단락 회로가 될 수 있다. 이것을 피하기 위해, 본 실시예 7에 따르면, 리드선(92)의 인접하는 스트립된 부분 간에 유지된 갭에 대응하는 게이트 절연막(13)의 부분(제15도에서 빗금친 부분으로 도시)이 제거된다. 따라서, 리드선(92)을 형성하기 위한 패터닝이 결함이 있을 때에도, 패터닝 잔류 부분이 제거되기 때문에 어떠한 구조 상의 결함도 발생하지 않는다.
상기 설명으로부터 명확한 바와 같이, 본 발명에 따르면, 도전성 물질층의 패터닝이 결함이 있을 때 얻어진 바람직하지 않는 패터닝 잔류물, 액티브 매트릭스 기판의 제조 공정의 에칭 단계로 인한 에칭 잔류물 또는 반응물 등이 공정 동안에 제거될 수 있다. 따라서, 소스 라인과 픽셀 전극 간의 단락 회로와 같은 구조 상의 결함 또는 게이트 라인 상에 형성될 수 있는 바람직하지 않은 캐패시턴스의 픽셀 전극에의 부가가 제거될 수 있다. 또한, 인접하는 픽셀 전극 간의 단락 회로의 발생이 또한 방지될 수 있다. 따라서, 높은 수율이 달성될 수 있다.
픽셀 전극에 중첩되는 패터닝 잔류물이 존재하는 경우에, 절연막의 일부가 제거되기 때문에 패터닝 잔류물이 노출된다. 그러나, 본 발명에 따르면, 픽셀 전극과 노출된 패터닝 잔류물 간에서 단락 회로는 발생하지 않는다. 특히, 본 발명에 따르면, 픽셀 전극은 절연막의 제거된 부분과 중첩되지 않도록 형성된다. 따라서, 패터닝 잔류물이 절연 기판의 일부를 제거함으로써 노출될 때에도, 단락 회로는 발생하지 않는다.
더우기, 본 발명은 액티브 매트릭스 기판이 픽셀 전극이 인접하는 게이트 라인 및 인접하는 소스 라인과 부분적으로 중첩되어 형성되어 있는 경우에 높은 개구비 및 높은 정밀도를 달성하기 위한 특수한 구조를 갖는 경우에 생산 수율을 향상시킬 수 있다. 또한 이 경우에, 도전층의 패터닝이 결함이 있을 때 형성된 바람직하지 않는 패터닝 잔류물, 제조 공정의 에칭 단계로 인한 에칭 잔류물 또는 반응물 등이 액티브 매트릭스 기판의 제조 동안에 제거될 수 있다. 따라서 저장 캐패시턴스 전극과 주사 라인 간의 단락 회로와 같은 구조 상의 결함이 방지되어 생산 수율이 향상된다.
본 발명에 따르면, 절연막을 통한 접촉홀의 형성과 절연막의 부분적인 제거가 동시에 수행될 수 있다. 결국, 제조 단계의 수가 증가되지 않아, 제조 비용을 증가시키지 않고 생산 수율을 향상시킬 수 있다.
상술된 바와 같이, 본 발명의 방법에 의해 제조된 액티브 매트릭스 기판은 구조 상의 결함이 없다. 또한, 본 발명에 따른 액티브 매트릭스 기판에서는 게이트 라인의 리드 단자 간에 또는 소스 라인의 리드 단자 간에 단락 회로와 같은 어떠한 구조 상의 결함도 발생하지 않는다. 따라서, 이로 인해 유발된 표시 결함이 방지될 수 있다.
더우기, 높은 개구비와 높은 정확도를 달성하기 위한 구조를 갖는 액티브 매트릭스 기판은 절연막의 제거된 부분에서 절연 기판 상에 직접 형성되는, 절연막 상의 층간 절연막을 포함한다. 따라서, 층간 절연막과 절연 기판 간의 접착 강도가 층간 절연막과 절연막 간의 그것보다 크도록 재료를 선정함으로써, 절연 기판 상의 적층된 막은 서로 거의 분리되지 않는다. 따라서, 액티브 매트릭스 기판의 신뢰성이 증가된다.
부수적으로, 표시 영역에서 보다 넓은 절연막을 제거함으로써 보다 많은 수의 적층막이 형성될 수 있게 된다. 따라서, 막 사이의 각 계면에서의 광 반사량이 감소될 수 있어 광 전송률이 향상된다. 결국, 액티브 매트릭스 기판의 밝기가 증가된다.
본 발명의 정신과 영역을 벗어나지 않고 다양한 변형이 용이하게 이루어질 수 있음은 본 기술 분야의 숙련자에게 자명한 것이다. 따라서, 이하 첨부된 특허청구의 범위는 상술된 설명에 제한되지 않으며 광범위하게 해석되어야 한다.

Claims (32)

  1. 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 및 상기 절연막 상에 매트릭스로 배열되며, 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극을 포함하는 액티브 매트릭스 기판의 제조 방법에 있어서, 상기 기판 상에 제1라인을 형성하는 단계; 상기 제1라인을 덮기 위해 상기 기판의 전 표면 상에 상기 절연막을 형성하는 단계; 상기 절연막의 일부분을 제거하는 단계; 상기 제2라인을 형성하는 단계; 상기 스위칭 소자의 소스 및 드레인 전극을 형성하는 단계; 및 상기 제2라인과 상기 픽셀 전극 간에 갭이 제공되도록 상기 픽셀 전극을 형성하는 단계를 포함하며, 상기 절연막의 일부분을 제거하는 단계는 상기 제2라인과 상기 픽셀 전극의 형성 단계 이전에 실시되며, 상기 절연막의 제거된 부분은 상기 갭에 대응하도록 배치되고, 상기 픽셀 전극 및 상기 제2라인과 중첩되어 있는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  2. 제1항에 있어서, 상기 제1라인은 게이트 라인이고, 상기 제2라인은 소스 라인인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  3. 제2항에 있어서, 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 부분을 포함하는 박막 트랜지스터이고; 상기 게이트 전극의 각각은 상기 게이트 라인중 대응하는 게이트 라인에 접속되고; 상기 소스 전극의 각각은 상기 소스 라인중 대응하는 소스 라인에 접속되고; 상기 드레인 전극의 각각은 상기 픽셀 전극중 대응하는 픽셀 전극에 접속되며, 상기 게이트 전극은 상기 게이트 라인과 함께 형성되며 상기 소스 전극은 상기 소스 라인과 함께 형성되고, 상기 절연막의 일부분을 제거하는 단계 이전에 상기 절연막 위에 상기 박막 트랜지스터의 상기 반도체 부분을 형성하는 단계가 더 포함되고, 상기 반도체 부분은 상기 게이트 전극 위에 각각 배치되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  4. 제1항에 있어서, 상기 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하며, 상기 절연막의 일부분을 제거하는 단계에서 상기 절연막을 통해 상기 리드 단자에 도달하도록 접촉홀이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  5. 제1항에 있어서, 상기 픽셀 전극은 상기 절연막의 제거된 부분과 중첩되지 않도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  6. 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 게이트 절연막; 상기 제1라인들과의 사이에 상기 게이트 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 상기 게이트 절연막, 상기 제2라인 및 상기 스위칭 소자를 덮는 층간 절연막; 및 상기 층간 절연막 상에 매트릭스로 배열되며 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극을 포함하는 액티브 매트릭스 기판의 제조 방법에 있어서, 상기 기판 상에 상기 제1라인을 형성하는 단계; 상기 제1라인을 덮기 위해 상기 기판의 전 표면 상에 상기 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 일부분을 제거하는 단계; 상기 게이트 절연막 상에 상기 제2라인을 형성하는 단계; 상기 기판의 전 표면 상에 상기 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 픽셀 전극을 형성하는 단계를 포함하며, 상기 게이트 절연막의 일부분을 제거하는 단계는 상기 제2라인의 형성 단계 이전에 실시되고, 상기 게이트 절연막의 제거된 부분은 상기 제1라인과 상기 스위칭 소자가 제공된 영역에 배치된 부분을 포함하지 않도록 결정되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  7. 제6항에 있어서, 상기 액티브 매트릭스 기판은 상기 픽셀 전극 밑에 제공된 저장 캐패시턴스 전극을 더 포함하고, 상기 저장 캐패시턴스 전극의 각각은 상기 픽셀 전극중 대응하는 픽셀 전극의 일부와 함께 저장 캐패시턴스를 구성하며, 상기 저장 캐패시턴스 전극은 상기 제1라인과 함께 상기 기판 상에 형성되며, 상기 저장 캐패시턴스 전극이 형성된 영역에 배치된 상기 게이트 절연막의 일부분은 제거되지 않는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  8. 제7항에 있어서, 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 부분을 포함하고; 상기 게이트 전극은 상기 제1라인과 함께 형성되며 상기 소스 전극 및 상기 드레인 전극은 상기 제2라인과 함께 형성되고, 상기 게이트 절연막의 일부분을 제거하는 단계는 상기 제2라인, 상기 소스 전극 및 상기 드레인 전극의 형성 단계 이전에 실시되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  9. 제6항에 있어서, 상기 층간 절연막은 상기 픽셀 전극 밑에 상기 제1라인, 상기 제2라인 및 상기 스위칭 소자의 유/무에 관계없이 상기 픽셀 전극의 표면을 평탄하게 하는데 충분한 두께를 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  10. 제6항에 있어서, 상기 액티브 매트릭스 기판은 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하고, 상기 게이트 절연막을 통해 상기 리드 단자에 도달하도록 접촉홀이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  11. 제10항에 있어서, 상기 접촉홀은 상기 게이트 절연막의 일부분을 제거하는 단계 이전에 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  12. 제10항에 있어서, 상기 접촉홀은 상기 게이트 절연막의 일부분을 제거하는 것과 동시에 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  13. 제6항에 있어서, 상기 액티브 매트릭스 기판은 상기 픽셀 전극의 형성 단계 이전에 상기 층간 절연막을 통해 상기 드레인 전극에 도달하도록 형성되는 접촉홀을 더 포함하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  14. 액티브 매트릭스 기판에 있어서, 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 및 상기 절연막 상에 매트릭스로 배열되며 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극을 포함하며, 상기 제2라인과 상기 픽셀 전극 사이에 갭이 제공되고, 상기 갭에 대응하는 상기 절연막의 일부분이 제거되며, 상기 절연막의 제거된 부분은 상기 픽셀 전극 및 상기 제2라인과 중첩되는 것을 특징으로 하는 액티브 매트릭스 기판.
  15. 제14항에 있어서, 상기 제1라인은 게이트 라인이고, 상기 제2라인은 소스 라인인 것을 특징으로 하는 액티브 매트릭스 기판.
  16. 제14항에 있어서, 상기 픽셀 전극은 상기 절연막의 상기 제거된 부분과 중첩하지 않도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  17. 제14항에 있어서, 상기 픽셀 전극 밑에 형성된 저장 캐패시턴스 전극을 더 포함하고, 상기 저장 캐패시턴스 전극의 각각은 상기 픽셀 전극중 대응하는 픽셀 전극의 일부와 함께 저장 캐패시턴스를 구성하는 것을 특징으로 하는 액티브 매트릭스 기판.
  18. 제14항에 있어서, 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하고, 상기 리드 단자에 대응하는 상기 절연막의 일부분은 상기 리드 단자의 적어도 일부를 노출시키도록 제거되고, 이로 인해 접촉홀이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  19. 액티브 매트릭스 기판에 있어서, 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 게이트 절연막; 상기 제1라인들과의 사이에 상기 게이트 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 상기 게이트 절연막, 상기 제2라인 및 상기 스위칭 소자를 덮는 층간 절연막; 상기 층간 절연막 상에 매트릭스로 배열되며 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극; 및 상기 각각의 픽셀 전극에 제공된 다수의 저장 캐패시턴스를 포함하며, 상기 층간 절연막은 그 위에 형성된 상기 다수의 픽셀 전극이 평편한 표면을 갖도록 충분한 두께를 갖고 형성되며, 상기 게이트 절연막의 일부분은 상기 제거된 부분이 상기 픽셀 전극 밑에 위치하되 상기 제1라인 및 상기 스위칭 소자가 제공된 영역에 배치된 부분을 포함하지 않도록 제거되는 것을 특징으로 하는 액티브 매트릭스 기판.
  20. 제19항에 있어서, 상기 제1라인과 상기 제2라인중 적어도 하나에 접속된 리드 단자를 더 포함하고, 상기 리드 단자에 대응하는 상기 게이트 절연막의 일부분은 상기 리드 단자의 적어도 일부를 노출시키도록 제거되고, 이로 인해 접촉홀이 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  21. 기판; 상기 기판 상에 상호 평행하게 형성된 다수의 제1라인; 상기 제1라인을 덮는 절연막; 상기 제1라인들과의 사이에 상기 절연막을 끼고 상기 제1라인들과 교차하도록 상기 기판 상에 형성된 다수의 제2라인; 상기 제1라인과 상기 제2라인의 각 교차점 근방에 제공된 다수의 스위칭 소자; 상기 게이트 절연막, 상기 제2라인, 및 상기 스위칭 소자를 덮는 층간 절연막, 및 상기 층간 절연막 상에 매트릭스로 배열되며, 상기 스위칭 소자에 각각 접속된 다수의 픽셀 전극을 포함하는 액티브 매트릭스 기판의 제조 방법에 있어서, 상기 기판 상에 제1라인을 형성하는 단계; 상기 기판 상에 상기 스위칭 소자의 게이트 전극을 형성하는 단계; 상기 제1라인을 덮기 위해 상기 기판의 전 표면 상에 상기 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 일부분을 제거하는 단계; 상기 게이트 절연막 상에 제2라인을 형성하는 단계; 상기 게이트 절연막 상에 상기 스위칭 소자의 소스 및 드레인 전극을 형성하는 단계; 상기 기판의 전 표면 상에 상기 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 픽셀 전극을 형성하는 단계를 포함하며, 상기 층간 절연막은 그 위에 형성된 픽셀 전극이 평편한 표면을 갖도록 충분한 두께를 갖고 형성되며, 상기 게이트 절연막의 일부분을 제거하는 단계는 상기 제2라인을 형성하는 단계 이전에 실시되며, 상기 게이트 절연막의 제거된 부분은 상기 픽셀 전극 밑에 위치하되 상기 제1라인 및 상기 스위칭 소자가 제공된 영역에 배치된 부분을 포함하지 않도록 결정되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  22. 제21항에 있어서, 상기 게이트 절연막의 일부분을 제거하는 단계는 상기 게이트 라인, 상기 스위칭 소자, 도전막 및 저장 캐패시턴스가 형성될 영역을 제외하고 상기 게이트 절연막을 제거하는 것을 포함하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  23. 제21항에 있어서, 상기 층간 절연막은 상기 게이트 절연막이 제거된 영역 위에 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  24. 제1항에 있어서, 상기 절연막의 제거된 부분의 적어도 일부분은 상기 픽셀 전극과 중첩되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  25. 제6항에 있어서, 상기 절연막의 제거된 부분의 적어도 일부분은 상기 픽셀 전극과 중첩되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  26. 제14항에 있어서, 상기 갭에 대응하는 절연막의 일부분의 적어도 일부는 상기 픽셀 전극과 중첩되는 것을 특징으로 하는 액티브 매트릭스 기판.
  27. 제19항에 있어서, 상기 게이트 절연막의 제거된 부분의 적어도 일부분은 상기 픽셀 전극과 중첩되는 것을 특징으로 하는 액티브 매트릭스 기판.
  28. 제1항에 있어서, 상기 절연막의 일부분을 제거하는 단계는 상기 제2라인을 형성하고, 상기 소스 및 드레인 전극을 형성하며, 및 상기 픽셀 전극을 형성하는 단계 이전에 행해지는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  29. 제1항에 있어서, 상기 픽셀 전극은 상기 제1라인과 상기 픽셀 전극과의 사이 및 상기 제2라인과 상기 픽셀 전극과의 사이에 상기 갭이 제공되도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  30. 제14항에 있어서, 상기 픽셀 전극은 상기 제1라인과 상기 픽셀 전극과의 사이 및 상기 제2라인과 상기 픽셀 전극과의 사이에 상기 갭이 제공되도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판.
  31. 제19항에 있어서, 각각이 각 픽셀 전극들 밑에 제공되며 상기 픽셀 전극들 중 대응하는 픽셀 전극의 일부분과 함께 저장 캐패시턴스를 구성하는 저장 캐패시턴스 전극을 더 포함하며, 상기 저장 캐패시턴스 전극은 상기 제1라인과 함께 상기 기판 상에 형성되며, 및 상기 저장 캐패시턴스 전극이 형성되는 영역에 배치된 상기 게이트 절연막의 일부분은 제거되지 않는 것을 특징으로 하는 액티브 매트릭스 기판.
  32. 제25항에 있어서, 상기 픽셀 전극은 상기 제1라인과 상기 픽셀 전극과의 사이 및 상기 제2라인과 상기 픽셀 전극과의 사이에 상기 갭이 제공되도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
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