JPH0799764B2 - 集積回路及びその製造方法 - Google Patents

集積回路及びその製造方法

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JPH0799764B2
JPH0799764B2 JP61057996A JP5799686A JPH0799764B2 JP H0799764 B2 JPH0799764 B2 JP H0799764B2 JP 61057996 A JP61057996 A JP 61057996A JP 5799686 A JP5799686 A JP 5799686A JP H0799764 B2 JPH0799764 B2 JP H0799764B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に係り、バイポーラトランジスタと
電界効果トランジスタ特にCMOS形（相補形金属酸化物シ
リコン）トランジスタの双方を含む集積回路に関する。
従来の技術及びその問題点 電界効果トランジスタは主にデジタル分野で使用されて
いるが、無線信号処理などのアナログ分野ではバイポー
ラトランジスタの方がより適している。しかし、例えば
電話等、ある種の分野ではデジタル信号とアナログ信号
の両方を処理する必要があり、このためには一般に周辺
回路に附随して２つの回路チップを設ける必要がある。
バイポーラ及びMOS技術を同一チップ上で結合しようと
する試みは数多くあるが今日まで完全に成功した例はな
い。通常採用されているのはCMOS能力をSBC（標準埋込
みコレクタ）バイポーラ技術に追加する方法である。し
かしこれにより得られる装置ではバイポーラトランジス
タの性能は優れていてもCMOS性能が劣る。また、バイポ
ーラトランジスタを優れたCMOS技術に追加しようとする
と、その結果形成される三重拡散構造が高い寄生抵抗を
有するためバイポーラ性能が劣る。
問題点を解決するための手段 本発明はゲートを有するMOSトランジスタと、ゲートと
同一材料よりなるエミッタを有するバイポーラトランジ
スタとを含む集積回路を提供する。
本発明は又、MOSトランジスタのゲートとバイポーラト
ランジスタのエミッタとを同一の材料より形成する段階
を含む、バイポーラトランジスタとMOSトランジスタと
を含んだ集積回路の製造方法を提供する。
本発明はさらに、MOSトランジスタのゲートとバイポー
ラトランジスタのエミッタとを多結晶シリコンより形成
する段階を含む、バイポーラトランジスタとMOSトラン
ジスタとを含んだ集積回路の製造方法を提供する。
実施例 以下本発明を実施例について図面を参照しながら説明す
る。
第１図に示すバイポーラ/CMOS構造はバイポーラトラン
ジスタ１、ｎ−チャンネルMOSトランジスタ２、及びｐ
−チャンネルMOSトランジスタ３よりなる。トランジス
タ２はｐ形基板４上に直接形成されているが、トランジ
スタ１及び３はそれぞれ基板４中に形成されたｎ形ウエ
ル５及び６中に形成されている。ｎチャンネルトランジ
スタ２は従来のCMOS過程によって形成され、n+形のソー
ス及びドレイン領域７及び８をそれぞれ含む。ソース及
びドレイン領域７及び８には例えばメタライゼーション
等により外部電気接触部９及び10が設けられる。トラン
ジスタ２はさらにゲート酸化物層12を有する多結晶シリ
コンゲート11と、基板４のp+形接触部13と、例えばメタ
ライゼーションにより形成されるp+形接触部13の外部電
極接触部14と、分離用酸化物層15とを含む。ゲート11も
図示していない手段により外部と電気的に接続されてい
る。ｐ−チャンネルトランジスタ３もまた従来のCMOS処
理によりｎ形ウエル６中に形成され、p+形ソース及びド
レイン領域17,18、またソース及びドレイン領域17,18に
例えばメタライゼーションにより設けられた外部電気接
触部19,20、ゲート酸化物層22を有する多結晶シリコン
ゲート21、ｎ形ウエル６のn+形接触部23、n+形接触部23
に例えばメタライゼーションにより形成される外部電気
接触部24、及び分離酸化物15を含んでいる。
第１図よりわかるように、バイポーラトランジスタ１の
断面はｐチャンネルトランジスタ３の断面と非常によく
似ており、事実標準的CMOS過程で使用されている数のマ
スクに２つの余分のマスクを追加するだけでこれをCMOS
装置と一体的に形成することができる。バイポーラトラ
ンジスタ１はコレクタにｎ形ウエル５を使用しており、
またウエル５のn+形コレクタ接触部25及び例えばメタラ
イゼーション等により形成される外部電気接触部26を有
する。トランジスタ１のベースはｐ形架橋部分28で連結
された２つのp+形接触領域27及び27a、及びこれらに附
随する図示した２つの外部電気接触部26a及び26bより構
成され、またエミッタはｐ形領域28に接触するn+形多結
晶シリコン領域29より構成される。エミッタにはまた外
部電気接触部（図示せず）が設けられる。
バイポーラトランジスタ１はｐチャンネルトランジスタ
３と同じ要素を含み、独立に同じバイポーラ構造を製造
することもできるがトランジスタ３と同時に製造され
る。多結晶シリコンエミッタトランジスタ１の製造の際
２つの余分に必要なマスクはベース領域28を形成する際
必要な注入領域を画成し、また「ゲート」酸化物30に開
口部を形成して多結晶シリコンをベース領域28と接触す
るためのものである。第１及び第２図にはゲート酸化物
は周囲の分離用酸化物層15から分離されているように示
してある。しかし、第３乃至第７図の説明で明らかにす
るがこれは分離用酸化物15の一部と同時に形成される。
このようにバイポーラ装置はｎ形ウエルCMOS技術と直接
に適合しており、その際ｎ形ウエルはコレクタとして使
用される。ｐ形ウエルを使用する場合は例えばリンやヒ
素等によるｎ形を形成するイオン注入がさらに必要であ
る。この段階は一部ｐ形ウエルドライブインによって実
行できる。ウエル中及びフィールドエリア中の酸化物層
の厚さの違いのためｎ形ウエルのマスクなしの注入も可
能である。もちろん、注入の際マスクを用いることもで
きる。これによりｎ形ウエル５がｐ形ウエル５′内に形
成されるが（積層ウエル）、これを第２図に示すように
バイポーラ装置のコレクタ領域に使用することもでき
る。
以下、第１図の構造を形成するための基本的処理段階を
第３図乃至第７図を参照しながら説明する。第１のマス
ク及びフォトレジスト（図示せず）を用いてｎ形ウエル
36及び37がｐ形基板32中に例えばリンのイオン注入及び
それに引続く通常のドライブインにより画成される。第
２のマスク（図示せず）を使用してｐ形シリコン基板32
表面上に堆積された窒化珪素層31あるいは二酸化珪素の
上にさらに堆積された窒化珪素がパターン形成され、装
置区域とフィールド酸化物が成長される区域とが区分さ
れる。窒化物31は第３図に示す如く、基板32表面上の装
置区域に対応する位置に残される。ここでフィールドド
ーパント（図示せず）を基板表面32上に適当なマスクを
使用しながら窒化珪素層31中に開けられた窓を介して例
えばホウ素及び／又はリンのイオン注入により注入して
もよい。基板は次いで酸化され、窓内にフィールド酸化
物層33が形成される。窒化物31の領域がエッチングによ
り除去された後基板はさらに酸化されて薄い酸化物領域
34が厚いフィールド酸化物域33の間に形成される（第４
図）。次に、第３のマスク（図示せず）を用いてフォト
レジスト層41中に窓40が画成され（第５図）、この窓を
介して例えばホウ素等のｐ形ドーパントがイオン注入さ
れ、これによりバイポーラトランジスタのベース領域42
が形成される。この第３のマスクは前記の２つの追加さ
れるマスクの一方である。次いで第４のマスク（図示せ
ず）及び適当なフォトレジスト層を用いて窓43がベース
領域42を覆っている薄い酸化物の領域上に開かれる。整
合の良否は以下の理由から明らかになるように決定的要
因にはならない。多結晶シリコントランジスタが界面酸
化物を必要とする場合は適当な処理をこの時点で行なう
ことができる。この第４のマスクは追加されるマスクの
うちの他方に相当する。フォトレジストが除去された後
ドープされていない多結晶シリコン層が堆積され、As又
はＰによりイオン注入される。この後これにパターンが
形成され、多結晶シリコンエミッタ44及びゲート45,46
が形成される（第６図）。次いで多結晶シリコン層44,4
5、及び薄い酸化物層の一部領域を適当にパターン形成
したフォトレジスト41aで保護した状態で例えばホウ素
等のp+ドーパントを注入し、バイポーラ装置用ベース接
触部47、ｎチャンネルMOSトランジスタ用基板接触部4
8、及びｐチャンネルMOSトランジスタ用ソース及びドレ
イン領域49及び50を形成する。さらに別のマスクを使用
し、またフォトレジスト51を適当にパターン形成して窓
を画成し、例えばヒ素等のn+ドーパントをイオン注入し
てバイポーラ装置のコレクタ接触部52、ｎチャンネルMO
Sトランジスタのソース及びドレイン領域53及び54、及
びｐチャンネルMOSトランジスタのウエル接触部55を形
成する（第７図）。フォトレジスト51を除去した後ウエ
ハは酸化され、またＰ・Ｓ・Ｇ（リン珪酸塩ガラス）層
が堆積されて第１図に層15として示す厚い酸化物層が形
成される。別のマスクを使用しながら酸化物層中にその
下側にある領域への電気接触部のための窓を形成し、こ
のようにして得られた基板をさらに例えばメタライズ
し、この金属層をさらに別の適当なマスクを使用しなが
らパターン形成することで第１図に示したのと同等な構
造を得ることができる。さらに、別のマスク及び処理を
行なって従来のｎチャンネル及びｐチャンネルMOSトラ
ンジスタにおけると同様なスレッショルドテーラリング
を行なってもよい。
高能率多結晶エミッタ構造を使用することでバイポーラ
トランジスタのベース及びコレクタ領域のドーピングレ
ベルを最適化し、ベースコレクタ直列抵抗を下げると同
時に高い電流利得を達成することが可能になる。この自
由度は従来のバイポーラトランジスタでは得られなかっ
たものである。
CMOSトランジスタのソース及びドレイン領域は多結晶シ
リコンゲートの存在のため完全に自己整合した状態で形
成されるが、バイポーラ装置のエミッタは領域42及び47
よりなるベースと部分的にしか自己整合しない。しか
し、これによる性能への影響は生じない。
第１図に示した構造のバイポーラトランジスタは従来の
CMOS過程に対し２つのマスクを追加すればよいだけであ
り、また非常に高性能であることが見出された。
このように、本発明によるバイポーラ及びCMOSトランジ
スタの集積技術によりバイポーラトランジスタとCMOSト
ランジスタとが同一チップ上に同時に形成された、高性
能のアナログ及びデジタル機能を有する素子を得ること
ができる。
上記実施例では多結晶シリコンをMOSトランジスタのゲ
ート及びバイポーラトランジスタのエミッタの双方に用
いたが、この材料は多結晶シリコンに限定されない。適
当な特性を有する他の材料をMOSトランジスタのゲート
とバイポーラトランジスタのエミッタに使用してもよ
い。材料はキャリアの発生源及びエミッタを形成するド
ーパントを有する導電材料であればよい。多結晶シリコ
ンの代わりに使用できる材料としては酸素ドープ多結晶
シリコン，耐熱金属，耐熱金属シリサイド，あるいはア
モルファスシリコン（水素添加等のなされた）が挙げら
れる。
ドープされた多結晶シリコンは出願人による英国特許第
8504725号の方法で製造することができる。
本発明によれば、バイポーラ/CMOS集積回路を標準的なC
MOS過程を極くわずか変更しただけで製造できる。バイ
ポーラトランジスタを製造するにはCMOS過程に２つのマ
スクを追加する変更がなされるが、バイポーラトランジ
スタ形成過程に必要なマスクの大部分はCMOSトランジス
タの一を形成するのに必要なものと全く同一である。こ
のようにして形成されたバイポーラ構造は非常に高い性
能を有している。本発明によるバイポーラ及びCMOS技術
の集積技術はバイポーラ及びCMOSトランジスタが同時に
同一チップ上に形成され、高いアナログ及びデジタル性
能を有する装置を提供する。
本発明はバイポーラトランジスタ（１）及びCMOSトラン
ジスタ（2,3）が一の基板上に同時に形成される集積回
路で使用されるバイポーラトランジスタ（１）の構成を
提供する。集積回路内ではCMOSトランジスタゲート（1
1,21）に使用される例えば多結晶シリコンなどの材料と
同一の材料がバイポーラ装置のエミッタ（29）にも使用
され、またバイポーラ装置のコレクタは基板（４）中の
ドープされたウエル（５）により形成され、さらにバイ
ポーラ装置のベース接触領域はｎ形ウエルMOSトランジ
スタのソース及びドレイン領域（17,18）と同等な領域
（27,27a）より形成され、またベース注入部（28）によ
り架橋されている。従来のCMOS処理を変更して２つのマ
スキング段階と一つの注入段階（ベース注入）とを追加
した。一のマスキング段階はベース注入部（28）の領域
を画成し、他のマスキング段階はベース注入部上に酸化
物領域（30）を画成する。この酸化物領域は適当にドー
プされたエミッタを形成する多結晶シリコン（29）とベ
ース（27,27a,28）との接触を与えるために除去され
る。またベース接触部は半自己整合した状態で形成され
る。
【図面の簡単な説明】
第１図は本発明の一実施例によるバイポーラ/CMOS構造
の断面図、第２図は第１図に示したｎ形ウエルではなく
ｐ形ウエル内に形成されたバイポーラトランジスタを示
す図、第３〜第７図はｎ形ウエルを有するバイポーラ/C
MOS構造を製造する様々な段階を示す断面図である。 １……バイポーラトランジスタ、２……ｎ−チャンネル
CMOSトランジスタ、３……ｐ−チャンネルCMOSトランジ
スタ、４……基板、５……ｎ形ウエル（コレクタ）、
５′……ｐ形ウエル、６……ｎ形ウエル、７……n+形ソ
ース領域、８……n+形ドレイン領域、9,10,14,19,20,2
4,26,26a,26b……外部電気接触部、11,21,45,46……多
結晶シリコンゲート、12……ゲート酸化物層、13……p+
形接触部、15……分離用酸化物、17……p+形ソース領
域、18……p+形ドレイン領域、23……n+形接触部、25…
…n+形コレクタ接触部、27,27a……p+形ベース接触領
域、28……ｐ形ベース領域（ベース架橋領域）、29……
n+形多結晶シリコン領域（エミッタ）、30……「ゲー
ト」酸化物層、31……窒化珪素層、32……Ｐ形シリコン
基板、33……フィールド酸化物層、34……酸化物領域、
40,43……窓、41,41a……フォトレジスト層、42……ベ
ース領域、44……多結晶シリコンエミッタ、47……ベー
ス接触部（第１の領域）、48……接触部基板、49,53…
…ソース領域、50,54……ドレイン領域、51……フォト
レジスト、52……コレクタ接触部、55……ウエル接触
部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロジヤー レスリー ベイカー イギリス国 エセツクス ケルムスフオー ド サード アベニユー ７番地 (56)参考文献 特開 昭54−101290（ＪＰ，Ａ) 特開 昭57−206063（ＪＰ，Ａ) 特開 昭61−53762（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】多結晶シリコンエミッタを有するバイポー
    ラトランジスタと少なくとも一つのｐチャンネルMOSト
    ランジスタ及び少なくとも一つのｎチャンネルMOSトラ
    ンジスタよりなるCMOSトランジスタとを含む集積回路を
    製造する方法であって、各MOSトランジスタはそれぞれ
    のゲートを有し、該方法はバイポーラトランジスタを形
    成するためにCMOSトランジスタを形成するのに使用する
    マスク以外にただ二つだけの余分なマスクを使用するこ
    とを含み、該二つの余分マスクのうちの一つはバイポー
    ラトランジスタのベース領域の注入のための窓を画成し
    他の一つはベース領域を覆う酸化物層に多結晶シリコン
    エミッタをベース領域に接触させるための窓を画成し、
    更に多結晶シリコンの層を設け多結晶シリコンの層から
    該ゲートとエミッタとを同時にエッチングによって形成
    し多結晶シリコンをドープするという工程によって多結
    晶シリコンからCMOSトランジスタのゲート及びバイポー
    ラトランジスタのエミッタを形成する段階を含み、更に
    集積回路の製造を完了するための処理を施しもって完成
    された集積回路における多結晶シリコンゲート及びエミ
    ッタは同じドーピングレベル及び同じドーピング様式を
    有し、CMOSトランジスタは他の伝導形の基板内に形成さ
    れた一の伝導形のウェルを含み、バイポーラトランジス
    タは上記一の伝導形のウェルの各々に構成され、それは
    バイポーラトランジスタのコレクタを構成し、同時にCM
    OSトランジスタが構成され、それは上記一の伝導形の上
    記ウェル内に形成されるCMOSトランジスタの内のMOSト
    ランジスタのために必要とされるものと同じ処理段階に
    よってなされ、但し上記一の伝導形の上記ウェル内のMO
    Sトランジスタのソース及びドレーン領域と同等な二つ
    の領域の間に架橋ベース領域を生成しもってバイポーラ
    トランジスタのベースを形成する第１の処理過程とバイ
    ポーラトランジスタにおいて多結晶シリコン層の下にあ
    る酸化物層に窓を設けもってエミッタを形成する多結晶
    シリコンがバイポーラトランジスタに接触するようにす
    る第２の処理過程とを付加する 方法。
  2. 【請求項２】各々がドープされたそれぞれの多結晶シリ
    コンゲートを有するCMOSトランジスタを含みドープされ
    た多結晶シリコンエミッタを有するバイポーラトランジ
    スタを含む集積回路であって、上記多結晶ゲート及びエ
    ミッタは同じドーピングレベル及び伝導形を有し、該CM
    OSトランジスタの少なくとも一つのMOSトランジスタは
    他の伝導形の基板内に一の伝導形のウェルを含み、該ウ
    ェルは基板の表面から基板内に延在し；該バイポーラト
    ランジスタは該表面から基板を経て延在する上記一の伝
    導形のウェル内に設けられ該表面から基板を経て延在す
    る上記他の伝導形のウェルを含み、上記他の伝導形の上
    記ウェルはバイポーラトランジスタのコレクタを構成
    し、バイポーラトランジスタは基板の上記表面から上記
    他の伝導形の上記ウェル内に延在する上記一の伝導形の
    二つの第１の領域よりなる二つの離間されたベース接点
    を有し；上記CMOSトランジスタの内の少なくとも一つの
    他のMOSトランジスタは上記表面から基板内に延在する
    上記一の伝導形の離間されたソース及びドレーン領域を
    含み、上記二つの第１の領域及び上記ソース及びドレー
    ン領域は同じドーピングレベルを有し、該二つの第１の
    領域の寸法は該ソース及びドレーン領域の寸法と同じで
    あり、該二つの第１の領域の間隔は該ソース及びドレー
    ン領域の間隔と同じであり；架橋ベース領域が該二つの
    第１の領域を接続して基板の上記表面から上記他の伝導
    形の上記ウェル内に延在し；多結晶シリコンエミッタが
    多結晶シリコンエミッタの直接下にある薄い酸化物層に
    おける窓を介して架橋ベース領域と接触する 集積回路。
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