JPH04226022A - 半導体構成体におけるスペーサの形成 - Google Patents
半導体構成体におけるスペーサの形成Info
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- JPH04226022A JPH04226022A JP3144280A JP14428091A JPH04226022A JP H04226022 A JPH04226022 A JP H04226022A JP 3144280 A JP3144280 A JP 3144280A JP 14428091 A JP14428091 A JP 14428091A JP H04226022 A JPH04226022 A JP H04226022A
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路及びそ
の製造方法に関するものであって、更に詳細には、第一
導電型物質上に選択的スペーサを形成し且つ第二導電型
物質上に局所的シリサイド相互接続を形成する装置に関
するものである。
の製造方法に関するものであって、更に詳細には、第一
導電型物質上に選択的スペーサを形成し且つ第二導電型
物質上に局所的シリサイド相互接続を形成する装置に関
するものである。
【０００２】
【従来の技術】局所的相互接続のためにポリシリコン層
を使用することは、バイポーラ及び電界効果トランジス
タ（又は、金属−酸化物−半導体乃至は「ＭＯＳ」とし
て知られている）技術の両方に関しての文献において報
告されている。バイポーラプロセスにおいては、ポリシ
リコン層は、バイポーラトランジスタのベース、コレク
タ及びエミッタ領域を電気的にコンタクトするために使
用することが可能である。ＭＯＳ技術においては、ポリ
シリコン層は、ＭＯＳトランジスタのソース−ドレイン
領域を電気的にコンタクトし且つＭＯＳトランジスタの
ゲートを形成するために使用することが可能である。埋
込みコンタクトを形成するポリシリコン層を適宜パター
ニングすることにより、局所的相互接続を形成すること
が可能である。次いで、従来のメタル（金属）相互接続
を使用して、ポリシリコン層をコンタクトすることによ
ってグローバルな相互接続が形成される。
を使用することは、バイポーラ及び電界効果トランジス
タ（又は、金属−酸化物−半導体乃至は「ＭＯＳ」とし
て知られている）技術の両方に関しての文献において報
告されている。バイポーラプロセスにおいては、ポリシ
リコン層は、バイポーラトランジスタのベース、コレク
タ及びエミッタ領域を電気的にコンタクトするために使
用することが可能である。ＭＯＳ技術においては、ポリ
シリコン層は、ＭＯＳトランジスタのソース−ドレイン
領域を電気的にコンタクトし且つＭＯＳトランジスタの
ゲートを形成するために使用することが可能である。埋
込みコンタクトを形成するポリシリコン層を適宜パター
ニングすることにより、局所的相互接続を形成すること
が可能である。次いで、従来のメタル（金属）相互接続
を使用して、ポリシリコン層をコンタクトすることによ
ってグローバルな相互接続が形成される。
【０００３】ウエハの与えられた部分の上に形成するこ
とが可能なメタル層の数は制限されているので、局所的
相互接続用にポリシリコン層を使用することは、従来局
所的相互接続のために使用していたメタル層を付加的な
グローバル相互接続層として使用することを可能とする
。付加的なグローバル相互接続層によって与えられるレ
イアウトにおける利点に加えて、装置のコンタクトを形
成するためにポリシリコン層を使用することは、装置の
寄生区域（例えば、バイポーラトランジスタにおける外
因的ベース区域）が減少されることによりトランジスタ
の性能が改善されることとなる。それは、更に、基板に
対する非常に高いエッチ選択性が必要とされる浅い接合
部に対するコンタクトエッチ技術を簡単化させる。この
ことは、コンタクトエッチの前に絶縁層の平坦化を行な
うプロセスにおいては特に重要である。なぜならば、絶
縁層の厚さが非一様であると、浅い接合部の中へエッチ
ングが行なわれる危険性が高いからである。浅い接合部
にコンタクトするためにポリシリコン層を使用すること
により、浅い接合部ではなくポリシリコン層に対してメ
タル（金属）コンタクトを形成することが可能であり、
従って過剰なエッチングの危険性が減少される。
とが可能なメタル層の数は制限されているので、局所的
相互接続用にポリシリコン層を使用することは、従来局
所的相互接続のために使用していたメタル層を付加的な
グローバル相互接続層として使用することを可能とする
。付加的なグローバル相互接続層によって与えられるレ
イアウトにおける利点に加えて、装置のコンタクトを形
成するためにポリシリコン層を使用することは、装置の
寄生区域（例えば、バイポーラトランジスタにおける外
因的ベース区域）が減少されることによりトランジスタ
の性能が改善されることとなる。それは、更に、基板に
対する非常に高いエッチ選択性が必要とされる浅い接合
部に対するコンタクトエッチ技術を簡単化させる。この
ことは、コンタクトエッチの前に絶縁層の平坦化を行な
うプロセスにおいては特に重要である。なぜならば、絶
縁層の厚さが非一様であると、浅い接合部の中へエッチ
ングが行なわれる危険性が高いからである。浅い接合部
にコンタクトするためにポリシリコン層を使用すること
により、浅い接合部ではなくポリシリコン層に対してメ
タル（金属）コンタクトを形成することが可能であり、
従って過剰なエッチングの危険性が減少される。
【０００４】最近のプロセスは、更に、構成要素に対し
て自己整合されるプロセスによってバイポーラ回路の所
望の構成要素の上に金属シリサイド層を製造することを
与えている。これらのプロセスは、活性デバイス区域の
周りのフィールド酸化膜の表面からの金属汚染物を除去
し、且つ金属シリサイドのマスキング／エッチングに対
する必要性を除去するために、ポリシリコンからシリサ
イド内へのドーパントの移動を制限すべく修正されてい
る。上述した技術の幾つかを使用するプロセスの一つは
、Ｋｏｈ ｅｔ ａｌ．の米国特許第４，６０９，
５６８号に記載されている。
て自己整合されるプロセスによってバイポーラ回路の所
望の構成要素の上に金属シリサイド層を製造することを
与えている。これらのプロセスは、活性デバイス区域の
周りのフィールド酸化膜の表面からの金属汚染物を除去
し、且つ金属シリサイドのマスキング／エッチングに対
する必要性を除去するために、ポリシリコンからシリサ
イド内へのドーパントの移動を制限すべく修正されてい
る。上述した技術の幾つかを使用するプロセスの一つは
、Ｋｏｈ ｅｔ ａｌ．の米国特許第４，６０９，
５６８号に記載されている。
【０００５】進んだ相補的ＭＯＳ（ＣＭＯＳ）、バイポ
ーラ／ＣＭＯＳ（ＢｉＣＭＯＳ）、ＭＯＳ及びバイポー
ラデバイスは、非常に高い集積度を有している。基板上
の例えばエミッタ／ゲートポリシリコン領域の側壁上に
スペーサを形成することは、これらの領域を分離させる
ために必須である。幾つかのプロセス即ち方法において
は、垂直なポリシリコン側壁が形成された箇所に一様な
酸化物を付着させることによってエミッタ／ゲートポリ
シリコンパターンの側壁上にスペーサを形成する。次い
で、プラズマエッチングを行なって、垂直側壁ではなく
ポリシリコンの水平な表面から選択的に酸化物を除去す
る。このステップに続いて金属シリサイドコンタクトを
形成することが可能である。
ーラ／ＣＭＯＳ（ＢｉＣＭＯＳ）、ＭＯＳ及びバイポー
ラデバイスは、非常に高い集積度を有している。基板上
の例えばエミッタ／ゲートポリシリコン領域の側壁上に
スペーサを形成することは、これらの領域を分離させる
ために必須である。幾つかのプロセス即ち方法において
は、垂直なポリシリコン側壁が形成された箇所に一様な
酸化物を付着させることによってエミッタ／ゲートポリ
シリコンパターンの側壁上にスペーサを形成する。次い
で、プラズマエッチングを行なって、垂直側壁ではなく
ポリシリコンの水平な表面から選択的に酸化物を除去す
る。このステップに続いて金属シリサイドコンタクトを
形成することが可能である。
【０００６】
【発明が解決しようとする課題】上述したプロセス乃至
は方法は、ある程度の成功を収めてはいるが、幾つかの
制限を有している。例えば、ポリシリコンの上部部分の
みがシリサイド領域が設けられるに過ぎないので、コン
タクト抵抗が増加することが多々ある。従って、側壁ス
ペーサを有する改良型のデバイス及びその製造方法が提
供されることが所望されている。
は方法は、ある程度の成功を収めてはいるが、幾つかの
制限を有している。例えば、ポリシリコンの上部部分の
みがシリサイド領域が設けられるに過ぎないので、コン
タクト抵抗が増加することが多々ある。従って、側壁ス
ペーサを有する改良型のデバイス及びその製造方法が提
供されることが所望されている。
【０００７】
【課題を解決するための手段】本発明は、ポリシリコン
層の選択した垂直側壁上に側壁酸化物を形成する方法を
提供している。幾つかの実施例においては、本プロセス
乃至は方法は、他の垂直側壁からスペーサ酸化物を除去
するためのマスキングステップを必要とすることはない
。一実施例においては、Ｎ型ポリシリコン側壁の側壁上
に酸化物を維持したままで、Ｐ型ポリシリコンの側壁か
ら酸化物を除去する。本発明は、Ｐ型ポリシリコンと比
較し、Ｎ型ポリシリコン上に差動的酸化物成長を与える
。本プロセスは、酸化物の一様性及び適合性を制御する
必要性を減少しており、それにも拘らず、選択したポリ
シリコン側壁上にシリサイド化した側壁で局所的相互接
続を与えている。
層の選択した垂直側壁上に側壁酸化物を形成する方法を
提供している。幾つかの実施例においては、本プロセス
乃至は方法は、他の垂直側壁からスペーサ酸化物を除去
するためのマスキングステップを必要とすることはない
。一実施例においては、Ｎ型ポリシリコン側壁の側壁上
に酸化物を維持したままで、Ｐ型ポリシリコンの側壁か
ら酸化物を除去する。本発明は、Ｐ型ポリシリコンと比
較し、Ｎ型ポリシリコン上に差動的酸化物成長を与える
。本プロセスは、酸化物の一様性及び適合性を制御する
必要性を減少しており、それにも拘らず、選択したポリ
シリコン側壁上にシリサイド化した側壁で局所的相互接
続を与えている。
【０００８】本発明によれば、半導体装置用のコンタク
ト構成体が製造され、それは、該装置の表面に沿って複
数個の半導体領域を有しており、各領域は上表面と少な
くとも一つの側壁表面とを有しており、該半導体領域の
幾つかは本来的即ち真性であるか又は第一導電型であり
、且つ残りの半導体領域は第二導電型である。絶縁性ス
ペーサは、第一導電型の半導体領域の側壁に沿って維持
されるが、第二導電型の領域に沿っては維持されない。 例えばチタン、モリブデン又はタングステン等のような
耐火性金属を幾つかの実施例において使用して、第二導
電型の半導体領域の側壁上にコンタクトを形成する。
ト構成体が製造され、それは、該装置の表面に沿って複
数個の半導体領域を有しており、各領域は上表面と少な
くとも一つの側壁表面とを有しており、該半導体領域の
幾つかは本来的即ち真性であるか又は第一導電型であり
、且つ残りの半導体領域は第二導電型である。絶縁性ス
ペーサは、第一導電型の半導体領域の側壁に沿って維持
されるが、第二導電型の領域に沿っては維持されない。 例えばチタン、モリブデン又はタングステン等のような
耐火性金属を幾つかの実施例において使用して、第二導
電型の半導体領域の側壁上にコンタクトを形成する。
【０００９】ここで提供される構成体は、例えば、バイ
ポーラ、ＭＯＳ、ＢｉＣＭＯＳトランジスタ構成体にお
ける適応を有している。なぜならば、それは、付加的な
マスキングステップを必要とすることなしに、選択した
ポリシリコンコンタクト、ゲート、エミッタ等の上に側
壁スペーサを形成することを可能とするからである。本
プロセスは、所望の側壁スペーサを形成するために何ら
かの余分の絶縁性物質を選択的に除去するための爾後の
マスキングステップを回避している。
ポーラ、ＭＯＳ、ＢｉＣＭＯＳトランジスタ構成体にお
ける適応を有している。なぜならば、それは、付加的な
マスキングステップを必要とすることなしに、選択した
ポリシリコンコンタクト、ゲート、エミッタ等の上に側
壁スペーサを形成することを可能とするからである。本
プロセスは、所望の側壁スペーサを形成するために何ら
かの余分の絶縁性物質を選択的に除去するための爾後の
マスキングステップを回避している。
【００１０】更に、本発明によれば、スペーサ構成体を
製造する方法が提供され、該方法は、上表面及び側壁を
有する第一導電型の半導体物質からなる第一領域を形成
し、上表面及び側壁を有する第二導電型の半導体物質か
らなる第二領域を形成し、前記第一及び第二領域を包含
するデバイスの上に絶縁層を形成し、次いで前記第一領
域の側壁上の箇所を除いて前記デバイスから余分の絶縁
層を除去する、上記各ステップを有している。本発明の
一つの特定の実施例では、爾後の金属相互接続が自己整
合されることを可能とする方法で該スペーサ構成体を形
成する。この方法は、更に、該デバイス上に金属を付着
形成し、該金属を所望の半導体物質と反応させ、次いで
幾つかの実施例においては余分の金属を除去する各ステ
ップを有している。一実施例においては、これらのステ
ップは、バイポーラ、電界効果型、ＣＭＯＳ及び／又は
ＢｉＣＭＯＳをベースとした集積回路デバイス（装置）
を製造するために使用される全体的なプロセスの一部で
ある。
製造する方法が提供され、該方法は、上表面及び側壁を
有する第一導電型の半導体物質からなる第一領域を形成
し、上表面及び側壁を有する第二導電型の半導体物質か
らなる第二領域を形成し、前記第一及び第二領域を包含
するデバイスの上に絶縁層を形成し、次いで前記第一領
域の側壁上の箇所を除いて前記デバイスから余分の絶縁
層を除去する、上記各ステップを有している。本発明の
一つの特定の実施例では、爾後の金属相互接続が自己整
合されることを可能とする方法で該スペーサ構成体を形
成する。この方法は、更に、該デバイス上に金属を付着
形成し、該金属を所望の半導体物質と反応させ、次いで
幾つかの実施例においては余分の金属を除去する各ステ
ップを有している。一実施例においては、これらのステ
ップは、バイポーラ、電界効果型、ＣＭＯＳ及び／又は
ＢｉＣＭＯＳをベースとした集積回路デバイス（装置）
を製造するために使用される全体的なプロセスの一部で
ある。
【００１１】本発明の重要な利点は、自己整合したシリ
サイド形成を使用することにより、バイポーラデバイス
におけるベースコンタクト抵抗及びＭＯＳデバイスにお
けるソース／ドレインコンタクト抵抗が減少することで
ある。スペーサはトランジスタのエミッタ／ゲートの周
りにのみ形成されるので、シリサイドは、例えば、ベー
スコンタクト、ソースコンタクト、又はドレインコンタ
クトポリシリコンの側壁上に形成される。このことは、
抵抗を減少すると共に、活性領域上へのベース／ソース
／ドレインポリシリコンコンタクトの必要とされるオー
バーラップを減少し、その結果デバイス面積は一層小型
となる。その他のデバイス性能の改良は、例えばトラン
ジスタのベース、ソース、又はドレイン等のようなデバ
イスの活性区域水平表面によってシリサイドを形成する
ことによって得られる。
サイド形成を使用することにより、バイポーラデバイス
におけるベースコンタクト抵抗及びＭＯＳデバイスにお
けるソース／ドレインコンタクト抵抗が減少することで
ある。スペーサはトランジスタのエミッタ／ゲートの周
りにのみ形成されるので、シリサイドは、例えば、ベー
スコンタクト、ソースコンタクト、又はドレインコンタ
クトポリシリコンの側壁上に形成される。このことは、
抵抗を減少すると共に、活性領域上へのベース／ソース
／ドレインポリシリコンコンタクトの必要とされるオー
バーラップを減少し、その結果デバイス面積は一層小型
となる。その他のデバイス性能の改良は、例えばトラン
ジスタのベース、ソース、又はドレイン等のようなデバ
イスの活性区域水平表面によってシリサイドを形成する
ことによって得られる。
【００１２】本発明の別の利点とするところは、局所的
相互接続のために使用されるシリサイド化されたポリシ
リコンの上のスペーサを除去していることであり、その
ことは、シリサイド化される面積を増加させる。このこ
とは、相互接続における抵抗を減少させ、且つ特にサブ
ミクロン形状の場合に顕著である。本発明の更に別の利
点とするところは、熱酸化物スペーサはエミッタ／ゲー
トをエンクローチ、即ち侵食するので、フォトリソグラ
フィによって画定されるもの以下に臨界的な特徴寸法を
減少させることによりデバイス性能を改善することであ
る。
相互接続のために使用されるシリサイド化されたポリシ
リコンの上のスペーサを除去していることであり、その
ことは、シリサイド化される面積を増加させる。このこ
とは、相互接続における抵抗を減少させ、且つ特にサブ
ミクロン形状の場合に顕著である。本発明の更に別の利
点とするところは、熱酸化物スペーサはエミッタ／ゲー
トをエンクローチ、即ち侵食するので、フォトリソグラ
フィによって画定されるもの以下に臨界的な特徴寸法を
減少させることによりデバイス性能を改善することであ
る。
【００１３】
【実施例】以下の説明は、ＢｉＣＭＯＳプロセスに対し
て適切な本発明の一つの特定の実施例に関してのもので
ある。しかしながら、本発明はそのような場合にのみ限
定されるべきものではなく、低コンタクトシリーズ抵抗
及び側壁スペーサの形成が所望される何れの半導体製造
プロセスにおいても使用可能であることを理解すべきで
ある。
て適切な本発明の一つの特定の実施例に関してのもので
ある。しかしながら、本発明はそのような場合にのみ限
定されるべきものではなく、低コンタクトシリーズ抵抗
及び側壁スペーサの形成が所望される何れの半導体製造
プロセスにおいても使用可能であることを理解すべきで
ある。
【００１４】図１は、予備的な処理を行なった後のシリ
コン基板２を示している。例えば、シリコン基板２は、
処理されてバイポーラＮＰＮ領域、ＮＭＯＳ領域、及び
ＰＭＯＳ領域が形成されており、ＮＭＯＳ領域内にＰ＋
チャンネルストップ６及びＰ＋埋込み層８が設けられて
いる。このＮＰＮ領域は、ＮＰＮバイポーラトランジス
タを形成するために使用することが意図されており、一
方ＮＭＯＳ領域はＮチャンネルＭＯＳデバイスを形成す
るために使用することが意図されており、且つＰＭＯＳ
領域はＰチャンネルＭＯＳデバイスを形成するために使
用することが意図されている。所望により、該バイポー
ラ領域を使用して、基板ドーパントの導電型を交換する
ことによりＰＮＰデバイスを形成することが可能である
。その他の可能な適応としては、例えば、ＰＮ接合ダイ
オードを形成することがある。
コン基板２を示している。例えば、シリコン基板２は、
処理されてバイポーラＮＰＮ領域、ＮＭＯＳ領域、及び
ＰＭＯＳ領域が形成されており、ＮＭＯＳ領域内にＰ＋
チャンネルストップ６及びＰ＋埋込み層８が設けられて
いる。このＮＰＮ領域は、ＮＰＮバイポーラトランジス
タを形成するために使用することが意図されており、一
方ＮＭＯＳ領域はＮチャンネルＭＯＳデバイスを形成す
るために使用することが意図されており、且つＰＭＯＳ
領域はＰチャンネルＭＯＳデバイスを形成するために使
用することが意図されている。所望により、該バイポー
ラ領域を使用して、基板ドーパントの導電型を交換する
ことによりＰＮＰデバイスを形成することが可能である
。その他の可能な適応としては、例えば、ＰＮ接合ダイ
オードを形成することがある。
【００１５】シリコン基板２は、Ｐ型物質から形成され
ている。従って、ＮＰＮバイポーラ領域及びＰＭＯＳ領
域は、その中に、夫々、砒素をドープしたＮ＋埋込み層
１２及び１４が形成されている。Ｎ＋埋込み層１２及び
１４は、例えば、Ｄｏｕｇｌａｓ Ｌ． Ｐｅｌｔ
ｚｅｒの米国特許第３，６４８，１２５号に開示されて
いるプロセスによって形成することが可能である。約１
ミクロンの厚さを有するエピタキシャルシリコン層１５
が該基板上に成長される。このエピタキシャル層は、夫
々、公知の技術によって例えば燐等のような適宜のＮ型
不純物をエピタキシャル領域１５内に拡散させることに
よって形成されるＮウエル２０及び２２を有している。 Ｎ＋埋込み領域１２及び１４は、典型的に、約１×１０
２０原子数／ｃｍ３の不純物ノードを有しており、且つ
約１ミクロンの厚さであり、一方Ｎ領域２０及び２２は
、典型的に、約１×１０１６原子数／ｃｍ３の不純物ノ
ードを有しており、且つ８ミクロンの厚さを有している
。
ている。従って、ＮＰＮバイポーラ領域及びＰＭＯＳ領
域は、その中に、夫々、砒素をドープしたＮ＋埋込み層
１２及び１４が形成されている。Ｎ＋埋込み層１２及び
１４は、例えば、Ｄｏｕｇｌａｓ Ｌ． Ｐｅｌｔ
ｚｅｒの米国特許第３，６４８，１２５号に開示されて
いるプロセスによって形成することが可能である。約１
ミクロンの厚さを有するエピタキシャルシリコン層１５
が該基板上に成長される。このエピタキシャル層は、夫
々、公知の技術によって例えば燐等のような適宜のＮ型
不純物をエピタキシャル領域１５内に拡散させることに
よって形成されるＮウエル２０及び２２を有している。 Ｎ＋埋込み領域１２及び１４は、典型的に、約１×１０
２０原子数／ｃｍ３の不純物ノードを有しており、且つ
約１ミクロンの厚さであり、一方Ｎ領域２０及び２２は
、典型的に、約１×１０１６原子数／ｃｍ３の不純物ノ
ードを有しており、且つ８ミクロンの厚さを有している
。
【００１６】デバイス間の分離は、酸化物領域２４，２
６，２８，３０，３２によって与えられる。これらの酸
化物領域は、当業者に公知の手段によって形成される。 例えば、酸化物／窒化物サンドイッチ構造でマスキング
した後に、３０分間の間約９００℃の温度で蒸気環境内
に基板２を位置させることによって基板２の表面上に二
酸化シリコン層を熱成長させることが可能である。その
結果、ＮＰＮ領域は、フィールド酸化物領域２８によっ
てＮＭＯＳ領域から電気的に分離され、且つＮＭＯＳ領
域はフィールド酸化物領域３０によってＰＭＯＳ領域か
ら電気的に分離される。フィールド酸化物領域２６は、
ＮＰＮ領域を、コレクタコンタクト領域３４とベース／
エミッタ領域３６とに分離させる。一方、該フィールド
酸化物領域は、公知のＬＯＣＯＳプロセスによって形成
することが可能である。
６，２８，３０，３２によって与えられる。これらの酸
化物領域は、当業者に公知の手段によって形成される。 例えば、酸化物／窒化物サンドイッチ構造でマスキング
した後に、３０分間の間約９００℃の温度で蒸気環境内
に基板２を位置させることによって基板２の表面上に二
酸化シリコン層を熱成長させることが可能である。その
結果、ＮＰＮ領域は、フィールド酸化物領域２８によっ
てＮＭＯＳ領域から電気的に分離され、且つＮＭＯＳ領
域はフィールド酸化物領域３０によってＰＭＯＳ領域か
ら電気的に分離される。フィールド酸化物領域２６は、
ＮＰＮ領域を、コレクタコンタクト領域３４とベース／
エミッタ領域３６とに分離させる。一方、該フィールド
酸化物領域は、公知のＬＯＣＯＳプロセスによって形成
することが可能である。
【００１７】次いで、約２５０Åの厚さを有する成長さ
れたスクリーン酸化物層をデバイス表面上に形成し、且
つマスクを形成して、シンク領域３４のみを露出させる
。ドーパントとして燐を使用し約１×１０１４乃至１×
１０１６の間のドーズで約１００乃至１９０ＫｅＶの間
の注入エネルギを使用してシンク注入を行なうことが可
能である。その結果得られるシンク領域３４におけるド
ーパント濃度は、約１×１０１９乃至１×１０２０原子
数／ｃｍ３の間である。次いで、該スクリーンマスクを
除去し、且つ別のマスク／イオン注入を行なって、ＰＭ
ＯＳトランジスタのチャンネル（ウエル）領域をドーパ
ントとして燐を使用して約２×１０１６乃至５×１０１
６の間の濃度へドープする。好適実施例においては、こ
のＰＭＯＳ領域のために使用される注入エネルギは、約
５０乃至１５０ＫｅＶの間のエネルギであり、且つ好適
には約５０乃至１００ＫｅＶの間のエネルギである。 その結果Ｎウエル２２のエピタキシャルチャンネル領域
内に得られる正味のドーパント濃度は約２×１０１６乃
至５×１０１６原子数／ｃｍ３の間である。次いで、シ
ンク領域３４及びＮウエル２２をアニールし且つ窒素雰
囲気中における従来の熱サイクルで加熱することにより
ドライブインさせる。
れたスクリーン酸化物層をデバイス表面上に形成し、且
つマスクを形成して、シンク領域３４のみを露出させる
。ドーパントとして燐を使用し約１×１０１４乃至１×
１０１６の間のドーズで約１００乃至１９０ＫｅＶの間
の注入エネルギを使用してシンク注入を行なうことが可
能である。その結果得られるシンク領域３４におけるド
ーパント濃度は、約１×１０１９乃至１×１０２０原子
数／ｃｍ３の間である。次いで、該スクリーンマスクを
除去し、且つ別のマスク／イオン注入を行なって、ＰＭ
ＯＳトランジスタのチャンネル（ウエル）領域をドーパ
ントとして燐を使用して約２×１０１６乃至５×１０１
６の間の濃度へドープする。好適実施例においては、こ
のＰＭＯＳ領域のために使用される注入エネルギは、約
５０乃至１５０ＫｅＶの間のエネルギであり、且つ好適
には約５０乃至１００ＫｅＶの間のエネルギである。 その結果Ｎウエル２２のエピタキシャルチャンネル領域
内に得られる正味のドーパント濃度は約２×１０１６乃
至５×１０１６原子数／ｃｍ３の間である。次いで、シ
ンク領域３４及びＮウエル２２をアニールし且つ窒素雰
囲気中における従来の熱サイクルで加熱することにより
ドライブインさせる。
【００１８】次いで、本デバイスの表面上にマスクを形
成し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露
出させる。このマスクは、スレッシュホールド電圧注入
のために使用される。この注入は、必要に応じＮＭＯＳ
及びＰＭＯＳトランジスタのスレッシュホールド電圧を
調節するために使用され、典型的に約±０．６及び１．
０Ｖの間に調節する。好適実施例においては、スレッシ
ュホールド電圧注入は、約１×１０１３乃至５×１０１
３の間のドーズで且つ好適には５０ＫｅＶのエネルギで
ボロンを注入する。このスレッシュホールド電圧注入は
、ＮＭＯＳ及びＰＭＯＳトランジスタのスレッシュホー
ルドを設定する。好適実施例においては、このスレッシ
ュホールド電圧注入は、究極的に、ＮＭＯＳに対して約
０．７５Ｖ及びＰＭＯＳに対して−０．８５Ｖのスレッ
シュホールド電圧を有するトランジスタを与える。
成し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露
出させる。このマスクは、スレッシュホールド電圧注入
のために使用される。この注入は、必要に応じＮＭＯＳ
及びＰＭＯＳトランジスタのスレッシュホールド電圧を
調節するために使用され、典型的に約±０．６及び１．
０Ｖの間に調節する。好適実施例においては、スレッシ
ュホールド電圧注入は、約１×１０１３乃至５×１０１
３の間のドーズで且つ好適には５０ＫｅＶのエネルギで
ボロンを注入する。このスレッシュホールド電圧注入は
、ＮＭＯＳ及びＰＭＯＳトランジスタのスレッシュホー
ルドを設定する。好適実施例においては、このスレッシ
ュホールド電圧注入は、究極的に、ＮＭＯＳに対して約
０．７５Ｖ及びＰＭＯＳに対して−０．８５Ｖのスレッ
シュホールド電圧を有するトランジスタを与える。
【００１９】スクリーン酸化物を剥離し、且つ基板２の
露出された表面上に二酸化シリコンの薄い層を形成する
。この二酸化シリコン層は、ＭＯＳデバイスに対するゲ
ート酸化膜３７を形成するために使用する。この実施例
においては、それは、約１５０乃至３００Åの範囲内の
厚さを有しているが、その厚さの範囲は、ＭＯＳデバイ
スの所望の動作特性に依存して変化することが可能であ
る。次いで、このゲート酸化膜をマスクし且つエッチン
グしてＮＭＯＳ及びＰＭＯＳトランジスタ上にゲート酸
化膜領域を形成する。
露出された表面上に二酸化シリコンの薄い層を形成する
。この二酸化シリコン層は、ＭＯＳデバイスに対するゲ
ート酸化膜３７を形成するために使用する。この実施例
においては、それは、約１５０乃至３００Åの範囲内の
厚さを有しているが、その厚さの範囲は、ＭＯＳデバイ
スの所望の動作特性に依存して変化することが可能であ
る。次いで、このゲート酸化膜をマスクし且つエッチン
グしてＮＭＯＳ及びＰＭＯＳトランジスタ上にゲート酸
化膜領域を形成する。
【００２０】ゲート酸化膜３７の残りの部分及びシリコ
ン基板２の露出区域上にＣＶＤによって一様なコーティ
ングとして多結晶シリコン（ポリシリコン）層４８を付
着形成する。このポリシリコン層４８は、好適には、約
２０００乃至４０００Åの厚さを有している。マスクを
形成してバイポーラトランジスタのベース領域を露出さ
せ、且つＰ型注入を行なう。次いで、ポリシリコン層か
らのドーパントをその下側に存在する単結晶シリコン内
に拡散させて、バイポーラトランジスタのベース領域を
形成する。
ン基板２の露出区域上にＣＶＤによって一様なコーティ
ングとして多結晶シリコン（ポリシリコン）層４８を付
着形成する。このポリシリコン層４８は、好適には、約
２０００乃至４０００Åの厚さを有している。マスクを
形成してバイポーラトランジスタのベース領域を露出さ
せ、且つＰ型注入を行なう。次いで、ポリシリコン層か
らのドーパントをその下側に存在する単結晶シリコン内
に拡散させて、バイポーラトランジスタのベース領域を
形成する。
【００２１】その後に、マスクを形成して、究極的に抵
抗５０、ベースコンタクト５２，５４及びウエルタップ
コンタクト５６の一部となる選択した領域を露出させる
。これらの領域を、好適には、ボロンを使用して約１×
１０１９乃至１×１０２０の間の濃度へＰ＋へドープさ
せる。次いで、このＰ＋マスクを除去し、且つＮ＋マス
クを形成してエミッタコンタクト５８、コレクタコンタ
クト６０、ＮＭＯＳゲート６２及びＰＭＯＳコンタクト
６４を画定するための開口を露出させる。次いで、ポリ
シリコン層４８を例えば砒素等のようなＮ型不純物で注
入し、且つ該注入イオンは充分な注入エネルギ及びドー
ズで注入して、約１×１０１９乃至１×１０２０の間の
濃度を与える。
抗５０、ベースコンタクト５２，５４及びウエルタップ
コンタクト５６の一部となる選択した領域を露出させる
。これらの領域を、好適には、ボロンを使用して約１×
１０１９乃至１×１０２０の間の濃度へＰ＋へドープさ
せる。次いで、このＰ＋マスクを除去し、且つＮ＋マス
クを形成してエミッタコンタクト５８、コレクタコンタ
クト６０、ＮＭＯＳゲート６２及びＰＭＯＳコンタクト
６４を画定するための開口を露出させる。次いで、ポリ
シリコン層４８を例えば砒素等のようなＮ型不純物で注
入し、且つ該注入イオンは充分な注入エネルギ及びドー
ズで注入して、約１×１０１９乃至１×１０２０の間の
濃度を与える。
【００２２】図２に示した如く、該マスクの残りの部分
を除去し、且つ約１０００乃至２０００Åの間の厚さを
有する窒化シリコン層６６を上表面全体に亘って付着形
成し、酸化マスクを設ける。次いで、本構成体を窒素雰
囲気中において約３０分間の間約９００乃至９５０℃の
温度においてアニールし、ポリシリコン層４８の注入部
分を介してドーパントを拡散させる。
を除去し、且つ約１０００乃至２０００Åの間の厚さを
有する窒化シリコン層６６を上表面全体に亘って付着形
成し、酸化マスクを設ける。次いで、本構成体を窒素雰
囲気中において約３０分間の間約９００乃至９５０℃の
温度においてアニールし、ポリシリコン層４８の注入部
分を介してドーパントを拡散させる。
【００２３】その後に、図３に示した如く、窒化物層６
６の上にマスクを形成して、バイポーラトランジスタの
ベース５２，５４、エミッタコンタクト５８及びコレク
タ６０のコンタクト、及び夫々、ＮＭＯＳ及びＰＭＯＳ
トランジスタのソースコンタクト５６，６４、ゲート６
８，７０及びドレインコンタクト６２，５６を保護する
。本装置をプラズマでエッチングし、且つ次いでポリシ
リコンの露出部分をそれらが除去される迄オーバーエッ
チさせる。
６の上にマスクを形成して、バイポーラトランジスタの
ベース５２，５４、エミッタコンタクト５８及びコレク
タ６０のコンタクト、及び夫々、ＮＭＯＳ及びＰＭＯＳ
トランジスタのソースコンタクト５６，６４、ゲート６
８，７０及びドレインコンタクト６２，５６を保護する
。本装置をプラズマでエッチングし、且つ次いでポリシ
リコンの露出部分をそれらが除去される迄オーバーエッ
チさせる。
【００２４】次いで、該マスクを除去し、且つ別のフォ
トレジストマスクを形成してＮＭＯＳトランジスタのソ
ース及びドレインを露出させる。次いで、４０ＫｅＶの
注入エネルギーで露出領域に関して燐イオンでＮ型の軽
度にドープしたドレイン（ＬＤＤ）注入を行ない約１×
１０１７乃至１×１０１９の濃度とさせる。これにより
、Ｎ型注入区域７２及び７４が形成され、且つＮＭＯＳ
領域内に埋込みコンタクト７６，７８を拡散させる。
トレジストマスクを形成してＮＭＯＳトランジスタのソ
ース及びドレインを露出させる。次いで、４０ＫｅＶの
注入エネルギーで露出領域に関して燐イオンでＮ型の軽
度にドープしたドレイン（ＬＤＤ）注入を行ない約１×
１０１７乃至１×１０１９の濃度とさせる。これにより
、Ｎ型注入区域７２及び７４が形成され、且つＮＭＯＳ
領域内に埋込みコンタクト７６，７８を拡散させる。
【００２５】次に、図４に示した如く、該マスクを除去
し且つ基板２の上にフォトレジストマスクを付着形成し
てベース／エミッタ領域３６及びＰＭＯＳ領域上に開口
を形成する。次いで、ＰＭＯＳ領域に対してＰ型注入を
行ない且つベース／エミッタ領域３６に対してリンク注
入を行ない、尚、好適には、５０ＫｅＶの注入エネルギ
において２弗化ボロンで約１×１０１７乃至１×１０１
９の間の濃度へ注入する。これにより、バイポーラトラ
ンジスタのベース領域内にＰ注入区域８０及び８２が形
成され、且つＰＭＯＳ領域内にＰ注入区域８４，８６が
形成される。Ｎ型エミッタ８８は、上側に存在するエミ
ッタコンタクトから拡散される。その後に、該マスクを
除去する。
し且つ基板２の上にフォトレジストマスクを付着形成し
てベース／エミッタ領域３６及びＰＭＯＳ領域上に開口
を形成する。次いで、ＰＭＯＳ領域に対してＰ型注入を
行ない且つベース／エミッタ領域３６に対してリンク注
入を行ない、尚、好適には、５０ＫｅＶの注入エネルギ
において２弗化ボロンで約１×１０１７乃至１×１０１
９の間の濃度へ注入する。これにより、バイポーラトラ
ンジスタのベース領域内にＰ注入区域８０及び８２が形
成され、且つＰＭＯＳ領域内にＰ注入区域８４，８６が
形成される。Ｎ型エミッタ８８は、上側に存在するエミ
ッタコンタクトから拡散される。その後に、該マスクを
除去する。
【００２６】次いで、図５に示した如く、約８００乃至
９００℃の間の温度で好適には約８００℃の温度で蒸気
を使用して適合性二酸化シリコン層９０を成長させ、約
１０００乃至３０００Åで好適には２０００Åの厚さの
酸化物を成長させる。図示した如く、この酸化物は、バ
イポーラトランジスタにおけるベースの露出された水平
上部部分のみならず、ベースコンタクト、コレクタコン
タクト及びエミッタコンタクトの側壁をカバーしている
。フィールド酸化物領域の上表面上にも少量の付加的な
酸化物成長が発生する場合がある。ＭＯＳデバイスにお
いては、この酸化物は、ソース及びドレイン領域の露出
された上部部分のみならず、ソースコンタクト及びドレ
インコンタクトの側壁をカバーしている。
９００℃の間の温度で好適には約８００℃の温度で蒸気
を使用して適合性二酸化シリコン層９０を成長させ、約
１０００乃至３０００Åで好適には２０００Åの厚さの
酸化物を成長させる。図示した如く、この酸化物は、バ
イポーラトランジスタにおけるベースの露出された水平
上部部分のみならず、ベースコンタクト、コレクタコン
タクト及びエミッタコンタクトの側壁をカバーしている
。フィールド酸化物領域の上表面上にも少量の付加的な
酸化物成長が発生する場合がある。ＭＯＳデバイスにお
いては、この酸化物は、ソース及びドレイン領域の露出
された上部部分のみならず、ソースコンタクト及びドレ
インコンタクトの側壁をカバーしている。
【００２７】高度にドープしたＮ＋型シリコンは、Ｐ型
にドープしたポリシリコン又は単結晶シリコン上のもの
と比較して最大で８倍の厚さを有する酸化物を成長させ
る。この現象は、Ｎ＋エミッタコンタクト５８及びゲー
トコンタクト６８、７０及びポリシリコンの側壁上に選
択的なスペーサを形成するために使用されるが、Ｐ型に
ドープしたベースコンタクト５２、ソースコンタクト５
４又はドレインコンタクト４６ポリシリコンの側壁上に
おいては形成されない。厚い酸化物は、ＭＯＳコンタク
ト６２及び６４のみならずＮ＋コレクタコンタクト６０
の上にも形成される。弗化水素酸で酸化物エッチを行な
うと、外因的ベース領域及びＭＯＳトランジスタのソー
ス及びドレイン領域におけるエピタキシャル層の水平上
部部分のみならず、Ｐ＋ドープしたポリシリコン及びコ
ンタクト５２，５４，５６上の不所望の酸化物の実質的
に全てが除去される。好適実施例においては該酸化物を
エッチングするのに弗化水素酸が使用されているが、等
方性プラズマエッチング等を使用して有利な結果を得る
ことも可能である。このエッチングは、Ｐ型にドープし
たポリシリコン上の酸化物を除去するがＮ＋型のポリシ
リコン上に酸化物を残存させるべく計時を行なう。該酸
化物を酸化するのに必要な時間は、酸化物の厚さに依存
して異なるが、当業者が容易に決定することが可能なも
のである。
にドープしたポリシリコン又は単結晶シリコン上のもの
と比較して最大で８倍の厚さを有する酸化物を成長させ
る。この現象は、Ｎ＋エミッタコンタクト５８及びゲー
トコンタクト６８、７０及びポリシリコンの側壁上に選
択的なスペーサを形成するために使用されるが、Ｐ型に
ドープしたベースコンタクト５２、ソースコンタクト５
４又はドレインコンタクト４６ポリシリコンの側壁上に
おいては形成されない。厚い酸化物は、ＭＯＳコンタク
ト６２及び６４のみならずＮ＋コレクタコンタクト６０
の上にも形成される。弗化水素酸で酸化物エッチを行な
うと、外因的ベース領域及びＭＯＳトランジスタのソー
ス及びドレイン領域におけるエピタキシャル層の水平上
部部分のみならず、Ｐ＋ドープしたポリシリコン及びコ
ンタクト５２，５４，５６上の不所望の酸化物の実質的
に全てが除去される。好適実施例においては該酸化物を
エッチングするのに弗化水素酸が使用されているが、等
方性プラズマエッチング等を使用して有利な結果を得る
ことも可能である。このエッチングは、Ｐ型にドープし
たポリシリコン上の酸化物を除去するがＮ＋型のポリシ
リコン上に酸化物を残存させるべく計時を行なう。該酸
化物を酸化するのに必要な時間は、酸化物の厚さに依存
して異なるが、当業者が容易に決定することが可能なも
のである。
【００２８】図６に示した如く、残存する酸化物９０は
、夫々、エミッタコンタクト５８、コレクタコンタクト
６０、ゲート６８，７０及びＮＭＯＳドレイン６２及び
ＰＭＯＳソース６４のスペーサ側壁９２，９４，９６，
９８，１００，１０２を形成する。これらのスペーサ側
壁９２，９４，９６，９８，１００，１０２は、究極的
には、エミッタ／ゲートシリサイドをベース／ドレイン
／ソースシリサイドから分離させる。Ｎ＋の側壁上に残
存する酸化物は、７５０乃至２５００Åの間の厚さを有
しており、それは約１５００Åの厚さが好適である。
、夫々、エミッタコンタクト５８、コレクタコンタクト
６０、ゲート６８，７０及びＮＭＯＳドレイン６２及び
ＰＭＯＳソース６４のスペーサ側壁９２，９４，９６，
９８，１００，１０２を形成する。これらのスペーサ側
壁９２，９４，９６，９８，１００，１０２は、究極的
には、エミッタ／ゲートシリサイドをベース／ドレイン
／ソースシリサイドから分離させる。Ｎ＋の側壁上に残
存する酸化物は、７５０乃至２５００Åの間の厚さを有
しており、それは約１５００Åの厚さが好適である。
【００２９】本プロセスは、ポリシリコン側壁スペーサ
を選択的に除去するためにマスクを使用する余分なプロ
セスステップを回避している。局所的相互接続のために
使用される直にシリサイド化されるべきポリシリコン上
のスペーサを取除くことにより、シリサイド化される区
域を増加しており、その結果抵抗が減少される。このこ
とは、個々のトランジスタの所要の寸法を著しく減少さ
せ、従ってより大きな集積度とすることを可能とする。 最後に、熱酸化物側壁９２，９６，９８はエミッタ８８
及びゲート１０４，１０６をエンクローチ、即ち侵食し
、その際に臨界的な特徴寸法を、フォトリソグラフィに
よって画定されるもの以下とさせ、その際に更にデバイ
ス性能を改善させる。
を選択的に除去するためにマスクを使用する余分なプロ
セスステップを回避している。局所的相互接続のために
使用される直にシリサイド化されるべきポリシリコン上
のスペーサを取除くことにより、シリサイド化される区
域を増加しており、その結果抵抗が減少される。このこ
とは、個々のトランジスタの所要の寸法を著しく減少さ
せ、従ってより大きな集積度とすることを可能とする。 最後に、熱酸化物側壁９２，９６，９８はエミッタ８８
及びゲート１０４，１０６をエンクローチ、即ち侵食し
、その際に臨界的な特徴寸法を、フォトリソグラフィに
よって画定されるもの以下とさせ、その際に更にデバイ
ス性能を改善させる。
【００３０】図７に示した次のステップにおいて、マス
クを形成して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域を露出させる。次いで、好適には砒素を使用し約
２０乃至４０ＫｅＶの注入エネルギで約１０１８原子数
／ｃｍ３の濃度へＮ型イオン注入を行なって、Ｎ注入区
域７２及び７４を高度にドープして、ＮＭＯＳデバイス
のソース１０８及びドレイン１１０を形成し、且つバイ
ポーラデバイスのコレクタコンタクト６０内の高度にド
ープしたＮ注入区域を形成する。その後に、オプション
によって、基板２をアニールし、バイポーラ領域におい
てＮ＋コレクタコンタクト接合１１２を形成し、且つＮ
ＭＯＳ領域において併置されたＮ＋ソース１０８及びＮ
＋ドレイン１１０を形成する。
クを形成して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域を露出させる。次いで、好適には砒素を使用し約
２０乃至４０ＫｅＶの注入エネルギで約１０１８原子数
／ｃｍ３の濃度へＮ型イオン注入を行なって、Ｎ注入区
域７２及び７４を高度にドープして、ＮＭＯＳデバイス
のソース１０８及びドレイン１１０を形成し、且つバイ
ポーラデバイスのコレクタコンタクト６０内の高度にド
ープしたＮ注入区域を形成する。その後に、オプション
によって、基板２をアニールし、バイポーラ領域におい
てＮ＋コレクタコンタクト接合１１２を形成し、且つＮ
ＭＯＳ領域において併置されたＮ＋ソース１０８及びＮ
＋ドレイン１１０を形成する。
【００３１】同様に、図８に示した如く、マスクを形成
して、ＰＭＯＳ領域上及びバイポーラトランジスタのベ
ース上に開口を露出させる。Ｐ型イオン注入を行なって
約１０１７乃至１０１９原子数／ｃｍ３の濃度を与え、
Ｐ注入区域８０及び８２を高度にドープしてＰＭＯＳデ
バイスのソース１１４及びドレイン１１６を形成する。 次いで、基板２を、約１５分間の間９００℃の温度でア
ニールし、ＮＰＮ領域内にベース１２０を形成し、ＮＭ
ＯＳ領域内にＰ＋ソース１０８を形成し、且つＰＭＯＳ
領域内にＰ＋ドレイン１１６を形成する。
して、ＰＭＯＳ領域上及びバイポーラトランジスタのベ
ース上に開口を露出させる。Ｐ型イオン注入を行なって
約１０１７乃至１０１９原子数／ｃｍ３の濃度を与え、
Ｐ注入区域８０及び８２を高度にドープしてＰＭＯＳデ
バイスのソース１１４及びドレイン１１６を形成する。 次いで、基板２を、約１５分間の間９００℃の温度でア
ニールし、ＮＰＮ領域内にベース１２０を形成し、ＮＭ
ＯＳ領域内にＰ＋ソース１０８を形成し、且つＰＭＯＳ
領域内にＰ＋ドレイン１１６を形成する。
【００３２】次いで、例えばチタン、モリブデン、タン
タル、タングステン等の耐火性金属からなる耐火性金属
層を本装置の表面全体に付着形成させる。当業者にとっ
て公知の手段を使用して、該耐火性金属層を加熱し、付
着形成した金属がポリシリコンとコンタクトする領域に
おいて金属シリサイドを形成させる。次いで、残存する
未反応の金属を本装置からエッチングによって除去し、
図９に示した如き構成とさせる。図９に示した如く、バ
イポーラポリシリコンベースコンタクト５２，５４は、
例えばそれらの水平上表面に亘り且つそれらの垂直側壁
に沿っての金属シリサイド領域等のようなシリサイド金
属領域１１２で被覆される。更に、シリサイド１２２は
、ベースコンタクト側壁から、単結晶ベース１２０の表
面に沿ってエミッタ側壁酸化物９２に達する迄延在して
いる。しかしながら、Ｎ＋エミッタ５８及びコレクタ６
０コンタクトは、夫々側壁酸化物９２，９４へ延在する
コンタクトの上表面上のみがカバーされている。ＮＭＯ
Ｓポリシリコンドレインコンタクト６２及びゲートコン
タクト６８，７０上のシリサイド１２４も、夫々、側壁
酸化物１００，９６，９８迄の上表面上のみがカバーさ
れているにすぎない。シリサイド１２４は、更に、夫々
、ソース１１０及びゲート１０４の側壁酸化物スペーサ
１００及び９６の間の単結晶ソース１１０上にも形成さ
れている。
タル、タングステン等の耐火性金属からなる耐火性金属
層を本装置の表面全体に付着形成させる。当業者にとっ
て公知の手段を使用して、該耐火性金属層を加熱し、付
着形成した金属がポリシリコンとコンタクトする領域に
おいて金属シリサイドを形成させる。次いで、残存する
未反応の金属を本装置からエッチングによって除去し、
図９に示した如き構成とさせる。図９に示した如く、バ
イポーラポリシリコンベースコンタクト５２，５４は、
例えばそれらの水平上表面に亘り且つそれらの垂直側壁
に沿っての金属シリサイド領域等のようなシリサイド金
属領域１１２で被覆される。更に、シリサイド１２２は
、ベースコンタクト側壁から、単結晶ベース１２０の表
面に沿ってエミッタ側壁酸化物９２に達する迄延在して
いる。しかしながら、Ｎ＋エミッタ５８及びコレクタ６
０コンタクトは、夫々側壁酸化物９２，９４へ延在する
コンタクトの上表面上のみがカバーされている。ＮＭＯ
Ｓポリシリコンドレインコンタクト６２及びゲートコン
タクト６８，７０上のシリサイド１２４も、夫々、側壁
酸化物１００，９６，９８迄の上表面上のみがカバーさ
れているにすぎない。シリサイド１２４は、更に、夫々
、ソース１１０及びゲート１０４の側壁酸化物スペーサ
１００及び９６の間の単結晶ソース１１０上にも形成さ
れている。
【００３３】ポリシリコンウエルタップ５６もシリサイ
ド１２６でカバーされており、該シリサイド１２６は、
コンタクト５６の水平上表面及び垂直側壁の両方をカバ
ーしている。更に、シリサイド１２６は、トランジスタ
ゲートの側壁酸化物９６，９８に至る迄ＮＭＯＳ及びＰ
ＭＯＳトランジスタの上表面を横断して延在している。 ＰＭＯＳソースコンタクト６４は、その垂直側壁酸化物
１０２へ至る迄その水平上表面に亘って且つゲート側壁
酸化物９８に至る迄ソース１１４の水平表面に亘ってシ
リサイド１２８を有している。抵抗コンタクト５０上に
もシリサイド１３０が設けられている。
ド１２６でカバーされており、該シリサイド１２６は、
コンタクト５６の水平上表面及び垂直側壁の両方をカバ
ーしている。更に、シリサイド１２６は、トランジスタ
ゲートの側壁酸化物９６，９８に至る迄ＮＭＯＳ及びＰ
ＭＯＳトランジスタの上表面を横断して延在している。 ＰＭＯＳソースコンタクト６４は、その垂直側壁酸化物
１０２へ至る迄その水平上表面に亘って且つゲート側壁
酸化物９８に至る迄ソース１１４の水平表面に亘ってシ
リサイド１２８を有している。抵抗コンタクト５０上に
もシリサイド１３０が設けられている。
【００３４】本構成体は、付加的な相互接続層を形成す
るために更に別の公知の集積回路プロセスへ露呈させる
ことが可能である。例えば、図１０に示した如く、本集
積回路の上表面全体に亘ってパッシベーション用物質１
３２を付着形成させることが可能であり、その中に開口
を形成し、且つその上に金属層を付着形成させて図示し
たシリサイド領域への接続部１３４を与えることが可能
である。本発明に基づいて完成した構成の一例を図１１
に示してある。
るために更に別の公知の集積回路プロセスへ露呈させる
ことが可能である。例えば、図１０に示した如く、本集
積回路の上表面全体に亘ってパッシベーション用物質１
３２を付着形成させることが可能であり、その中に開口
を形成し、且つその上に金属層を付着形成させて図示し
たシリサイド領域への接続部１３４を与えることが可能
である。本発明に基づいて完成した構成の一例を図１１
に示してある。
【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、種々のデバイスのドーパントタイプは容易に
逆の極性とすることが可能である。更に、上述した実施
例においては特定の時間、温度、厚さ、ドーパントタイ
プ及び物質について説明したが、これらは単に例示的な
ものであって本発明を限定する意図を持ってなされたも
のではない。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、種々のデバイスのドーパントタイプは容易に
逆の極性とすることが可能である。更に、上述した実施
例においては特定の時間、温度、厚さ、ドーパントタイ
プ及び物質について説明したが、これらは単に例示的な
ものであって本発明を限定する意図を持ってなされたも
のではない。
【図１】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図２】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図３】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図４】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図５】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図６】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図７】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図８】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図９】 本発明の一実施例に基づいてバイポーラ／
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
ＣＭＯＳ結合装置を形成する一ステップにおける状態を
示した概略断面図。
【図１０】 本発明の一実施例に基づいてバイポーラ
／ＣＭＯＳ結合装置を形成する一ステップにおける状態
を示した概略断面図。
／ＣＭＯＳ結合装置を形成する一ステップにおける状態
を示した概略断面図。
【図１１】 本発明の一実施例に基づいて完成したＢ
ｉＣＭＯＳ集積回路構成体の概略断面図。
ｉＣＭＯＳ集積回路構成体の概略断面図。
２ シリコン基板
５６，５８ 半導体領域
９２ 絶縁性スペーサ
１２２，１２６ シリサイド
Claims (51)
- 【請求項１】 半導体装置用のコンタクト構成体にお
いて、 （ａ）基板から延在しており且つ表面に沿っての複数個
の半導体領域、前記半導体領域は上部表面と少なくとも
一個の側壁表面とを有しており、前記半導体領域の第一
部分は第一導電型を有しており、且つ前記半導体領域の
第二部分は第二導電型を有しており、 （ｂ）前記第一導電型の半導体領域の前記側壁に沿って
の絶縁領域 （ｃ）前記第二導電型の半導体領域の前記側壁に沿って
形成した金属コンタクト、を有することを特徴とするコ
ンタクト構成体。 - 【請求項２】 請求項１において、前記コンタクトが
前記第二導電型の半導体領域の前記上部表面に沿って延
在することを特徴とするコンタクト構成体。 - 【請求項３】 請求項１において、前記第一導電型が
Ｎ型であり且つ前記第二導電型がＰ型であることを特徴
とするコンタクト構成体。 - 【請求項４】 請求項１において、前記半導体装置が
バイポーラトランジスタであることを特徴とするコンタ
クト構成体。 - 【請求項５】 請求項４において、前記第一導電型の
半導体領域の一部がバイポーラエミッタコンタクトであ
ることを特徴とするコンタクト構成体。 - 【請求項６】 請求項４において、前記第一導電型の
半導体領域の一部がバイポーラコレクタコンタクトであ
ることを特徴とするコンタクト構成体。 - 【請求項７】 請求項４において、前記第二導電型の
半導体領域の少なくとも一部がバイポーラベースコンタ
クトであることを特徴とするコンタクト構成体。 - 【請求項８】 請求項１において、前記半導体装置が
電界効果トランジスタ装置であることを特徴とするコン
タクト構成体。 - 【請求項９】 請求項８において、前記第一導電型の
半導体領域の少なくとも一部がゲート領域であることを
特徴とするコンタクト構成体。 - 【請求項１０】 請求項８において、前記第二導電型
の半導体領域の少なくとも一部がソースコンタクト領域
であることを特徴とするコンタクト構成体。 - 【請求項１１】 請求項８において、前記第二導電型
の半導体領域の一部がドレイン領域であることを特徴と
するコンタクト構成体。 - 【請求項１２】 請求項１において、更に、前記半導
体領域の間で選択的に空間を開けた複数個の活性領域が
設けられていることを特徴とするコンタクト構成体。 - 【請求項１３】 請求項１２において、前記反応した
金属側壁コンタクトが更に前記活性領域を横断して延在
していることを特徴とするコンタクト構成体。 - 【請求項１４】 請求項７において、前記反応した金
属側壁コンタクトが更に前記ベース領域を横断して延在
していることを特徴とするコンタクト構成体。 - 【請求項１５】 請求項１０において、前記反応した
金属側壁コンタクトが更に前記ソース領域を横断して延
在していることを特徴とするコンタクト構成体。 - 【請求項１６】 請求項１１において、前記反応した
金属側壁コンタクトが更に前記ドレイン領域を横断して
延在していることを特徴とするコンタクト構成体。 - 【請求項１７】 請求項１において、前記第二導電型
の半導体領域が反応した金属上部コンタクトを有するこ
とを特徴とするコンタクト構成体。 - 【請求項１８】 請求項１７において、前記第二領域
上の前記反応した金属上部コンタクトが前記第一領域の
前記側壁迄延在していることを特徴とするコンタクト構
成体。 - 【請求項１９】 請求項１２において、前記活性領域
がエピタキシャル層から形成されていることを特徴とす
るコンタクト構成体。 - 【請求項２０】 請求項１において、前記半導体装置
がＢｉＣＭＯＳ装置であることを特徴とするコンタクト
構成体。 - 【請求項２１】 半導体装置用の第一レベルコンタク
ト構成体において、 （ａ）基板から延在しており且つ表面に沿っての複数個
の半導体領域、前記半導体領域は上部表面と、少なくと
も一つの側壁表面とを有しており、前記半導体領域の第
一部分は第一導電型を有しており、且つ前記半導体領域
の第二部分は第二導電型を有しており、（ｂ）前記第一
導電型の半導体領域の前記側壁のみに沿っての絶縁領域
、を有することを特徴とするコンタクト構成体。 - 【請求項２２】 請求項２１において、前記第一導電
型がＮ型であり且つ前記第二導電型がＰ型であることを
特徴とするコンタクト構成体。 - 【請求項２３】 請求項２１において、前記半導体装
置がバイポーラトランジスタであり、前記半導体領域の
一部が第一導電型のエミッタコンタクトであり、前記半
導体領域の別の部分が第一導電型のコレクタコンタクト
であり、且つ前記半導体領域の別の部分が第二導電型の
ベースコンタクトであることを特徴とするコンタクト構
成体。 - 【請求項２４】 請求項２１において、前記半導体装
置が電界効果トランジスタであり、前記半導体領域の一
部が第一導電型のゲートコンタクトであり、且つ前記半
導体領域の別の部分が第二導電型のドレインコンタクト
であることを特徴とするコンタクト構成体。 - 【請求項２５】 請求項２１において、前記半導体装
置がバイポーラトランジスタと電界効果トランジスタと
を有しており、前記半導体領域の一部が第一導電型のエ
ミッタコンタクトであり、別の部分が第一導電型のコレ
クタコンタクトであり、更に別の部分が第二導電型のベ
ースコンタクトであり、更に別の部分が第一導電型のゲ
ートであり、且つ更に別の部分が第二導電型のドレイン
コンタクトであることを特徴とするコンタクト構成体。 - 【請求項２６】 請求項２１において、前記反応した
金属側壁コンタクトが前記半導体装置の活性領域を横断
して延在していることを特徴とするコンタクト構成体。 - 【請求項２７】 請求項２１において、前記第一導電
型の半導体領域が反応した金属上部コンタクトを有する
ことを特徴とするコンタクト構成体。 - 【請求項２８】 請求項２７において、前記第一領域
上の前記反応した金属上部コンタクトが前記第二領域の
前記側壁迄延在していることを特徴とするコンタクト構
成体。 - 【請求項２９】 半導体装置上にスペーサ構成体を製
造する方法において、 （ａ）上部表面と少なくとも一つの第一側壁とを有して
おり第一導電型の複数個の半導体領域を形成し、（ｂ）
上部表面と少なくとも一つの第一側壁とを有しており第
二導電型の複数個の半導体領域を形成し、（ｃ）前記第
一導電型の半導体領域と前記第二導電型の半導体領域と
を包含する前記装置の上に絶縁層を形成し、 （ｄ）前記第二導電型の領域の側壁から前記絶縁層を除
去し、前記絶縁層の一部が前記第一導電型の半導体領域
の側壁上に残存する、上記各ステップを有することを特
徴とする方法。 - 【請求項３０】 請求項２９において、前記第二導電
型の側壁領域の選択部分上に反応された金属が形成され
ており、更に、 （ａ）前記装置上に金属を付着形成し、（ｂ）前記金属
の前記半導体領域との第一反応を行なわせ、 （ｃ）未反応の金属を除去する、 上記各ステップを有することを特徴とする方法。 - 【請求項３１】 請求項３０において、更に、前記金
属と前記領域との第二反応を有することを特徴とする方
法。 - 【請求項３２】 請求項３０において、前記反応した
金属が前記第二導電型の領域の選択部分の上部表面上に
形成されることを特徴とする方法。 - 【請求項３３】 請求項３１において、前記反応した
金属が前記第二導電型の領域の選択部分の上部表面上に
形成されることを特徴とする方法。 - 【請求項３４】 請求項３０において、前記反応した
金属が前記第一導電型の領域の上部表面の選択部分上に
形成されることを特徴とする方法。 - 【請求項３５】 請求項３１において、前記反応した
金属が前記第一導電型の領域の上部表面の選択部分の上
に形成されることを特徴とする方法。 - 【請求項３６】 請求項３０において、前記金属が、
チタン、タングステン、コバルト、クロム、ニッケル、
パラジウム、プラチナ、タンタル、バナジウム、モリブ
デンから構成されるグループから選択されるものである
ことを特徴とする方法。 - 【請求項３７】 請求項２９において、（ａ）前記装
置がバイポーラトランジスタであり、（ｂ）前記第一導
電型の領域が更にエミッタコンタクトとコレクタコンタ
クトを有しており、 （ｃ）前記第二導電型の領域がベースコンタクトである
、 ことを特徴とする方法。 - 【請求項３８】 請求項２９において、（ａ）前記装
置がＭＯＳＦＥＴトランジスタであり、（ｂ）前記第一
導電型の領域が更にゲートコンタクトを有しており、 （ｃ）前記第二導電型の領域が更にソースコンタクトと
ドレインコンタクトとを有する、ことを特徴とする方法
。 - 【請求項３９】 請求項２９において、（ａ）前記装
置がＢｉＣＭＯＳ構成であり、（ｂ）前記第一導電型の
領域が更にエミッタコンタクトとコレクタコンタクトと
ゲートとを有しており、（ｃ）前記第二導電型の領域が
更にベースコンタクトとソースコンタクトとドレインコ
ンタクトとを有する、ことを特徴とする方法。 - 【請求項４０】 請求項２９において、前記第一導電
型がＮ型であり且つ前記第二導電型がＰ型であることを
特徴とする方法。 - 【請求項４１】 半導体装置上に第一レベルコンタク
ト構成体を製造する方法において、 （ａ）ポリシリコン層をマスクし且つ第一導電型ドーパ
ントで注入し、 （ｂ）前記ポリシリコンをマスクし且つ第二導電型ドー
パントで注入し、 （ｃ）半導体基板上に窒化物層を付着形成し、（ｄ）複
数個の開口を形成するために前記ポリシリコン層をエッ
チングし、 （ｅ）前記構成体の表面に亘って熱酸化物層を形成し、
前記熱酸化物層は前記第二導電型のポリシリコン上より
も前記第一導電型のポリシリコン上において一層厚く、
（ｆ）前記第二導電型のポリシリコンの側壁上の前記酸
化物を実質的に除去するが前記第一導電型のポリシリコ
ンの側壁の分離のために前記第一導電型のポリシリコン
の側壁上に所定量の酸化物を残存させるように前記酸化
物をエッチングする、上記各ステップを有することを特
徴とする方法。 - 【請求項４２】 請求項４１において、前記酸化物形
成手段が蒸気中において約８００℃での酸化であること
を特徴とする方法。 - 【請求項４３】 請求項４１において、前記酸化物の
エッチングが弗化水素酸を使用して行なわれることを特
徴とする方法。 - 【請求項４４】 請求項４１において、更に、前記領
域の選択部分上にシリサイドを形成するステップを有し
ており、前記形成ステップが、更に、 （ａ）前記装置上に金属を付着形成し、（ｂ）前記金属
と前記ポリシリコンとの第一反応を行なわせ、 （ｃ）未反応の金属を除去する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項４５】 請求項４４において、更に、前記金
属と前記ポリシリコンとの第二反応を行なわせるステッ
プを有することを特徴とする方法。 - 【請求項４６】 請求項４４おいて、前記金属が、チ
タン、タングステン、コバルト、クロム、ニッケル、パ
ラジウム、プラチナ、タンタル、バナジウム、モリブデ
ンから構成されるグループから選択されるものであるこ
とを特徴とする方法。 - 【請求項４７】 請求項４１において、前記装置がバ
イポーラトランジスタであり、前記第一導電型の領域が
更にエミッタコンタクトとコレクタコンタクトとを有し
ており、且つ前記第二導電型の領域が更にベースコンタ
クトを有することを特徴とする方法。 - 【請求項４８】 請求項４１において、前記装置がＭ
ＯＳ電界効果トランジスタであり、前記第一導電型の領
域が更にゲートコンタクトを有しており、且つ前記第二
導電型の領域が更にソースコンタクトとドレインコンタ
クトとを有することを特徴とする方法。 - 【請求項４９】 請求項４１において、前記装置がＢ
ｉＣＭＯＳ構成体であり、前記第一導電型の領域が更に
エミッタコンタクト、コレクタコンタクト及びゲートを
有しており、前記第二導電型の領域が更にベースコンタ
クト、ソースコンタクト、ドレインコンタクトを有する
ことを特徴とする方法。 - 【請求項５０】 請求項４１において、前記第一導電
型がＮ型であり且つ第二導電型がＰ型であることを特徴
とする方法。 - 【請求項５１】 ＢｉＣＭＯＳ装置において、（ａ）
ＮＰＮバイポーラトランジスタ、（ｂ）ＣＭＯＳ装置、
前記ＣＭＯＳ装置はＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとを有しており、（ｃ）前記ＢｉＣＭＯＳ装
置用のポリシリコンコンタクト層、前記ポリシリコンコ
ンタクト層が、（イ）前記バイポーラトランジスタ用の
Ｐ型ポリシリコンベースコンタクト、前記ベースコンタ
クトは更にその上部表面と側壁上にシリサイド層を有し
ており、前記シリサイド層は更に前記バイポーラトラン
ジスタのベース領域に沿って延在しており、 （ロ）前記バイポーラトランジスタ用のＮ型ポリシリコ
ンエミッタコンタクト、前記エミッタコンタクトは酸化
物側壁を有しており、前記バイポーラベース領域上の前
記シリサイドは前記酸化物側壁迄延在し且つそれとコン
タクトしており、前記エミッタコンタクトは更に前記酸
化物側壁間において前記エミッタコンタクトの上部表面
に沿って延在するシリサイドを有しており、（ハ）前記
バイポーラトランジスタ用のＮ型コレクタコンタクト、
前記コレクタコンタクトは酸化物側壁及び前記側壁間に
おいて前記コレクタコンタクトの上部表面に沿って延在
するシリサイドを有しており、（ニ）前記ＮＭＯＳ及び
ＰＭＯＳトランジスタ用のＮ型ゲート、前記Ｎ型ゲート
は更に酸化物側壁と前記酸化物側壁の間においてその上
部表面に沿って延在するシリサイドを有しており、 （ホ）前記ＮＭＯＳ及びＰＭＯＳトランジスタの各々ヘ
の少なくとも一つのＮ型コンタクト、前記少なくとも一
つのＮ型コンタクトは酸化物側壁及びその上部表面に沿
って延在するシリサイドを有しており、（ヘ）前記ＮＭ
ＯＳ及びＰＭＯＳトランジスタ用のＰ型コンタクト、前
記Ｐ型コンタクトはその上部表面に沿って及びその側壁
に沿って延在するシリサイドを有しており、前記シリサ
イドは更に前記ＮＭＯＳ及びＰＭＯＳトランジスタの各
々へ前記Ｎ型コンタクト上の前記酸化物側壁迄前記ＮＭ
ＯＳ及びＰＭＯＳトランジスタの活性領域に沿って延在
しており、を有することを特徴とするＢｉＣＭＯＳ装置
。
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