JPS59138363A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59138363A JPS59138363A JP58011281A JP1128183A JPS59138363A JP S59138363 A JPS59138363 A JP S59138363A JP 58011281 A JP58011281 A JP 58011281A JP 1128183 A JP1128183 A JP 1128183A JP S59138363 A JPS59138363 A JP S59138363A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置及びその製造方法に係り、特に半導
体基板の主表面にバイポーラ素子とＭＩＳ（Ｍｅｔａｌ
Ｊｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ）ランジスタとが形成される半導体装置及びその製
造方法に関する。
体基板の主表面にバイポーラ素子とＭＩＳ（Ｍｅｔａｌ
Ｊｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ）ランジスタとが形成される半導体装置及びその製
造方法に関する。
従来、半導体基板の主表面にバイポーラ素子とＭ Ｉ
Ｓ ）ランジスタとが形成される半導体装置としては、
バイポーラトランジスタとＭＯＳ（Ｍｅｔ４Ｊ Ｑｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
とが形成されるものや、バイポーラトランジスタと０Ｍ
Ｏ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｑｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
とが形成されるもの等が知られている（特開５４−４６
４８９号公報、喘、開５５−９１８５７号公報、特開５
５−９９７６３号公報、特開５５−１５７２５７号公報
、特開５７−７５４５３号公報参照ン。
Ｓ ）ランジスタとが形成される半導体装置としては、
バイポーラトランジスタとＭＯＳ（Ｍｅｔ４Ｊ Ｑｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
とが形成されるものや、バイポーラトランジスタと０Ｍ
Ｏ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｑｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ） ）ランジスタ
とが形成されるもの等が知られている（特開５４−４６
４８９号公報、喘、開５５−９１８５７号公報、特開５
５−９９７６３号公報、特開５５−１５７２５７号公報
、特開５７−７５４５３号公報参照ン。
これ等を第１図を用いて説明する。第１図（１１〜αａ
はＮＰＮバイポーラトランジスタと０ＭＯ８）ランジス
タとが形成される半導体装置の主要な製造工程を示すも
ので、第１図（ａ）〜（ｅ）は主たる工程での概略断面
図紫示すものである。
はＮＰＮバイポーラトランジスタと０ＭＯ８）ランジス
タとが形成される半導体装置の主要な製造工程を示すも
ので、第１図（ａ）〜（ｅ）は主たる工程での概略断面
図紫示すものである。
←第１図（ａ））
Ｐ型半導体基体１にＮ型の高不純物濃度埋込み層２を形
成し、Ｎ型エピタキシャル層３を成長させ半導体基板を
形成する。次に、素子間分離のための２２層４、ＮＭＯ
Ｓトランジスタを形成するためのＰ型のウェル領域５を
形成する。さらに選択酸化法によって酸化膜層６、ＮＭ
ＯＳ）ランジスタ、ＰＭＯ８）ランジスタのゲート酸化
膜７を形成した後、バイボー２トランジスタのベース領
域１ｏを形成するためにホトレジスト膜８をマスクにし
てほう素イオン９を打込む。
成し、Ｎ型エピタキシャル層３を成長させ半導体基板を
形成する。次に、素子間分離のための２２層４、ＮＭＯ
Ｓトランジスタを形成するためのＰ型のウェル領域５を
形成する。さらに選択酸化法によって酸化膜層６、ＮＭ
ＯＳ）ランジスタ、ＰＭＯ８）ランジスタのゲート酸化
膜７を形成した後、バイボー２トランジスタのベース領
域１ｏを形成するためにホトレジスト膜８をマスクにし
てほう素イオン９を打込む。
（第１図（ｂ））
ホトレジスト膜８を除去した後、再びホトレジスト膜（
図示せず）を設けて、公知のホトエツチングによって、
ゲート酸化膜７にエミツタ窓１２を開けた後、ゲート電
極およびエミッタ電極に用いる多結晶シリコン層１１を
積層させ、多結晶シリコン層１１全面にバイポーラトラ
ンジスタのエミッタ電極となるＮ型不純物（例えばひ素
）をイオン打込み法によシ打込む。
図示せず）を設けて、公知のホトエツチングによって、
ゲート酸化膜７にエミツタ窓１２を開けた後、ゲート電
極およびエミッタ電極に用いる多結晶シリコン層１１を
積層させ、多結晶シリコン層１１全面にバイポーラトラ
ンジスタのエミッタ電極となるＮ型不純物（例えばひ素
）をイオン打込み法によシ打込む。
（第１図（Ｃ））
多結茜シリコン層１１にホトエツチングを施し、ＰＭＯ
８トランジスタ、ＮＭＯＳ）ランジスタのゲート電極１
１’、１１“およびＮＰＮバイポーラトランジスタのエ
ミッタ電極１１ ／／／を形成し、続いて酸化ｍ１３を
成長させた後、ＮＭＯＳトランジスタ、ＰＭＯ８）ラン
ジスタのソース、ドレイン形成のマスクとなる５ｊＣｈ
膜１４を公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒ １）ｅｐｏｓｉｔｉｏｎ）法により形成する。
８トランジスタ、ＮＭＯＳ）ランジスタのゲート電極１
１’、１１“およびＮＰＮバイポーラトランジスタのエ
ミッタ電極１１ ／／／を形成し、続いて酸化ｍ１３を
成長させた後、ＮＭＯＳトランジスタ、ＰＭＯ８）ラン
ジスタのソース、ドレイン形成のマスクとなる５ｊＣｈ
膜１４を公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒ １）ｅｐｏｓｉｔｉｏｎ）法により形成する。
（第１図（ｄ））
ＮＭＯＳ）ランジスタ部に窓あけをし、Ｎ型不純物の導
入によりＮ型のソース領域、ドレイン領域１６を形成す
る。
入によりＮ型のソース領域、ドレイン領域１６を形成す
る。
（第１図（ｅ））
再び、マスクとなる８ｊＯ２膜１７をＣＶ Ｊ）法で形
成し、ＰＭＯＳトランジスタ部およびバイボーラトラン
ジスタの外部ベース部の窓開けを行ない、Ｐｍ不純物の
導入によ、？Ｐ型のソース領域、ドレイン領域１８、外
部ベース領域１８′を形成する。
成し、ＰＭＯＳトランジスタ部およびバイボーラトラン
ジスタの外部ベース部の窓開けを行ない、Ｐｍ不純物の
導入によ、？Ｐ型のソース領域、ドレイン領域１８、外
部ベース領域１８′を形成する。
以上、ＮＭＯＳ）ランジスタ及びＰＭＯ８）ランジスタ
のゲート′竜極用の多結晶シリコンとバイポーラトラン
ジスタのエミッタ電極用の多結晶シリコンを同一工程で
作る従来技術の方法と構造を述べたが、この碌な従来の
半導体装置に於いては下記■の様な問題が有り、また、
従来の半導体装置の製造方法にはさらに下記■、■の様
な問題が有る。
のゲート′竜極用の多結晶シリコンとバイポーラトラン
ジスタのエミッタ電極用の多結晶シリコンを同一工程で
作る従来技術の方法と構造を述べたが、この碌な従来の
半導体装置に於いては下記■の様な問題が有り、また、
従来の半導体装置の製造方法にはさらに下記■、■の様
な問題が有る。
■ まず、ＮＭＯＳトランジスタ及びＰＭＯＢ）ランジ
スタのゲートに物としては、抵抗値が低いもの（亀イへ
の厚さとしては厚いもの）が良い。また、バイポーラト
ランジスタのエミッタ領域は多結晶シリコンＪｖｔｉ１
１のエミッタ電極にＮ型不純物をイオン打込みする必要
があるので、エミッタ電極としては、厚さが薄いものが
良い。
スタのゲートに物としては、抵抗値が低いもの（亀イへ
の厚さとしては厚いもの）が良い。また、バイポーラト
ランジスタのエミッタ領域は多結晶シリコンＪｖｔｉ１
１のエミッタ電極にＮ型不純物をイオン打込みする必要
があるので、エミッタ電極としては、厚さが薄いものが
良い。
第１図に示す従来の半導体装置ではこれ等を同時に満足
することはで＠ない。
することはで＠ない。
例えば、エミッタ電極が多結晶シリコンによりて形成さ
れる場合、バイポーラトランジスタの高周波特性を向上
させる点からエミッタ領域の不純物としては、ひ素が用
いられ、また、’Ｆｈ流増幅率の制御の容易性の点から
イオンＪ］込み法を用いることが好ましい。しかし、多
結晶シリコンへのイオン打込みによυ同−深さのエミッ
タ領域を形成する場合、多結晶シリコンの厚さに比列し
てイオン１込み祈を増加させる必要が生じる。これは、
多結晶シリコン中のひ素の拡販係数は、単結晶中に比べ
て、２桁以上大きいため、イオン打込み後の熱処理の初
期の段１壱で、多結晶シリコン中のひ素議度は、イオン
打込み量を多結晶シリコン膜の厚さで割った１直となる
ことに起因する。
れる場合、バイポーラトランジスタの高周波特性を向上
させる点からエミッタ領域の不純物としては、ひ素が用
いられ、また、’Ｆｈ流増幅率の制御の容易性の点から
イオンＪ］込み法を用いることが好ましい。しかし、多
結晶シリコンへのイオン打込みによυ同−深さのエミッ
タ領域を形成する場合、多結晶シリコンの厚さに比列し
てイオン１込み祈を増加させる必要が生じる。これは、
多結晶シリコン中のひ素の拡販係数は、単結晶中に比べ
て、２桁以上大きいため、イオン打込み後の熱処理の初
期の段１壱で、多結晶シリコン中のひ素議度は、イオン
打込み量を多結晶シリコン膜の厚さで割った１直となる
ことに起因する。
ＭＯＳ）ランジスタのケート’ａｆ、’１として多結晶
シリコンを用いた場合、厚さを３０００人程度に厚くシ
、さらに通常シんを拡散して、充分抵抗を下げる（通冨
２０Ω／ ｓ ｑ ）。ところが３０００人程度の厚さ
の多結晶シリコンによって形成されるエミッタ電極にひ
素イオン打込みしてエミッタ領域を形成しようとする場
合、心安な打込み量は２×１０”／ｃｎｌである。
シリコンを用いた場合、厚さを３０００人程度に厚くシ
、さらに通常シんを拡散して、充分抵抗を下げる（通冨
２０Ω／ ｓ ｑ ）。ところが３０００人程度の厚さ
の多結晶シリコンによって形成されるエミッタ電極にひ
素イオン打込みしてエミッタ領域を形成しようとする場
合、心安な打込み量は２×１０”／ｃｎｌである。
高ａ腿のイオン打込みには長い時間が必要（例えば２
Ｘ １０１６／ａｉｒ のイオンを打込むには２０分
必喪）であるので、多結晶シリコン層の厚さを約半分（
約１５０ＯＡ）にすれば、その時間は短くなるが、ＣＭ
ＯＳトランジスタのゲート電極の抵抗値が大きくなると
いう問題が生じる。
Ｘ １０１６／ａｉｒ のイオンを打込むには２０分
必喪）であるので、多結晶シリコン層の厚さを約半分（
約１５０ＯＡ）にすれば、その時間は短くなるが、ＣＭ
ＯＳトランジスタのゲート電極の抵抗値が大きくなると
いう問題が生じる。
■ ゲート酸化膜７の汚染、膜厚変化の問題。すなわち
、ゲート酸化膜７形成後にホトエツチング工程が２度（
第１図の（２）と（４）の工程）有シ、ゲート膜７が汚
染されたり、膜厚が変化することによるＮｊＯＳトラン
ジスタの閾値電圧変動の原因となる。ＭＯＳトランジス
タの高速、高集積化のためにゲート酸化膜７が薄くなる
ほど、この問題が厳しくなる。
、ゲート酸化膜７形成後にホトエツチング工程が２度（
第１図の（２）と（４）の工程）有シ、ゲート膜７が汚
染されたり、膜厚が変化することによるＮｊＯＳトラン
ジスタの閾値電圧変動の原因となる。ＭＯＳトランジス
タの高速、高集積化のためにゲート酸化膜７が薄くなる
ほど、この問題が厳しくなる。
■ ＭＯＳ ）ランジスタの金属ゲート材料との両立が
できない６Ｍ０８）ランジスタのゲート′電極材料は、
回路の尚速比のため、金穐シリサイド（例えばモリブデ
ンシリサイド等）や高融点金属（例えはタングステン等
）が用いられる傾回にあるが、これらは、−不純物拡散
工程を兼ねた多結晶シリコンエミッタ電極とは両立でき
ない。
できない６Ｍ０８）ランジスタのゲート′電極材料は、
回路の尚速比のため、金穐シリサイド（例えばモリブデ
ンシリサイド等）や高融点金属（例えはタングステン等
）が用いられる傾回にあるが、これらは、−不純物拡散
工程を兼ねた多結晶シリコンエミッタ電極とは両立でき
ない。
また、上記の■〜■の他にＮＰＮバイポーラトランジス
タとＮＭＯＳ トランジスタを形成する場合バイポーラ
トランジスタの電流増巾率（ｈｒｇ）の制御が困難とな
る。バイポーラトランジスタのエミッタ領域形成（第１
図工程（６））の後にＮＭＯＳ）ランジスタのソース領
域及びドレイン領域形成工程（第１図ａυ）を行なわざ
るを得ないが、エミッタ領域と同−Ｎｉｉ不純物でるる
ひ素を用いると、エミッタ領域と同程度の熱処理を必要
とし、バイポーラトランジスタの電流増巾率が変動しや
すくなる。
タとＮＭＯＳ トランジスタを形成する場合バイポーラ
トランジスタの電流増巾率（ｈｒｇ）の制御が困難とな
る。バイポーラトランジスタのエミッタ領域形成（第１
図工程（６））の後にＮＭＯＳ）ランジスタのソース領
域及びドレイン領域形成工程（第１図ａυ）を行なわざ
るを得ないが、エミッタ領域と同−Ｎｉｉ不純物でるる
ひ素を用いると、エミッタ領域と同程度の熱処理を必要
とし、バイポーラトランジスタの電流増巾率が変動しや
すくなる。
この株な問題はＣＭＵＳ）ランジスタに限らず、ＰＭＯ
８）ランジスタたけ、ＮＭＯＳトランジスタだけの場合
等の一般的なＭＩＳ）ランジスタと、ＮＰＮバイポーラ
トランジスタに限らずＰＮＰバイポーラトランジスタ、
ＰＮＰＮサイリスタ等の一般のバイポーラ素子とが同一
半導体基板に形成される半導体装置に於いて同様に生じ
る。
８）ランジスタたけ、ＮＭＯＳトランジスタだけの場合
等の一般的なＭＩＳ）ランジスタと、ＮＰＮバイポーラ
トランジスタに限らずＰＮＰバイポーラトランジスタ、
ＰＮＰＮサイリスタ等の一般のバイポーラ素子とが同一
半導体基板に形成される半導体装置に於いて同様に生じ
る。
本発明の目的は上記■〜■の課題を屡決する半導体装置
の製造方法を提供することにある。
の製造方法を提供することにある。
上記目的を達成する本発明半導体装置の特徴とするとこ
ろは、半導体基板の主表面に少なくともＭ Ｉ Ｓ、
）ランジスタと、該ＭＩＳ）ランジスタのケート電極と
１ｉＪ−材料からなる少なくとも一つの電極を有するバ
イポーラ素子とが形成される半導体装置に於いて、上記
ＭＩＳ）ランジスタのゲート′電極の厚さは、上記バイ
ポーラ素子の少なくとも一つの電極の厚さより厚いこと
にある。
ろは、半導体基板の主表面に少なくともＭ Ｉ Ｓ、
）ランジスタと、該ＭＩＳ）ランジスタのケート電極と
１ｉＪ−材料からなる少なくとも一つの電極を有するバ
イポーラ素子とが形成される半導体装置に於いて、上記
ＭＩＳ）ランジスタのゲート′電極の厚さは、上記バイ
ポーラ素子の少なくとも一つの電極の厚さより厚いこと
にある。
また、本発明半導体装置の製造方法の特徴とするところ
は、半導体基板の主表面に少なくともＭＩＳ）ランジス
タと、多結晶シリコンからなる少なくとも一つの電極を
有するバイポーラ素子とが形成される半導体装置の製造
方法に於いて、少なくとも ｆｌ＋ 上記半導体基板の主表面にゲート酸化膜を形
成する工程、 （２）少なくとも上記ゲート酸化膜上に第１の電極層を
積層する工程、 （３） 上記第１の゛成極層を選択的に除去して、上
記ＭＩＳ）ランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板の主表面に多結晶シリコンよｐな
る第２の電極層を積層する工程、 （６）上記第２の成極層を選択的に除去して、上記バイ
ポーラ素子の少なくとも一つの電極を形成する工程、 全具備することにある。
は、半導体基板の主表面に少なくともＭＩＳ）ランジス
タと、多結晶シリコンからなる少なくとも一つの電極を
有するバイポーラ素子とが形成される半導体装置の製造
方法に於いて、少なくとも ｆｌ＋ 上記半導体基板の主表面にゲート酸化膜を形
成する工程、 （２）少なくとも上記ゲート酸化膜上に第１の電極層を
積層する工程、 （３） 上記第１の゛成極層を選択的に除去して、上
記ＭＩＳ）ランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板の主表面に多結晶シリコンよｐな
る第２の電極層を積層する工程、 （６）上記第２の成極層を選択的に除去して、上記バイ
ポーラ素子の少なくとも一つの電極を形成する工程、 全具備することにある。
以下本発明を実施例に基づき詳純に説明する。
第２図（１）〜圓は本発明の一実施例となるＮＰＮバイ
ポーラトランジスタと０ＭＯ８）ランジスタとが形成さ
れる半導体装置の主要な製造工程を示すもので、第２図
（ａ）〜（ｆ）は主たる工程での概略断面図を示すもの
である。
ポーラトランジスタと０ＭＯ８）ランジスタとが形成さ
れる半導体装置の主要な製造工程を示すもので、第２図
（ａ）〜（ｆ）は主たる工程での概略断面図を示すもの
である。
（第２図（ａ））
比抵抗１０Ω・錦のＰ型シリコン基体１に、選択的にア
ンチモン等の不紳物を熱拡散して高不純物礎に埋込み層
２を形成した後に、Ｎ型のエピタキシャル層３（比抵抗
１Ω・（７）、厚さ６μｍ）を成長させ半導体基板を形
成する。続いて、Ｐ型の素子間分離層４（深さ８μｍ）
、ＮＭＯＳトランジスタ形成のだめのＰ型ウェル領域５
（表面不純物濃度Ｉ Ｘ １０”／ｌｙｎ” 、深さ４
μｍ）を形成し、さらに、シリコン窒化膜を用いた通常
の選択酸化法によシ、厚い酸化膜６（厚さ１μｍ）、ゲ
ート酸化膜７（厚さ３００Ａ）を形成する。ここまでは
、第１図に示す従来技術と同様である。
ンチモン等の不紳物を熱拡散して高不純物礎に埋込み層
２を形成した後に、Ｎ型のエピタキシャル層３（比抵抗
１Ω・（７）、厚さ６μｍ）を成長させ半導体基板を形
成する。続いて、Ｐ型の素子間分離層４（深さ８μｍ）
、ＮＭＯＳトランジスタ形成のだめのＰ型ウェル領域５
（表面不純物濃度Ｉ Ｘ １０”／ｌｙｎ” 、深さ４
μｍ）を形成し、さらに、シリコン窒化膜を用いた通常
の選択酸化法によシ、厚い酸化膜６（厚さ１μｍ）、ゲ
ート酸化膜７（厚さ３００Ａ）を形成する。ここまでは
、第１図に示す従来技術と同様である。
次にＰＭＯ８）ランジスタ及びＮＭＯ８）ランジスタの
ゲート′鴫極となる厚さ約３５００人の多結晶シリコン
層１１を公知技術によって積ノーする。次に多結晶シリ
コン層１１ヘルん等のＮ型不純物を拡散して、抵抗値を
小さく（約２０Ω／Ｓｑ）する。
ゲート′鴫極となる厚さ約３５００人の多結晶シリコン
層１１を公知技術によって積ノーする。次に多結晶シリ
コン層１１ヘルん等のＮ型不純物を拡散して、抵抗値を
小さく（約２０Ω／Ｓｑ）する。
本実施例に於いて、多結晶シリコン層１１を形成し、ゲ
ート酸化膜７が多結晶シリコン層１１によって槌われる
ため、従来技術で述べた様な、ゲート酸化膜７の汚呆や
膜厚変化を生じることはない。なお、ＭＯＳトランジス
タのゲート電極としては、多結晶シリコン１１の代シに
、金属シリサイド（例えぼモリブデンシリサイド）や高
融点金属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミンタ電極と共用する方法で
は、これら金属系電極を用いることはできない。
ート酸化膜７が多結晶シリコン層１１によって槌われる
ため、従来技術で述べた様な、ゲート酸化膜７の汚呆や
膜厚変化を生じることはない。なお、ＭＯＳトランジス
タのゲート電極としては、多結晶シリコン１１の代シに
、金属シリサイド（例えぼモリブデンシリサイド）や高
融点金属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミンタ電極と共用する方法で
は、これら金属系電極を用いることはできない。
（第２図（ｂ））
多結晶シリコン層１１を公知のホトエツチング方法によ
ってエツチングして、ＰＮ１０Ｓトランジスタのゲート
’ｉｉ：ｆｉｌｌ’及びＮＭＯＳトランジスタのゲート
電極１１“を形成する。次に、公知の酸化工程を施し、
ＭＯＳトランジスタのゲート電極ｉｉ’、ｉｉ“の多結
晶シリコン表面に酸化膜１３（厚さ５００人）、ＮＰＮ
バイポーラトランジスタ形成部に酸化膜１３′ （厚さ
５００人）を形成する。向、ゲート電極１１’、１１“
が金属系１体の楊せ、酸化工程の代シにＣＶＤ欲による
酸化膜を被着させてもよい。
ってエツチングして、ＰＮ１０Ｓトランジスタのゲート
’ｉｉ：ｆｉｌｌ’及びＮＭＯＳトランジスタのゲート
電極１１“を形成する。次に、公知の酸化工程を施し、
ＭＯＳトランジスタのゲート電極ｉｉ’、ｉｉ“の多結
晶シリコン表面に酸化膜１３（厚さ５００人）、ＮＰＮ
バイポーラトランジスタ形成部に酸化膜１３′ （厚さ
５００人）を形成する。向、ゲート電極１１’、１１“
が金属系１体の楊せ、酸化工程の代シにＣＶＤ欲による
酸化膜を被着させてもよい。
（第２図（Ｃ））
ホトレジスト膜８をマスクにして、ＮＰＮノζイボーラ
トランジスタのベース領域ｌＯ形成のためにほう素９の
イオン打込みを行なう（エネルギー８０ｋｅＶ、打込４
７１２ Ｘ １０”／ｃｔｒｌ）。
トランジスタのベース領域ｌＯ形成のためにほう素９の
イオン打込みを行なう（エネルギー８０ｋｅＶ、打込４
７１２ Ｘ １０”／ｃｔｒｌ）。
（巣２図（ｄ））
ホトレジスト膜８を除去した後、再びホトレジスト膜（
図示せず）を設けて、公知のホトエツチングによってゲ
ート酸化膜１３′にＮ Ｐ Ｎ ”イポーラトランジス
タのエミッタ領域を形成するだめの窓１２を開けた後、
ＮＰＮバイポーラトランジスタのエミッタ電極となる厚
さ約１５００人の多結晶シリコン層１．９を公知の方法
で積層する。この多結晶シリコン層１９の抵抗は８０Ω
・ｓｑであシ、厚さが多結晶シリコン層１１より薄いの
で、多結晶シリコン層１１よシ抵抗は大きくなる。
図示せず）を設けて、公知のホトエツチングによってゲ
ート酸化膜１３′にＮ Ｐ Ｎ ”イポーラトランジス
タのエミッタ領域を形成するだめの窓１２を開けた後、
ＮＰＮバイポーラトランジスタのエミッタ電極となる厚
さ約１５００人の多結晶シリコン層１．９を公知の方法
で積層する。この多結晶シリコン層１９の抵抗は８０Ω
・ｓｑであシ、厚さが多結晶シリコン層１１より薄いの
で、多結晶シリコン層１１よシ抵抗は大きくなる。
（第２図（ｅ））
公知のエツチングによって、ＮＭＯ８）ランジスタ形成
領域の多結晶シリコン層１９及び酸化膜１３を除去する
。次いで、ひ紫イオン打込み（エネルギーｌ Ｑ ｋ
ｅ Ｖ ％打込ｉｒｌ Ｘ １０１６／ｃｒｌ） ｆ何
ない、ＮＭＯＳトランジスタのソース、ドレイン領域と
エミッタ領域の多結晶シリコン層１９“とにひ素イオン
が打込まれる。この後、熱処理（ｘｏｏｏＣ，３０分）
を施し、ＮＭＯ８）ランジスタのソース、ドレイン領域
１６の形成と同時にエミッタ領域１２′全形成する。
領域の多結晶シリコン層１９及び酸化膜１３を除去する
。次いで、ひ紫イオン打込み（エネルギーｌ Ｑ ｋ
ｅ Ｖ ％打込ｉｒｌ Ｘ １０１６／ｃｒｌ） ｆ何
ない、ＮＭＯＳトランジスタのソース、ドレイン領域と
エミッタ領域の多結晶シリコン層１９“とにひ素イオン
が打込まれる。この後、熱処理（ｘｏｏｏＣ，３０分）
を施し、ＮＭＯ８）ランジスタのソース、ドレイン領域
１６の形成と同時にエミッタ領域１２′全形成する。
（第２図（ｆ））
（ｆ） ハ、公知のＣＶＤ法に、１）酸化Ｉｔ！１７（
厚さ２０００人）を形成し、ホトエンチング工程を施し
、ＮＭＯＳトランジスタ部をマスクし、ＰＭＯ８）ラン
ジスタ部の酸化膜、多結晶シリコン１９を除去すると同
時にＮＰＮバイポーラトランジスタ部のエミンタ領域り
２′上の多結晶電極１工”を、ＣＶＤ法によって形成さ
れた酸化膜１７“をマスクにして形成する。なお、ＣＶ
Ｄ法によって形成された酸化膜１７の代りに、ホトレジ
スト膜（図示せず）のみで多結晶シリコンの加工を行な
っても良い。
厚さ２０００人）を形成し、ホトエンチング工程を施し
、ＮＭＯＳトランジスタ部をマスクし、ＰＭＯ８）ラン
ジスタ部の酸化膜、多結晶シリコン１９を除去すると同
時にＮＰＮバイポーラトランジスタ部のエミンタ領域り
２′上の多結晶電極１工”を、ＣＶＤ法によって形成さ
れた酸化膜１７“をマスクにして形成する。なお、ＣＶ
Ｄ法によって形成された酸化膜１７の代りに、ホトレジ
スト膜（図示せず）のみで多結晶シリコンの加工を行な
っても良い。
続いて、はう素のイオン打込みを行ない（エネルギー１
００ ｋ ｅ Ｖ、打込３１ ｘ ｉ Ｏ”／ｉ；ｎＬ
熱処理（９５０ｒ、２０分）を施して、ＰＭＯ８）ラン
ジスタのソース領域及びドレイン領域１８、ＮＰＮバイ
ポーラトランジスタの外部ベース領域１８“を形成する
。この外部ベース領域１８“は、エミッターｒｔ、極１
１ ＃／に対して自己整合方式で形成され、外部ベース
抵抗の低減効果が大きい。
００ ｋ ｅ Ｖ、打込３１ ｘ ｉ Ｏ”／ｉ；ｎＬ
熱処理（９５０ｒ、２０分）を施して、ＰＭＯ８）ラン
ジスタのソース領域及びドレイン領域１８、ＮＰＮバイ
ポーラトランジスタの外部ベース領域１８“を形成する
。この外部ベース領域１８“は、エミッターｒｔ、極１
１ ＃／に対して自己整合方式で形成され、外部ベース
抵抗の低減効果が大きい。
以上、本発明の一実施例を述べたが、本発明の実施例効
果を、まとめると次の様になる。
果を、まとめると次の様になる。
■ ＮＰＮバイポーラトランジスタのエミッタ電極の厚
さは、ＣＭＯ８）ランジスタのゲート電極の厚さに比べ
て薄くなるので、ＣＭＯＳトランジスタのゲート電極１
１’、１１“の抵抗は、ＮＰＮバイポーラトランジスタ
のエミンタ電ｇ １１ ′の抵抗より小さくなる。
さは、ＣＭＯ８）ランジスタのゲート電極の厚さに比べ
て薄くなるので、ＣＭＯＳトランジスタのゲート電極１
１’、１１“の抵抗は、ＮＰＮバイポーラトランジスタ
のエミンタ電ｇ １１ ′の抵抗より小さくなる。
また、多結晶シリコンよシなるエミッタ電極ｌｔ／／ｌ
の厚さく約１５００人）は多結晶シリコンよシなるゲー
ト電極１１’、１１“の厚さく約３５００人）よシ薄い
ので、前述した様にひ素等のイオン打込み景を従来に比
べて少なくでき、イオン打込み時間を短縮できる。
の厚さく約１５００人）は多結晶シリコンよシなるゲー
ト電極１１’、１１“の厚さく約３５００人）よシ薄い
ので、前述した様にひ素等のイオン打込み景を従来に比
べて少なくでき、イオン打込み時間を短縮できる。
ゲート電極１１’、１１”形成後に別途エミッタ領域１
１＃を形成することにより次の利点が生じる。
１＃を形成することにより次の利点が生じる。
＠ ゲート酸化膜７が多結晶シリコン層１１によって惜
われるため、ゲート酸化膜７の汚染や膜厚変化を生じる
ことはない（第２図（ａ））。
われるため、ゲート酸化膜７の汚染や膜厚変化を生じる
ことはない（第２図（ａ））。
θ ＭＯ８Ｉ−ランジスタのゲート電極１１′。
１１“とじて前述した様な金属系金属をも用いることが
できる。
できる。
本実施例から得られる他の効果を次に列記する。
■ ＮＰＮバイポーラトランジスタの電流増幅率（ｈｒ
ｚ）の制御が容易となる。これは、エミッタ領域１２′
形成の熱処理（１０００ｔ？、３０分）後の主な熱処理
は、ＰＭＯＳトランジスタのソース領域１８及びドレイ
ン領域１８形成の熱処理のみであることによる。はう素
の拡散係数は、エミッタ領域１２′の形成に用いている
ひ素の拡散係数に比べ１ｏｏｏＣで約２倍大きく、例え
ば、０．４μｍの接合深さを得るのに、９５０Ｃ，２０
分程度で十分であシ、先に１００００，３０分で形成し
たひ累の不純物分布に殆んど影響を与えない。
ｚ）の制御が容易となる。これは、エミッタ領域１２′
形成の熱処理（１０００ｔ？、３０分）後の主な熱処理
は、ＰＭＯＳトランジスタのソース領域１８及びドレイ
ン領域１８形成の熱処理のみであることによる。はう素
の拡散係数は、エミッタ領域１２′の形成に用いている
ひ素の拡散係数に比べ１ｏｏｏＣで約２倍大きく、例え
ば、０．４μｍの接合深さを得るのに、９５０Ｃ，２０
分程度で十分であシ、先に１００００，３０分で形成し
たひ累の不純物分布に殆んど影響を与えない。
■ ＮＰＮバイポーラトランジスタのエミッタ領域１２
′を形成する際の不純物打込みとＮＭＯＳトランジスタ
のソース領域１６及びドレイン領域１６を形成する際の
不純物打込みとを共用でき、工程を簡略化できる（第２
図αＤ）。
′を形成する際の不純物打込みとＮＭＯＳトランジスタ
のソース領域１６及びドレイン領域１６を形成する際の
不純物打込みとを共用でき、工程を簡略化できる（第２
図αＤ）。
θ ＰＭＯ８）ランジスタのソース領域１８及びドレイ
ン領域１８形成のホトエツチングと、ＮＰＮバイポーラ
トランジスタのエミッタ電極ｉ １ ／／／形成のホト
エツチングを同一工程で行なえ、工程を簡略化できる（
第２図０３））。
ン領域１８形成のホトエツチングと、ＮＰＮバイポーラ
トランジスタのエミッタ電極ｉ １ ／／／形成のホト
エツチングを同一工程で行なえ、工程を簡略化できる（
第２図０３））。
■ ＰＭＯＳトランジスタのソース領域１８及びドレイ
ン領域１８形成と、ＮＰＮバイポーラトランジスタの外
部ベース領域１８“形成を同一の不純物導入工程で行な
え、工程を簡略化できる（第２図α滲）。
ン領域１８形成と、ＮＰＮバイポーラトランジスタの外
部ベース領域１８“形成を同一の不純物導入工程で行な
え、工程を簡略化できる（第２図α滲）。
以上本発明の実施例に於いては、ＣＭＯＳトランジスタ
とＮＰＮバイポーラトランジスタとが同一半導体基板に
形成される半導体装置を例にとって説明したが、本発明
はこれに限定されることはなく、ＰＭＯ８）ランジスタ
、ＮＭＯ８）ランジスタ等の一般的なＭＩＤ）ランジス
タと、ＰＮＰバイポーラトランジスタ、ＰＮＰＮサイリ
スタ等の一般的なバイポーラ素子とが同一半導体基板に
形成される半導体装置に於いても適用できることは容易
に理解できるであろう。
とＮＰＮバイポーラトランジスタとが同一半導体基板に
形成される半導体装置を例にとって説明したが、本発明
はこれに限定されることはなく、ＰＭＯ８）ランジスタ
、ＮＭＯ８）ランジスタ等の一般的なＭＩＤ）ランジス
タと、ＰＮＰバイポーラトランジスタ、ＰＮＰＮサイリ
スタ等の一般的なバイポーラ素子とが同一半導体基板に
形成される半導体装置に於いても適用できることは容易
に理解できるであろう。
本発明は、これ等実施例に限定されることなく本発明の
思想の範囲内で種々の変形が可能である。
思想の範囲内で種々の変形が可能である。
以上述べた様に本発明によれば、従来技術が有する上記
■〜■の、Ｊ、ｔｍを解決する半導体装置及びその製造
方法を得ることができる。
■〜■の、Ｊ、ｔｍを解決する半導体装置及びその製造
方法を得ることができる。
第１図は従来技術であるＮＰＮバイポーラトランジスタ
と０ＭＯ８）ランジスタとが形成される半導体装置の主
要な工程を示す図及び概略断面図、第２図は本発明の一
実施例となるＮＰＮバイポーラトランジスタと０ＭＯ８
）ランジスタとが形成される半導体装置の主要な工程を
示す図及び概略断面図である。
と０ＭＯ８）ランジスタとが形成される半導体装置の主
要な工程を示す図及び概略断面図、第２図は本発明の一
実施例となるＮＰＮバイポーラトランジスタと０ＭＯ８
）ランジスタとが形成される半導体装置の主要な工程を
示す図及び概略断面図である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主表面に少なくともＭＩＳ）ランジス
タと、該ＭＩＳ）ランジスタのゲート電極と同一材料か
らなる少なくとも一つの電極を有するバイポーラ素子と
が形成される半導体装置に於いて、上記ＭｉＳ）ランジ
スタのゲート電極の厚さは、上記バイポーラ素子の少な
くとも一つの電極の厚さよシ厚いことを％徴とする半導
体装置。 ２、特許請求の範囲第１項に於いて、上記バイポーラ素
子の！極のうち少なくとも一つと上記ＭＩＳトランジス
タのゲート電極とは多結晶シリコンよシなることを特徴
とする半導体装置。 ３、特許請求の範囲第１項に於いて、上記バイポーラ素
子はバイポーラトランジスタであることを％徴とする半
導体装置。 ４、 特許請求の範囲第３項に於いて、上記バイポー
ラトランジスタの電極はエミンタ電極であることを特徴
とする半導体装置。 ５、特許請求の範囲第１項に於いて、上記ＭＩＳトラン
ジスタはＣＭＯ８ト）ンジスタであることを特徴とする
半導体装置。 ６、半導体基板の主表面に少なくともＭＩＳ）ランジス
タと、多結晶シリコンからなる少なくとも一つの電極を
有するバイポーラ素子とが形成される半導体装置の製造
方法に於いて、少なくとも（１）上記半導体基板の主表
面にゲート酸化膜を形成する工程、 （２）少なくとも上記ゲート酸化膜上に第１の’ｒｔ極
層を積層する工程、 （３） 上記第１の電極層を選択的に除去して、上記
Ｍ Ｉ Ｓ Ｉ−ランジスタのゲート電極を形成する工
程、 （４）少なくとも上記ゲート電極の表面に酸化、膜を形
成する工程、 （５１上記半導体基板の主表面に多結晶シリコンよシな
る第２の電極層を積層する工程、 （６）上記第２の電極層を選択的に除去して、上記バイ
ポーラ素子の少なくとも一つの１！極を形成する工程、 を具備することを特徴とする半導体装置の製造方法。 ７、特許請求の範囲第６項に於いて、上記第１の電極層
は多結晶シリコンよりなることを特徴とする半導体装置
の製造方法。 ８、特許請求の範囲第６項に於いて、上記第１の電極層
は、金属シリサイドまたはタングステン等の高融点金属
よりなることを特徴とする半導体装置の製造方法。 ９、特許請求の範囲第６項に於いて、上記バイポーラ素
子はバイポーラトランジスタであることを％［とする半
導体装置の製造方法。 ｉｏ、 ｑ＋許請求の範囲第９項に於いて、上記バイポ
ーラトランジスタの電極はエミッタ電極であることを特
徴とする半導体装置の製造方法。 １１、特許請求の範囲第６項に於いて、上記ＭＩ８トラ
ンジスタはＣＭＯＢ））ンジスタであることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011281A JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011281A JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197967A Division JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138363A true JPS59138363A (ja) | 1984-08-08 |
| JPH0517701B2 JPH0517701B2 (ja) | 1993-03-09 |
Family
ID=11773606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011281A Granted JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138363A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373552A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| US4845532A (en) * | 1985-03-23 | 1989-07-04 | Stc Plc | Semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591858A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5591857A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-01-28 JP JP58011281A patent/JPS59138363A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591858A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5591857A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845532A (en) * | 1985-03-23 | 1989-07-04 | Stc Plc | Semiconductor devices |
| JPS6373552A (ja) * | 1986-09-16 | 1988-04-04 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0517701B2 (ja) | 1993-03-09 |
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