JP3053941B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3053941B2 JP3053941B2 JP3341175A JP34117591A JP3053941B2 JP 3053941 B2 JP3053941 B2 JP 3053941B2 JP 3341175 A JP3341175 A JP 3341175A JP 34117591 A JP34117591 A JP 34117591A JP 3053941 B2 JP3053941 B2 JP 3053941B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ半導体装置におけ
るトランジスタおよびその形成方法に関するものであ
り、特にそのゲート電極に関するものである。
るトランジスタおよびその形成方法に関するものであ
り、特にそのゲート電極に関するものである。
【０００２】
【従来の技術】従来のＥＰＲＯＭ半導体装置の製造工程
の一例を図２により説明する。
の一例を図２により説明する。
【０００３】半導体装置の製造工程をその断面で示す図
２において、まず、Ｐ型シリコン基板１の表面に通常の
ＬＯＣＯＳ法で選択的に厚さ５０００Åのフィールド酸
化膜２を形成して該基板１をアクティブ領域とフィール
ド領域に分けた後、再度酸化処理を施すことにより基板
１のアクティブ領域の表面に第１のゲート酸化膜として
厚さ２００Åのシリコン酸化膜３を形成する（図２
ａ）。
２において、まず、Ｐ型シリコン基板１の表面に通常の
ＬＯＣＯＳ法で選択的に厚さ５０００Åのフィールド酸
化膜２を形成して該基板１をアクティブ領域とフィール
ド領域に分けた後、再度酸化処理を施すことにより基板
１のアクティブ領域の表面に第１のゲート酸化膜として
厚さ２００Åのシリコン酸化膜３を形成する（図２
ａ）。
【０００４】次に、全面に厚さ２０００Åのポリシリコ
ン層を堆積させ、リンなどの不純物を高濃度に導入した
後、フォトリソグラフィ技術によりポリシリコン層をパ
ターニングし、フローティングゲート４を前記シリコン
酸化膜３上に形成する（図２ｂ）。
ン層を堆積させ、リンなどの不純物を高濃度に導入した
後、フォトリソグラフィ技術によりポリシリコン層をパ
ターニングし、フローティングゲート４を前記シリコン
酸化膜３上に形成する（図２ｂ）。
【０００５】さらに、自己整合技術により、ヒ素などの
不純物をシリコン基板１に導入し、ソース・ドレイン領
域となるＮ型拡散層５を形成する（図２ｂ）。
不純物をシリコン基板１に導入し、ソース・ドレイン領
域となるＮ型拡散層５を形成する（図２ｂ）。
【０００６】次に、全面に第２のゲート酸化シリコン膜
６を厚さ２００Åで形成した後、厚さ２０００Åのポリ
シリコン層を全面に堆積し、それに対して、リンなどの
不純物を高濃度に不純物を導入しその後、ホトリソグラ
フィ技術によるパターニングによりコントロールゲート
７を形成する（図２ｃ）。
６を厚さ２００Åで形成した後、厚さ２０００Åのポリ
シリコン層を全面に堆積し、それに対して、リンなどの
不純物を高濃度に不純物を導入しその後、ホトリソグラ
フィ技術によるパターニングによりコントロールゲート
７を形成する（図２ｃ）。
【０００７】そして、全面を厚さ８０００Åの中間絶縁
膜８で覆いこの中間絶縁膜７にコンタクトホール９を開
け、そのコンタクトホール９を通してＥＰＲＯＭ型半導
体のＮ型拡散層５と接続するように厚さ１０００Åのア
ルミニウム配線１０を設ける（図２ｃ）。
膜８で覆いこの中間絶縁膜７にコンタクトホール９を開
け、そのコンタクトホール９を通してＥＰＲＯＭ型半導
体のＮ型拡散層５と接続するように厚さ１０００Åのア
ルミニウム配線１０を設ける（図２ｃ）。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の半導体装置ではフローティングゲート電極が
ホトリソグラフィ技術によって形成されるため寸法の制
御性に問題があり、また、シリコン基板上に夫々の層が
積層する構造となるためアルミニウム配線などに対し大
きな段差が生じ、アルミニウム配線の断線の生じる可能
性が高くなるという問題点がある。
成の従来の半導体装置ではフローティングゲート電極が
ホトリソグラフィ技術によって形成されるため寸法の制
御性に問題があり、また、シリコン基板上に夫々の層が
積層する構造となるためアルミニウム配線などに対し大
きな段差が生じ、アルミニウム配線の断線の生じる可能
性が高くなるという問題点がある。
【０００９】本発明の目的は、以上述べたゲート電極の
制御性およびアルミ配線などの断線等の問題点を除去す
ることのできるゲート電極の形成方法を提供することで
ある。
制御性およびアルミ配線などの断線等の問題点を除去す
ることのできるゲート電極の形成方法を提供することで
ある。
【００１０】
【課題を解決するための手段】ＭＯＳ半導体装置におい
て半導体基板に非対称の溝を形成しその内壁にゲート酸
化膜を形成し、更にゲート電極をその溝の片側鋭角部分
に残して形成する。
て半導体基板に非対称の溝を形成しその内壁にゲート酸
化膜を形成し、更にゲート電極をその溝の片側鋭角部分
に残して形成する。
【００１１】
【作用】シリコン基板に開孔した非対称の溝にポリシリ
コンゲート電極を埋め込み、自己整合技術によりポリシ
リコンゲート電極を形成し、ゲート電極の寸法制御性向
上および段差低減を行い、信頼性の優れた装置を提供す
る。
コンゲート電極を埋め込み、自己整合技術によりポリシ
リコンゲート電極を形成し、ゲート電極の寸法制御性向
上および段差低減を行い、信頼性の優れた装置を提供す
る。
【００１２】
【実施例】以下図１にもとづき本発明の方法を説明す
る。
る。
【００１３】図１（ａ）において、２１はＰ型（１０
０）シリコン単結晶基板であり、この基板２１の表面部
に通常のＬＯＣＯＳ法によりフィールド酸化膜２２を選
択的に形成し、基板１表面をフィールド領域とアクティ
ブ領域に分ける。次にアクティブ領域上の一部分をホト
リソグラフィ技術により非対称に開孔し０．３μｍの深
さにエッチングする。この際、水酸化カリウムとイソプ
ロピルアルコールの混合液により異方性エッチングを行
い（１００）基板表面と４５°をなす角度に非対称の溝
２３を形成することができる。この場合溝２３の底には
４５°の鋭角のコーナ２４が形成される。
０）シリコン単結晶基板であり、この基板２１の表面部
に通常のＬＯＣＯＳ法によりフィールド酸化膜２２を選
択的に形成し、基板１表面をフィールド領域とアクティ
ブ領域に分ける。次にアクティブ領域上の一部分をホト
リソグラフィ技術により非対称に開孔し０．３μｍの深
さにエッチングする。この際、水酸化カリウムとイソプ
ロピルアルコールの混合液により異方性エッチングを行
い（１００）基板表面と４５°をなす角度に非対称の溝
２３を形成することができる。この場合溝２３の底には
４５°の鋭角のコーナ２４が形成される。
【００１４】次に、図１（ｂ）に示すように、酸化処理
により、全面に第一のゲート酸化膜となる厚さ２００Å
程度の酸化シリコン膜２５を形成した後、イオンインプ
ランテーション法により第一のＮ型拡散層２６ａおよび
２６ｂを形成する。この場合Ｎ型拡散層２６ａと２６ｂ
の間の部分は溝２３の上縁部に形成される鋭角形状部分
２４’により覆われるためＮ型拡散層とはならずまたこ
の部分は鋭角形状部分２４’により良好に制御されるた
めＥＰＲＯＭ半導体のチャンネル領域となる良好に制御
された部分が形成できる。
により、全面に第一のゲート酸化膜となる厚さ２００Å
程度の酸化シリコン膜２５を形成した後、イオンインプ
ランテーション法により第一のＮ型拡散層２６ａおよび
２６ｂを形成する。この場合Ｎ型拡散層２６ａと２６ｂ
の間の部分は溝２３の上縁部に形成される鋭角形状部分
２４’により覆われるためＮ型拡散層とはならずまたこ
の部分は鋭角形状部分２４’により良好に制御されるた
めＥＰＲＯＭ半導体のチャンネル領域となる良好に制御
された部分が形成できる。
【００１５】さらに、図１（ｃ）に示すように、全面に
ポリシリコン層を厚さ２０００Å程度に堆積し、高濃度
のリンなどの不純物を導入し、エッチバック技術によ
り、エッチングし、溝２３の底部鋭角部分２４に部分的
にのみポリシリコン層を残し、フローティング・ゲート
２７を形成する。次に全面を厚さ２００Å程度まで酸化
し、第２のゲート酸化膜２８を形成し、その上にリン等
の不純物を高濃度に含んだ厚さ２０００Å程度の第２の
ポリシリコン層を形成し、それをパターニングし、コン
トロールゲート２９を形成する。
ポリシリコン層を厚さ２０００Å程度に堆積し、高濃度
のリンなどの不純物を導入し、エッチバック技術によ
り、エッチングし、溝２３の底部鋭角部分２４に部分的
にのみポリシリコン層を残し、フローティング・ゲート
２７を形成する。次に全面を厚さ２００Å程度まで酸化
し、第２のゲート酸化膜２８を形成し、その上にリン等
の不純物を高濃度に含んだ厚さ２０００Å程度の第２の
ポリシリコン層を形成し、それをパターニングし、コン
トロールゲート２９を形成する。
【００１６】そして、図１（ｄ）に示すように、全面に
厚さ８０００Åの中間絶縁膜３０を形成し、この中間絶
縁膜３０に、コンタクトホール３１を開け、そのコンタ
クトホールを通して、ＥＰＲＯＭ半導体のＮ型拡散層２
６ａ，２６ｂ及びコントロールゲート２９と接続するよ
うに厚さ１００００Åのアルミニウム配線３１を設け
る。
厚さ８０００Åの中間絶縁膜３０を形成し、この中間絶
縁膜３０に、コンタクトホール３１を開け、そのコンタ
クトホールを通して、ＥＰＲＯＭ半導体のＮ型拡散層２
６ａ，２６ｂ及びコントロールゲート２９と接続するよ
うに厚さ１００００Åのアルミニウム配線３１を設け
る。
【００１７】また、図３に示すように、このコントロー
ルゲート２９は第２のポリシリコンをエッチバック法に
よりエッチングして溝２３内にのみ第２ポリシリコンを
残すように形成することができる。その場合には図３ｄ
における第２ポリシリコンのホトリソグラフィ工程は不
要となり、製造上有利となる。
ルゲート２９は第２のポリシリコンをエッチバック法に
よりエッチングして溝２３内にのみ第２ポリシリコンを
残すように形成することができる。その場合には図３ｄ
における第２ポリシリコンのホトリソグラフィ工程は不
要となり、製造上有利となる。
【００１８】また、このコントロールゲートの形成方法
は当然のことながら図４に示すように溝２３内のフロー
ティングゲートの有無に関係なくＭＯＳ半導体装置の製
造に適用しうるものである。
は当然のことながら図４に示すように溝２３内のフロー
ティングゲートの有無に関係なくＭＯＳ半導体装置の製
造に適用しうるものである。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば鋭角のコーナを有する溝を形成したために、ＭＯＳ
トランジスターのチャンネル長が自己整合技術によって
決定可能となりチャンネル長の制御性が向上する。また
溝の鋭角コーナを利用してゲート電極をエッチバック法
により埋め込むためホトリソグラフィ方法が不要にな
り、さらにフローティングゲートそしてまたはコントロ
ールゲートの埋め込みにより段差低減が可能となり、そ
の上に形成されるアルミ配線等の断線を防止することが
可能となった。したがって、信頼性の高い半導体装置が
製造可能となった。
れば鋭角のコーナを有する溝を形成したために、ＭＯＳ
トランジスターのチャンネル長が自己整合技術によって
決定可能となりチャンネル長の制御性が向上する。また
溝の鋭角コーナを利用してゲート電極をエッチバック法
により埋め込むためホトリソグラフィ方法が不要にな
り、さらにフローティングゲートそしてまたはコントロ
ールゲートの埋め込みにより段差低減が可能となり、そ
の上に形成されるアルミ配線等の断線を防止することが
可能となった。したがって、信頼性の高い半導体装置が
製造可能となった。
【図１】本発明の半導体装置の製造方法の一実施例を示
す工程図である。
す工程図である。
【図２】従来の半導体装置の製造方法の一例を示す工程
図である。
図である。
【図３】本発明の製造方法の他の実施例を示す断面図で
ある。
ある。
【図４】本発明の製造方法の更に他の実施例を示す断面
図である。
図である。
２１ 半導体基板 ２２ フィールド酸化膜 ２３ 斜溝 ２４，２４’ 鋭角コーナ部 ２５ 絶縁膜 ２６ａ，２６ｂ 拡散領域 ２７ フローティングゲート電極 ２８ 絶縁膜 ２９ コントロールゲート電極 ３０ 中間絶縁膜 ３１ アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 半導体基板平面に対して、垂直ではない
角度で異方性エッチングを行ない、前記基板平面垂直方
向からは遮蔽された表面領域を有する斜溝を形成する工
程と、 前記半導体基板に、前記垂直方向からイオン注入を行な
い、前記斜溝の遮蔽された表面領域周辺であって、前記
斜溝の底部から前記半導体基板平面に延在する前記半導
体基板内に拡散層領域を形成する工程と、 前記斜溝内の少なくとも前記遮蔽された表面領域上にポ
リシリコン層を形成し、ゲート電極とする工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板平面に対して、垂直ではない
角度で異方性エッチングを行ない、前記基板平面垂直方
向からは遮蔽された表面領域を有する斜溝を形成する工
程と、 前記半導体基板に、前記垂直方向からイオン注入を行な
い、前記斜溝の遮蔽された表面領域周辺であって、前記
斜溝の底部から前記半導体基板平面に延在する前記半導
体基板内に拡散層領域を形成する工程と、 前記斜溝をポリシリコンによって充填後、前記垂直方向
から異方性エッチングを行ない、前記斜溝内の遮蔽され
た表面領域上にフローティングゲート電極を形成する工
程と、 前記フローティングゲート電極表面に絶縁膜を形成する
工程と、 前記斜溝をポリシリコンによって充填し、コントロール
ゲート電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 平面を有する半導体基板であって、前記
平面に対して斜に形成された側面を有する溝を有する前
記半導体基板と、前記基板平面上からみて遮蔽された前
記斜溝内の表面領域上に形成されたフローティングゲー
ト電極と、前記溝内にフローティングゲート電極とは絶
縁されて形成されたコントロールゲート電極と、前記斜
溝の底部から前記半導体基板平面に延在する前記半導体
基板内に拡散層領域を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341175A JP3053941B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341175A JP3053941B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175510A JPH05175510A (ja) | 1993-07-13 |
| JP3053941B2 true JP3053941B2 (ja) | 2000-06-19 |
Family
ID=18343930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341175A Expired - Fee Related JP3053941B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053941B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236082B1 (en) * | 1998-08-13 | 2001-05-22 | National Semiconductor Corporation | Floating gate semiconductor device with reduced erase voltage |
-
1991
- 1991-12-24 JP JP3341175A patent/JP3053941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175510A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |