JP3231311B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関するもので、特にＵ
溝アイソレーションによる素子分離構造の改良を図った
バイポーラトランジスタに関する。

〔従来の技術〕

半導体集積回路装置の素子分離構造の１つとして、バ
イポーラトランジスタ、MOSFET等の能動素子が形成され
るべき能動領域を囲むように、半導体基板の主面に溝を
掘り、該溝内にポリシリコンを充填するようにした溝ア
イソレーション構造が、例えば1982年３月29日発行「日
経エレクトロニクス」（第94頁〜第95頁）に記載されて
いる。

上述の従来技術の溝アイソレーション構造の製造方法
としては、例えば、シリコンからなる半導体基板の主面
をエッチングして溝を形成し、この溝内のシリコン表面
を酸化して、酸化シリコン膜を形成した後、前記溝内を
含む半導体基板の全面上にポリシリコンを厚く堆積した
後、前記ポリシリコンをエッチバックすることによって
半導体基板の主面に形成された前記溝内にポリシリコン
を埋込形成している。

〔発明が解決しようとする課題〕

しかしながら上述の従来技術のように溝にポリシリコ
ンを埋め込む手法を採用すると、当該充填されたポリシ
リコンにより溝内における誘電率が大きな値（〜11）と
なり、アイソレーション領域と能動素子の間に形成され
る寄生容量やアイソレーション領域と配線との間に形成
される寄生容量が大きくなってLSIの高速動作を妨げる
ことになる。

上述した誘電率の増大を防ぐためにポリシリコンに代
えて誘電率の低い（３〜４）（Chemical Vaper Deposit
ion（CVD）で形成された絶縁膜を溝に充填することが考
えられる。

上述したCVD絶縁膜で溝を埋め込む場合、理論的には
埋め込もうとする溝幅の1/2以上のCVD絶縁膜を半導体基
板上に堆積させれば、溝は完全にCVD絶縁膜によって埋
め込まれるようになる。

しかしながら、CVD絶縁膜同士の結合性（密着力）は
ポリシリコンに比して弱く、上述したポリシリコンを埋
め込む場合のように、一旦CVD絶縁膜を堆積させた後、
エッチバックを行うと、溝の両側面に堆積したCVD絶縁
膜の結合界面が露出し、該界面に沿って溝の中心部のみ
が容易にエッチングが進行してしまい、溝を平坦に埋め
込むことができないというプロセス不良が生じてしま
う。

一方、溝内におけるCVD絶縁膜同士の結合界面を露出
させないように、半導体基板上に堆積したCVD絶縁膜を
エッチバックバックしないでそのまま残しておくことも
考えられるが、その場合には、溝部以外の、例えば、能
動素子形成領域の半導体基板上にかなり厚く絶縁膜が残
存することになる。

しかし、このようにCVD絶縁膜を厚く堆積するとすれ
ば、その堆積に要する時間が長くなるという不具合があ
る。このように、半導体基板上にCVD絶縁膜を厚く残す
とすれば、後に半導体基板の主面に形成されるべき能動
領域としての拡散層の形成や、前記CVD絶縁膜上に形成
されるべき配線層と前記半導体基板の主面に形成される
拡散層とのコンタクトの形成が困難になる。

なお、素子分離のための溝形成に係る技術は、例えば
特開昭58−32430号、特開昭58−132946号、特開昭61−5
1937号及び特開昭63−232461号に記載されているが、当
該溝に形成されるCVD絶縁膜の形状の最適化に関しては
記載されていない。

本発明は斬る事情に鑑みてなされたもので、誘電率が
低く、しかも信頼性の高い溝アイソレーション構造を可
能ならしめ、もって集積度の向上、更には製造工程の簡
略化をも可能とする半導体集積回路装置の製造方法を提
供することを主たる目的とする。

この発明の目的と新規な特徴については、本明細書の
記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、半導体集積回路装置の製造方法は、以下の
工程を含むことを特徴とする。

（ａ）半導体基板の主面を選択的にエッチングすること
によって、第１の浅い溝を形成する工程、前記第１の浅
い溝は、能動素子が形成されるべき能動領域を囲むよう
に形成される； （ｂ）前記第１の浅い溝の底面の１部を選択的にエッチ
ングすることによって、第２の深い溝を形成する工程、
前記第２の溝の幅は、前記第１の溝の幅よりも小さい； （ｃ）前記第１及び第２の溝上を含む、半導体基板の主
面状にCVD法により絶縁物を堆積し前記第１及び第２の
溝内及び前記能動領域上に絶縁膜を形成する工程； （ｄ）前記絶縁膜を異方性エッチングによりエッチバッ
クして、前記能動領域上の前記絶縁膜を除去し、前記第
１及び第２の溝内に前記絶縁膜を残す工程。

〔作 用〕

上述した手段（製造方法）によれば、実際にアイソレ
ーション溝となる第２の深い溝が、第１の浅い溝の底面
に形成されるので、前記絶縁膜のエッチバック時に、前
記第２の深い溝のほぼ中心に形成される絶縁膜の結合
（接合）界面が露出しないので、前記第１の深い溝内
に、平坦に絶縁膜を埋め込むことが可能である。また、
能動素子が形成されるべき領域は、前記第１の浅い溝の
形成により前記第１の浅い溝の底面より突出して形成さ
れるため、前記絶縁膜が能動領域上に厚く残存すること
はない。したがって、能動領域上に形成される拡散層や
前記拡散層と配線層とを接続するためのコンタクトの形
成が困難になることはないので、半導体集積回路装置の
信頼性を向上することが可能である。

〔実施例〕

以下、本発明が適用された半導体集積回路装置の製造
方法を図面に基づいて説明する。

第１図乃至第17図は、本実施例の半導体集積回路装置
の製造工程を説明するための要部断面図である。

以下、具体的にその製造工程を説明する。

先ず第１に示すように、N^-型単結晶シリコンからなる
エピタキシャル層1a,N⁺埋込層1b及びP^-型単結晶シリコ
ンからなる半導体基板1cからなる半導体気体１を準備
し、前記エピタキシャル層1aの主面上に酸化膜２を形成
し、更に能動素子が形成されるべき素子形成領域を覆う
フォトレジスト膜３を選択的に形成する。

次に、第２図に示すように、前記フォトレジスト膜３
をエッチングマスクとして、酸化膜２をエッチングして
パターニングする。この後、前記フォトレジスト膜３を
除去した後、前記パターニングされた酸化膜２をエッチ
ングマスクに用いて半導体気体１（N^-型エピタキシャル
層1a）のエッチングを行いアイソレーション領域となる
第１の浅溝1Fa及び1Fbを形成する。

次に、第３図に示すように、酸化膜２を除去し、前記
第１の浅溝1Fa,1Fbを含む前記半導体基板１上にCVD法に
より、絶縁物例えばシリコン酸化物を堆積し、絶縁膜４
を形成させる。

次に、第４図に示すように、前記絶縁膜４上に、フォ
トレジスト膜５を形成し、ホトリソグラフィー及びエッ
チング技術により開口OP1を形成する。前記開口OP1の幅
は、例えば、本実施例で使用されるフォトリソグラフィ
ーの最小加工寸法である1.0μｍに加工される。次に該
フォトレジスト膜５をエッチングマスクとして絶縁膜４
を選択的にエッチングし、前記絶縁膜２中に、幅1.0μ
ｍ程度の開口4aを形成する。

次に、フォトレジスト５を除去した後、第５図に示す
ように、前記開口4aを含む絶縁膜４上に前記開口4aの幅
（1.0μｍ）の半分以下例えば、0.3μｍ程度の厚さに
て、CVD法により、酸化珪素膜からなる絶縁膜６を形成
する。

次に、第６図に示すように、基体１に垂直方向の異方
性エッチングを前記絶縁膜６に施し、前記開口4a部の絶
縁膜４の側壁に絶縁膜６からなるサイドウオールスペー
サ6aを形成し、実質的な幅が0.5μｍ以下の開口７を形
成する。このように、サイドウオールスペーサにより、
フォトリソグラフィー以上の微細なパターンを形成する
ことをサイドフィルム処理と称する。

次に、第７図に示すように、前記サイドウオールスペ
ーサ6a及び絶縁膜４をエッチングマスクとして、異方性
エッチングにより前記開口７から露出する気体１を所望
の深さにエッチングし、半導体基板1Cに達するサブミク
ロン幅を有する第２の深い溝８を得る。この後、前記第
２の深い溝８の底面部９に、ｐ型不純物、例えば、ボロ
ンを導入し、ストッパー領域9aを形成する。前記ｐ型不
純物は、例えばイオン打込み法により導入する。

次に、第８図に示すように、CVD絶縁膜4,6aを例えば
ウエットエッチングにより、完全に除去する。

次に、第９図に示すように前記第２の深い溝８が形成
されたシリコン気体１の全面上に前記第１のの浅い溝1F
a,1Fbの深さと略同程度の厚さに絶縁物（CVD酸化膜12）
を堆積させる。尚、本実施例では絶縁膜12を形成する前
に、先ずシリコン基体１の表面に熱酸化法により下地と
してのシリコン酸化膜10を形成し、更に半導体気体１の
耐酸化性及び耐応力性を確保するために前記酸化膜10上
にシリコン窒化膜11を例えば、CVD法により形成してお
く。

次に第10図に示すように、前記酸化膜12を覆うように
平坦化用のレジスト膜（有機膜）13を形成し、前記第１
の浅い溝1Fa,1Fbに起因する段差をほぼなくす。

次に第11図に示すように、レジスト膜13、酸化膜12、
酸化膜10、シリコン窒化膜11を順次、異方性エッチング
によってシリコン気体１が露出するまでエッチングバッ
クし、前記第２の深い溝８及び第１の浅い溝1Fa,1Fbに
絶縁膜12を埋込み形成する。前記エッチバックの終点検
出としては、基体１のシリコンを使用したが、前記シリ
コン窒化膜11を終点検出（エッチングストッパ）として
使用してもよい。

尚、第11図中、1S₁及び1S₂は、実際に、能動素子が形
成されるべき能動領域の主面を示している。このよう
に、前記第２の深い溝８及び第１の浅い溝1Fa,1Fbに、
前記絶縁膜12を同じに埋め込むことによって、実際に半
導体基板1Cに達してアイソレーションの溝となる第２の
深い溝内に、平坦に前記絶縁膜12を埋め込むことが可能
となる。ここで注目すべき点は前記絶縁膜12をエッチバ
ックし、平坦化する時に、前記第２の深い溝８の表面
（具体的には、前記第１の浅い溝1Faの底面）が露出し
ないため、先に説明した従来技術のように、CVD絶縁膜
同士の接合界面（結合海面）が露出することがなくなる
ゆえに接合海面に沿って、エッチングが進行し、平坦化
が困難になるという問題を解決できる。

次に第12図から第17図を用いて前記第11図で説明した
平坦化されたアイソレーション構造に囲まれるように形
成された能動領域1S₁,1S₂の主面上に形成されるべき能
動素子であるバイポーラトランジスタの製造方法を説明
する。

ここで、図示しないが第11図の工程の後に能動領域,1
S₂には、高濃度のｎ型不純物、例えば、リン（ｐ）が導
入され、前記N⁺型埋込層1bに達するコレクタ引出し領域
が形成される。また、前記能動領域1S₁は前記バイポー
ラトランジスタのエミッタ領域、ベース領域及び真性コ
レクタ領域（実際にはN^-エピタキシャル層1a）が形成さ
れるべき領域である。第12図から第17図は、前記能動領
域1S₁のみを示し、主にエミッタ領域、ベース領域を形
成する工程を説明し、コレクタ引出し領域が形成された
前記能動領域1S₂については図示を省略する。

先ず、第12図に示すように、能動領域1S₁の表面に酸
化膜（SiO₂膜）36を形成し、次いで酸化膜36上にシリコ
ン窒化膜37を堆積し、さらに前記シリコン窒化膜37の表
面に例えば、CVD法によりノンドープポリシリコン38を
形成し、更にその上面にシリコン酸化膜39およびシリコ
ン窒化膜40を順次に形成する。次に、通常のホトリソグ
ラフィ及びエッチング技術によりホトレジストマスク41
をマスクとしてその直下のシリコン窒化膜40を選択的に
エッチングし、その後、上記ホトレジストマスク41を不
純物導入のマスクとしてｐ型不純物、例えばボロン
（Ｂ）を前記ノンドープポリシリコン38中にイオン打ち
込みする。ここまで終了した状態が、第12図に示されて
いる。

その後、フォトレジスト41を除去し、第13図に示すよ
うに前記導入されたｐ型不純物に、アニールを施す。こ
れにより、シリコン窒化間っく40の外側部分がボロンド
ープシリコン38a（ノンドープポリシリコン38と区別す
るため符号38aを用いる）となり、一方、シリコン窒化
膜の下側にはそのままノンドープポリシリコン38が残る
ことになる。次いで、上記シリコン窒化膜40をマスクに
して前記酸化膜39を例えば、HF系エッチング液によりウ
エットエッチングする。このとき第13図に示すように、
シリコン窒化膜40の下の酸化膜39がサイドエッチングさ
れる。

次いで、マスクとなったシリコン窒化膜40を除去した
後、第14図に示すように、下側に位置した残部の酸化膜
39をエッチングマスクとしてヒドラジンによりノンドー
プポリシリコン38の選択エッチングを行うことにより、
前記エッチングされたノンドープポリシリコン38の下側
のシリコン窒化膜37のい一部が露出させる。

その後、前記選択エッチングに使用したマスクとして
の酸化膜39を除去してから、第15図に示すように、ノン
ドープポリシリコン38とボロンドープポリシリコン38a
をエッチングマスクとして前記露出した窒化膜37をエッ
チングした後、マスクとされたノンドープポリシリコン
38を除去する、ついで、前記シリコン窒化膜37を不純物
導入のマスクとして、バイポーラトランジスタの外部ベ
ース領域を形成するためのｐ型不純物、例えばボロン
（Ｂ）をN^-エピタキシャル層1aの主面上にイオン打ち込
みする。次に、前記シリコン窒化膜37から露出するシリ
コン酸化膜37をウエットエッチングにより除去し、N^-エ
ピタキシャル層1aの表面を露出させる。

次いで、ノンドープポリシリコンを第16図に示すよう
に、前記シリコン窒化膜37上を含む気体１上に堆積させ
てアニールを施す。すると、ボロンドープポリシリコン
38a及び外部ベース領域に打ち込んだｐ型不純物（ボロ
ン）の拡散（湧上がり）が起こり、前記ノンドープポリ
シリコンは前記シリコン窒化膜37上を除いてボロンドー
プポリシリコン43aに変じる。このとき、外部ベース領
域GBも形成される。次いで、ヒドラジン等を用いて前記
シリコン窒化膜37上に残存するノンドープポリシリコン
を選択エッチングし、ボロンドープポリシリコン38a,43
aからなるベース引出し電極34を形成する。

その後、熱酸化によってボロンドープポリシリコン43
aの表面を酸化させて酸化膜44を形成した後、これをエ
ッチングマスクとしてエミッタ開口EOの内側の窒化膜37
と酸化膜36をエッチングによって除去する。

次に、第17図に示すように、エミッタ開口EOによって
露出したN^-型エピタキシャル層1aの表面コンタクトする
ように、エミッタ引出し電極35としてのポリシリコンを
形成し、前記エミッタ引出し電極35中にｐ型及びＮ型不
純物を順次導入し、熱拡散させることにより、真性ベー
ス領域IB及びエミッタ領域Ｅを形成する。このように、
ｎ型エミッタ領域E,p型真性ベース領域IB及び真性コレ
クタ領域）（N^-型エピタキシャル層1a）を主な動作領域
とするNPNバイポーラトランジスタがほぼ完成する。

次に、前記第１図〜第11図で説明した本発明のアイソ
レーション用溝の幅を0.5μｍ以下にし、さらにCVD絶縁
膜によって溝を埋め込んだアイソレーション構造の具体
的な作用効果について説明する。以下、本発明に関する
アイソレーション溝をＵ溝という。

第１に、本発明に係るＵ溝の溝幅は0.5μｍ以下であ
るため、Ｕ溝埋込に必要なCVD絶縁膜の膜厚自体が薄く
てすむ。即ち、従来の溝幅例えば、１μｍを有するＵ溝
にCVD絶縁膜を埋め込む手法では窪みが生じるためCVD絶
縁膜を例えば３μｍ程度と厚く堆積する必要があった
が、本発明のサブミクロンＵ溝の埋込時には従来の如き
凹みがほとんど生じないため堆積する膜圧が薄くても平
坦化が達成される。又、CVD絶縁膜が薄いので堆積に要
する時間も大幅に短縮される。

ここで、Ｕ溝上に形成される窪みの凹み度合いを表す
平坦度ｄとＵ溝の溝幅Ｗとの関係について本発明名者ら
が検討した事項を以下説明する。

第18図は、溝幅ＷのＵ溝に膜厚ＤだけCVD絶縁膜を堆
積した図である。Ｕ溝上に形成されるCVD絶縁膜の凹み
部Ｇの最深部Ｋと、溝肩Ｍとを結ぶ直線Ｌが垂線Ｎとな
る角をαとすると、平坦度ｄ（絶縁膜の平坦面から再深
部Ｋまでの距離）は、下記の（１）式で表される。

また、 と表せるから、これを（１）式に代入して下記の（２）
式を得る。

従って、平坦度ｄは、溝幅Ｗの２乗で変化することが
判り，溝幅Ｗを微細化すれば平坦性は急激に改善される
ことになる。仮にサブミクロンＵ溝（溝幅Ｗ＝0.2μ
ｍ）にCVD絶縁膜を1.0μｍ堆積させた場合を考えると平
坦度ｄは上記（２）式よりｄ≒0.005μｍとなる。

第２に、第19図に示すように本発明に係るＵ溝は埋込
用の絶縁膜のエッチバックを不要、あるいはエッチバッ
ク量が微小で十分なため埋込用のCVD絶縁膜同士の接合
界面（結合界面）I,Faceが露出する恐れがないので、前
記界面んI,Faceに沿って、オーバーエッチされる不良を
防止すると共に、Ｕ溝内に形成された空洞SPを応力緩和
に積極的に利用することができる。

第３に、本実施例の如くシリコン気体１に浅い溝を有
する半導体集積回路装置（バイポーラトランジスタ）で
は浅い溝と深いＵ溝の絶縁物の充填を同時に行うことが
でき、集積回路装置の製造工程が簡略化される。

このように工程が簡略化がなされると、アイソレーシ
ョン膜厚のウエハ内均一性が高くなる。

具体的には、従来行われていたポリシリコンを用いた
溝アイソレーションにおいてポリシリコンの堆積膜圧の
バラツキが５％、エッチバックのバラツキが５％である
場合を考えると、このときポリシリコンの膜厚が４μ
ｍ、エッチバック量が３μｍであれば、 なる誤差が生じることになる。これに対し、本発明名に
係るＵ溝アイソレーションでは、CVD絶縁膜（１μｍ）
形成時のバラツキによる誤差が0.05μｍとなるだけで従
来のものに比してウエハ内均一性が格段優れる。

また、本発明者が検討した結果、Ｕ溝をシリコン基体
上に能動領域を囲むように形成する際Ｕ溝の平面パター
ンのコーナー部の溝幅CWが拡大することが判った。即
ち、第20図に示すようにこのコーナー部の溝幅CWの拡大
は曲げ角θに応じるもので、その度合いを示す溝幅拡大
率Ｙは曲げ角θをパラメータとして以下のように表わさ
れる（Ｙが大きいほど溝幅拡大効果大となる）。

ここでＸは、前述のサイドフィルム処理を施す前の溝
幅、ａは前述のサイドフィルム処理によって形成される
サイドウオールスペーサ6aの肉厚であり、（Ｘ−2a）が
微細化後のサブミクロンＵ溝の溝幅Ｗに相当する。

前記（３）式からも明らかなようにコーナーの曲げ角
θを小さくすればするほど溝幅拡大効果は小さくなる。

従って、本実施例では溝幅拡大効果によるＵ溝埋込時
の平坦性の劣化を防ぐべくＵ溝加工用ホトレジストのレ
イアウトを曲げ角θの小さい８か矩形ループアイソレー
ションパターンにした。

第21図は前記８角形ループパターンのＵ溝パターン平
面レイアウト図を示し、Ｕ溝パターン20のコーナー部の
曲げ角θは全て45゜とされ、全てのコーナー部の溝幅拡
大効果を均等に低下させている。

又、Ｕ溝パターンフォトマスクのＴ字形の交点部の溝
幅拡大効果に関しては、第７図に示すようなパターンを
形成することによりその溝幅拡大効果を低下させること
ができる。

第23図は、浅い溝のないシリコン基板に本発明に係る
アイソレーションを行なう他の実施例を示す断面図であ
る。この場合、Ｕ溝上の凹部23,24は無視できるほど小
さく（絶縁膜12を１μｍ、溝幅0.2μｍのとき平坦度ｄ
は前記（２）式より0.05μｍなる）、従って、薄膜化の
ためのエッチバック工程がほぼ不要となる。

第24図及び第25図は本発明に係るＵ溝アイソレーショ
ンをシリコン基板−酸化膜−シリコン基板からなるSOI
（Silicon On Insulator）基板に適用した実施例を示す
ものであり第１図〜第11図及び第23図にそれぞれ示した
実施例とまったく同様の作用効果がそれぞれ得られる。
このように、本発明に係るアイソレーションは製造工程
が複雑化するSOI基板又はSOS（Silicon on Sapphire）
基板を用いた半導体集積回路に対し特に有効である。

尚、第24図、第25図において、25は酸化膜、26はシリ
コン基板を示す。

尚、本実施例では、１μｍの溝幅のＵ溝パターンの壁
面にサイドウオールスペーサを形成してＵ溝パターンの
サブミクロン化を図ったが、これに限ることなく、例え
ば、シリコン基板上にCVD酸化膜を堆積させ、この上に
ノンドープポリシリコンを堆積させ、次いでこのノンド
ープポリシリコン中に１μｍの溝幅のＵ溝パターンをマ
スクとしてボロンを注入し、アニールによって当該ポリ
シリコン中のボロンを横方向に拡散させた後にノンドー
プポリシリコン部をエッチングすることによってサブミ
クロンＵ溝パターンを形成するようにしてもよい。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

即ち、本発明の半導体集積回路装置の製造方法によれ
ば、半導体集積回路の角素子間の分離が溝幅0.5μｍ以
下のＵ溝によって行なわれ、当該Ｕ溝内に絶縁物が充填
されるので、半導体集積回路のアイソレーションの誘電
率を小さくして低容量化をを図るとともに素子分離距離
を小さくして集積回路の微細化・高集積化を図ることが
できる。

更に、CVD絶縁膜の堆積によってＵ溝の埋込を行なう
場合、薄いCVD絶縁膜にて平坦化が行なわれ製造工程の
簡略化が図られる。又、浅い溝を有するセルフアライン
型のダブルポリシリコン構造のバイポーラトランジスタ
に本発明を適用する際、浅い溝内にＵ溝を形成して当該
浅い溝の埋込とＵ溝の埋込を同時に行なうことができ、
更なる製造工程の簡略化が図られる。

【図面の簡単な説明】

第１図〜第11図は本発明に係る半導体集積回路装置の素
子分離工程を説明するための断面図、 第12図〜第17図は第１図〜第11図の工程により形成され
た素子分離領域を有する半導体集積回路装置の能動領域
にバイポーラトランジスタを形成する製造工程を説明す
るための要部断面図、 第18図は本発明者らの検討にもとづくＵ溝の溝幅Ｗとデ
バイス表面の平坦度ｄとの関係を説明するための要部断
面図、 第19図は本発明に係るサブミクロンＵ溝に絶縁物が堆積
した様子を説明するための断面図、 第20図は本発明者の検討にもとづくＵ溝のパターンのコ
ーナー部の曲げ角θと溝幅拡大効果との関係を説明する
ための平面図、 第21図は本発明に係るサブミクロンＵ溝パターンホトマ
スクを示す平面図、 第22図は本発明者らによって、検討されたＴ字形の交点
部の溝幅拡大効果を低減させたＵ溝パターンフォトマス
クを示す平面図、 第23図は浅い溝を有していない半導体集積回路装置に本
発明に係るアイソレーションを適用した例を示す断面
図、 第24図は本発明に係るアイソレーションをSOI基板を用
いた半導体集積回路装置に適用した例を示す断面図、 第25図は浅い溝を有していないSOI基板を用いた半導体
集積回路装置に本発明のアイソレーションを適用した例
を示す縦断面図。 １……シリコン単結晶基体、２……シリコン酸化膜、３
……素子領域形成用フォトレジスト膜、４……CVD絶縁
膜、4a……Ｕ溝、５……Ｕ溝加工用フォトレジストパタ
ーン、６……CVD絶縁膜、6a……サイドウオールスペー
サ、７……サブミクロンＵ溝開口、８……サブミクロン
Ｕ溝、10……シリコン酸化膜、11……シリコン窒化膜、
12……CVD酸化膜、20……サブミクロンＵ溝平面パター
ン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 深山 昌敬 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 東 誠一郎 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 笠原 修 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 鈴木 慎一 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−124141（ＪＰ，Ａ) 特開 昭64−50540（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板主面の能動素子が形成されるべ
   き領域を囲むように該半導体基板の主面に第１の溝を形
   成する工程と、 該第１の溝の底面に第１の溝より幅の狭い第２の溝を形
   成する工程と、 該半導体基板の主面上にCVD法により絶縁物を上記第１
   の溝の深さと略同程度の厚さに堆積して該第１及び第２
   の溝に絶縁膜を形成する工程と、 該絶縁膜を上記半導体基板の主面が露出するまでエッチ
   バックする工程とを含み、 上記第２の溝は0.5μｍ以下の溝幅に形成され、かつ、
   エッチバックされた上記絶縁膜の表面は略平坦であり、
   かつ、該表面には上記CVD法により生じる絶縁膜同士の
   接合界面が露出しないことを特徴とする半導体集積回路
   装置の製造方法。