JPH0770703B2 - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents
電荷転送デバイスを含む半導体装置およびその製造方法Info
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- JPH0770703B2 JPH0770703B2 JP1128314A JP12831489A JPH0770703B2 JP H0770703 B2 JPH0770703 B2 JP H0770703B2 JP 1128314 A JP1128314 A JP 1128314A JP 12831489 A JP12831489 A JP 12831489A JP H0770703 B2 JPH0770703 B2 JP H0770703B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に関し、特に
電荷転送デバイスと、バイポーラトランジスタと、MOSF
ETとを同一チップ上に形成した電荷転送デバイスを含む
半導体装置およびその製造方法に関する。
電荷転送デバイスと、バイポーラトランジスタと、MOSF
ETとを同一チップ上に形成した電荷転送デバイスを含む
半導体装置およびその製造方法に関する。
（従来の技術） 従来、電荷転送デバイスのひとつであるCCDは、ｎチャ
ネル型MOSFETと共に１チップ上に形成されている。この
ような、CCDと共に形成されているｎチャネル型MOSFET
は、CCDディレイラインとCCD駆動回路、サンプルホール
ド回路、出力回路、クロックドライバー回路等を構成し
ている。また、その電源電圧は、12V、あるいは9V仕様
であった。最近では、低消費電力化に伴い、MOSFETのCM
OS化、また、同時に、別チップ上に形成されているバイ
ポーラICと電源電圧を揃えるために、電源電圧の5V化が
行われている。
ネル型MOSFETと共に１チップ上に形成されている。この
ような、CCDと共に形成されているｎチャネル型MOSFET
は、CCDディレイラインとCCD駆動回路、サンプルホール
ド回路、出力回路、クロックドライバー回路等を構成し
ている。また、その電源電圧は、12V、あるいは9V仕様
であった。最近では、低消費電力化に伴い、MOSFETのCM
OS化、また、同時に、別チップ上に形成されているバイ
ポーラICと電源電圧を揃えるために、電源電圧の5V化が
行われている。
しかしながら、電源電圧が5V仕様と低くなってくると、
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。オペアンプの出力の直線性が悪
くなると、ダイソートテスト時において、特性不良によ
り、歩留りが落ちてしまう。
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。オペアンプの出力の直線性が悪
くなると、ダイソートテスト時において、特性不良によ
り、歩留りが落ちてしまう。
また、CCDを用いたCCDディレイラインにおいては、周知
の如く、信号を遅らせる機能のみであり、この信号を処
理する回路は、ほとんどが別チップ上に形成されている
バイポーラICとなっている。
の如く、信号を遅らせる機能のみであり、この信号を処
理する回路は、ほとんどが別チップ上に形成されている
バイポーラICとなっている。
ここで、CCDと、バイポーラトランジスタとを同一チッ
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。さらに、CCDの信号を処理す
るバイポーラICをも同一チップ上に形成すれば、スペー
スメリット、製造コストダウン、機能拡大、およびシス
テムの簡略化を達成することができる。
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。さらに、CCDの信号を処理す
るバイポーラICをも同一チップ上に形成すれば、スペー
スメリット、製造コストダウン、機能拡大、およびシス
テムの簡略化を達成することができる。
ところが、CCDが存在していることにより、このCCDの電
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難となっていた。これは、バイポーラトラ
ンジスタが、転送クロックの漏れの影響を著しく受け、
その特性に悪影響を及し、製品としての信頼性が不充分
となってしまうためである。
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難となっていた。これは、バイポーラトラ
ンジスタが、転送クロックの漏れの影響を著しく受け、
その特性に悪影響を及し、製品としての信頼性が不充分
となってしまうためである。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、その
目的は、製品としての信頼性が低下されることなく、特
性の変動、および特性の劣化が少ない電荷転送デバイス
と、耐圧の向上が可能なバイポーラトランジスタと、MO
SFETとが同一チップに共存された電荷転送デバイスを含
む半導体装置およびその製造方法を提供することにあ
る。
目的は、製品としての信頼性が低下されることなく、特
性の変動、および特性の劣化が少ない電荷転送デバイス
と、耐圧の向上が可能なバイポーラトランジスタと、MO
SFETとが同一チップに共存された電荷転送デバイスを含
む半導体装置およびその製造方法を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電型
の半導体基板の表面に形成された、第２導電型の第１、
第２、第３の半導体領域と、基板の表面上に形成された
第１導電型の半導体層と、半導体層に形成された、第
１、第２の半導体領域に接する第２導電型の第４、第５
の半導体領域と、半導体層に形成された、第４の半導体
領域に達する第２導電型の第６の半導体領域と、半導体
層に形成された、第５の半導体領域に達する第２導電型
の第７の半導体領域と、第６の半導体領域に形成され
た、第１の半導体領域に達する第６の半導体領域よりも
高濃度の第８の半導体領域と、半導体層に形成された、
第３の半導体領域の周縁部分に達するとともに第３の半
導体領域上の半導体層を島状に分離する第９の半導体領
域と、半導体層に形成された第２導電型のMOSFETと、第
６の半導体領域に形成された、この第６の半導体領域を
コレクタとするバイポーラトランジスタと、第７の半導
体領域に形成された第１導電型のMOSFETと、半導体層の
うち、第３の半導体領域および第９の半導体領域によっ
て島状に分離された領域に形成された、電荷転送デバイ
スとを具備することを特徴としている。
の半導体基板の表面に形成された、第２導電型の第１、
第２、第３の半導体領域と、基板の表面上に形成された
第１導電型の半導体層と、半導体層に形成された、第
１、第２の半導体領域に接する第２導電型の第４、第５
の半導体領域と、半導体層に形成された、第４の半導体
領域に達する第２導電型の第６の半導体領域と、半導体
層に形成された、第５の半導体領域に達する第２導電型
の第７の半導体領域と、第６の半導体領域に形成され
た、第１の半導体領域に達する第６の半導体領域よりも
高濃度の第８の半導体領域と、半導体層に形成された、
第３の半導体領域の周縁部分に達するとともに第３の半
導体領域上の半導体層を島状に分離する第９の半導体領
域と、半導体層に形成された第２導電型のMOSFETと、第
６の半導体領域に形成された、この第６の半導体領域を
コレクタとするバイポーラトランジスタと、第７の半導
体領域に形成された第１導電型のMOSFETと、半導体層の
うち、第３の半導体領域および第９の半導体領域によっ
て島状に分離された領域に形成された、電荷転送デバイ
スとを具備することを特徴としている。
（作用） 上記構成を有する電荷転送デバイスを含む半導体装置で
あると、電荷転送デバイスの基板部分を、第３の半導体
領域および第９の半導体領域によって囲むことができ
る。この構成によって、電荷転送デバイスが電荷を転送
する際に発生させる転送クロックの漏れの影響を、バイ
ポーラトランジスタが受け難くすることができる。電荷
転送デバイスの基板部分が、バイポーラトランジスタの
コレクタより分離されるためである。従って、製品とし
ての信頼性が低下されることなく、電荷転送デバイス
と、バイポーラトランジスタと、MOSFETとが同一チップ
に共存された半導体装置が得られる。
あると、電荷転送デバイスの基板部分を、第３の半導体
領域および第９の半導体領域によって囲むことができ
る。この構成によって、電荷転送デバイスが電荷を転送
する際に発生させる転送クロックの漏れの影響を、バイ
ポーラトランジスタが受け難くすることができる。電荷
転送デバイスの基板部分が、バイポーラトランジスタの
コレクタより分離されるためである。従って、製品とし
ての信頼性が低下されることなく、電荷転送デバイス
と、バイポーラトランジスタと、MOSFETとが同一チップ
に共存された半導体装置が得られる。
さらに、上記装置では、半導体層に形成された、第１の
半導体領域に接する第２導電型の第４の半導体領域、お
よびこの第４の半導体領域に達する第２導電型の第６の
半導体領域を有し、かつこの第６の半導体領域をコレク
タとするバイポーラトランジスタを具備している。この
構成を有するバイポーラトランジスタでは、特にコレク
タとなる第６の半導体領域を、多量の第２導電型の不純
物を導入せずに作ることができ、その表面近傍の不純物
濃度を低く設定することが可能となる。したがって、表
面近傍の不純物濃度を低く設定することによって、バイ
ポーラトランジスタの耐圧の向上が可能となる。
半導体領域に接する第２導電型の第４の半導体領域、お
よびこの第４の半導体領域に達する第２導電型の第６の
半導体領域を有し、かつこの第６の半導体領域をコレク
タとするバイポーラトランジスタを具備している。この
構成を有するバイポーラトランジスタでは、特にコレク
タとなる第６の半導体領域を、多量の第２導電型の不純
物を導入せずに作ることができ、その表面近傍の不純物
濃度を低く設定することが可能となる。したがって、表
面近傍の不純物濃度を低く設定することによって、バイ
ポーラトランジスタの耐圧の向上が可能となる。
さらに、第１導電型のMOSFETを得るための領域として、
上記第４、第６の半導体領域の同様な構成を持つ、第２
の半導体領域に接する第２導電型の第５の半導体領域、
およびこの第５の半導体領域に達する第２導電型の第７
の半導体領域を、上記半導体層に有している。特に第
１、第２の半導体領域に接する第４、第５の半導体領域
を有することにより、第６、第７の半導体領域を、第
１、第２の半導体領域に達するまで深く形成せずに済
み、第６、第７の半導体領域を、短時間で形成すること
が可能である。これによって、製品としての信頼性を維
持させるために電荷転送デバイスの周囲を囲んで設けら
れる、第３の半導体領域および第９の半導体領域のう
ち、特に第３の半導体領域からの不純物のしみ出しを抑
制できる。第３の半導体領域からの不純物のしみ出しが
抑制されると、電荷転送デバイスの基板の濃度が変動し
難くなり、特性の変動、および特性の劣化が少ない電荷
転送デバイスを得ることができる。
上記第４、第６の半導体領域の同様な構成を持つ、第２
の半導体領域に接する第２導電型の第５の半導体領域、
およびこの第５の半導体領域に達する第２導電型の第７
の半導体領域を、上記半導体層に有している。特に第
１、第２の半導体領域に接する第４、第５の半導体領域
を有することにより、第６、第７の半導体領域を、第
１、第２の半導体領域に達するまで深く形成せずに済
み、第６、第７の半導体領域を、短時間で形成すること
が可能である。これによって、製品としての信頼性を維
持させるために電荷転送デバイスの周囲を囲んで設けら
れる、第３の半導体領域および第９の半導体領域のう
ち、特に第３の半導体領域からの不純物のしみ出しを抑
制できる。第３の半導体領域からの不純物のしみ出しが
抑制されると、電荷転送デバイスの基板の濃度が変動し
難くなり、特性の変動、および特性の劣化が少ない電荷
転送デバイスを得ることができる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる電荷
転送デバイスを含む半導体装置およびその製造方法につ
いて説明する。
転送デバイスを含む半導体装置およびその製造方法につ
いて説明する。
第１図（ａ）ないし第１図（ｈ）は、この発明の第１の
実施例に係わる電荷転送デバイスを含む半導体装置の製
造方法について、製造工程順に示した断面図である。
実施例に係わる電荷転送デバイスを含む半導体装置の製
造方法について、製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、例えばｐ型半導体基
板１（Ｐ−sub）上に、図示しない酸化膜を形成し、こ
の酸化膜を、例えばホトレジストを用いた写真蝕刻法に
より、高濃度n+型埋込層パターンにパターニングする。
次に、この図示しない酸化膜によるn+型埋込層パターン
をマスクにして、例えばｎ型不純物であるアンチモン
（Sb）を気相拡散させることにより、シート抵抗約20Ω
／□程度の高濃度n+型埋込層２（N+B.L.）、および３
（N+B.L.（１））を形成する。次に、全面に、例えば図
示しないホトレジストを塗布し、これに対し、写真蝕刻
法により、上記n+型埋込層３の上部に開孔部を形成す
る。次に、この図示しないホトレジストをマスクとし
て、上記n+型埋込層３に対し、例えばｎ型の不純物であ
るりん（Ｐ）を、加速電圧150KeV、ドーズ量３×1013cm
-2の条件にてイオン注入する。次に、上記図示しない酸
化膜、およびホトレジストを除去する。次に、全面に、
例えばエピタキシャル成長法により、ｐ型不純物として
ボロンを含んだｐ型エピタキシャル層４（Ｐ−epi）
を、例えば比抵抗20Ω・cm、厚さ４μｍ程度に形成す
る。このとき、上記n+型埋込層３に対し、イオン注入さ
れた拡散係数の高いりんがｐ型エピタキシャル層４内に
拡散し、低濃度n-型埋込層５（N+B.L.（２））が形成さ
れる。
板１（Ｐ−sub）上に、図示しない酸化膜を形成し、こ
の酸化膜を、例えばホトレジストを用いた写真蝕刻法に
より、高濃度n+型埋込層パターンにパターニングする。
次に、この図示しない酸化膜によるn+型埋込層パターン
をマスクにして、例えばｎ型不純物であるアンチモン
（Sb）を気相拡散させることにより、シート抵抗約20Ω
／□程度の高濃度n+型埋込層２（N+B.L.）、および３
（N+B.L.（１））を形成する。次に、全面に、例えば図
示しないホトレジストを塗布し、これに対し、写真蝕刻
法により、上記n+型埋込層３の上部に開孔部を形成す
る。次に、この図示しないホトレジストをマスクとし
て、上記n+型埋込層３に対し、例えばｎ型の不純物であ
るりん（Ｐ）を、加速電圧150KeV、ドーズ量３×1013cm
-2の条件にてイオン注入する。次に、上記図示しない酸
化膜、およびホトレジストを除去する。次に、全面に、
例えばエピタキシャル成長法により、ｐ型不純物として
ボロンを含んだｐ型エピタキシャル層４（Ｐ−epi）
を、例えば比抵抗20Ω・cm、厚さ４μｍ程度に形成す
る。このとき、上記n+型埋込層３に対し、イオン注入さ
れた拡散係数の高いりんがｐ型エピタキシャル層４内に
拡散し、低濃度n-型埋込層５（N+B.L.（２））が形成さ
れる。
次に、第１図（ｂ）に示すように、ｐ型エピタキシャル
層４上に、例えば熱酸化法により、例えば温度1000℃で
程度で、厚さ500Å程度の熱酸化膜８を形成する。次
に、図示しないホトレジストを塗布し、写真蝕刻法によ
り、このホトレジストを所定のｎ型ウェル領域パターン
にパターニングする。次に、この図示しないホトレジス
トをマスクとして、例えばｎ型不純物であるりんを、加
速電圧150KeV、ドーズ量３×1012cm-2の条件にてイオン
注入する。次に、このイオン注入されたりんを、上記n-
型埋込層５にぶつかるように熱拡散させることにより、
ｎ型ウェル領域６（Ｎ−well）を形成する。これらのn-
型埋込層５と、ｎ型ウェル領域６とを組み合わせること
により、半導体装置での実質的なｎ型ウェル領域７が形
成される。
層４上に、例えば熱酸化法により、例えば温度1000℃で
程度で、厚さ500Å程度の熱酸化膜８を形成する。次
に、図示しないホトレジストを塗布し、写真蝕刻法によ
り、このホトレジストを所定のｎ型ウェル領域パターン
にパターニングする。次に、この図示しないホトレジス
トをマスクとして、例えばｎ型不純物であるりんを、加
速電圧150KeV、ドーズ量３×1012cm-2の条件にてイオン
注入する。次に、このイオン注入されたりんを、上記n-
型埋込層５にぶつかるように熱拡散させることにより、
ｎ型ウェル領域６（Ｎ−well）を形成する。これらのn-
型埋込層５と、ｎ型ウェル領域６とを組み合わせること
により、半導体装置での実質的なｎ型ウェル領域７が形
成される。
次に、第１図（ｃ）に示すように、再度、図示しないホ
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストを所定の高濃度n+型拡散領域パターンにパターニン
グする。次に、この図示しないホトレジストをマスクと
して、例えばｎ型不純物であるりんを、加速電圧150Ke
V、ドーズ量５×1015cm-2の条件にてイオン注入する。
次に、このイオン注入されたりんを、上記n+型埋込層
２、および３に届くように熱拡散させることにより、n+
型拡散領域９を形成する。ここで、前記ｎ型ウェル領域
６と、n+型拡散領域９とを同時に熱拡散させても良い。
この場合、同図（ｂ）に示す工程で、例えば、まずｎ型
ウェル領域６形成用の不純物をイオン注入し、ホトレジ
ストにて形成されるマスクを変えて、n+型拡散領域９形
成用の不純物をイオン注入する。そして、それぞれn-型
埋込層５、およびn+型埋込層２、および３に届くように
熱拡散させればよい。また、このような熱拡散工程、あ
るいは、例えば同図（ｂ）、もしくは（ｃ）で説明した
ような熱拡散工程では、不純物のアウトデフュージョン
防止用のキャップをとして、例えばCVD酸化膜を形成し
てから、不純物を熱拡散させても良い。
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストを所定の高濃度n+型拡散領域パターンにパターニン
グする。次に、この図示しないホトレジストをマスクと
して、例えばｎ型不純物であるりんを、加速電圧150Ke
V、ドーズ量５×1015cm-2の条件にてイオン注入する。
次に、このイオン注入されたりんを、上記n+型埋込層
２、および３に届くように熱拡散させることにより、n+
型拡散領域９を形成する。ここで、前記ｎ型ウェル領域
６と、n+型拡散領域９とを同時に熱拡散させても良い。
この場合、同図（ｂ）に示す工程で、例えば、まずｎ型
ウェル領域６形成用の不純物をイオン注入し、ホトレジ
ストにて形成されるマスクを変えて、n+型拡散領域９形
成用の不純物をイオン注入する。そして、それぞれn-型
埋込層５、およびn+型埋込層２、および３に届くように
熱拡散させればよい。また、このような熱拡散工程、あ
るいは、例えば同図（ｂ）、もしくは（ｃ）で説明した
ような熱拡散工程では、不純物のアウトデフュージョン
防止用のキャップをとして、例えばCVD酸化膜を形成し
てから、不純物を熱拡散させても良い。
次に、第１図（ｄ）に示すように、前記熱酸化膜８を除
去する。次に、例えば公知であるLOCOS法により、素子
分離領域として、フィールド酸化膜10を形成する。ま
た、フィールド酸化膜10形成前、フィールド酸化膜10形
成領域に対し、所定の反転防止用の不純物のイオン注入
を行なっても良い。
去する。次に、例えば公知であるLOCOS法により、素子
分離領域として、フィールド酸化膜10を形成する。ま
た、フィールド酸化膜10形成前、フィールド酸化膜10形
成領域に対し、所定の反転防止用の不純物のイオン注入
を行なっても良い。
次に、第１図（ｅ）に示すように、前記フィールド酸化
膜10によって分離された素子領域表面に、例えば熱酸化
法により、厚さ700Å程度の第１のゲート酸化膜11を形
成する。次に、CCD形成領域、およびCMOS形成領域に対
し、所定のしきい値制御用の不純物を、選択的にイオン
注入する。次に、全面に、例えばCVD法により、厚さ400
0Å程度の第１層ポリシリコン層を形成する。次に、こ
の第１層ポリシリコン層に対し、例えば温度950℃、POC
l3にてりんデポ拡散をすることにより、この第１層ポリ
シリコン層をn+導体化する。次に、図示しないホトレジ
ストを塗布し、写真蝕刻法により、このホトレジスト
を、所定のCCDの第１ゲート、およびCMOSのゲートの形
状にパターニングする。次に、この図示しないホトレジ
ストをマスクとして、例えばRIE法により、上記第１層
ポリシリコン層を、所定のCCDの第１ゲート12、およびC
MOSのゲート12の形状にパターニングする。
膜10によって分離された素子領域表面に、例えば熱酸化
法により、厚さ700Å程度の第１のゲート酸化膜11を形
成する。次に、CCD形成領域、およびCMOS形成領域に対
し、所定のしきい値制御用の不純物を、選択的にイオン
注入する。次に、全面に、例えばCVD法により、厚さ400
0Å程度の第１層ポリシリコン層を形成する。次に、こ
の第１層ポリシリコン層に対し、例えば温度950℃、POC
l3にてりんデポ拡散をすることにより、この第１層ポリ
シリコン層をn+導体化する。次に、図示しないホトレジ
ストを塗布し、写真蝕刻法により、このホトレジスト
を、所定のCCDの第１ゲート、およびCMOSのゲートの形
状にパターニングする。次に、この図示しないホトレジ
ストをマスクとして、例えばRIE法により、上記第１層
ポリシリコン層を、所定のCCDの第１ゲート12、およびC
MOSのゲート12の形状にパターニングする。
次に、第１図（ｆ）に示すように、前記CCDの第１ゲー
ト12、CMOSのゲート12をマスクとして、前記第１のゲー
ト酸化膜11を、例えばフッ化アンモニウムによるウェッ
トエッチングにより、選択的に除去する。
ト12、CMOSのゲート12をマスクとして、前記第１のゲー
ト酸化膜11を、例えばフッ化アンモニウムによるウェッ
トエッチングにより、選択的に除去する。
次に、第１図（ｇ）に示すように、前記第１のゲート酸
化膜11が選択的に除去されることにより、露出した素子
形成領域表面に、例えば熱酸化法により、厚さ700Å程
度（この厚さは、前記第１のゲート酸化膜の膜厚と合わ
せる。）の第２のゲート酸化膜13を形成する。このと
き、ポリシリコンである前記CCDの第１ゲート12、CMOS
のゲート12の表面も酸化され、熱酸化膜14が形成され
る。次に、バイポーラトランジスタのp-型内部ベース領
域18に対し、例えばｐ型不純物であるボロンを、選択的
にイオン注入する。次に、全面に、例えばCVD法によ
り、厚さ4000Å程度の第２層ポリシリコン層を形成す
る。次に、この第２層ポリシリコン層に対し、例えば温
度950℃、POCl3にてりんデポ拡散をすることにより、こ
の第２層ポリシリコン層をn+導体化する。次に、図示し
ないホトレジストを塗布し、写真蝕刻法により、このホ
トレジストを、所定のCCDの第２ゲート形状にパターニ
ングする。次に、この図示しないホトレジストをマスク
として、例えばRIE法により、上記第２層ポリシリコン
層を、所定のCCDの第２ゲート15の形状にパターニング
する。次に、CCD、およびｎチャネル型MOSFETのn+型ソ
ース／ドレイン領域17、並びにバイポーラトランジスタ
のn+型エミッタ領域19等に対し、例えばｎ型の不純物で
あるヒ素（As）を、選択的にイオン注入する。次に、ｐ
チャネル型MOSFETのp+型ソース／ドレイン領域16、およ
びバイポーラトランジスタのp+型外部ベース領域20等に
対し、例えばｐ型の不純物であるボロンを、選択的にイ
オン注入する。
化膜11が選択的に除去されることにより、露出した素子
形成領域表面に、例えば熱酸化法により、厚さ700Å程
度（この厚さは、前記第１のゲート酸化膜の膜厚と合わ
せる。）の第２のゲート酸化膜13を形成する。このと
き、ポリシリコンである前記CCDの第１ゲート12、CMOS
のゲート12の表面も酸化され、熱酸化膜14が形成され
る。次に、バイポーラトランジスタのp-型内部ベース領
域18に対し、例えばｐ型不純物であるボロンを、選択的
にイオン注入する。次に、全面に、例えばCVD法によ
り、厚さ4000Å程度の第２層ポリシリコン層を形成す
る。次に、この第２層ポリシリコン層に対し、例えば温
度950℃、POCl3にてりんデポ拡散をすることにより、こ
の第２層ポリシリコン層をn+導体化する。次に、図示し
ないホトレジストを塗布し、写真蝕刻法により、このホ
トレジストを、所定のCCDの第２ゲート形状にパターニ
ングする。次に、この図示しないホトレジストをマスク
として、例えばRIE法により、上記第２層ポリシリコン
層を、所定のCCDの第２ゲート15の形状にパターニング
する。次に、CCD、およびｎチャネル型MOSFETのn+型ソ
ース／ドレイン領域17、並びにバイポーラトランジスタ
のn+型エミッタ領域19等に対し、例えばｎ型の不純物で
あるヒ素（As）を、選択的にイオン注入する。次に、ｐ
チャネル型MOSFETのp+型ソース／ドレイン領域16、およ
びバイポーラトランジスタのp+型外部ベース領域20等に
対し、例えばｐ型の不純物であるボロンを、選択的にイ
オン注入する。
次に、第１図（ｈ）に示すように、全面に、例えばCVD
法により、CVD酸化膜、およびBPSG膜を、それぞれ連続
的に堆積し、これらからなる層間絶縁膜21を形成する。
次に、熱処理することにより、この層間絶縁膜21の表面
平坦化、およびリンゲッタを行なう。このとき、前記p+
型ソース／ドレイン領域16、n+型ソース／ドレイン領域
17、p-型内部ベース領域18、n+型エミッタ領域19、およ
びp+型外部ベース領域20等が活性化される。次に、図示
しないホトレジストを塗布し、写真蝕刻法により、この
ホトレジストに所定のコンタクト孔開孔パターンを形成
する。次に、この図示しないホトレジストをマスクに、
例えばRIE法により、上記層間絶縁膜21を通して、装置
の所定の場所に対し、コンタクト孔を開孔する。次に、
このコンタクト孔内も含み、全面に、例えばスパッタ法
により、アルミニウム層を形成する。次に、図示しない
ホトレジストを塗布し、写真蝕刻法により、このホトレ
ジストに、所定の電極パターンを形成する。次に、この
ホトレジストをマスクに、例えばRIE法により、上記ア
ルミニウム層を、所定の電極22の形状にパターニングす
る。この後、図示しないが、全面に表面保護膜を形成
し、所定の配線を施すことにより、この発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置が製造
される。
法により、CVD酸化膜、およびBPSG膜を、それぞれ連続
的に堆積し、これらからなる層間絶縁膜21を形成する。
次に、熱処理することにより、この層間絶縁膜21の表面
平坦化、およびリンゲッタを行なう。このとき、前記p+
型ソース／ドレイン領域16、n+型ソース／ドレイン領域
17、p-型内部ベース領域18、n+型エミッタ領域19、およ
びp+型外部ベース領域20等が活性化される。次に、図示
しないホトレジストを塗布し、写真蝕刻法により、この
ホトレジストに所定のコンタクト孔開孔パターンを形成
する。次に、この図示しないホトレジストをマスクに、
例えばRIE法により、上記層間絶縁膜21を通して、装置
の所定の場所に対し、コンタクト孔を開孔する。次に、
このコンタクト孔内も含み、全面に、例えばスパッタ法
により、アルミニウム層を形成する。次に、図示しない
ホトレジストを塗布し、写真蝕刻法により、このホトレ
ジストに、所定の電極パターンを形成する。次に、この
ホトレジストをマスクに、例えばRIE法により、上記ア
ルミニウム層を、所定の電極22の形状にパターニングす
る。この後、図示しないが、全面に表面保護膜を形成
し、所定の配線を施すことにより、この発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置が製造
される。
次に、第２図に、第１図（ｃ）に示すY1−Y2線に沿う断
面の不純物濃度プロファイルを示す。
面の不純物濃度プロファイルを示す。
第２図に示すように、n+型埋込層３の不純物濃度は、そ
のピークの地点において、〜1019cm-3程度ある。その上
部に存在するn-型埋込層５、およびｎ型ウェル領域６の
不純物濃度は、そのピークの地点において、〜1016cm-3
程度ある。すなわち、これらn-型埋込層５、およびｎ型
ウェル領域６によって構成される半導体装置の実質的な
ウェル領域７には、深さ方向に、少なくとも２つの不純
物濃度のピークが存在することになる。このように、本
発明に係わる電荷転送デバイスを含む半導体装置によれ
ば、埋込層の上部に存在する実質的なウェル領域におい
て、深さ方向に、少なくとも２つの不純物濃度のピーク
が存在している。
のピークの地点において、〜1019cm-3程度ある。その上
部に存在するn-型埋込層５、およびｎ型ウェル領域６の
不純物濃度は、そのピークの地点において、〜1016cm-3
程度ある。すなわち、これらn-型埋込層５、およびｎ型
ウェル領域６によって構成される半導体装置の実質的な
ウェル領域７には、深さ方向に、少なくとも２つの不純
物濃度のピークが存在することになる。このように、本
発明に係わる電荷転送デバイスを含む半導体装置によれ
ば、埋込層の上部に存在する実質的なウェル領域におい
て、深さ方向に、少なくとも２つの不純物濃度のピーク
が存在している。
このような、電荷転送デバイスを含む半導体装置および
その製造方法によれば、ｐ型エピタキシャル層４形成
時、n+型埋込層３に対してイオン注入された、例えばり
んが拡散し、n-型埋込層５が形成される。このn-型埋込
層５が形成されると、この後の工程で、ｎ型ウェル領域
６を深くまで拡散させる必要がなくなり、実質的なｎ型
ウェル領域７の熱拡散工程の所要時間が短縮がなされ
る。実質的なｎ型ウェル領域７形成のための熱工程の所
要時間が短縮されると、CCD、すなわち電荷転送デバイ
ス領域直下に存在しているn+型埋込層２からの不純物の
しみ出しが防止され、基板濃度の変動による電荷転送デ
バイスの特性の変動、あるいは特性の劣化を抑制でき
る。例えば空乏層の伸びが、常に一定となるような信頼
性の高い、高性能な電荷転送デバイスを形成できる。ま
た、この電荷転送デバイスは、その周囲が、適当な電位
にバイアスされたn+型拡散領域９、およびn+型埋込層２
によって取り囲まれ、いわゆる島釣りの状態となってい
る。したがって、電荷転送デバイスと、バイポーラトラ
ンジスタとを同時に混載したとしても、電荷転送デバイ
スのノイズが、これらn+型の領域に吸収され、このノイ
ズの影響をバイポーラトランジスタが受けることはな
い。このことから、電荷転送デバイスと、バイポーラト
ランジスタとを、製品としての信頼性を低下させること
なく、同一チップ上に形成することが可能となる。
その製造方法によれば、ｐ型エピタキシャル層４形成
時、n+型埋込層３に対してイオン注入された、例えばり
んが拡散し、n-型埋込層５が形成される。このn-型埋込
層５が形成されると、この後の工程で、ｎ型ウェル領域
６を深くまで拡散させる必要がなくなり、実質的なｎ型
ウェル領域７の熱拡散工程の所要時間が短縮がなされ
る。実質的なｎ型ウェル領域７形成のための熱工程の所
要時間が短縮されると、CCD、すなわち電荷転送デバイ
ス領域直下に存在しているn+型埋込層２からの不純物の
しみ出しが防止され、基板濃度の変動による電荷転送デ
バイスの特性の変動、あるいは特性の劣化を抑制でき
る。例えば空乏層の伸びが、常に一定となるような信頼
性の高い、高性能な電荷転送デバイスを形成できる。ま
た、この電荷転送デバイスは、その周囲が、適当な電位
にバイアスされたn+型拡散領域９、およびn+型埋込層２
によって取り囲まれ、いわゆる島釣りの状態となってい
る。したがって、電荷転送デバイスと、バイポーラトラ
ンジスタとを同時に混載したとしても、電荷転送デバイ
スのノイズが、これらn+型の領域に吸収され、このノイ
ズの影響をバイポーラトランジスタが受けることはな
い。このことから、電荷転送デバイスと、バイポーラト
ランジスタとを、製品としての信頼性を低下させること
なく、同一チップ上に形成することが可能となる。
さらに、このバイポーラトランジスタの形成される実質
的なウェル領域の不純物濃度プロファイルには、第２図
に示すように、深さ方向に、不純物濃度のピークを少な
くとも２回設けられている。このことから、バイポーラ
トランジスタ形成領域である実質的なｎ型ウェル領域７
の基板表面近傍での不純物濃度を低く設定することが可
能である。したがって、バイポーラトランジスタの耐圧
を向上させることができる。また、ｐ型エピタキシャル
層４の厚さや、ｎ型ウェル領域６、あるいはn+型埋込層
３に対する不純物のイオン注入の条件等を任意に変える
ことにより、バイポーラトランジスタの耐圧を所望の値
に合わせ込むこともできる。よって、種々のバイポーラ
トランジスタの耐圧を要求されるようなLSIに対応する
ことも可能である。
的なウェル領域の不純物濃度プロファイルには、第２図
に示すように、深さ方向に、不純物濃度のピークを少な
くとも２回設けられている。このことから、バイポーラ
トランジスタ形成領域である実質的なｎ型ウェル領域７
の基板表面近傍での不純物濃度を低く設定することが可
能である。したがって、バイポーラトランジスタの耐圧
を向上させることができる。また、ｐ型エピタキシャル
層４の厚さや、ｎ型ウェル領域６、あるいはn+型埋込層
３に対する不純物のイオン注入の条件等を任意に変える
ことにより、バイポーラトランジスタの耐圧を所望の値
に合わせ込むこともできる。よって、種々のバイポーラ
トランジスタの耐圧を要求されるようなLSIに対応する
ことも可能である。
次に、この発明の第２の実施例について説明する。
第３図（ａ）ないし第３図（ｅ）は、この発明の第２の
実施例に係わる電荷転送デバイスを含む半導体装置につ
いて、製造工程順に示した断面図である。
実施例に係わる電荷転送デバイスを含む半導体装置につ
いて、製造工程順に示した断面図である。
まず、第３図（ａ）に示すように、例えばｐ型半導体基
板31（Ｐ−sub）上に、図示しない酸化膜を形成し、こ
の酸化膜を、例えばホトレジストを用いた写真蝕刻法に
より、高濃度n+型埋込層パターンに形成する。次に、こ
の図示しない酸化膜をマスクとして、例えばｎ型不純物
であるアンチモンを気相拡散させることにより、不純物
濃度１×1019cm-3程度の高濃度n+型埋込層32を形成す
る。次に、全面に、例えばCVD法により、ｐ型不純物と
してボロンを含んだｐ型エピタキシャル層33（Ｐ−ep
i）を、例えば比抵抗10〜20Ω・cm、厚さ３〜５μｍ程
度に形成する。このとき、ｐ型エピタキシャル層33の不
純物濃度は、CCDに最適な濃度となるよう設定する。
板31（Ｐ−sub）上に、図示しない酸化膜を形成し、こ
の酸化膜を、例えばホトレジストを用いた写真蝕刻法に
より、高濃度n+型埋込層パターンに形成する。次に、こ
の図示しない酸化膜をマスクとして、例えばｎ型不純物
であるアンチモンを気相拡散させることにより、不純物
濃度１×1019cm-3程度の高濃度n+型埋込層32を形成す
る。次に、全面に、例えばCVD法により、ｐ型不純物と
してボロンを含んだｐ型エピタキシャル層33（Ｐ−ep
i）を、例えば比抵抗10〜20Ω・cm、厚さ３〜５μｍ程
度に形成する。このとき、ｐ型エピタキシャル層33の不
純物濃度は、CCDに最適な濃度となるよう設定する。
次に、第３図（ｂ）に示すように、例えば熱酸化法によ
り、熱酸化膜37を形成する。次に、図示しないホトレジ
ストを塗布し、写真蝕刻法により、このホトレジストを
所定のｎ型ウェル領域パターンにパターニングする。次
に、この図示しないホトレジストをマスクとして、例え
ばｎ型不純物であるりんを、加速電圧100KeV、ドーズ量
２×1012cm-2の条件にてイオン注入する。これが、第１
回目のｎ型ウェル形成領域に対するイオン注入工程であ
る。引き続き、第２回目のイオン注入工程を、第１回目
とは、イオン注入される深さを変えて行なう。例えばｎ
型不純物であるりんを、加速電圧2.0MeV、ドーズ量２×
1012cm-2の条件にてイオン注入する。次に、これらイオ
ン注入されたりんを熱拡散させ、第１のｎ型ウェル領域
34（Ｎ−well（１））、および第２のｎ型ウェル領域35
（Ｎ−well（２））を形成する。このとき、第２のｎ型
ウェル領域35は、上記n+型埋込層32に接するように、ま
た、第１のｎ型ウェル領域34は、第２のｎ型ウェル領域
35に接するように熱拡散させる。これらの第１、第２の
ｎ型ウェル領域34と、35とを組み合わせることにより、
半導体装置での実質的なｎ型ウェル領域36が形成され
る。
り、熱酸化膜37を形成する。次に、図示しないホトレジ
ストを塗布し、写真蝕刻法により、このホトレジストを
所定のｎ型ウェル領域パターンにパターニングする。次
に、この図示しないホトレジストをマスクとして、例え
ばｎ型不純物であるりんを、加速電圧100KeV、ドーズ量
２×1012cm-2の条件にてイオン注入する。これが、第１
回目のｎ型ウェル形成領域に対するイオン注入工程であ
る。引き続き、第２回目のイオン注入工程を、第１回目
とは、イオン注入される深さを変えて行なう。例えばｎ
型不純物であるりんを、加速電圧2.0MeV、ドーズ量２×
1012cm-2の条件にてイオン注入する。次に、これらイオ
ン注入されたりんを熱拡散させ、第１のｎ型ウェル領域
34（Ｎ−well（１））、および第２のｎ型ウェル領域35
（Ｎ−well（２））を形成する。このとき、第２のｎ型
ウェル領域35は、上記n+型埋込層32に接するように、ま
た、第１のｎ型ウェル領域34は、第２のｎ型ウェル領域
35に接するように熱拡散させる。これらの第１、第２の
ｎ型ウェル領域34と、35とを組み合わせることにより、
半導体装置での実質的なｎ型ウェル領域36が形成され
る。
尚、この工程で、イオン注入装置の加速電圧をスキャン
させながら、ウェル領域の形成を行なっても構わない。
言い換えれば、ウェル領域形成領域に対し、不純物が打
ち込まれる深さを連続的に変えながら、不純物を注入し
てやっても良い。このようにしても、ウェル領域形成に
要する熱工程の時間は短縮される。
させながら、ウェル領域の形成を行なっても構わない。
言い換えれば、ウェル領域形成領域に対し、不純物が打
ち込まれる深さを連続的に変えながら、不純物を注入し
てやっても良い。このようにしても、ウェル領域形成に
要する熱工程の時間は短縮される。
次に、第３図（ｃ）に示すように、再度、図示しないホ
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストに高濃度n+型領域パターンを形成する。次に、この
図示しないホトレジストをマスクとして、例えばｎ型不
純物であるりんを、加速電圧100KeV、ドーズ量５×1015
cm-2の条件にてイオン注入する。次に、このイオン注入
されたりんを、上記n+型埋込層32に届くように熱拡散さ
せることにより、n+型領域38を形成する。
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストに高濃度n+型領域パターンを形成する。次に、この
図示しないホトレジストをマスクとして、例えばｎ型不
純物であるりんを、加速電圧100KeV、ドーズ量５×1015
cm-2の条件にてイオン注入する。次に、このイオン注入
されたりんを、上記n+型埋込層32に届くように熱拡散さ
せることにより、n+型領域38を形成する。
これ以後の製造工程は、上記第１の実施例とほぼ同様で
ある。
ある。
第３図（ｄ）に示すように、素子分離領域として、フィ
ールド酸化膜40を形成する。次に、このフィールド酸化
膜40によって分離された素子領域表面に、第１のゲート
酸化膜41を形成後、第１層ポリシリコン層により、CCD
の第１ゲート42、CMOSのゲート42を形成する。次に、選
択的に第１のゲート酸化膜41を除去した後、第２のゲー
ト酸化膜43を形成する。このとき、CCDの第１ゲート4
2、CMOSのゲート42の表面も酸化され、熱酸化膜44が形
成される。次に、バイポーラトランジスタのp-型内部ベ
ース領域48に対し、所定のｐ型不純物をイオン注入す
る。次に、第２層ポリシリコン層により、CCDの第２ゲ
ート45を形成する。次に、CCD、およびｎチャネル型MOS
FETのn+型ソース／ドレイン領域47、およびバイポーラ
トランジスタのn+型エミッタ領域49に対し、所定のｎ型
不純物をイオン注入する。次に、ｐチャネル型MOSFETの
p+型ソース／ドレイン領域46、およびバイポーラトラン
ジスタのp+型外部ベース領域50に対し、所定のｐ型不純
物をイオン注入する。
ールド酸化膜40を形成する。次に、このフィールド酸化
膜40によって分離された素子領域表面に、第１のゲート
酸化膜41を形成後、第１層ポリシリコン層により、CCD
の第１ゲート42、CMOSのゲート42を形成する。次に、選
択的に第１のゲート酸化膜41を除去した後、第２のゲー
ト酸化膜43を形成する。このとき、CCDの第１ゲート4
2、CMOSのゲート42の表面も酸化され、熱酸化膜44が形
成される。次に、バイポーラトランジスタのp-型内部ベ
ース領域48に対し、所定のｐ型不純物をイオン注入す
る。次に、第２層ポリシリコン層により、CCDの第２ゲ
ート45を形成する。次に、CCD、およびｎチャネル型MOS
FETのn+型ソース／ドレイン領域47、およびバイポーラ
トランジスタのn+型エミッタ領域49に対し、所定のｎ型
不純物をイオン注入する。次に、ｐチャネル型MOSFETの
p+型ソース／ドレイン領域46、およびバイポーラトラン
ジスタのp+型外部ベース領域50に対し、所定のｐ型不純
物をイオン注入する。
次に、第３図（ｅ）に示すように、全面に、層間絶縁膜
51を形成し、この層間絶縁膜51を通して、装置の所定の
場所に対し、コンタクト孔を開孔する。次に、アルミニ
ウム層により、所定形状の電極22を形成する。
51を形成し、この層間絶縁膜51を通して、装置の所定の
場所に対し、コンタクト孔を開孔する。次に、アルミニ
ウム層により、所定形状の電極22を形成する。
以上のような工程で、この発明の第２の実施例に係わる
電荷転送デバイスを含む半導体装置が製造される。
電荷転送デバイスを含む半導体装置が製造される。
次に、第４図に、第３図（ｃ）に示すY3−Y4線に沿う断
面の不純物濃度プロファイルを示す。
面の不純物濃度プロファイルを示す。
第４図に示すように、n+型埋込層32の不純物濃度は、そ
のピークの地点において、〜1019cm-3程度ある。その上
部に存在する第２のｎ型ウェル領域35の不純物濃度は、
そのピークの地点において、〜1016cm-3程度ある。ま
た、第１のｎ型ウェル領域34の不純物濃度は、そのピー
クの地点において、〜1016cm-3程度あるが、上記第２の
ｎ型ウェル領域35の不純物濃度より、若干高めとなる。
この第２の実施例でも、上記第１の実施例同様、半導体
装置の実質的なウェル領域36において、深さ方向に、少
なくとも２つの不純物濃度のピークが存在することにな
る。
のピークの地点において、〜1019cm-3程度ある。その上
部に存在する第２のｎ型ウェル領域35の不純物濃度は、
そのピークの地点において、〜1016cm-3程度ある。ま
た、第１のｎ型ウェル領域34の不純物濃度は、そのピー
クの地点において、〜1016cm-3程度あるが、上記第２の
ｎ型ウェル領域35の不純物濃度より、若干高めとなる。
この第２の実施例でも、上記第１の実施例同様、半導体
装置の実質的なウェル領域36において、深さ方向に、少
なくとも２つの不純物濃度のピークが存在することにな
る。
このような、本発明の第２の実施例に係わる電荷転送デ
バイスを含む半導体装置およびその製造方法によれば、
ｎ型ウェル領域に対し、これを形成するための不純物の
イオン注入を、少なくとも２回、注入される深さを変え
て行なう。したがって、第３図（ａ）ないし第３図
（ｅ）に示す実質的なｎ型ウェル領域36の熱拡散工程の
所要時間の短縮がなされる。よって、第１の実施例同
様、CCD、すなわち電荷転送デバイスにおいて、基板濃
度の変動による特性の変動、あるいは特性の劣化がなく
なり、例えば空乏層の伸びが、常に一定となるような信
頼性の高い、高性能な電荷転送デバイスを形成できるよ
うになる。
バイスを含む半導体装置およびその製造方法によれば、
ｎ型ウェル領域に対し、これを形成するための不純物の
イオン注入を、少なくとも２回、注入される深さを変え
て行なう。したがって、第３図（ａ）ないし第３図
（ｅ）に示す実質的なｎ型ウェル領域36の熱拡散工程の
所要時間の短縮がなされる。よって、第１の実施例同
様、CCD、すなわち電荷転送デバイスにおいて、基板濃
度の変動による特性の変動、あるいは特性の劣化がなく
なり、例えば空乏層の伸びが、常に一定となるような信
頼性の高い、高性能な電荷転送デバイスを形成できるよ
うになる。
また、この電荷転送デバイスは、n+型埋込層32、n+型領
域38によって、いわゆる島釣りの状態とされている。し
たがって、電荷転送デバイスのノイズの影響を、バイポ
ーラトランジスタが受けることはなくなり、製品として
の信頼性を低下させることなく、同一チップ上への同時
混載が可能である。
域38によって、いわゆる島釣りの状態とされている。し
たがって、電荷転送デバイスのノイズの影響を、バイポ
ーラトランジスタが受けることはなくなり、製品として
の信頼性を低下させることなく、同一チップ上への同時
混載が可能である。
さらに、このバイポーラトランジスタの形成される実質
的なウェル領域にあっても、第１の実施例同様、深さ方
向の不純物濃度プロファイルに、不純物濃度のピーク
が、少なくとも２回設けられている。このことから、バ
イポーラトランジスタ形成領域である実質的なウェル領
域36の基板表面近傍での不純物濃度を低く設定すること
が可能となり、バイポーラトランジスタの耐圧を向上さ
せることができる。この第２の実施例でも、ｐ型エピタ
キシャル層33の厚さや、第１、第２のｎ型ウェル領域3
4、および35に対する不純物のイオン注入の条件等を任
意に変えることにより、バイポーラトランジスタの耐圧
を所望の値に合わせ込むことができる。よって、種々の
バイポーラトランジスタの耐圧を要求されるようなLSI
に対応することも可能である。
的なウェル領域にあっても、第１の実施例同様、深さ方
向の不純物濃度プロファイルに、不純物濃度のピーク
が、少なくとも２回設けられている。このことから、バ
イポーラトランジスタ形成領域である実質的なウェル領
域36の基板表面近傍での不純物濃度を低く設定すること
が可能となり、バイポーラトランジスタの耐圧を向上さ
せることができる。この第２の実施例でも、ｐ型エピタ
キシャル層33の厚さや、第１、第２のｎ型ウェル領域3
4、および35に対する不純物のイオン注入の条件等を任
意に変えることにより、バイポーラトランジスタの耐圧
を所望の値に合わせ込むことができる。よって、種々の
バイポーラトランジスタの耐圧を要求されるようなLSI
に対応することも可能である。
以上のようなことから、本発明によれば、高信頼性、か
つ高性能な電荷転送デバイスと、耐圧の高いバイポーラ
トランジスタとを、製品としての信頼性を低下させるこ
となく、同一チップ上に形成できる。そして、同一チッ
プ内に形成されているバイポーラトランジスタによっ
て、LSI内部のオペアンプを構成すれば、その出力の直
線性が改善される。特に、電源電圧の5V化においても、
その直線性が劣化することがなく、ダイソートテスト時
の歩留りが向上する。さらに、耐圧の高いバイポーラト
ランジスタをも同一チップ上に形成できることから、例
えば電源電圧5V系のICばかりでなく、それ以上の電源電
圧、例えば電源電圧12V系のICも同一チップ内に形成可
能となる。したがって、いっそうの高機能化が達成され
る。
つ高性能な電荷転送デバイスと、耐圧の高いバイポーラ
トランジスタとを、製品としての信頼性を低下させるこ
となく、同一チップ上に形成できる。そして、同一チッ
プ内に形成されているバイポーラトランジスタによっ
て、LSI内部のオペアンプを構成すれば、その出力の直
線性が改善される。特に、電源電圧の5V化においても、
その直線性が劣化することがなく、ダイソートテスト時
の歩留りが向上する。さらに、耐圧の高いバイポーラト
ランジスタをも同一チップ上に形成できることから、例
えば電源電圧5V系のICばかりでなく、それ以上の電源電
圧、例えば電源電圧12V系のICも同一チップ内に形成可
能となる。したがって、いっそうの高機能化が達成され
る。
また、従来、別チップに形成されていた、例えば電荷転
送デバイスの信号処理回路といった、バイポーラICをも
同一チップ上に形成することも可能である。これらのこ
とから、スペースメリット、製造コストダウン、および
機能の拡大がなされ、システムの簡略化も達成される。
また、別チップ同士を接続する配線がなくなることから
も、歩留りが向上し、信頼性も向上する。
送デバイスの信号処理回路といった、バイポーラICをも
同一チップ上に形成することも可能である。これらのこ
とから、スペースメリット、製造コストダウン、および
機能の拡大がなされ、システムの簡略化も達成される。
また、別チップ同士を接続する配線がなくなることから
も、歩留りが向上し、信頼性も向上する。
［発明の効果］ 以上説明したように、この発明によれば、製品としての
信頼性が低下されることなく、特性の変動、および特性
の劣化が少ない電荷転送デバイスと、耐圧の向上が可能
なバイポーラトランジスタと、MOSFETとが同一チップに
共存された電荷転送デバイスを含む半導体装置およびそ
の製造方法を提供できる。
信頼性が低下されることなく、特性の変動、および特性
の劣化が少ない電荷転送デバイスと、耐圧の向上が可能
なバイポーラトランジスタと、MOSFETとが同一チップに
共存された電荷転送デバイスを含む半導体装置およびそ
の製造方法を提供できる。
第１図（ａ）ないし第１図（ｈ）はこの発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置の製造
方法について製造工程順に示した断面図、第２図は第１
図（ｃ）に示すY1−Y2線に沿う断面の不純物濃度プロフ
ァイル図、第３図（ａ）ないし第３図（ｅ）はこの発明
の第２の実施例に係わる電荷転送デバイスを含む半導体
装置の製造方法について製造工程順に示した断面図、第
４図は第３図（ｃ）に示すY3−Y4線に沿う断面の不純物
濃度プロファイル図である。 １……ｐ型半導体基板、２……n+型埋込層、３……n+型
埋込層、４……ｐ型エピタキシャル層、５……n-型埋込
層、６……ｎ型ウェル領域、７……実質的なｎ型ウェル
領域、８……熱酸化膜、９……n+領域、10……フィール
ド酸化膜、11……第１のゲート酸化膜、12……CCDの第
１ゲート、CMOSのゲート、13……第２のゲート酸化膜、
14……熱酸化膜、15……CCDの第２ゲート、16……p+型
ソース／ドレイン領域、17……n+型ソース／ドレイン領
域、18……p-型内部ベース領域、19……n+型エミッタ領
域、20……p+型外部ベース領域、21……層間絶縁膜、22
……電極、31……ｐ型半導体基板、32……n+型埋込層、
33……ｐ型エピタキシャル層、34……第１のｎ型ウェル
領域、35……第２のｎ型ウェル領域、36……実質的なｎ
型ウェル領域、37……熱酸化膜、38……n+領域、40……
フィールド酸化膜、41……第１のゲート酸化膜、42……
CCDの第１ゲート、CMOSのゲート、43……第２のゲート
酸化膜、44……熱酸化膜、45……CCDの第２ゲート、46
……p+型ソース／ドレイン領域、47……n+型ソース／ド
レイン領域、48……p-型内部ベース領域、49……n+型エ
ミッタ領域、50……p+型外部ベース領域、51……層間絶
縁膜、52……電極。
施例に係わる電荷転送デバイスを含む半導体装置の製造
方法について製造工程順に示した断面図、第２図は第１
図（ｃ）に示すY1−Y2線に沿う断面の不純物濃度プロフ
ァイル図、第３図（ａ）ないし第３図（ｅ）はこの発明
の第２の実施例に係わる電荷転送デバイスを含む半導体
装置の製造方法について製造工程順に示した断面図、第
４図は第３図（ｃ）に示すY3−Y4線に沿う断面の不純物
濃度プロファイル図である。 １……ｐ型半導体基板、２……n+型埋込層、３……n+型
埋込層、４……ｐ型エピタキシャル層、５……n-型埋込
層、６……ｎ型ウェル領域、７……実質的なｎ型ウェル
領域、８……熱酸化膜、９……n+領域、10……フィール
ド酸化膜、11……第１のゲート酸化膜、12……CCDの第
１ゲート、CMOSのゲート、13……第２のゲート酸化膜、
14……熱酸化膜、15……CCDの第２ゲート、16……p+型
ソース／ドレイン領域、17……n+型ソース／ドレイン領
域、18……p-型内部ベース領域、19……n+型エミッタ領
域、20……p+型外部ベース領域、21……層間絶縁膜、22
……電極、31……ｐ型半導体基板、32……n+型埋込層、
33……ｐ型エピタキシャル層、34……第１のｎ型ウェル
領域、35……第２のｎ型ウェル領域、36……実質的なｎ
型ウェル領域、37……熱酸化膜、38……n+領域、40……
フィールド酸化膜、41……第１のゲート酸化膜、42……
CCDの第１ゲート、CMOSのゲート、43……第２のゲート
酸化膜、44……熱酸化膜、45……CCDの第２ゲート、46
……p+型ソース／ドレイン領域、47……n+型ソース／ド
レイン領域、48……p-型内部ベース領域、49……n+型エ
ミッタ領域、50……p+型外部ベース領域、51……層間絶
縁膜、52……電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (4)
- 【請求項１】第１導電型の半導体基板の表面に形成され
た、第２導電型の第１、第２、第３の半導体領域と、 前記基板の表面上に形成された第１導電型の半導体層
と、 前記半導体層に形成された、前記第１、第２の半導体領
域に接する、第２導電型の第４、第５の半導体領域と、 前記半導体層に形成された、前記第４の半導体領域に達
する第２導電型の第６の半導体領域と、 前記半導体層に形成された、前記第５の半導体領域に達
する第２導電型の第７の半導体領域と、 前記第６の半導体領域に形成された、前記第１の半導体
領域に達する前記第６の半導体領域よりも高濃度の第８
の半導体領域と、 前記半導体層に形成された、前記第３の半導体領域の周
縁部分に達するとともに前記第３の半導体領域上の前記
半導体層を島状に分離する第９の半導体領域と、 前記半導体層に形成された第２導電型のMOSFETと、 前記第６の半導体領域に形成された、この第６の半導体
領域をコレクタとするバイポーラトランジスタと、 前記第７の半導体領域に形成された第１導電型のMOSFET
と、 前記半導体層のうち、前記第３の半導体領域および前記
第９の半導体領域によって島状に分離された領域に形成
された、電荷転送デバイスと を具備することを特徴とする電荷転送デバイスを含む半
導体装置。 - 【請求項２】第１導電型の半導体基板の表面に、第２導
電型の第１、第２、第３の半導体領域を形成する工程
と、 前記基板の表面上に第１導電型の半導体層を形成する工
程と、 前記半導体層に、前記第１、第２の半導体領域に接す
る、第２導電型の第４、第５の半導体領域をそれぞれ形
成する工程と、 前記半導体層に、前記第４の半導体領域に達する第２導
電型の第６の半導体領域、および前記第５の半導体領域
に達する第２導電型の第７の半導体領域を形成する工程
と、 前記第６の半導体領域に、前記第１の半導体領域に達す
る前記第６の半導体領域よりも高濃度の第８の半導体領
域、および前記第３の半導体領域の周縁部分に達すると
ともに前記第３の半導体領域上の前記半導体層を島状に
分離する第９の半導体領域を形成する工程と、 前記半導体層に第２導電型のMOSFET、前記第６の半導体
領域に、この第６の半導体領域をコレクタとするバイポ
ーラトランジスタ、前記第７の半導体領域に第１導電型
のMOSFET、前記半導体層のうち、前記第３の半導体領域
および前記第９の半導体領域によって島状に分離された
領域に電荷転送デバイスをそれぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
導体装置の製造方法。 - 【請求項３】前記第４、第５の半導体領域は、前記第
１、第２の半導体領域に、第２導電型の不純物を追加導
入し、この追加導入された不純物を前記半導体層に拡散
させて形成することを特徴とする請求項２に記載の電荷
転送デバイスを含む半導体装置の製造方法。 - 【請求項４】前記第４、第５の半導体領域は、前記第
１、第２の半導体領域上の半導体層に第２導電型の不純
物を導入し、この導入された不純物を前記半導体層に拡
散させて形成することを特徴とする請求項２に記載の電
荷転送デバイスを含む半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128314A JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| US07/525,040 US4994888A (en) | 1989-05-22 | 1990-05-18 | Monolithic semiconductor device having CCD, bipolar and MOS structures |
| EP90109682A EP0399454B1 (en) | 1989-05-22 | 1990-05-22 | Monolithic semiconductor device having CCD, bipolar and MOS structures |
| DE69032255T DE69032255T2 (de) | 1989-05-22 | 1990-05-22 | Monolithische Halbleiteranordnung mit CCD-, bipolaren und MOS-Strukturen |
| KR1019900007350A KR930002296B1 (ko) | 1989-05-22 | 1990-05-22 | 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128314A JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114235A JPH03114235A (ja) | 1991-05-15 |
| JPH0770703B2 true JPH0770703B2 (ja) | 1995-07-31 |
Family
ID=14981711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128314A Expired - Fee Related JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4994888A (ja) |
| EP (1) | EP0399454B1 (ja) |
| JP (1) | JPH0770703B2 (ja) |
| KR (1) | KR930002296B1 (ja) |
| DE (1) | DE69032255T2 (ja) |
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|---|---|---|---|---|
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
| US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
| US5288651A (en) * | 1989-11-09 | 1994-02-22 | Kabushiki Kaisha Toshiba | Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD |
| JPH07105458B2 (ja) * | 1989-11-21 | 1995-11-13 | 株式会社東芝 | 複合型集積回路素子 |
| US5410349A (en) * | 1990-07-06 | 1995-04-25 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out |
| JP2642523B2 (ja) * | 1991-03-19 | 1997-08-20 | 株式会社東芝 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JP3768656B2 (ja) * | 1997-09-18 | 2006-04-19 | 三菱電機株式会社 | 半導体装置 |
| US20030134479A1 (en) * | 2002-01-16 | 2003-07-17 | Salling Craig T. | Eliminating substrate noise by an electrically isolated high-voltage I/O transistor |
| US7161203B2 (en) * | 2004-06-04 | 2007-01-09 | Micron Technology, Inc. | Gated field effect device comprising gate dielectric having different K regions |
Family Cites Families (13)
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|---|---|---|---|---|
| JPS5443688A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Production of semiconductor integrated circuit unit |
| US4152715A (en) * | 1977-11-28 | 1979-05-01 | The United States Of America As Represented By The Secretary Of The Army | Silicon base CCD-bipolar transistor compatible methods and products |
| US4253168A (en) * | 1978-10-23 | 1981-02-24 | Westinghouse Electric Corp. | CCD Signal processor |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| JPS6153762A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| US4642877A (en) * | 1985-07-01 | 1987-02-17 | Texas Instruments Incorporated | Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices |
| US4912054A (en) * | 1987-05-28 | 1990-03-27 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6442165A (en) * | 1987-08-07 | 1989-02-14 | Fujitsu Ltd | Coms semiconductor ic device |
| JPH0770615B2 (ja) * | 1989-04-13 | 1995-07-31 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置の製造方法 |
| JPH03152939A (ja) * | 1989-11-09 | 1991-06-28 | Toshiba Corp | 半導体集積回路装置 |
-
1989
- 1989-05-22 JP JP1128314A patent/JPH0770703B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-18 US US07/525,040 patent/US4994888A/en not_active Expired - Lifetime
- 1990-05-22 EP EP90109682A patent/EP0399454B1/en not_active Expired - Lifetime
- 1990-05-22 KR KR1019900007350A patent/KR930002296B1/ko not_active IP Right Cessation
- 1990-05-22 DE DE69032255T patent/DE69032255T2/de not_active Expired - Fee Related
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|---|---|
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| JPH03114235A (ja) | 1991-05-15 |
| KR930002296B1 (ko) | 1993-03-29 |
| US4994888A (en) | 1991-02-19 |
| EP0399454B1 (en) | 1998-04-22 |
| KR900019246A (ko) | 1990-12-24 |
| EP0399454A3 (en) | 1991-09-11 |
| DE69032255T2 (de) | 1998-09-24 |
| EP0399454A2 (en) | 1990-11-28 |
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