DE2541510A1 - Verarbeitungssystem fuer diskrete analogsignale - Google Patents

Verarbeitungssystem fuer diskrete analogsignale

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DE2541510A1
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signals
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Donald R Lampe
James H Mims
Marvin H White
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Westinghouse Electric Corp
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Description

Die Erfindung betrifft ein Verarbeitungssystem für diskrete Analogsignale.
Es ist bekannt, digitale Verarbeitungssysteme (DSP) für viele Anwendungsbereiche einzusetzen, da die Kosten der digitalen integrierten Schaltkreise, welche hierfür zur Verfügung stehen, verhältnismäßig niedrig sind. Verglichen mit analogen Signalverarbeitungstechniken ist die digitale Signalverarbeitung bevorzugt worden, da nicht nur die Kosten, sondern auch das Gewicht der Anlagen bei vergrößerter Genauigkeit und Flexibilität verringert werden konnte. Der einzige gegenwärtige Vorteil der analogen Signalverarbeitungstechnik besteht in dem geringeren Leistungeverbrauch. Eine weitere Technik, die als diskrete analoge
Pe/mü Signalver-
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Signalverarbeitung (DASP) bekannt ist, stellt eine Alternative zu den vorausstehend erwähnten Verarbeitungsmethoden dar und arbeitet in der Weise, daß in bestimmten regelmäßigen Intervallen ein Analogsignal abgetastet wird , um eine Folge von Analogsignalen oder Signalproben zu schaffen, von denen zeitlich gesehen jeweils nur eine verarbeitet wird und in der Amplitude die Information enthält. Auf diese Weise erhält man Analogsignalproben, die den digitalen Bits von Digitalsignalen entsprechen. Auf diese Weise werden die Funktionen in einem DASP-System wesentlich verringert, wodurch sich auch eine wesentlich geringere Anzahl von Elementen ergibt, die für die Durchführung des Verarbeitungsvorganges erforderlich sind.
Bei einem DASP-System wird das analoge Eingangssignal in einem bestimmten konstanten Rhythmus bzw. mit einer konstanten Frequenz F abgetastet und die einzelnen Signalproben gespeichert, weiterübertragen und durch analoge Systemteile weiterverarbeitet. Bei einem DSP-System werden digitale Proben bzw. quantisierte Proben in einer binären Logik verarbeitet. In entsprechender Weise wurde vorgeschlagen, daß ladungsgekoppelte Einrichtungen besonders geeignet sind, die Funktion eines DASP-Systems auszuführen, da sie geeignet sind. Signale abzutasten
und nichtlöschend an ihren Ausgan gsanschlüesen die in analoger Weise zu verarbeitenden verzögerten Signale zu speichern. Auf diese Weise ist ein DASP-System mit einem CTD-System in der Lage, genaue Transportverzögerungen, die bei einer kohärenten Verarbeitung von besonderem Interesse sind, beizubehalten. Der dynamische Bereich mit einem Bit Auflösung bei DSP-Systemen ist äquivalent einem 6dB dynamischen Bereich des analogen Signals. Durch Experimente läßt sich zeigen, daß ein einem analogen Signal entsprechendes Ladungspaket durch ein typisches CCD-System nahezu ungedämpft verschoben werden kann, jedoch begrenzt durch die Größe der Ladungsbereiche und demjminimalen feststellbaren Ausgangs - signal.
- 2 - Ein
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Ein CCD-System tastet ein analoges Eingangssignal ab und liefert eine Folge von analogen Proben, die in Ladungsbereichen gespeichert werden, welche an der Oberfläche eines Halbleiters ausgebildet sind und entlang der Oberfläche durch Takteignale oder Phasensignale verschoben werden können. Diese Ladungen bewirken die Speicherung von Minoritätsträgern in der Silicium-Siliciumdioxidgrenzschicht von nichtspeichernden MNOS-Kapazitäten und werden von Kapazität zu Kapazität, d.h. von Ladungsbereich zu Ladungebereich auf demselben Substrat weiterverschoben, indem die an der Kapazität bzw. dem Ladungebereich angelegte Spannung manipuliert wird.
Das CCD-System wurde für analoge Signalverarbeitung und insbesondere für die Verwendung als Transversalfilter angenommen, wobei das CCD-System die serienförmige Verschiebung der Ladungspakete längs einem linearen Weg bewirkt. An jeder Stufe kann eine Ladungsmenge nichtlöschend über einen entsprechenden Abgriff gemessen bzw. abgegriffen werden. Dabei kann eine Bewertung vorgesehen werden, indem jede Stufe der CCD-Einrichtung in zwei Teile unterteilt wird und nur die Ladung an einem der Teile über den Elektrodenanschluß abgetastet wird. Eine Summierung der an allen ausgewählten Abgriffen verbleibenden Ladung wird dadurch erzielt, daß alle Elektroden an eine gemeinsame Treiberschaltung angeschlossen werden und der für die Aufladung bzw. die Entladung benötigte Strom gemessen wird. Auf diese Weise wird die multiplikative Bewertung durch den Ort der Unterteilungen der Elektrodenplatten bestimmt, wobei die Addition durch das Zusammenfassen der Elektroden erzielt wird. Die Bewertung durch diese Elektrodenkonfiguration liegt fest und es gibt keine Vorschläge, wie die Abgriffsfehler kompensiert werden können. Außerdem werden die Analogsignale mit Taktströmen vermischt und ferner ist der dynamische Bereich derartiger Systeme begrenzt. ■
- 3 - Dieselbe
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Dieselbe Funktion wie ein Transversalfilter bewirkt auch ein Kreuzkorrelator, jedoch mit dem Unterschied, daß die Bewertung an den Abgriffen durch ein zweites Eingangssignal festgelegt bzw. eingestellt wird. Auf diese Weise kann ein derartiger Kreuzkorrelator alle Transversalfilterfunktionen ausführen und kann als ganz allgemeine Signalverarbeitungseinrichtung betrachtet werden. Ein derartiger Kreuzkorrelator erfordert jedoch, daß die Bewertung der Abgriffe entsprechend dem Eingangssignal programmiert wird. Das zuvor erwähnte Verfahren ,um die Abgriffsbewertung vorzunehmen, indem die Kondensatorplatte unterteilt wird, führt zu einer festliegenden Bewertung, die für Kreuzkorrelatoren nicht geeignet ist. Dies führt in dem Aufsatz "A Surface Charge correlator for Signal Processing", von J. J. Tiemann, R. D. Baertsch und W.E. Engeler vorgetragen bei der CCD-Applications Conference im September 1973 zu der Bemerkung, daß es keinen einfachen Weg gibt, um die Oberflächenladung in einem Speicherelement elektrisch bezüglich multiplikativer Bruchteile zu ändern.
Die Verwendung von MNOS-Transistoren mit verschiedenen Leitwerten, um die gewünschte Bewertung an den nichtlöschenden Abgriffen von CCD-Einrichtungen vorzusehen, wurde bereits vorgeschlagen (Bell System Technical Journal, April 1970 "Charge Coupled Semiconductor Devices")i
Der Erfindung liegt die Aufgabe zugrunde, ein Verarbeitungssystem für diskrete Analogsignale zu schaffen, das sehr flexibel und sehr vielseitig einsetzbar ist.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine Vielzahl von Speicherelementen vorgesehen ist, in welchen Bewertungsfaktoren eines vorgegebenen Musters speicherbar sind, und welche in Abhängigkeit von einem Teil eines vorgegebenen Eingangs signals das Produkt des gespeicherten Bewertungsfaktors mit dem Eingangssignal bewirken, und daß ein erster Umsetzerschaltkreis mit den entsprechenden Speicherelementen verbunden ist. :
- 4 - Weitere
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Weitere Merkmale und Ausgestaltungen der Erfindung sind Gegenstand von weiteren Ansprüchen.
Ein weiterer Aspekt der Erfindung sieht für das Verfahren zum Programmieren des Verarbeitungssystems für diskrete Analogsignale, wobei Bezugswerte in die Speicherelemente eingespeichert werden, vor, daß nacheinander Bezugswerte fortschreitend in die Speicherelemente eingespeist werden, daß die Speicherelemente nacheinander abgetastet werden, um ein Ausgangssignal abzuleiten, da β den gespeicherten Bewertungsfaktor kennzeichnet, und daß das Aus gangs signal des abgetasteten Speicherelementea mit dem entsprechenden Bezugswert verglichen wird.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit den Ansprüchen und der Zeichnung. Es zeigen:
Fig. IA und IB das Blockdiagramm eines DASP-Systems mit
einem CCD-Schieberegister und einer Vielzahl programmierbarer MNOS-Speicherelemente gemäß . der Erfindung;
Fig. 2A und 2B in detaillierter Darstellung die Verbindung der MNOS-Speicherelemente mit den Ausgangsanschlüssen des CCD-Schieberegisters und eine abweichende Ausgestaltung für das Auslesen des CCD-Schieberegisters sowie der multiplikativen Bewertung;
Fig. 3 einen Schnitt in verallgemeinerter Darstellung durch
das CCD-Schieberegister und die zugehörigen Elektro- denans chlüs s e;
- 5 - Fig. 4A
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Fig. 4A bis
4D eine graphische Darstellung für die Ladungsinjektion
längs der Silicium-Siliciumdioxidgrenzschicht des
CCD-Schieberegisters gemäß Fig. 3;
Fig. 5A bis
5K und 5L bis
die an den Elektroden des CCD-Schieberegisters auf
tretenden Signale sowie die Impulssteuersignale, welche an die Wiedergewinnungsschaltung gemäß Fig. 1 angelegt werden;
Fig. 6 eine vergrößerte Darstellung der Auslegung eines
integrierten Schaltkreises mit einem CCD-Schieberegister und einer Vielzahl von MNOS-Speicherelementen gemäß Fig. 2A und 3;
Fig. 7A und
7B detaillierte Querschnitte durch den Halbleiteraufbau
gemäß Fig. 6 im Bereich des CCD-Schieberegisters
und der MNOS-Speicherelemente;
Fig. 8A und 8B eine graphische Darstellung einer Sinuskurve, die
gewünschte Bewertungsfaktoren repräsentiert und die Ausgangs signale des Systems gemäß Fig. 1, welche mit den g ewünschten Bewertungsfaktoren verglichen werden, um dadurch ein korrigierendes Fehlersignal abzuleiten;
Fig. 9A und 9B Impulssignale von die Bewertungsfaktoren korrigierenden Spannungen, die eine Vergrößerung bzw. eine Ver kleinerung der Schwellwertspannungen der MNOS-
- 6 - Speicher -
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Speicherelemente gemäß Fig. 1 bewirken;
Fig. 10 eine schematische Ansicht einer weiteren Aus
führungsform zum Auslesen der parallelen Ausgänge des CCD-Schieberegisters und Multiplizieren mit den Bewertungsfaktoren gemäß Fig. 2B;
Fig. HA bis
HH Impulssignale, die an das CCD-Schieberegister an
gelegt werden, wobei in Fig. HI die Schwingungsform der Spannung dargestellt wird, welche an der Elektrode 0ir gemäß den Fig. 2B und 10 auftritt;
Fig. 12 schematisierte Querschnitte durch das CCD-Schiebe
register gemäß den Fig. 2B und 10, wobei insbesondere die aufgebaute Ladungsverteilung dargestellt wird;
Fig. 13A bis
13J Querschnitte durch einen Halbleiteraufbau während ver
schiedener Herstellungsphasen eines CCD-Schieberegisters und eines MNOS-Speicherelementes.
- 7 - In Fig. IA
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In Fig. IA und IB ist in schematischer Form ein Verarbeitungssystem für diskrete Analogsignale dargestellt, das eine Ladungsübertragungsschaltung in Form einer ladungkoppelnden Einrichtung (CCD) umfaßt, um ein Eingangssignal abzutasten und das abgetastete Signal linear über die CCD-Schaltung zu übertragen, so daß es ohne gelöscht zu werden an einerVielzahl von Ausgangsanschlüssen 100-2 bis 100-N zur Verfügung steht, die allgemein mit dem Bezugszeichen 100 gekennzeichnet sind. Wie aus Fig. und insbesondere aus Fig. 3 hervorgeht, wird das Eingangssignal in die CCD-Schaltung in Form eins CCD-Schieberegisters 10 über einen stabilisieren den Ladungsinjektor 12 eingespeist, während geeignete Taktsignale von einem CCD-Taktgeber 11 an die Taktleitung 16 angelegt werden, um die abgetasteten Eingangesignale in Form eines Ladungspaketes durch das Schieberegister zu verschieben, wobei dieses Ladungspaket zumindest vier Signalphasen 0,, 0O, 0_ und 0 , wie in den Fig. 5G bis 5J dargestellt, umfaßt. Das Ausgangssignal von der letzten Stufe wird an eine ausgangsseitige korrelierende Doppelabtastschaltung 18 angelegt. Diese Schaltung 18 ist in das System gemäß Fig. 1 integriert, um eine Möglichkeit zur Überprüfung des CCD-Schieberegisters 10 zu schaffen,und entspricht der Schaltung, wie sie in US-PS 3 781 574 beschrieben ist. Gleichmäßig verteilte Ausgangesignale werden über die Ausgangsanschlüsse 100 von dem CCD-Schieberegister 10 abgegriffen, wie aus Fig. 2 hervorgeht, und über korrespondierende Puffer schaltungen 20 an jeweils zwei programmierbare -Bewertungsschaltungen angelegt, die allgemein mit dem Bezugs zeichen 22 gekennzeichnet sind, wobei ein Suffix den zugeordneten Ausgangsanschluß kennzeichnet. Wie aus der nachfolgenden Beschreibung noch im Detail hervorgeht, ist jeder Ausgangsanschluß 100 an eine Bewertungsschaltung angeschlossen, welche einen positiven oder reellen Bewertungsfaktor und einen negativen oder imaginären Bewertungsfaktor liefert. Gemäß Fig. 2A liegen die Ausgänge der Bewertungsschaltungen, die zur Erläuterung aus MNOS-Elementen aufgebaut sind« entweder an der zugeordneten positiven oder negativen Summierleitung-24a bzw. 24b und werden anschließend in
- 8 - einer
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einer Analogsignal-Wiedergewinnungeschaltung zusammengefaßt.
Gemäß Fig. 1 sind die Gruppen der Stufen des CCD-Schieberegisters 10 mit dem Bezugszeichen 14 und einem die Stufe kennzeichnenden Zusatz bezeichnet. So trägt z.B. die zweiteGruppe von Stufen des CCD-Schieberegisters 10 den Zusatz 2 zum Bezugszeichen, der auch für den entsprechenden Ausgangsanschluß und die zugeordnete Bewertungsschaltung Verwendung findet. Entsprechend dieser Systematik wird die Schaltung für den negativen Bewertungsfaktor mit 22-2a und die Schaltung für den positiven Bewertungsfaktor mit 22-2b bezeichnet. Auch die übrigen Ausgangsanschlüsse sowie Bewertungsschaltungen sind entsprechend derselben Systematik gekennzeichnet.
Das Verarbeitungssystem für diskrete Analogsignale (DASP) multipliziert die programmierbare Schwellspannung der MNOS-Bewertungsschaltungen 22 mit einem CCD-Ausgangssignal, das durch nichtzerstörende Ablesung über eine oberflächenpotentialabtastende Diffusionsschicht unter einem bestimmten Ladungsbereich des CCD-Schieberegisters 10 gewonnen wird. Als Alternativlösung hierfür kann auch ein floatender Taktsensor verwendet werden, um die CCD-Ausgangssignale parallel abzulesen. Das Ausgangssignal der MNOS-Bewertungsschaltung 22 muß direkt proportional dem Produkt aus dem CCD-Signal und dem Bewertungefaktor sein, der durch die MNOS-Schwellspannung V___ festgelegt wird, und muß ferner
Xri
mit vielen anderen gleichartigen Ausgangs Signalen summierbar sein. Um dies möglich zu machen, werden die Ausgangesignale von Stromquellen geliefert und können in einem Operationsverstärker gem. Fig. 1 summiert werden.
Wie aus Fig. 2A hervorgeht, ist der Ausgang einer bestimmten Stufe bzw. eine· bestimmten Ladungsbereiches des CCD-Schieberegisters 10
. an eine
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An eine konstante Stromquelle in Form eines MOS-Feldeffekttransistors 50 oder 58 angeschlossen. Das CCD-Schieberegister 10 wird mit vier Phasensignalen angesteuert und ausgangsseitig mit Hilfe eines P -Diffusionsbereiches 78-2 abgetastet, der unterhalb des 0 -Ladungsbereiches jeder mit einem Abgriff versehenen Stufe 14 angeordnet ist. Wie aus den Fig. 2A und 3 hervorgeht, ist der P -Diffusionsbereich 78 innerhalb eines Substrates 70 und insbesondere innerhalb einer Siliciumschicht 72 unterhalb einer Elektrode 92-2 angebracht, an welche das 0 -Transfersignal angelegt wird. Der Ausgangsanschluß 100-2 ist mit dem P -Diffusionsbereich 78-2 verbunden, wodurch die in dem Ladungsbereich unterhalb der Elektrode 92-2 gespeicherte Ladung ohne gelöscht zu werden abgegriffen und als Ausgangssignal dem MOS-Feldeffekttransistor 50 zugeführt werden kann. Ein gleichartiges Ausgangssignal wird von dem P -Diffusionsbereich 78-4 unterhalb dem Ausgangsanschluß des 0..-Ladungsbereiches der Stufe 14-4 abgeleitet, um ein entsprechendes Ausgangssignal dem MOS-Feldeffekttransistor 58 zuzuführen. Jede Stufe 14 besteht aus vier Ladungsbereichen unterhalb der entsprechenden Elektroden 92, 94, 96 und 98, wobei die Elektroden mit dem vorausgehend erläuterten Zusatz versehen sind, um die zugehörigen Ladungebereiche zu kennzeichnen.So ist z.B. die 0 -Elektrode der ersten Stufe mit 92-1 bezeichnet.
Um ein Verarbeitungssystem für diskrete Analogsignale zu realisieren, • muß dieses System folgende Eigenschaften aufweisen:
1. eine verlustarme (etwa 1 %), dynamisch breitbandige (größer als 60 dB) und nichtstreuende analoge Verzögerungsleitung mit guter Linearität (etwa 1 %) für die Signalinjektion;
2. einen nicht löschenden, für die Abtastung geeigneten Abgriff mit einer analogen Multiplikations- oder Bewertungsschaltung
bei einer Genauigkeit und einer Linearität von jeweils etwa 1 % für den Signalabgriff und !
- 10 - 3. eine
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3. eine Vorkehrung, um durch Spannungeverschiebungen und Vorspannungsfehler ausgelöste Versetzungen zu kompensieren.
Die Verlust- und Streueigenschaften der analogen Verzögerungsleitung der beschriebenen CCD-Schaltung werden durch den Übertragungswirkungsgrad bestimmt, der bei einer ausgeführten Schaltung
_4
kleiner als 1 χ 10 bei einer Taktfrequenz von f * 3 MHz war, wobei 6 ,um Übertragungsanschlüsse und 9 um Speicherelektroden Verwendung fanden. Wie aus der nachfolgenden Erläuterung hervorgeht, besteht das CCD-Schieberegister 10 aus einem Oberflächenkanal mit abgestuften Oxydschichten und vier Phasenbereichen und einem Vorspannungsladungsniveau von 20 % des maximalen Signalniveaus des ein Null-Eingangs signal repräsentierenden Signals für jeden CCD-Ladungsbereich. Das Eingangssignal wird, wie in Fig. 1 allgemein und in Fig. 3 im speziellen dargestellt, in den Halbleiteraufbau injiziert und mit einer Linearität von etwa 1 %, wie in Fig. 2A dargestellt, abgegriffen. Die in den Ladungsbereichen gespeicherten Ladungen unterhalb der 0 -Elektroden 92 werden, wie in den Fig. 2 A und 3 dargestellt, über die P-diffundierten Bereiche 78 abgetastet, wobei die an diesen Bereichen entstehende Spannung über die Aus gangs anschlüsse 100 an die Pufferschaltung 20' übertragen wird. Dabei werden die Spannungen an die Gate-Elektroden der MOS-Feldeffekttransistoren 50 und 58 angelegt. Eine Vorspannung V wird an die Drain-Elektrode jedes MOS-Feldeffekttransistors angelegt, wogegen die Source-Elektroden dieser Transistoren mit einem Konstantstromgenerator verbunden sind, der von Feldeffekttransistoren 52 und 54 gebildet wird. Die Sourcefolgeranordnung gemäß Fig. 2A transformiert die den für die Abtastung vorgesehenen P-leitenden Diffusionsbereichen 78 zugeordnete hohe Impedanz in eine niedrige Impedanz, wie sie an dem mit V- bezeichneten Knotenpunkt wirk-
Ll
•am ist. Ein Umkehrverstärker und Sourcefolgertransistor bewirken die Funktion in einer weiteren Ausführungsform gemäß Fig. 2B.
1 1 Ferner
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Ferner werden geeignete Vorspannungen V und V an die Gate-
GG BB
Elektroden und die Source-Elektroden der MOS-Feldeffekttransistoren 52 und 54 angelegt. Das Eingangssignal kann mit einer Linearität von etwa 1 % injiziert und abgegriffen werden, indem die Feldeffekttransistoren 50 und 58 in ihrem Pentodenbereich betrieben werden.
Die nicht löschenden und eine programmierbare Bewertung zulassenden Abgriffe werden mit Hilfe von programmierbaren MNOS-Speichertran eistoren 22 erzielt, die ein Aue gangs signal e (t) entsprechend der nachfolgenden Gleichung liefern.
N eo(t) - t Wke±(t-kT) (1)
wobei W. die mit der k-ten Abgriffsposition assoziierte Bewert ungsfunktion und e. das Spannungssignal ist, das von der nicht löschenden Abtast- und Pufferschaltung 20 abgeleitet wird. Die Bewertungsfaktoren werden mit Hilfe einer Vielzahl von programmierbaren MNOS-Transistoren 22 festgelegt, deren Ausgangssignale andererseits auf der positiven Summierleitung 24a oder der negativen Summierleitung 24b summiert werden. Wie aus Fig. 2 Ä hervorgeht, wird die Ausgangs spannung V von der
L|2
Source-Elektrode des MOS-Feldeffekttransistors 50 abgeleitet und kennzeichnet die unterhalb der 0 -Elektrode der Stufe 14-2 abgegriffene Spannung. Diese Spannung wird an die Drain-Elektrode eines ersten MNOS-Transistors 22-2a für einen positiven Bewertungsfaktor und einen zweiten MNOS -Transistor 22-2b für den negativen Bewertungsfaktor angelegt. Der Transistor 22-2a ist mit der positiven Summierleitung 24a und der Transistor 22-2b mit der negativen Summierleitung 24b verbunden. Wie noch erläutert wird, ist ein veränderlicher Bewertungsfaktor in die Transistoren einprogrammiert, um die jeweils gewünschte negative oder positive Bewertung durch Multiplikation dem von dem Ausgangeanschluß 10-2 abge tasteten und verzögerten Signal aufzuprägen. Die programmierbaren
,« MNOS-
- 12 - —_—_
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MNOS-Transistoren 22, welche in ihrem linearen Triodenbereich arbeiten, sind also mit dem Spannungsknotenpunkt V. und mit einer der
la
Summierleitungen 24a bzw. 24b verbunden, wodurch ein Aus gangs signal mit einem Strom I„ entsteht, der direkt proportional dem Produkt aus der programmierten Bewertung und der Spannung am Spannungsknoten -
punkt V sowie dem CCD-Oberflächenpotential ist, wie es durch eine JL«
Transformation eines aus den Feldeffekttransistoren 50 und 58 gebildeten Sourcefolgers mit der Verstärkung 1 abgeleitet wird. Dieser Strom entspricht der nachfolgenden Gleichung:
1M " -ßdsj,· VL (2)
rxfc * Cv«" ' V '
dabei ist
VD die gemeinsame Speicher-Gate-Spannung C^. die Kapazität des der Multiplikation dienenden Speichertransistors (W/L)OM das effektive Verhältnis von Gewicht zur Länge des der Multiplikation dienenden Speichertransistors und
,ti die Minoritätsträgermobilität im Substrat 72 ist.
Das bewertete Ausgangssignal, wie es an eine der Summierleitungen 24a oder 24b durch die MNOS-Transistoren 22 angelegt wird, hat eine Linearität die lediglich durch die Linearität der MNOS-Transistoren 72 begrenzt ist, wenn diese mit einer fixierten Konduktani betrieben werden. Alle geometrische Abweichungen oder sonstigen Abweichungen, die sich durch das Herstellungeverfahren ergeben, werden über die Bewertung und das Kalibrierungsver fahren kompensiert, wie es nachfolgend erläutert wird. In entsprechender
- 1 3 - . Weise
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Weise wird die am Spannungsknoten V von der Drain-Elektrode des
L4
MOS-Transistors 58 abgegriffene Spannung an die Drain-Elektroden der programmierbaren MNOS-Transistoren 22-4a und 22-4b angelegt, um ein an die positive und negative Summierleitung 24a bzw. 24b angelegtes Ausgangssignal zu liefern, das dem Produkt aus dem Bewertungsfaktor eines der Transistoren 22-4a oder 22-4b und dem an dem Diffusionsbereich 78 abgetasteten Oberflächenpotential entspricht.
Nachfolgend wird anhand der Fig. 2 A die Wirkungsweise der MNOS-Transistoren 22 bezüglich der drei Betriebszustände LÖSCHEN, SCHREIBEN oder LESEN erläutert. Der Betriebszustand LÖSCHEN wird durch das Anlegen einer gegenüber der Spannung an den Gate-Elektroden der MNOS-Transistoren 22 negativen Spannung an das Substrat bewirkt, wobei die als Speicher wirkenden MNOS-Transistoren 22 in einen niederen Schwellwertzustand verschoben werden. Wie aus Fig. 2A hervorgeht, wird eine negative Spannung V in der Größenordnung von etwa -20V an das Substrat des Transistors 22 angelegt, während eine
Spannung V von 0 V an der Gate-Elektrode und eine Spannung in der rl
Größenordnung von -20 V über die positive und negative Summierleitung 24a und 24b an den Source-Elektroden und ferner auch an den Drain-Elektroden der MNOS-Transistoren 22 wirksam ist. Die Spannung V
■ Lj
an den Drain-Elektroden der Transistoren 22 entsteht durch das Anlegen einer Testspannung an das CCD-Schieberegister 10, welche von Ladungsbereich zu Ladungsbereich weiter geschaltet wird und ein Potential in der Größenordnung von etwa 5 V bis etwa 15 V an den Ausgangsanschlüssen 100 sowie eine entsprechende Spannung an den Spannungsknotenpunkten Vx und den Drain-Elektroden der Transistoren 22 entwickelt. Bei der dargestellten Ausführungsform der Erfindung, bei der MNOS-Transistoren mit P-leitenden Drain- und Source-Bereichen 118 und 116 innerhalb eines N-leitenden Siliciumsubstrats 72 ausgebildet sind, wie in Fig. 7B gezeigt, und dieses Substrat mit einer ersten Schicht 74 aus Siliciumoxyd und einer zweiten Schicht 75 aus Siliciumnitrid überzogen ist,
werden
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werden an der Grenzschicht zwischen der Siliciumoxydschicht und der Siliciumnitridschicht positive Ladungen erzeugt. Für den Lüschvorgang werden die MNOS-Transistoren 22 in den niederen Schwellwertzustand dadurch gebracht, daß eine positive Spannung an die Gate-Elektrode angelegt wird, wodurch die positiven Grenzschichtladungen durch die Siliciumoxidschicht 74 in das Siliciumsubstrat 72 getrieben werden. Die Schwell»
wertspannung V-» hat, wenn der MNOS-Transistor 22 gelöscht ist, eine TH.
*■ Größenordnung von etwa 2 V.
Im Betriebszustand SCHREIBEN werden die programmierbaren Bewertungsfaktoren W durch das Anheben der Schwellwertspannung V auf einen gewünschten Wert eingestellt. In diesem Betriebszustand SCHREIBEN werden die Spannung V1110, welche an die Substrate der MNOS-Transistoren 22 angelegt wird und die an die Source- und Drain-Elektroden angelegten Spannungen auf den Wert Null gebracht, während die Spannung VD, welche an der Gate-Elektrode der MNOS-Transistoren 22 wirksam ist, entsprechend dem gewünschten Bewertungsfaktor Wv auf Werte zwischen 0 V und -20 V eingestellt wird. Dadurch wird die Schwellwertspannung VT„ selektiv zwischen einem niederen Schwellwert von etwa 2 V und einem hohen Schwellwert von etwa 12 V eingestellt.
Nachdem das DASP-System gemäß Fig. 1 mit den gewünschten Bewertungsfaktoren W. durch entsprechende Einstellung der MNOS-Transistoren 22 programmiert ist, wird ein Eingangssignal an das CCD-Schieberegister 10 angelegt, um von diesem abgetastet und durch die Ladungsbereiche verschoben zu werden, damit die Ausgangs signale an den Ausgangsanschlüssen 100 entstehen. wie m pjgf 2A und 3 gezeigt.
Wie bereits erläutert, werden die CCD-Ausgangssignale über den P -leitenden Bereich 78 abgetastet und an die MNOS-Transistoren 22 angelegt. Das Auegangssignal der Transistoren 22 kennzeichnet das Produkt des abgetasteten und verzögerten Eingangseignale mit dem Bewertungefaktor Wfc. Während
^ 15 - des normalen
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des normalen Betriebes des DASP-Systems werden die MNOS-Transistoren 22 im Betriebszustand LESEN betrieben, währenddessen die an die Gate-Elektroden der MNOS-Transistoren 22 angelegte Spannung V auf einen Wert ·
K im Bereich zwischen etwa -6 V und etwa -12 V gegenüber dem Substrat 70 eingestellt. Die Spannung VT , welche an die Drain-Elektroden der
Lj
MNOS-Transistoren 22 angelegt wird, stellt das verzögerte und abgetastete Ausgangssignal des CCD-Schieberegisters 10 dar, welches dem an den ., stabilisierenden Ladungsinjektor 12 angelegten Eingangssignal entspricht. Das von den MNOS-Transistoren 22 abgeleitete Ausgangssignal wird gemäß den Fig. 1 und 2A an die positive und negative Summierleitung 24a bzw. 24b angelegt und von der Analogsignal-Wiedergewinnungsschaltung 32 summiert wie noch nachfolgend erläutert wird.
Wie aus dem Aufsatz "An electrically programmable LSI transversal filter for discrete analog signal processing (DASP)", Zeitschrift: Proceedings of CCD Applications Conference, San Diego, 18. bis 20. Sept. 73, Seiten lll-126,hervorgeht, hängt der Leitwert der MNOS-Transistoren bezüglich ihres Speicherstromes in Abhängigkeit von der Drain-Source-Spannung von der Länge und der Anzahl der Impulse ab, welche an die Gate-Elektrode während des Schreib- oder Programmierbetriebes der MNOS-Transistoren 22 angelegt werden. So wird für eine Ausführungsform der Erfindung vorgesehen, daß Einzelimpulse mit ausgewählter Amplitude in der Größenordnung zwischen etwa 15 V und 25 V und einer Impulsdauer von etwa l,u see bis etwa 10 ,u see an die Gate-Elektroden der MNOS-Transistoren 22 angelegt werden, um die gewünschte Verschiebung der Schwellwertspannung V „ zu bewirken. Ein Impuls miteiner Impulsdauer
Ixi
von 10 ,u see und einer Amplitude von -20 V verschiebt die Schwellwertepannung dee MNOS-Transistors 22 von deren niederem Wert in der Größenordnung von etwa -1,5V auf einen hohen Wert in der Größenordnung von etwa -8,8 V.
Bei einem anderen Betrieb der MNOS-Transistoren 22 wird eine bipolare Impulsfolge auegewählter Impulsamplitude und veränderlichen Taktverhältnisses
609RI 3/0 "
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nisses an die Gate-Elektroden der MNOS-Transistoren 22 angelegt, um die gewünschte Verschiebung, d. h. entweder eine Erhöhung oder eine Verringerung der Schwellwertspannung V der MNOS-Transistoren 22 zu
TH
bewirken. Wie aus Fig. 9 A hervorgeht, wird an die Gates der MNOS-Transistoren eine Impulsfolge mit veränderlichem Takt verhältnis angelegt, wobei die Impulsfolge mit einem negativ gerichteten 10 Z breiten Impuls beginnt und mit einem positiv gerichteten IC breiten Impuls endet, wobei X in der Größenordnung von etwa 1 ,u see liegt und die Impulse eine Amplitude von etwa 15 V bis 20 V haben. Die Summe der Impulsfolge mit veränderlichem Tastverhältnis ist, wie in Fig. 9.A dargestellt, negativ, womit die Anzahl der Ladungen an der Grenzschicht zwischen der Siliciumoxid- und Siliciumnitridschicht der MNOS-Transistoren 22 ansteigt und damit auch eine Vergrößerung der Schwellwertspannung V_„ bewirkt. Im
1 rl
Gegensatz dazu ist die Summe der Impulse bei der in Fig. 9 B dargestellten Impulsfolge veränderlichen Tastverhältnisses positiv, wodurch bewirkt wird, daß die positiven Grenzschichtladungen in die Siliciumsubstratschicht abwandern und die Schwellwertspannung V_„ des zugehörigen MNOS-Transistors
1 rl
verringert wird. Diese Impulsfolge beginnt mit einem positiv verlaufenden Impuls mit einer Impulsbreite von 9 % und endet mit einem positiv verlaufenden Impuls mit einer Impulsbreite von 1*T . Wie in dem erwähnten Aufsatz genannt wurde, wurden Messungen angestellt, um das Speicherverhalten der MNOS-Transistoren zu testen und zu demonstrieren, daß nach einer Anfangsperiode von 20 Minuten und sogar nach 1 000 Minuten Speicherzeit die Verschiebung des Leitwertes verhältnismäßig gering ist. Die Driftabweichung ließ sich dadurch verbessern, indem das Einschreiben oder Programmieren mit sich verändernden Impulsfolgen erfolgte, wie diese in den Fig. 9 A und 9B angedeutet sind.
Ein besondere hervorstechender Vorteil der Erfindung ergibt sich aus der Möglichkeit, die MNOS-Transistoren 22 derart zu programmieren, daß Ausgangesignale entstehen, die einer Variation von Prozeßfunktionen, wie
- 17 - z. B. einer
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ζ. B. einer Dopplerfilterung, einer diskreten Fouriertransformation oder einer Integration nach einer Demodulation entsprechen und auch die Programmierung von verschiedenen Korrelationsfunktionen einschließlich der linear FM-kodierten Pulsmodulation und der bipolar kodierten Pulsmodulation zu lassen. Entsprechend einer beispielsweisen Ausführungsform der Erfindung wurden die MNOS-Transistoren 22 entsprechend einem Sinusverlauf gemäß Fig. 8A programmiert, wobei das DASP-System gemäß Fig. 1 als Transversalfilter arbeitet und ein Ausgangssignal liefert, das den Empfang eines Eingangssignals der gewünschten Frequenz anzeigt. Wie aus Fig. 8A hervorgeht, ist ein Bewertungsfaktor, der sich zwischen +100 % und -100 % verändert, in den MNOS-Transistoren 22 entsprechend ihrer Abgriffsposition längs dem CCD-Schieberegister 10 eingestellt. Beispielsweise kann bei einem CCD-Schieberegister 10 mit 128 Abgriffen W33 am Abgriff 32 auf +100 % und WQß am Abgriff 96 auf -100 % eingestellt sein. Wie bereits erwähnt, sind für jeden Ausgangsanschluß 100, d.h. für jede Abgriffsposition, zwei MNOS-Transistoren 22 vorgesehen, wodurch ein negativer und ein positiver Bewertungsfaktor dem von jedem Ausgang bzw. Abgriff abgeleiteten Ausgangssignal zugeordnet werden kann. Somit wird der MNOS-Transistor 22-32a am Abgriff 32 auf den niedersten Schwellwert in der Größenordnung von 2 V und der MNOS-Transistor 22-96a am Abgriff 96 auf den hohen Schwellwert mit etwa 10 V eingestellt. Außerdem ist der dem Abgriff 96 zugeordnete MNOS-Transistor 22-96b derart programmiert, daß er einen Bewertungsfaktor von -100 % hat, d.h. die Schwellwertspannung ist auf etwa 2 V eingestellt. Wie in Fig. 1 angedeutet, sind die mit dem Zusatz a versehenen MNOS-Transistoren für die Erzeugung eines negativen Bewertungsfaktors programmiert und an die negative Summierleitung 24b angeschlossen, wogegen die mit dem Zusatz b gekennzeichneten MNOS-Transistoren 22 für einen positiven Bewertungsfaktor programmiert und mit der positiven Summierleitung 24a verbunden sind, um den auf diese Leitung übertragenen Wert in der Analogsignal-Wiedergewinnungsschaltung 32 von dem von der Leitung 24b aus angelegten Wert abzuziehen.
- 18 - Um die
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Um die MNOS-Transistoren 22 des DASP-Systems gemäß Fig. 1 zu programmieren, werden Bewertungskonstanten in einem Bewertungsspeicher 36 gespeichert, der z.B. aus einem nur Lese-Speicher besteht, wie er von der Firma Signetics, Inc. unter der Bezeichnung Nr. 2580 geliefert wird. Die Bewertungekonstanten werden der Reihe nach ausgelesen, um die Schwellwerte der MNOS-Transistoren 22 während des Betriebs zustandes SCHREIBEN einzustellen. Zunächst kann die in * jedem MNOS-Transistor 22 gespeicherte Spannung gelöscht werden, indem diese in einen dem niederen Schwellwertzustand zugeordneten Betriebszustand gebracht wird. Wenn die Bewertungsfaktoren der Reihe nach aus dem Speicher 36 ausgelesen werden, werden sie zunächst an eine Vergleichsschaltung 34 angelegt, deren Ausgangssignal die Differenz zwischen einem von dem Speicher 36 abgeleiteten Bezugswert des Bewertungsfaktors und dem Istwert feststellt, wie er sich am Ausgang der Analogsignal-Wiedergewinnungsschaltung 32 ergibt. Das Aus gangs signal der Vergleichsschaltung 34 wird an eine Steuerschaltung 38 angelegt, welche einen Schalter 44 betätigt, wodurch das Ausgangssignal eines der Programmierung dienenden Impulsgenerators 48 über die Schreibleitung 26 an das Gate jedes einzelnen MNOS-Transistors 22 der Reihe nach angelegt wird. Außerdem wird das Ausgangssignal des !Comparators 34 dem Impulsgenerator 48 direkt zugeführt, womit die Amplitude bzw. die Impulsdauer des an das Gate der MNOS-Transistoren zum Programmieren angelegten Impulses entsprechend dem im Bewertungsspeicher 36 gespeicherten Bewertungsfaktor überwacht wird. Um das Auslesen der Bewertungsfaktoren aus dem Bewertungsspeicher 36 mit dem Einschreiben in die ausgewählten MNOS-Transistoren 22 zu synchronisieren, ist die Steuerschaltung 38 vorgesehen, die einen Taktgenerator 42 betätigt, der während des Programmierbetriebs einen einzelnen Ausgangsimpuls erzeugt und an ein statisches Steuerregister 30 anliegt. Dieses kann z. B. die Form eines 8 Bit-Schieberegisters mit parallelen Ausgängen aufweisen, wie es unter der Bezeichnung Nr. N74164 von den Firmen Signetice, Inc. oder Texas Instrumente geliefert wird.
- 19 Dieser
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Dieser Ausgangsimpuls wird auch an eine Taktschaltung 4G übertragen, die die Taktsignale ^1 und 0 erzeugt und an das Steuerregister 30 über-
J. Lt
trägt. Dadurch wird der Einzelimpuls taktweise von einer zur anderen Stufe synchron mit der Programmierung der individuellen Bewertungsfaktoren W, in Abhängigkeit von den in dem Bewertungsspeicher 36 gespeicherten Daten verschoben. Wie aus Fig. 1 hervorgeht, sind die Steuerschaltung 38 für das Einschreiben der Bewertungsfaktoren und der CCD-Taktgeber 11 miteinander verbunden, um einen synchronen Lauf zu garantieren. Die Ausgänge des statischen Steuerregisters 30 sind, wie aus Fig. 1 hervorgeht, mit entsprechenden Schaltern 28 verbunden, deren Zusatz jeweils den zugehörigen MNOS-Transistor 22 kennzeichnet. So wird z. B. der Schalter 28-2a in Abhängigkeit von dem Ausgangssignal der Stufe 30-1 des Steuerregisters betätigt und bewirkt, daß das an die Schreib leitung 26 angelegte Eingangssignal dem Gate des Transistors 22 -2a zugeführt wird. Wenn somit der von dem Taktgenerator 42 abgeleitete Synchronisa· tionsimpuls zu der ersten Stufe 30-1 des Steuerregisters übertragen wird, betätigt dessen Ausgangssignal den Schalter 22-2a, um den Schreibimpuls oder die Folge von Schreibimpulsen - wie in den Fig. 9A und 9 B dargestellt - zu dem Gate des MNOS-Transistors 22-2a zu übertragen und um den in der ersten Speicherposition des Bewertungespeichers 36 enthaltenen Bewertungsfaktor einzuschreiben.
Die Steuerschaltung 38 betätigt auch einen Testimpulsgenerator 51, der einen Eichimpuls über den Ladungsinjektor 12 in das CCD-Schieberegister einspeist, der unter dem Einfluß des vierphasigen Taktsignals von Stufe zu Stufe weiterverschoben wird. Durch dieses Weiterverschieben des Eichimpulses von Stufe zu Stufe werden bekannte Ausgangssignale nacheinander von den Ausgangsanschlüssen 100 synchron mit dem Weiterechalten des Eichimpulses abgegeben, während die Lesespannung von der Taktschaltung 46 über die Schalter 44 und 28 abgeleitet und an die Gatter aller MNOS-Transistoren 22 angelegt wird. Auf diese Weise wird ein einziger Eichimpule durch die verschiedenen Stufen des CCD-Schieberegisters
_ 20 - verschoben
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verschoben, so daß eine entsprechende Spannung an den Spannungsknotenpunkten V entsteht und an die Drain-Elektroden der zugeordneten MNOS-Transistoren 22 zum selben Zeitpunkt angelegt wird, zu welchem ein Leseimpuls mit entsprechender Amplitude an die Gate-Elektrode des MNOS-Transistors 22 angelegt wird, wodurch dessen Leitwert entsprechend dem Bewertungsfaktor eingestellt wird.
Wie bereits hervorgehoben, ist eine der Forderungen für das DASP-System ein genauer Analogmultiplizierer, wie dieser durch die elektrisch programmierbaren, d. h. elektrisch veränderbaren, jedoch nicht löschbaren MNOS-Transistoren 22 gebildet wird. Ein Problem für die genaue Einstellung der Leitwerte der MNOS-Transistoren ergibt sichaus der Zufallsveränderung von entweder der Abgriffverstärkung des CCD-Schieberegisters oder infolge der von der Leitwertmatrix für das Bezugssignal erzeugten Seitenkeulen in der Filterbank. Diese Fehler addieren sich in der Regel in nichtkohärenter Weise. Die Wirkung des individuellen Fehlers wird durch die Korrelationsverstärkung der Leitwertmatrix der MNOS-Transistoren reduziert. Wenn z. B. die Variation der Effektivverstärkung der individuellen Leitwerte 3 % beträgt und die Korrelationsverstärkung 20 dB ist, dann haben die mittleren Seitenkeulen des Filtere einen Abfall von etwa 50 dB für Filter, die weit von der Signalfrequenz abliegen. Für bestimmte Kombinationen der Signalfrequenzen und Filter .können sich die individuellen Fehler jedoch nahezu kohärent addieren, so daß für diesen Fall die Spitzen der Seitenkeule etwa einen Abfall von 30 dB haben. Eine 3%ige effektive Gesamtgenauigkeit erscheint jedoch sehr schwer zu erzielen, wenn Bewertungs- oder Leitwerteinstellungen bei einer offenen Schleife erfolgen. Aus diesem Grund wird, wie nachfolgend erläutert, ein reiteratives Verfahren verwendet, um elektrisch die Bewertungsfaktoren, d.h. die Schwellwerte der Leitwerte der entsprechenden MNOS-Transistoren 22 einzustellen. In der Regel wird jeder MNOS-Transistor 22 durch die Einstellung der Schwellwertspannung auf einen normalen Leitwert gebracht und anschließend auf den gewünschten
. 21- Wert
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}RA 1 ζ 1 η WS31P-1324
Wert durch entweder einen Einzelkorrekturimpuls oder eine Folge von Korrekturimpulsen nachgestellt. Diese Impulse werden von dem der Programmierung dienenden Impulsgenerator 48 aufgrund des Differenzoder Korrektursignals von der Vergleichsschaltung 34 abgeleitet, wobei dieses Differenz- oder Korrektursignal die Differenz zwischen dem gemessenen Ausgangssignal des DASP-Systems, wie es von der Analogsignal-Wiedergewinnungsschaltung 32 abgegriffen wird, und einem Bezugswert angibt, den derBewertungsspeicher 36 liefert.
Der reiterative Programmierbetrieb wird nach der anfänglichen Einstellung der Bewertungsfaktoren an den MNOS-Transistoren 22 entsprechend der Steuerung durch die Steuerschaltung 38 eingestellt, die den Taktgenerator 42 erregt, um eine Serie von Einschaltsignalen zu liefern, wodurch das Steuerregister 30 mit Befehlen zum Schließen aller Schalter 28 und 44 beaufschlagt wird, um eine Lesespannung von dem Speicher461 für die Lesespannung an die Schreibleitung 26 anzulegen. Der Testimpulsgenerator 51 liefert einen einzelnen Testimpuls an das CCD-Schieberegister 10 und wird in diesem von Stufe zu Stufe weitergeschaltet. Daraus ergibt sich, daß alle MNOS-Transistoren 22 gleichzeitig betätigt werden und der Testimpuls nacheinander an jeden der MNOS-Transistoren 22 angelegt wird, um ein Signal in Abhängigkeit von der zuvor eingestellten Schwellwertspannung abzugeben, wobei dieses Ausgangssignal an die negative und die positive Summierleitung 24b bzw. 24a angelegt wird und eine Serie von Aus gangs Signalen an der Analogsignal-Wiedergewinnungsschaltung 32 auslöst, die den Leitwert der einzelnen nacheinander abgetasteten MNOS-Transistoren 22 kennzeichnen. Das Ausgangssignal der Wiedergewinnungsschaltung 32 wird an die Vergleichsschaltung 34 übertragen, deren Ausgangssignal die Differenz des gewünschten Bewertungsfaktors, wie er im Bewertungsspeicher 36 eingespeichert ist und den Istwert des Leitwertes kennzeichnet, der zuvor in dem ausgewählten MNOS-Transistor 22 wirksam ist. In Fig. 8B zeigt eine gestrichelte Kurve 120 den gewünschten Wert des Bewertungsfaktors, d.h. dessen Sollwert als Funktion der Abgriffsposition am CCD-Schieberegister J
- 2 2 - Ferner
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Ferner ist der Wert des Bewertungsfaktors, wie er von der Wiedergewinnungsschaltung 32 gelesen wird, in Form einer mit 122 bezeichneten Kurve dargestellt. Die Differenz der beiden Kurven 120 und 122 an jeder einzelnen Abgriffsposition entsprechend einem ausgewählten Paar von MNOS-Transistoren 22a und 22b wird von der Vergleichsschaltung 34 ermittelt und durch das Ausgangssignal gekennzeichnet. Dieses Ausgangssignal von der Vergleichsschaltung 34 wird an die Steuerschaltung 38 sowie an den Impulsgenerator 48 angelegt. Der Impulsgenerator 48 spricht auf das Differenzsignal an und erzeugt einen Impuls bzw. eine Folge von Impulsen - siehe Fig. 9 A und Fig. 9B - um entweder eine Erhöhung oder eine Verringerung der Schwellwertspannung auszulösen. Der Schalter 44 wird von der Steuerschaltung 38 betätigt, um das Generatorausgangssignal über die Schreibleitung 26 an einen ausgewählten MNOS-Transistor 22 anzulegen, entsprechend der Betätigung eines Schalters 28( und die Schwellwertspannung V in Abhängigkeit von dem Fehler oder
1 rl
Differenzsignal, wie es von der Vergleichsschaltung 34 abgeleitet wird, einzustellen. Dieser Vorgang wiederholt sich so oft, bis der Bewertungsfaktor an jedem MNOS-Transistor 22 innerhalb einer annehmbaren Toleranzgrenze von beispielsweise 1 % an den Bezugs-Bewertungsfaktor angeglichen ist, wie er in dem Bewertungespeicher 36 gespeichert ist.
Wie bereits erwähnt, ist ein Erfordernis des DASP-Systems, daß die analoge Verzögerungsleitung eine Linearität von näherungsweise 1 % für die Signalinjektion hat. Diese Signalinjektion wird unter Bezugnahme auf die Fig. 3, 4A, 4B, 4C und 4D erläutert. In Fig. 3 ist ein Querschnitt eines Teils des Halbleitersubstrats 72 dargestellt, welcher den · grundsätzlichen Aufbau des CCD-Schieberegisters 10 zeigt. In den Fig. 4A bis 4D ist dagegen die Ladungsverteilung innerhalb entsprechender Teile des Siliciumsubstrats 72 dargestellt. Gemäß Fig. 3 ist ein P -leitender Source-Bereich 76 innerhalb des Substrats 72 ausgebildet und in einem Fenster der Siliciumoxidschicht 74 sowie der Siliciumnitridschicht 75 ein Source-Kontakt 80 in unmittelbarer Kontaktverbindmg mit dem Source-
- 23 - Bereich 76
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Bereich 76 ausgebildet Die Linearität der Signalinjektion wird primär durch die Verwendung zusätzlicher Elektroden 80, 82, 84, 86 und 88 erzielt, an welche ein Vorspannungspotential V+, V__ und V- angelegt wird. Allgemein gesprochen bewirkt die Spannung V+ und V-, wie in den Fig. 5C und 5D gezeigt, eine Ladungs verteilung innerhalb der Siliciumsubstratschicht 72, wie sie in den Fig. 4A bis 4D dargestellt ist. Im speziellen wird das Eingangssignal an die Elektrode 82 für die Spannung V+ oder die Elektrode 86 für die Spannung V- angelegt, um die Injektion des Ladungspaketes in den erstonjjnd die nachfolgenden Ladungsbereiche des CCD-Schieberegisters 10 zu steuern. Die Elektroden 0 . und 0 sind vorgesehen, um die Injektion einer
IA 1XJ
größeren Ladungsmenge zu erleichtern, die benötigt wird für die maximale Größe des sich ausbreitenden Ladungspaketes QA/rÄV· Die injizierte Ladung wird dann sukzessiv unter den Elektroden 0 , 0 0 und 0 der aufeinanderfolgenden Gruppen 14 längs des CCD-Schieberegisters übertragen. Die verschiedenen Signale, wie sie an den Ladungs injektor 12 und an die Ladungsbereiche des Schieberegisters angelegt werden, sind in den Fig. 5A bis 5J dargestellt.
Der erste bzw. Auffüllschritt beim Injizieren des Signals, in das CCD-Schieberegister wird, wie in den Fig. 4A und 5A dargestellt, durch ein Belegen der Source-Elektrode mit Pulsen bewirkt, die negativ bezüglich des am Substrat 72 wirksamen Potentials sind. Während der Auffüllphase gemäß Fig. 4 ist die Ladungsunsicherheit durch die folgende Gleichung begrenzt:
I4. + C„ + C-) (3)
Diese Ladungsfluktuationen sind bedeutungslos, da beim nächsten Schritt, wie in Fig. 4B gezeigt, die Minoritätsträger in der Nähe dieses Ladungs- niveaue vom oberen Teil 85 des Ladungsbereiches unterhalb der Elektroden
. 84 und 86
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INSPECTED
84 und 86 in den Diffusionsbereich 76 der Source abgeführt werden. Dieser Source-Bereich 76 ist nun in Sperrichtung vorgespannt, bis das Ladungsniveau innerhalb des Ladungsbereiches 83 und unterhalb der Elektroden 84 und 86 das Spannungsniveau erreicht, das an die V -Gateelektrode 82 angelegt ist. Mit anderen Worten heißt das, daß alle überschüssigen Ladungen einschließlich derjenigen, welche zu zahlenmäßigen Veränderungen oder Zufälligkeiten Anlaß geben, wie in der Gleichung zum Ausdruck kommt, von dem Drain-Bereich 78 abgeführt werden, bis das Oberflächenpotential an den V„- und V"-Elektroden 84 und 86 gleich dem Oberflächenpotential unter der V -Elektrode 82 ist. Dies wird als Rauschflulctuation durch die nachfolgende Gleichung beschrieben.
5- - W
r - KTZCp+
wobei C , C und C gleich der gesamten auf dem Halbleiterplättchen P+ P- PH
und an den mit der V -Elektrode 32 der V -Elektrode 86 und der V -Elektrode 84 zusammenwirkenden Knotenpunkten wirksamen Kapazitäten ist.
Wie man aus den Fig. 3 und 5A entnehmen kann, ist der Source-Diffusionsbereich 76 durch die über die Elektrode 80 zugeführte Spannung vorgespannt, wodurch alle Minoritätsträger in der Nähe des durch die Gleichung gegebenen Ladungsniveaus innerhalb des Ladungsbereiches und unter den Elektroden 82, 84 und 86, wie in Fig. 4B dargestellt, zurück in den Diffusions· bereich 76 abgeführt werden. Am Ende dieses Ableitvorganges für die Ladungen sind die überschüssigen bzw. zufälligen Ladungen von dem obersten Teil 85 des Ladungsbereiches unterhalb der Elektroden 82, 84 und entfernt.
Als Nächstes wird das Injektions-Gate wirksam gemacht, indem ein negativ verlaufender Injektionsimpuls IG gemäß Fig. 5B an die Elektrode , 88 dee Injektions-Gates angelegt wird. Dadurch fließen die positiven
- 25 - Ladungen
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Ladungen, wie in Fig. 4C dargestellt, in den ersten aufnehmenden Ladungsbereich 89 unterhalb der IG-Elektrode der 0 Δ -Elektrode 90, der 0 -Elektrode 91 und der 0 -Elektrode 92-1. Die Minoritätsträger fließen weiter ab, bis das Oberflächenpotential unterhalb der V„-Elektrode 84 gleich dem Oberflächenpotential unter der V"-Elektrode 86 ist, welche eine Potentialrauechfluktuation entsprechend der nachfolgenden Gleichung hat:
Δ0? - kT/Cp_ (5)
Die Elektrode 84 kann elektrisch entweder mit der Elektrode 86 verbunden oder mit einer unabhängigen negativen Spannung beaufschlagt sein, um eine Verarmungs zone aufzubauen, die als Minoritätsträger haltestufe 93 wirksam ist. Während der Injektionsperiode injiziert jegliche Potentialfluktuation an der V„-Elektrode 84 eine unerwünschte Ladungs-Zufälligkeit, wie sie durch nachfolgende Gleichung beschrieben ist:
Ιίξ - kT/Cpjj (β)
η, where Ιίξ
Das Eingangssignal gemäß Fig. 5D kann entweder an die V -Elektrode oder die V -Elektrode 86 angelegt werden, wobei die Menge der in den Ladungebereich 89 fließenden Ladungen, wie in Fig. 4C gezeigt, gesteuert wird. Die vorausstehend genannten Gleichungen (4), (5) und (6) können auch in nachfolgender Weise ausgedrückt werden.
Q310- ^ + CJOf+-VJ ' (7)
qj; - (Cjj+CJ2 . (kT/Cp^+CCjj+CJ · (kT/CpJ + (8) \
or ·
j2 · kT - (c£ + Cj* + (φ (9)
Der letzte - 26 -
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Der letzte Faktor der Gleichung(9)ist die äquivalente Serienkombination der gesamten parasitären Kapazitäten auf dem Halbleiterplättchen und am Halbleiterplättchen aufgrund der V -Elektrode 82, V -Elektrode
und der V"-Elektrode 86. Diese Kapazität kann auch mit Cp bezeichnet werden, wodurch eich die nachfolgende Annäherung ergibt.
In Fig. 3 sind die 0 . und 0. -Elektroden 90 und 91 dargestellt, welche die Injektion einer großen Ladungsmenge in den darunterliegenden Ladungsbereich 89 ermöglichen und dadurch ein maximales sich ausbreitendes Ladungspaket Q . zulassen. Wie aus den Fig. 5E und 5F hervorgeht, wer-
IViA1A
den negativ verlaufende Impulse an die Elektroden 90 und 91 während des Injektionsschrittes angelegt, wodurch eine maximale Ladungsmenge in dem Ladungsbereich 89 sich aufbaut. Wenn V_ die Oberflächenpotentialdifferenzen kennzeichnet, welche durch die Taktsignale 0 bis 0 er-
1 14
zeugt werden,und wenn V das Oberflächenpotential kennzeichnet, wenn
Q innerhalb des Ladungsbereiches 89 unter den Elektroden 91 und
JVLA .&
aufgebaut ist, erhält man nachfolgende Beziehung für Q
' Cl # Vc " «Ή + C ) (V. - V) - (C1 . + V,) 'Vn-V1) (11)
Im letzten Operationsschritt, der in Fig. 4D erläutert ist, wird das Injektions-Gate unwirksam gemacht, wenn das in Fig. 5B dargestellte Injektionssignal auf ein positiveres Potential zurückgeht. Dadurch wird eine Schwelle, über welche die Ladungen fließen, angehoben, so daß sie nicht zurück in die Minoritätsträgerhaltestufe 93 unter der Elektrode fließen. Wenn ein Zurückfließen der Ladungen zugelassen werden würde, ergäbe sich eine weitere Unsicherheit bezüglich des zu verarbeitenden Signals. Das Schwellpotential muß langsam ansteigen, verglichen mit
_ 27 - der Ge-
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Geschwindigkeit des Ladungsflusses in den aufnehmenden Ladungsbereich 89. Um diesen Ladungsfluß in Fortschreitungsrichtung zu unterstützen, muß das effektive Drain-Potential V genügend weit unter dem effektiven Source-Potential V gehalten werden, damit die gewünschten in Längsrichtung verlaufenden Driftfelder durch die vorwärts wandernde Ladung entsprechend der folgenden Gleichung zu schaffen:
(V+ - VJ - V1>VMrN (12)
Aus den Gleichungen (11) und (12) werden die Kapazitäten ausgewählt und dadurch die Bereiche der entsprechenden Elektroden im Aufbau des integrier· ten Schaltkreises.
Aus den Gleichungen (7) und (11) kann man entnehmen, daß die injizierte Ladungsmenge Über den Faktor der Kapazitäten (C„ + C ) in einer linearen Beziehung zu der eingangsseitigen Signalspannung V steht, wie aus Fig. 5D hervorgeht. Da diese Kapazitäten im wesentlichen durch die Charakteristik der Siliciumdioxidschicht 74 und der Siliciumnitridschicht 75 bestimmt wird, sind sie unabhängig von dem angelegten Ladungsspeicherpotential und bewirken die gewünschte Signalspannung für die injizierte Ladungslinearität. Dadurch wird eines der Erfordernisse für das DASP-System erfüllt.
Nachdem das Ladungspaket in den Ladungsbereich unter der 0 -Elektrode -1 der ersten Stufe 14-1 übertragen wurde, wird das Ladungspaket von Ladungsbereich zu Ladungsbereich entlang dem sich linear erstreckenden CCD-Schieberegister 10 weiterübertragen, wobei dies, wie in Fig. 5G bis 5J gezeigt, durch die Phasentaktsignale 0 , 0 , 0 und 0 gesteuert wird. Diese Phasentaktsignale 0 , 0 , 0 und 0 werden an die entsprechenden Elektroden 92, 94, 96 und 98 jeder Stufe 14 des CCD-Schieberegisters 10 angelegt. Grundsätzlich wird das Ladungspaket von einem
- 28 - Ladungsbereich
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Ladungsbereich zum anderen durch eine Anziehungsspannung übertragen, die in den Schwingungsformen gemäß den Fig. 5G bis 5J als Spannung mit verhältnismäßig niederer Amplitude dargestellt ist und an die nächstfolgende Elektrode angelegt wird. Anschließend wird eine Abetoßungsspannung an den Ladungsbereich angelegt, von welchem die Minoritätsladungsträger angezogen werden, wobei diese Spannung mit verhältnismäßig großer Amplitude dargestellt ist. Die Weiterübertragung der Ladungsträger von Ladungsbereich zu Ladungsbereich ist allgemein in den Fig. 5G bis 5J durch Pfeile angedeutet, die darauf hinweisen, daß die Ladungsträger unter die Elektrode des Ladungsbereiches übertragen werden, an welche das entsprechende Phasentaktsignal angelegt wurde. Das Ladungspaket wird ferner von dem Ladungebereich unter der 0 -Elektrode einer Stufe 14 zu dem Ladungsbereich unter der 0 Elektrode der nachfolgenden Stufe 14 übertragen.
Bei dem Abtastschritt, wie er in Fig. 4A dargestellt ist, wird eine Anziehungsspannung an die 0 -Elektrode 92 angelegt, während eine Abstoßungsspannung an die (/ -Elektrode 94, die 0 ^-Elektrode 91 und die 0 -Elektrode 98 angelegt wird. Dadurch wird das Ladungspaket auf einen Ladungsbereich unter der 0 -Elektrode 92 begrenzt, so daß ein leerer Ladungsbereich unter der 0 -Elektrode 96 aufgebaut wird. In dem nachfolgenden Verschiebeschritt für die Ladung wird , wie in Fig. 4B gezeigt, das Ladungspaket von dem Ladungsbereich unter der 0 -Elektrode 92 zu einem Ladungsbereich verschoben, welcher unter der 0 -Elektrode 94 und der 0 -Elektrode 96 ausgebildet ist. Im speziellen werden negative Impulse oder eine Anziehungsspannung an die 0 -Elektrode 94 und die
0 -Elektrode 96 angelegt, während Abstoßungsspannungen den verbleiben-3
den Elektroden 92 und 94 zugeführt werden, um das Ladungspaket in einem erweiterten Ladungebereich 81 unter den Elektroden 94 und 96 anzuordnen.
- 29 - Für den
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Für den Rückstellschritt werden, wie in den Fig. 4B, 5G und 5K dargestellt, die Ladungen um einen Schritt weiter im CCD-Schieberegister 10 verschoben und der Bereich unter der 0 -Elektrode 94 durch Anlegen einer Abstoßungsspannung an diese Elektrode gelöscht, während eine Anziehungsspannung an die 0 -Elektrode 96 angelegt wird. In dem nachfolgenden Halteschritt werden, wie in den Fig. 5G und 5K dargestellt, die Ladungen auf einen Ladungsbereich unter der 0 -Elektrode
begrenzt und ein leerer Ladungsbereich unter der 0 -Elektrode 92 durch Anlegen einer Anziehungsspannung an die 0 -Elektrode 92 und die 0„-Elektrode 96 geschaffen, während Abstoßungsspannungen an die verbleibenden Elektroden 94 und 98 angelegt werden. Auf diese Weise werden die Ladungspakete schrittweise durch das gesamte CCD-Schieberegister 10 ver schoben, um in der vorausstehend erläuterten Weise abgetastet zu werden.
Um die gewünschte Linearität und Genauigkeit des DASP-Systems sicherzustellen, müssen Fehler in den Ausgangssignalen aufgrund driftender Vorspannungen kompensiert werden. Wie aus Fig. 2 hervorgeht, ist nur jede zweite Stufe 14 des CCD-Schieberegisters 10 mit einem Abgriff versehen. Ein bipolares Eingangssignal, das auf ein Signalbezugsniveau vorgespannt ist wird an einen Multiplexer 199 (Fig. 1) angelegt, um nacheinander das Eingangssignal abzutasten, an den Ladungsihjektor 12 anzulegen und danach eine Null-Bezugsspannung mit einer Amplitude entsprechend dem Null-Bezugsniveau des Eingangssignals anzulegen. Wie aus Fig. 1 hervorgeht, wird die Funktion des Multiplexers 199 durch den CCD-Taktgeber 11 mit der Ausbreitung der Ladungspakete längs dem CCD-Schieberegister 10 koordiniert. Durch eine solche multiplexe Operation wird jegliche Drift der Gleichstromvorspannung innerhalb der Analogsignal-Wiedergewinnungsschaltung 32 festgestellt und kompensiert. Im US-PS 3 781 574 ist ein Verfahren erläutert, mit welchem Rückstellrauschen infolge von irgendwelchen Potentialfluktuationen ein-
o π schließlich
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schließlich dem Nyquist-Rauschen durch Feststellen einer Spannung kompensiert werden kann, die dem Rückstellrauschen entspricht und von dem auszulesenden Signal abgezogen wird. Dadurch wird der Fehler durch Rückstellrauschen im CCD-Schieberegister eliminiert. Somit wird während des oben erläuterten Halteschrittes die Rückstellrauschspannung abgetastet und innerhalb der Wiedergewinnungsschaltung 32 gespeichert, um von dem nachfolgenden Wert für das Eingangssignal plus dem Rückstellrauschen abgezogen zu werden. Im speziellen wird ein leerer Ladungebereich unter der 0 -Elektrode 92 verschoben und die entsprechende Rückstellfehlerspannung Über den Ausgangsanschluß 100 ausgelesen, um in der Wiedergewinnungsschaltung 32 verarbeitet zu werden.
Die Aus gangs signale von den Ladungsbereichen unter den 0 -Elektroden werden ausgelesen und mit dem in den entsprechenden MNOS-Transistor 22 gespeicherten Bewertungsfaktor multipliziert. Anschließend werden die Ausgangesignale auf der positiven und der negativen Summierleitung 24a und 24b summiert. Wie aus Fig. 1 zu entnehmen ist, werden die summierten Auegangesignale über die Summierleitungen 24a und 24b an die entsprechenden Eingänge der Wiedergewinnungsschaltung 32 über Strom-Spannungsverstärker 140 und 142 angelegt.
Diese von den Summierleitungen 24a und 24b£us angelegten Signale werden summiert, abgetastet und gespeichert, um damit das Rauschen infolge des CCD-Schieberegisters zu entfernen und das Null-Bezugsniveau des Signals wieder einzustellen. Im speziellen wird das Ausgangssignal des Verstärkers 140 über ein Widerstandselement 145 an einen Verstärker 142 angelegt, bei dem ein Widerstandselement 144 zwischen den Ausgang und den Eingang geschaltet ist, wobei dieser Eingang auch mit der Summierleitung 24b in Verbindung steht. Die Operationsverstärker 140 und 142 dienen dem Summieren der auf der positiven und der negativen Summierleitung liegenden Signale, wobei die Signale auf der negativen Summierleitung von den Signalen auf der positiven Summierleitung abgezogen werden
- 31 -
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und eine bestimmte Gleichspannung auf den Sumniierleitungen aufrechterhalten wird. Das Ausgangssignal des Verstärker 142 wird an eine Vorverstärkerstufe mit einem Operationsverstärker 146 angelegt und von diesem an einen Haltekondensator 148 übertragen, dessen Ausgang an einen elektrisch gesteuerten Schalter 152 angeschlossen ist, der z.B. als MOS-Schalter ausgebildet sein kann. Der Schalter 152 koppelt den Haltekondensator 148 an eine negative Bezugsspannung -V_, die an einem Potentiometer 154 abgegriffen wird. Der Schalter 152 ist derart ausgelegt, daß er in Abhängigkeit von einem synchronisierten ersten Haltesignal, wie in Fig. 5L dargestellt, geöffnet und geschlossen wird, wenn dieses an die Klemme 151 angelegt wird. Ferner ist der Verbindungspunkt des Kondensators 148 und des Schalters 152 mit dem hochimpedanten Eingang eines Operationsverstärkers 150 verbunden, dessen anderer Eingang mit der Bezugsspannung -V in Verbindung steht, die als Haltespannung oder als Rückstellspannung für den Kondensator 148 dient. Ferner hat der Verstärker 150 ein Rückkopplungsnetzwerk, das Widerstandselemente 158 und 156 umfaßt, die den Ausgang des Verstärkers 150 mit dem zweiten Eingang verbinden. Der Ausgang des Verstärkers liegt ferner an einem zweiten elektrisch gesteuerten Schalter 160, der sich öffnet und schließt in Abhängigkeit von dem an seine Klemme 159 angelegten Haltesignal gemäß Fig. 5L. Dieser Schalter 160 kann beispielsweise aus einem MOS-Schalter bestehen und ist über einen weiteren Haltekondensator 161 an Masse angeschlossen. Der Verbindungspunkt des Kondensators 161 mit dem Schalter 160 liegt an dem hochimpedanten Eingang eines Operationsverstärkers 162 , der ebenfalls ein Rückkopplungsnetzwerk aus Widerstands elementen 166 und 164 umfaßt.
Der Ausgang des Operationsverstärkers 162 ist an einen dritten Haltekondensator 168 angeschlossen, der wahlweise durch die Einstellung eines über einen Schalter 172 angeschlossenen Potentiometers 174 auf ein Vorspannungspotential eingestellt werden kann. Der Schalter kann als MOS-Schalter ausgebildet sein und wird wahlweise geöffnet bzw.
_ 32 _ geschlossen
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geschlossen in Abhängigkeit von einem zweiten Bezugs- bzw. Haltesignal gemäß Fig. 5N, das an seine Klemme 171 angelegt wird. Der Verbindungspunkt zwischen dem Schalter 172 und dem Haltekondensator 168 liegt an dem hochimpedanten Eingang eines weiteren Operationsverstärkers 170, der über ein Widerstandsnetzwerk mit den Widerstandselementen 178 und 176 rückgekoppelt ist. Dieser Operationsverstärker 170 liegt wiederum an einem Schalter 180, der in Abhängigkeit von einer Steuerspannung geöffnet und geschlossen werden kann, die an seine Klemme 181 angelegt wird. Im geschlossenen Zustand legt der Schalter 180 das Ausgangssignal des Operationsverstärkers 170 an einen nach Masse geschalteten Kondensator 183 sowie den hochimpedanten Eingang eines Operationsverstärkers 182. Dieser Operationsverstärker 182 umfaßt ein Rückkopplungsnetzwerk mit den Widerstandselementen 186 und 184. Das Ausgangssignal des Operationsverstärkers 182 repräsentiert die Summe der Produkte der Aus gangs signale der CCD-Schieberegisterausgänge und der positiven Bewertungsfaktoren, vermindert um das Produkt der Ausgangs signale der CCD-Schieberegisterausgänge und der negativen Bewertungsfaktoren.
Der Multiplexer 199 empfängt die Eingangssignale und tastet sie ab, wobei alternierende Impulse der abgetasteten Teile des Eingangssignals' zwischen ein Bezugssignal eingefügt werden, dessen Niveau dem Null Bezugsniveau des Eingangs signals entspricht. Auf diese Weise wandert ein abgetasteter Teil des E in gangs signals und ein Bezugsniveausignal von Ladungsbereich zu Ladungsbereich entlang dem CCD-Schieberegister Die Ausgangssignale werden von den Ausgangsanschlüssen 100 abgeleitet, welche den alternierenden Ladungsbereichen unter den 0 -Elektroden 92 gemäß Fig. 1 zugeordnet sind. Wie aus den Fig. 1 und 2 A hervorgeht, werden Ausgangssignale von den Ausgangsanschlüssen 10-2 und 10-4 abgeleitet, wogegen keine Aus gangs signale von dem Ladungsbereich ab geleitet werden, die den 0 -Elektroden 92 der Stufen 14-1 und 14-3 zuge-
- 33 - ordnet sind.
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ordnet sind. Als Folge davon können zu einem gegebenen Zeitpunkt einer Folge von injizierten Bezugsniveau-Signalimpuls en, wie in Fig. 5K angedeutet, entsprechende Ladungspakete in den den Stufen 14-2 und 14-4 zugeordneten Ladungsbereichen gespeichert werden, um diese auszulesen und an die Summierleitungen 24a und 24b anzulegen. Zu diesem Zeitpunkt werden die nacheinander eingeführten und abgetasteten Teile des Eingangssignals in den Ladungsbereichen angeordnet, welche den Stufen 4-1 und 4-2 zugeordnet sind, so daß sie nicht ausgelesen werden. Wenn die Taktsignale 0. und 0 an das CCD-Schieberegister 10 angelegt werden, werden die Ladungspakete derart verschoben, daß die dem abgetasteten Signal gemäß Fig. 5K entsprechenden Pakete in den Stufen 14-2 und 14-4 angeordnet werden, um ausgelesen zu werden, wogegen die Ladungspakete entsprechend dem gepulsten Bezugssignal in den Stufen 14-3 und 14-5 angeordnet sind. Auf diese Weise kann durch Abgreifen der Ausgangssignale von alternierenden Stufen 14 der abgetastete Teil des Eingangssignals gleichzeitig von den geradzahlig bezeichneten Stufen 14 ausgelesen und dann zu den ungeradzahlig bezeichneten Stufen 14 übertragen werden, zu welchem Zeitpunkt Proben des Bezugsniveausignals ausgelesen werden. Des weiteren wird ein Ausgangs signal von jeder Summierleitung 24a und 24b zu denjenigen Zeitpunkten abgeleitet, zu welchen sich ein leerer Ladungsbereich unter den 0 -Elektroden 92 der geradzahligen Stufen 14 befindet. Das Ausgangssignal zu diesem Zeitpunkt wird abgetastet und subtrahiert, wie noch erläutert wird, um den Effekt des Rückstellrauschens zu unterdrücken.
Die Wiedergewinnungsschaltung 32 für das Analogsignal arbeitet, in der Weise, daß sie abtastet und die summierten Proben der Bezugsniveau-Impulse sowie der von den leeren Ladungsbereichen des CCD-Schieberegisters 10 abgeleiteten Signale festhält, welche von demabgetasteten Eingangssignal in nachfolgender Weise subtrahiert werden. Zuerst werden die Rückstell - rauschsignale von den Aus gangs anschluss en 100 abgeleitet und mit Hilfe
- 34 - der Ver-
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der Verstärker 140 und 142 summiert sowie nach einer Vorverstärkung im Operationsverstärker 146 zur Aufladung des Haltekondensators 148 benutzt. Während dieses ersten Schrittes ist der Schalter 152 in Abhängigkeit von dem ersten Halteimpuls gemäß Fig. 5L geschlossen, so daß der Haltekondensator 148 an die Vorspannung -V angeschlossen ist. Daraufhin wird der Schalter 152 geöffnet und der Schalter 160 geschlossen sowie anschließend geöffnet in Abhängigkeit von dem ersten Abtastimpuls gemäß Fig. 5M, wogegen der Schalter 172 geschlossen und anschließend geöffnet wird in Abhängigkeit von dem zweiten Halteimpuls gemäß Fig. 5N, wodurch die summierten Bezugsproben des Eingangssignals, welche sich in den geradzahligen Stufen 14 befinden, an den Haltekondensator 148 angelegt werden, so daß das das Rückstellrauschen anzeigende Signal von den Proben des Eingangsbezugssignale abgezogen wird, um das Rauschen zu entfernen. Das resultierende Signal des Ist-Bezugsniveaus wird an den Operationsverstärker 150 angelegt, um im Haltekondensator 161 gespeichert zu werden.
Anschließend werden die serienmäßig eingespeisten Signalproben zu den geradzahlig bezeichneten Stufen 14 übertragen und ausgelesen sowie an die Wiedergewinnungsschaltung 32 angelegt. Bei diesem Verfahrensschritt werden die Schalter 152 und 172 betätigt, d.h. geschlossen und anschließend geöffnet, - der Schalter 172 wird in Abhängigkeit von dem zweiten Halteimpuls gemäß Fig. 5N betätigt -, wodurch die summierten Ausgangssignale entsprechend den Ist-Bezugsproben zum Aufladen des Kondensators 168 dienen. Auch der Schalter 160 und der Schalter 180 werden betätigt, und zwar letzterer in Abhängigkeit von dem in Fig. 5 O gezeigten Impuls. Dadurch wird der Kondensator 161 neu auf ein Niveau aufgeladen, das die summierten Ausgangssignale entsprechend der tatsächlichen Größe der Signalproben kennzeichnet, von welchem das Ist-Bezugsniveau, wie es im Kondensator 168 gespeichert ist, abgezogen wird, um das Istsignal zu •chaffen, das gleich der Differenz der Signalprobe und der Bezugsprobe ist.
- 35 - Während
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Während ein leerer Ladungsbereich unterhalb der 0 -Elektrode 92 jeder geradzahligen Stufe 14 weiterverschoben wird, wird ein Signal entsprechend einem leeren Ladungsbereich, das das Rückstellrauschen im CCD-Schieberegister 10 kennzeichnet, ausgelesen und an die Wiedergewinnungsschaltung 32 angelegt, innerhalb deren das Rückstellfehlersignal an den Kondensator 148 angelegt wird, um ein Signal zu liefern, das die Differenz zwischen diesen kennzeichnet, d. h. die Signalprobe mit dem entfernten Rückstellrauschen. Diese Signalprobe wird dann im Kondensator 161 gespeichert. Somit wird als Ergebnis der vier Schritte ein Rückstellfehlersignal abgeleitet und gespeichert, um anschließend von den summierten Teilen der Bezugsniveauprobe subtrahiert zu werden. Mit anderen Worten, das Rückstellniveau wird abgetastet und gespeichert, um von der Signalprobe abgezogen zu werden. Schließlich wird das Null-Bezugsniveausignal, das frei von Rückstellrauschen ist, von der Signalprobe abgezogen, welche frei von Rückstellrauschen ist, um ein Ausgangssignal an der Wiedergewinnungsschaltung 32 des Systems gemäß Fig. 1 zu erhalten, das bezüglich Gleichstromverschiebungen des Systems eingestellt und frei von Rückstell- und Ausleserauschen ist. In den Fig. 5L bis 50sinddas erste Haltesignal, das erste Abtastsignal, das zweite bzw. Bezugshaltesignal und die Ist-Signalprobe in Form von Impulsen dargestellt. Diese Impulse werden von dem CCD-Taktgeber 11 gemäß Fig. 1 geliefert.
• Auf diese Weise ist es im größten Umfang möglich, alle Eingangssignale durch dieselben Elemente passieren zu lassen und die entsprechenden Signalproben und Null-Bezugsniveauproben über identische Wege auf dem Halbleiterplättchen zu verschieben. Damit werden die durch Gleichstromvorspannung bedingten Fehler der Nullsignal-Bezugsniveauprobe kompensiert, während die leeren Ladungsbereiche abgetastet werden, um das Rückstellrauschen von den summierten Proben zu entfernen. Die durch Gleichvorspannung bedingten Fehler verändern sich verhältnismäßig langsam, so daß der Nullsignal-Bezug bei einer Ausführungsform nicht zwischen die alternierenden Signalproben zwischengeschaltet werden mußte,
96 sondern
6 0 9 ft 1V/ 0~8 2 1
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sondern nur gelegentlich injiziert werden kann. Da der Signalweg während der programmierten Eichung bei geschlossener Schleife derselbe wie für den Normalbetrieb ist, werden zufällige Oberflächenvariationen in dem Aufbau durch die elektrische Abstimmung der Bewertungsfaktoren kompensiert welche, wie vorausstehend erwähnt, in die MNOS-Transistoren 22 eingeschrieben werden. ,
- .37 - . des Puffer-
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In den Fig. 10 und 2B ist eine weitere Ausführungsform der Erfindung für das nicht löschende,parallele Auslesen des CCD-Schieberegisters dargestellt, wobei die ausgelesenen Werte mit einem Bewertungsfaktor multipliziert sind. Gegenüber der Ausführungsform gemäß Fig. 2A, bei der P -leitende Diffusionsbereiche 78 unter den jeweils ausgewählten CCD-Elektroden angeordnet sind, ergibt sich aus Fig. 10, daß das Ausgangssignal vom CCD-Schieberegister direkt von der 0 -Elektrode abgeleitet und selektiv durch ein Lese-Takt-Gate und/oder -Schalter ausgelesen wird, der aus einem MNOS-Feldeffekttransistor 204 bestehen kann, dessen Drain-Elektrode mit der 0 -Elektrode 200' verbunden ist. Ferner wird ein Takt-Treibersignal 0ιη, wie in Fig. HD dargestellt, entsprechend dem zuvor beschriebenen Phasensignal 01 an die Source-Elektrode des Lese-Taktschalters 204 entsprechend der Steuerung durch ein Lese-Taktsignpl 0T,,-, gemäß Fig. HH angelegt. Wenn dieses Lese-Taktsignal gemaß Fig. HH einen niederen Signalwert annimmt, wird der Lese-Takt schalter 204 eingeschaltet, so daß das Takt-Treibersignal 0 an der 0 Elektrode 100' wirksam wird, wogegen beim Ansteigen des Lese-Taktsignals 0 der Lese-Taktschalter 204 geöffnet wird und eine Signalspannung 0 gemäß Fig. HJ, welche durch das sich im Ladungsbereich unterhalb der 0 -Elektrode 100' aufbauende . Ladungspaket induziert wird, ausliest und an einen Elektrometerverstärker mit dem MNOS-Feldeffekttransistor 248 anlegt.
In Fig. 2B ist der schematische Aufbau im Detail dargestellt, wobei die Signale von den 0.-Elektroden 200-2, 200-3 und 200-4 selektiv ausgelesen und über Pufferveifstärker 220 weiterübertragen werden, um mit den. in Speicherelemente 222 einprogrammierten Werten multipliziert zu werden, die die Form der MNOS-Feldeffekttransistoren 22 haben und mit ihren Source-Elektroden an der positiven Summierleitung 224 a bzw. der negativen Summierleitung 224b liegen. Im speziellen ist z.B. die 0 -Elektrode 200-3 mit dem Pufferverstärker 220-3, und zwar mit der Gate-Elektrode
des Puffer- - 38 - "—-""""—-"■~""'—"1''"~"
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des Pufferverstärkers aus einem MOS-Feldeffekttransistor 250a-3, dessen Source-Elektrode an einer gemeinsamen Source-Leitung 210 und dessen Drain-Elektrode mit der Source-Elektrode eines Lastelementes des Pufferverstärkers in Form eines MOS-Feldeffekttransistors 252-3 verbunden ist. Die Gate-Elektrode dieses Transistors liegt an einer gemeinsamen Gate-Leitung 211, wogegen die Drain-Elektrode an eine gemeinsame Drain-Leitung 212 angeschlossen ist. Der Feldeffekttransistor 252-3 wirkt primär als Last bzw. als Widerstandselement, wodurch der Leitwert des Feldeffekttransistors 250a-3 entsprechend der an seine Gate-Elektrode angelegten und von der 0 -Elektrode 200-3 abgeleiteten Spannung variiert wird, so daß eine sich ändernde Spannung an der Gate-Elektrode eines Sourcefollowers in Form eines MOS-Feldeffekttransistors 250b-3 ausbildet. Das Lastelement 252-3 und der Pufferverstärker 250a-3 bilden eine Umkehrstufe mit der Verstärkung 1, um eine sich entsprechend der an der 0 Elektrode 200-3 aufbauende Signalspannung 0 _ verändernde Spannung zu liefern. Die Gate-Elektrode des Pufferverstärkers 250a-3 wird mit Hilfe des Lese-Taktschalters 204-3 selektiv an eine Treiberleitung 208 angeschlossen, wenn der Lese-Taktschalter 204 .leitend gemacht wird in Abhängigkeit von dem Lese-Taktsignal 0„„, das von der gemeinsamen Leitung 206 aus an dessen Gate-Elektrode angelegt wird. Wie bereits erwähnt, wenn der Lese-Taktschalter 204-3 nichtleitend gemacht wird, steuert das an der 0 -Elektrode 203-3 induzierte Signal die Spannung, wie sie von der Drain-Elektrode des Pufferverstärkers 25Oa-3 abgreifbar ist. Beispielsweise kann eine Spannung im Bereich von -20 V bis -30 V durch die Drain-Leitung 212 an die Drain-Elektroden der einzelnen Feldeffekttransistoren 252, eine Spannung im Bereich von -20 V bis -30 V durch die gemeinsame Gate-Leitung 211 an die Gate-Elektroden der Feldeffekttransistoren 252 und eine Gleichspannung Vnt, im Bereich von etwa 0 V bis etwa -5V durch
BB
die gemeinsame Source-Leitung 210 an die Source-Elektroden der einzelnen Feldeffekttransistoren 250a angelegt werden. In entsprechender Weise führen die Leitungen 206 und 208 das Takttreibersignal 0 _ und das Taktleseaignal 0_ _ an die Gate- und Drain-Elektroden der Feldeffekttransistoren
- 39 - 204.
609R 1 3 /OR?1
•MO'
Der eingangsseitige Teil des CCD-Schieberegisters ist gleichartig dem gemäß Fig. 3 aufgebaut, wobei ein Eingangssignal unter Verwendung der in Fig. 11 dargestellten Schwingungsformen injiziert wird. Der Aufbau gemäß Fig. 3 kann modifiziert werden, so daß die Elektroden 0 und 0 außerhalb des Halbleiterplättchens elektrisch verbunden sind und an diese das Signal 0 angelegt wird. Die Signale 0 , 0 , 0 und 0 gemäß den Fig. HD bis HG werden an entsprechende Elektroden des CCD-Schieberegisters gemäß Fig. 2B angelegt, wodurch das La-dungspaket fortschreitend in Ladungsbereiche unter diesen Elektroden verschoben wird, wie dies aus den Pfeilen in den Fig. HB bis HG hervorgeht. Das Lese-Taktsignal 0D_ gemäß Fig. HH hält den Lese-Takt-
KU
schalter 204 leitend, wodurch die 0 -Elektrode 200 mit dem Takttreibersignal 0 für etwa die Hälfte der Bit-Periode beaufschlagt wird. Am Ende der Halbperiode wird die 0 -Elektrode 200 zurückgestellt, indem sie auf ein Potential gebracht wird,, welches als Oberflächenpotential für den darunter befindlichen Ladungsbereich festgesetzt ist, um die Minoritätsträger zu empfangen. Wie aus den Fig. HD und HH hervorgeht, wird der Lese-Taktschalter 204 leitend gemacht, wenn das Lese-Taktsignal 0 einen niederen Signalwert einnimmt. Während dieser Zeitdauer wird das Takttreibersignal 0 auf ein hohes Signalniveau angehoben, wodurch Ladungsträger unterhalb der 0 -Elektrode zurückgestoßen werden, so daß ein im wesentlichen leerer Ladungsbereich am Ende der Rückstellperiode vorhanden ist. Wenn der Lese-Taktschalter 204 sich öffnet, floatet die 0 -Elektrode und nimmt ein Potential an, das der Ladung entspricht, die sich gemäß Fig. HJ graduell aufbaut. Die 0 -Elektrode 200 wird ein Verbindungspunkt mit hoher Impedanz, der auf ein bestimmtes Potential zurückgestellt wurde, von dem eine Meßgröße, wie in Fig. IOD mit C dargestellt, auf einem weiteren Kondensator als Bezugswert für später im Zyklus festgehalten wird. Die Ausbreitung der Ladung durch die
- 40 - Ladungs-
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Ladungsbereiche unter den 0 , 0_, 0 und 0 -Elektroden erfolgt in der in den Fig. HD bis HG dargestellten Weise, wobei das Ladungspaket, wie in Fig. HD mit M bezeichnet, in den Oberflächenpotential-Verarmungsbereich unterhalb der 0 -Elektrode 200 durchgelassen wird, an welchem der größte Teil der Lese-Taktsignalspannung in Erscheinung tritt. Der Aufbau der Ladungen, wie in Fig. IU dargestellt, läuft weiter während der einzelnen Operationsschritte des Rückstellens, Festhaltens sowie dem Verschieben der Ladung und dem Abtasten, wie dies anhand der Fig. 5A bis 5 J beschrieben wurde.
Die Pufferschaltung 220 transformiert die hohe Impedanz, wie sie an der 0 -Elektrode 200 auftritt, in eine relativ niedere Impedanz an seinem Ausgang, d.h. der Drain-Elektrode am Feldeffekttransistor 250a. Die Impedanz wird beispielsweise durch den Pufferverstärker 220 von einem Wert in der Größenordnung von 100 Kiloohm auf etwa 50 Kiloohm verringert. Um die Impedanz der 0 -Elektrode weiterzuverringern, wird das Ausgangssignal der Pufferschaltung an den Source-Folger mit dem MOS-Feldeffekttransistor 250b übertragen, dessen Drain-Elektrode an der gemeinsamen Leitung 202 liegt, die von einer Bezugsspannung V beaufschlagt wird, wogegen das Ausgangssignal an der Source-Elektrode selektiv an die Drain-Elektroden der Speicherelemente 222 übertragen wird. Der Feldeffekttransistor 250b verringert z. B. die Impedanz von einem Wert in der Größenordnung von 10 Kiloohm auf etwa 1 Kiloohm. Wie aus Fig. 2B weiter hervorgeht, wird das Ausgangssignal des Pufferverstärkers 220-2 in der gleichen Weise wie vom Pufferverstärker 220-3 an die Gate-Elektrode des Source-Folgers mit dem MOS-Feldeffekttransistor 250b-2 übertragen, der dem gleichen Zweck dient, um damit die dem Speicherelement 222 angebotene Impedanz weiter zu verringern. Der Pufferverstärker 220 und der Feldeffekttransistor 250b stellen somit einen zweistufigen Impedanzwandler für eine Impedanzverringerung dar, bevor ein für das gespeicherte Ladungspaket in den Ladungsbereichen unter den 0 -Elektroden 200-2 und
- 41 - 200-3
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- Κι-
200-3 kennzeichnendes Signal an das Speicherelement 222 anzulegen, um mit dem darin gespeicherten Bewertungsfaktor multipliziert und durch Differenzbildung miteinander verarbeitet zu werden, wie nachfolgend noch erläutert wird.
In Fig. 12 ist . schematisch ein Schnitt durch das CCD-Schieberegister 10 dargestellt, bei dem, wie bereits erläutert, eine N -leitende Silicium schicht 72' mit einer dielektrischen Schicht 74' bedeckt ist und in welcher verschiedene Ladungen gemäß der nachfolgenden Gleichung aufgebaut werden.
Dabei ist:
Q_, = C___V___ = Ladung an der leitenden Gate-Elektrode (14) (j OX OX
Oxidkapazität unter der Gate-Elektrode
Abfall der Potentialenergie in der Oxidschicht
Q = . Abgegriffene Ladung an der Oxid-Silicium-
Grenzschicht (15)
QS - QS = QD + QM
N_ = Donatorkonzentration |
Xj = Tiefe der Verarmungszone
= (2kseo0s/qND)JS (18)
0_= Silicium-Oberflächenpotential
Q= mobile Minoritätsladungsträger
- 42 - Verbindet man
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Verbindet man die Gleichungen (17 und (18), so erhält man nachfolgende Gleichung
(20)
Durch Summieren der Potentialenergien erhält man
V« a 0,-Gatepotential » V + 0+0 G rl ox ^s r
ms
wobei 0 gleich der Arbeitsfunktionsdifferenz zwischen dem Metall und rms
dem Halbleiter ist.
Vorübergehend sei angenommen, daß V von einer Spannungsquelle, z. B. einer Batterie, geliefert wird, so daß eine Differentiation zu folgendem Ergebnis führt:
6Vg-O- 6VOX + 60S. (22)
Aufgrund der Gleichung (14) ergibt sich, daß
OQ0 . Verschiebeladung «. COX«(6VOX)
6Qg - -Cox · 60S. (23)
Verbindet man die Gleichungen (13), (14), (16) und (19), so erhält man
1S - 0 (24)
8098 13/0821
Durch Substitution von Gleichung (21) ergibt sich 08 + <2VA>* - V0 - 0ns +
Differenziert man diese Gleichung, so erhält man
v*
WS31P-1324
(25)
(26)
wobei Q-Ä/r *^e *n ^en Verarmungsbereich injizierten anwachsenden Signalladungen sind. Kombiniert man die Gleichungen (23) und (26), so erhält man für die Verschiebeladung
«to
fiQM
(27)
0S >. 20V,
Setzt man typischerweise jvJ * 0.1 to 0.2V, während 5 <. S ist, so ergibt sich, daß die Verschiebeladung etwa gleich der Signalladung ist, wie durch nachfolgende Gleichung beschrieben wird
Signalladung = Verschiebeladung (28)
Wenn jedoch in diesem Fall die Batterie abgeschaltet wird, wie nach der Rückstellung, so verbleibt als einzige Quelle für die Verschiebeladung die Kombination aller anderen Kapazitäten C0x- an dem Gate-Knotenpunkt des Verstärkers. Daher gilt
-C310 ·
Aus der Verbindung von Gleichung (21) und (29) erhält man
(29)
- 44 -
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Die nach Substitution von Gleichung (14) über
60S (3D
ox
nach Kombination mit Gleichung (26) zu folgendem Wert für die Verschiebeladung führt
Oder
- -C SIG
6Qq * 0SIG + 0OX
Sn
G 0SIG + 0OX
(32)
Die Gleichung (32) beschreibt das an der Gate-Elektrode des Feldeffekttransistors 25')a im Pufferverstärker auftretende Potential, dessen Schwingungsform in Fig. IU gezeigt ist. Nachdem das diesem Ladungsaufbau entsprechende Signal in den Ladungsbereich unter der 0 -Elektrode und die danebenliegenden Potentialbarrieren wieder aufgebaut sind, wird das Signal, wie mit S in den Fig. HD und HJ angedeutet, abgetastet und zur Differenzbildung mit dem zuvor eingespeicherten Bezugsrückstellniveau verwendet, um das Rückstellrauschen in einer vorausgehend beschriebenen Weise zu unterdrücken. Anschließend wird das Signalpaket zur nächsten Stufe verschoben, wobei der Lesetaktschalter 204 leitend gemacht wird, um das Takttreibersignal 0 an die 0 -Elektrode 200 anzulegen.
Die Speicherelemente, wie sie in Fig. 2B unter Verwendung von MNOS-Feldeffekttransistoren 222 dargestellt wurden, arbeiten in derselben Weise wie die Speicherelemente 22 gemäß Fig. 1, um die von den Source-Elektroden der Feldeffekttransistoren 250b abgeleiteten Ausgangssignale, welche die Ladungspakete kennzeichnen, die unter den zugeordneten 0 Elektroden 200 auftreten, mit dem in die Speicherelemente
eingeschriebenen Bewertungsfaktor zu multiplizieren. Im speziellen wird dabei die Source-Elektrode des Feldeffekttransistors 250b-2 mit der Drain-
- 45 - Elektrode
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24Γ4-1 510 WS31P-1324
Elektrode des MNOS-Feldeffekttransistors in den Speicherelementen 222-2a und 222-2b verbunden. In entsprechender Weise wird die Source-Elektrode des Feldeffekttransistors 250b-3 mit den Drain-Elektroden der MNOS-Feldeffekttransistoren 222-3a und 222-3b verbunden. Die für die multiplizierten Werte charakteristischen Ausgangssignale werden von den Source-Elektroden der MNOS-Transistoren 222-3a und 222-3b abgegriffen und an die positivensowie negativen Summierleitungen 224a sowie 224b angelegt. In entsprechender Weise werden auch die Ausgangssignale von den Source-Elektroden der MNOS-Transistoren 222-2a und 222-2b an die negative bzw. positive Summierleitung 224b bzw. 224a angelegt. Wie vorausstehend erläutert, werden Proben des Bezugsniveausignals alternierend mit Proben des Eingangs signals angelegt und längs dem CCD-Schieberegister verschoben. Als Ergebnis ergibt sich zu jedem beliebigen Zeitpunkt, wenn ein Ausgangssignal von den 0 -Elektroden 200-2 und 200-3 abgegriffen wird, daß eine Probe des Eingangssignals, welches das Vorspannungsniveau, über welches das Eingangssignal überlagert ist, kennzeichnet, gleichzeitig während desselben Abtastintervalls erscheint, nachdem die zugeordneten Rückstell- und Halteniveaus gleichzeitig früher in diesem Abtastintervall hervorgebracht werden. Auf diese Weise wird das Rückstellrauschen, das während des Verschiebens des Eingangssignals durch das CCD-Schieberegister dem Signal überlagert werden kann, wieder entfernt, indem die zugeordneten Ausgangssignale für die Rückstell- und Halteniveaus von den folgenden Ausgangssignalen für die Differenz der an den 0 -Elektroden 200-2 und 200-3 erscheinenden Proben des Eingangs signals und des Bezugsniveausignals abgezogen werden. Somit erscheint, wie aus Fig. 2B ersichtlich, ein Signal an den Ausgängen bzw. den Sour ce-Elektroden der MOS-Feldeffekttransistoren 250b-2 und 250b-3, das die Ladungen unter den 0 -Elektroden 200-2 und 200-3 kennzeichnet. Diese z.B. an der Source-Elektrode des Feldeffekttransistors 250b -2 auftretende Probe des Eingangs signals wird mit einer positiven Bewertungskonstante multipliziert, die in dem Speicherelement mit dem Transistor 222-2 a gespeichert ist, um als entsprechendes Ausgangssignal an die positive Summierleitung 224-a übertragen zu werden.
- 46 - Zum
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Zum gleichen Zeitpunkt wird ein das Bezugsniveausignal kennzeichnendes Signal an den Feldeffekttransistor 222-3a angelegt und mit dem darin gespeicherten Wert multipliziert und ausgangsseitig an die negative Summierleitung 224b übertragen, womit man eine Differenz zwischen den auf den Summierleitungen 224a und 224b erscheinenden Signalen in einer nachfolgenden Wiedergewinnungsschaltung, wie sie anhand der Fig. 1 erläutert wurde, ableiten kann. Es finden zwei Speicherelemente 222 Verwendung, eines für einen negativen Bewertungsfaktor und eines für einen positiven Bewertungsfaktor. Die Programmierung dieser Speicherelemente mit den Bewertungsfaktoren kann in derselben Weise erfolgen, wie dies in Verbindung mit Fig. 1 erläutert wurde. Zu diesem Zweck können die Ausgangssignale der Schalter 28 gemäß Fig. 1 an die Gate-Elektroden der Speicherelemente 222 in Form von Signalen V0 angelegt werden, wodurch die
ix
Schwellwerte der MNOS-Feldeffekttransistoren entsprechend dem gewünschten Programm geändert werden können. Ein Vorteil der Anordnung der Speicherelemente 222 im Aufbau gemäß Fig. 2B besteht darin, daß ein Teil der Analog-Wiedergewinnungsschaltung gemäß Fig. 1 eliminiert werden kann, da die Speicherelemente 222 miteinander in der Weise verbunden sind, daß eine Differenz zwischen den abgetasteten Eingangssignalen und den abgetasteten Bezugsniveausignalen erhalten wird. Aufgrund dieser Differenzbildung können die Operationsverstärker 170 und 182 eliminiert und das Ausgangssignal vom Operationsverstärker 162 abgegriffen werden.
Bei einer beispielsweisen Ausführungsform, bei der die Speicherelemente 222 als MNOS-Feldeffekttransistoren ausgebildet sind, die im Triodenbereich arbeiten, wird der Drain-Strom in den Feldeffekttransistoren durch folgende Gleichung beschrieben
'DS
(33)
- 47 -
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Pührt man die Begrenzung so ergibt sich
Do
41510
-Ug-
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V__ für den Triodenbereich ein, CrS
(34)
wobei
«-Vr
= Source-Drain-Potentialdifferenz
= Source-Gate-Potentialdifferenz
V = Schwellwert spannung
ζ(ν_.σ) = eine generalisierte, nichtlineare Verteilung ist.
JJo
Nachfolgend wird diese Gleichung verwendet, um den Multiplikation vorgang in dem Speicherelement 222 gemäß Fig. 2B zu erläutern.
Wenn man unter Bezug auf Fig. 2B die Ladungspakete mit (y +y ) und
6 O
y einerseits und die programmierten Speicherschwellwerte der Speicherelemente 222-2/3a sowie 222-2/3b mit V und V bezeichnet, dann
1K+ 1K-
gibt sich für die verschiedenen zu summierenden Ströme
al ·
I381 - «2 '
I2b - a3 *
I3b - CX4 ·
(Vv+V0-Vt6) « Z14
(35)
(36) (37)
(38)
- 48 -
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, HS-
Setzt man nunmehr α^ ■ α + Oax, VT ■ V,p+ «SVip
ZK " z+6 Z|f»
so ist *
·Ο (39)
Damit ergibt sich Σκ « (Σ+)Κ-(Σ-)Κ - (Ito-l^-ttjb-lfr) oder
ΣΚ-α· (Vtx+-Vtx--AVtx)•(ys-OVT)+(6z)+(fia)(...) (41) Für den Grenzwert (6VT, δα, δ ) *0,
wird
h - % · b (42)
K-ter Bewertungsfaktor
Dies setzt voraus, daß die Geometrie der Transistoren und die Schwellwertspannungen innerhalb der K-ten Vervielfacherstufe aneinander angepaßt sind. Daraus folgt, daß die doppelte Differenzbildung der Vervielfacherstufe, wie in Fig. 2A angegeben, automatisch unerwünschte Vorspannungen und Nichtlinearitäten unterdrückt, da die sechs Transistoren in einem kompakten Stufenaufbau hergestellt sind. Dadurch vereinfacht sich die Notwendigkeit der Anpassung der Geometrie der Transistoren und der Schwellwertspannungen. Wenn also
W^ = OC (V -V )
K TK+ TK-
als programmierte Multiplikationskonstante verwendet wird und das Signal yg dasabgetastete Eingangssignal ist, wie es an der ausgewählten 0 -Elektrode
- 49 - ' 200 ausge-
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200 ausgelesen wird, ergibt sich für das summierte Ausgangssignal, wie es von den Signalleitungen abgegriffen wird, eine lineare Proportionalität bezüglich des Produkts des abgetasteten Signals und der programmierten Vervielfacherkonstante.
Diese Zweifach-Differenzbildung hat einen weiteren wichtigen Vorteil. Die Akkumulation von thermischen Leckladungen oder Dunkelstromladungen in den Ladungsbereichen des CCD-Schieberegisters ist nicht unterscheidbar von der gewünschten Signalladung. Im CCD-Schieberegister passieren die Probe des Bezugssignals und des Eingangssignals durch dieselben Elemente auf identischen Wegen im Halbleiterplättchen. Daher hat jede Probe dieselbe identische Dunkelstromakkumulation, welche bei der Differenzbildung unterdrückt wird.
Das CCD-Schieberegister 10 sowie die Vielzahl der MNOS-Feldeffekttransistoren 22 gemäß Fig. 2A können auf einem einzigen Halbleiterplättchen bzw. in einem einzigen integrierten Schaltkreis durch die nachfolgend beschriebene LSI-Technik hergestellt werden. Der geometrische Aufbau und die Auslegung eines solchen Halbleiterplättchens auf einem Substrat ist in Fig. 6 dargestellt, wobei gleiche Bezugszeichen gleiche Teile bezüglich der Fig. 1, 2 und 3 bezeichnen. Der Ladungsinjektor 12, der inFig. 3 im Schnitt dargestellt ist, wird in Fig. 6 von der Elektrode 80 gebildet, die in Verbindung mit dem P -leitenden Diffusions bereich 76 und einer Serie von Elektroden 82 bis 91 steht. Ferner sind eine Reihe von CCD-Schieberegisterstufen 14-1, 14-2 usw. dargestellt, wobei jede die Elektroden 91, 92, 94, 96 und 98 umfaßt, an welche entsprechend die Phasensignale 0 , 0 , 0„ und 0 angelegt werden. Die Ausgangssignale werden über die Anschlüsse 100 abgegriffen und den Transistoren 50 und 56 zugeführt, deren Gate-Bereiche in Fig. 6dargestellt und mit dem Bezugszeichen 50a und 50b gekennzeichnet sind. Über das LSI-Substrat verlaufen Leiterstreifen
für die V__, V , V und für die positivensowie negativen Summierleitungen GG DD BB
24a und 24b. Diese Leiterstreifen stehen mit entsprechenden Elektroden der MOS-Feldeffekttransistoren 50, 58, 52, 54, 56 und einer Vielzahl der MNOS-FeId-
. 50 - effekt-
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- SA-
effekttransistoren 22 der Speicherelemente in Verbindung.
In den Fig. 7A und 7B sind Schnittansichten der LSI-Halbleiteranordnung dargestellt, und zwar von einem Teil des CCD-Schieberegisters 10 und einem Teil der Speicherelemente 22. Das CCD-Schieberegister 10 gemäß Fig. 7A umfaßt das N -leitende Siliciumsubstrat 72, in welches ein flacher P -leitender Diffusionsbereich 78 eindiffundiert ist, um davon Ausgangssignale entsprechend dem durch das Schieberegister verschobenen und innerhalb des Substrats 72 in einem Bereich unter der 0 -Elektrode 92 gespeicherten Ladungspaket abzuleiten. Die 0 -Elektrode ist vorzugsweise aus polykristallinem Silicium hergestellt. Eine Silicium-Nitridschicht 75 ist über der Siliciumdioxidschicht 74 angeordnet. Über der PSI-Elektrode 110 ist eine Schicht 112 aus einem thermischen Oxid angebracht, in welchem anschließend die Elektroden 94 und 98 aus Aluminium ausgebildet werden.
Gemäß Fig. 7B umfaßt der MNOS-Feldeffekttransistoraufbau eine N-leitende Schicht 72, in welcher ein P-leitender Drain-Bereich 116 und ein P-leitender Source-Bereich 118 vorgesehen sind. Nacheinander sind auf dem Substrat 72 eine Siliciumdioxidschicht 74 und eine Siliciumnitridschicht
ο angebracht. In der Siliciumdioxidschicht ist ein Fenster 113 von etwa 25 A
ο
χ 50 A ausgebildet. Anschließend wird eine PSI-Feldabschirmung 110 und über dieser eine Schicht 112 auf Siliciumoxid ausgebildet. In der Silicium oxidschicht 112 ist ein Fenster 111 vorgesehen, wie aus den Fig. 13H und 13J zu entnehmen ist. Über diesem Fenster wird der Elektrodenanschluß 100 aus Aluminium ausgebildet.
Bei einem beispielsweisen Herstellungsverfahren werden sieben aufeinanderfolgende photographische Maskierungsschritte mit einer Siliciumpassivation und Aluminium/Polysilicium-Verbindungsleitungen benötigt. Wie aus Fig. 7A hervorgeht, besteht das Schieberegister aus einem Siliciumnitrid/Silicium-
-51- dioxid-
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- sz-
dioxid-Aufbau mit überlappenden Aluminium/Polysilicium-Elektroden, um einen dichten Oberflächenkanal für das CCD-Schieberegister zu bewirken.
System anwendungen von Feldern aus ladungsgekoppelten Einrichtungen erfordern Trägerschaltkreise auf demselben Halbleiterplättchen wie das Feld selbst. Diese Einrichtungen müssen voneinander und dem Feld elektrisch isoliert sein. Um dies zu erreichen, werden die Felder in einer N-leitenden epitaxialen Schicht 72 auf einem P-leitenden Substrat?:!, wie in Fig. 13A dargestellt, ausgebildet. Das epitaxiale Material hat typischerweise einen Widerstand von etwa 6 Ohmcm bis etwa 10 Ohmcm, wobei es eine Dicke von etwa 8 bis 12 ,um hat und das P-leitende Substrat bei einer 100-Orientierung einen Widerstand zwischen etwa 10 Ohm cm und etwa 40 Ohmcm aufweist. Die Auswahl der Dotierungsniveaus ergibt sich aus der nachfolgenden Erläuterung. Die Trägerschaltungen auf dem Halbleiterplättchen bleiben im allgemeinen mit den peripheren Einrichtungen verbunden, während der Speicherbereich durch negative Impulse sowohl am P-leitenden Substrat als auch am Speicherbereich gelöscht wird. Auf diese Weise entstehen von den Transistor-Drainbereichen nach unten in die Trägerschaltkreise und von dem in Sperrichtung vorgespannten Substrat nach oben verlaufende Verarmungsbereiche. Zwischen diesen beiden Verarmungsbereichen dürfen keine Nadeldurchbrüche bestehen. Die stärkere Dotierung des epitaxialen Bereichs hilft,die beiden Verarmungsbereiche möglichst klein zu halten, da der größte Teil der Substrat-Lösch/Sperr-Vorspannung an dem Verarmungsbereich im Substrat abfällt. Eine ausreichende Dicke des Epitaxialbereiches trägt noch dazu bei, Nadeldurchbrüche zu vermeiden. Hier wiederum wird eine höhere Phosphordotierung für die epitaxiale Schicht 72 benötigt, um die Bordotierung der Substratschicht 74 daran zu hindern, den Übergang weiter in die epitaxiale Schicht 72 während der Verarbeitungsschritte zu drücken. Die 100-Orientierung wird bevorzugt wegen der standardisierten MOS-Verarbeitungstechnologie.
-52- Die
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Die Isolation wird durch Diffusion von P-Bereichen rund um die gewünschten Einrichtungen geschaffen, wobei diese Diffusion die gesamte epitaxiale Schicht durchdringt. Um das Vorsehen der Trägerschaltkreise auf dem Halbleiterplättchen und eine Änderung des konstruktiven Aufbaus in dieser Richtung zu erleichtern, wird selbst für die derzeitige Verarbeitung der Halbleiterplättchen ein epitaxiales Material verwendet, obwohl augenblicklich keine Trägerschaltkreise auf dem Chip vorgesehen sind. Dadurch wird es ermöglicht, die Felder auf dem erforderlichen Material herzustellen und alle materialbezogenen Verarbeitungsprobleme dann zu lösen, wenn sie bei fortschreitender Entwicklung auftreten.
Nach einer Überprüfung werden die Halbleiterscheiben gereinigt und thermisch oxidiert, bis eine etwa 6 kA vorhanden ist, die als Maskierschicht 256 für die N und die P -Diffusionen gemäß Fig. 13A Verwendung findet. Die Halbleiterscheiben werden sodann erneut überprüft, um Furchen oder Rillen im Oxid festzustellen. Halbleiterscheiben mit solchen Streifen oder Rillen werden ausgeschieden und als Teststücke zum Überprüfen der Diffusionsvorgänge verwendet.
Die thermische Oxidschicht 256 mit einer Dicke von 6 kAwird, wie erwähnt, sowohl für die P - als auch die N -Diffusion als Maske verwendet. Die N -Diffusion, welche in Fig. 13B dargestellt ist, wird dazu verwendet um die Kanalbegrenzungsbereiche 258 und die Kontaktbereiche vorzusehen. Die N -Dotierung wird durch Niederschlagen und Eindiffundieren des Diffusionsmaterials ausgeführt, wobei das Niederschlagen bei etwa 950 C erfolgt und das Eindiffundieren durch ein Erwärmen auf etwa 1000 C für eine Zeitdauer von einer Stunde. Dieser Verfahrens schritt führt zu einem Schichtwiderstand von etwa 30 Ohm pro Quadrat bei 1, 5 ,um Tiefe. Durch eine Behandlung in Dampfatmosphäre wird eine 3 kA dicke Schicht in den N -Fenstern aufgewachsen, die ausreicht, um als Maske für die
_ 53 - nachfol gende
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P -Diffusion zu dienen.
Anschließend werden die Maskierfenster für die P -Diffusion in der thermischen Oxidschicht ausgebildet. Die P -Diffusion, welche in Fig. 13C erläutert ist, schafft die Source- und Drain-Bereiche für die CDS-Ausgangsschaltung, die Diffusionsbereiche für die nichtlöschende Abtastung, die Diffusionsbereiche für die Injektions- und die Erkennungsdioden sowie die Source- und Drainbereiche für die MNOS-Transistoren. Die P Diffusion ist sehr flach und wird bei einer Temperatur von 1100 C in einem einstufigen Diffusionsverfahren ausgeführt. Dadurch werden die Diffusionsbereiche 78 mit einer Dicke von < 8 kA geschaffen, wobei sich ein Schichtwiderstand von etwa 10 Ohm pro Quadrat ergibt.
Das beschriebene Verfahren erlaubt die Vereinigung von MNOS-Strukturen in einem Feld mit einer CCD-Einrichtung. Um ein solches Feld herzustellen, wird als nächster Schritt die Oxidschicht 74 aufgebracht. Dazu werden zunächst diezuvor aufgebrachten Oxidschichten völlig abgezogen und eine thermische Oxidschicht 74 mit einer Dicke von etwa 1 kA gemäß Fig. 13D aufgebracht. Da diese Oxidschicht nicht so kritisch wie die dünne, später aufzuwachsende und als Speicher wirksame Oxidschicht ist, wird sie in einer HCL + O -Atmosphäre aufgewachsen. Die Verwendung von HCL beim Aufwachsen der Oxidschicht erwies sich günstig, da sich damit die Stabilität und die Wirkungsweise der MNOS-Halbleiteranordnungen 22 verbessern läßt.
Einer der schwierigsten Verfahrensschritte ist das Ausrichten der Oxidfenster für die Speicherelemente. Beim Abziehen der ursprünglich dicken Oxidschichten und dem Aufwachsen der Gate-Oxidschicht wurde die Oberflächenstruktur der Halbleiterfläche planar. Die einzigen sichtbar zurückbleibenden Stufen auf der Halbleiteroberfläche sind solche, die im Silicium durch die Diffusionen verursacht werden. Die verschiedenen Oxidationsgeschwindigkeiten für das N-dotierte und das P-dotierte Material helfen
- 54 - etwas
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etwas bei der Bestimmung des Musters. Die Ausrichtung der nächsten Maske durch eine 8kA dicke Photoresist-Schicht ist schwierig, jedoch läßt es sich durch eine geeignete Technik und eine geeignete Inspektion durchführen. Die schmalen Fenster gemäß Fig. 13E lassen sich ernsthafte Hinterschneidung durch die Verwendung einer dünneren Photoresist-Schicht definieren, wie sie zuvor angegeben wurde. Einenormale Dicke liegt bei etwa 1, 2 bis 1, 6 ,um.
Nach der richtigen Ausrichtung der Fenster für das Speicheroxid werden an der Halbleiterscheibe folgende Verfahrensschritte durchgeführt. Aufwachsen des Speicheroxids, Niederschlagen einer Siliciumnitridschicht, Niederschlagen einer Polysiliciumschicht, Dotieren der Polysiliciurnschicht und Niederschlagen einer Oxidschicht 260 (Silox). Diese Maßnahmen erfolgen vor dem nächsten photographischen Schritt. Zunächst wird die Halbleiterscheibe in einer Säure gereinigt, um einen minimalen Anteil von Restoxid in den Speicherfenstern sicherzustellen. Ein Minimalanteil von Restoxid ist erforderlich, da in dem Speicheraufbau das Speichergateoxid typischerweise etwa 20 bis 25 A dick ist, je nachdem, welche Speichercharakteristiken gefordert werden, z. B. bezüglich des Schreibens/Lesens, dem Ansprechen auf Löschimpulse und der Ladungsaufrechterhaltung. Ein typisches Restoxid ist etwa 4 bis 10 A dick. Unmittelbar nach dem Aufwachsen des Speicheroxids wird die Siliciumnitridschicht 75 niedergeschlagen. Durch Versuche wurde nachgewiesen, daß, wenn die Restoxidschicht vor dem Niederschlagen des Siliciumnitrid in der Größenordnung von etwa 10 A ist, das Niederschlagen des Siliciumnitrids selbst bis zu einer Dicke von etwa 20 bis 30 R erfolgt. Wenn die Restoxidschicht etwa 20 bis 25 A dick ist, wird durch das Niederschlagen des Siliciumnitrids keine weitere Verdickung der Oxidschicht bewirkt. Das Niederschlagen des Siliciumnitrids wird unter dem Zwang einer niederen Grenzschichtladungsdichte ausgeführt. Das führt zu einer Dicke von 375+ 35 Abei 750 C und speziellen Fließ- und Aufwachsgeschwindigkeiten. Die Gleichförmigkeit und die Reproduzierbarkeit
- 55 - der
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der Siliciumnitridschicht 75 ist ausgezeichnet infolge eines Systems in der Bearbeitungsfolge, was ein vertikales Niederschlagen bewirkt.
Auch die polykristalline Siliciumschicht 110 wird in einem vertikalen System niedergeschlagen. Dies erfolgt bei einer Temperatur von etwa 700 C und einer Einwirkungszeit von etwa 3 Minuten, wodurch sich eine Schichtdicke von etwa 3, 5 kA ergibt. Durch experimentelle Untersuchung wurde festgestellt, daß eine Dicke der polykristallinen Schicht von etwa 4 JcA. ein ungleichmäßiges Ätzen nach dem Dotieren des polykristallinen Siliciums mit Phosphor auslöst. Aus diesem Grund ist dafür Sorge zu tragen, daß die Dicke 3, 5 kA nicht übersteigt. Die polykristalline Siliciumschicht wird einer N-Diffusion mit Phosphor unterzogen, wodurch ein Schichtwiderstand von etwa 50 Ohm pro Quadrat erzielt wird. Dies erscheint verhältnismäßig hoch, jedoch wird das polykristalline Silicium als Elektrode und für die Abschirmung benutzt und nicht als Leiter. Für diesen Zweck sind 50 Ohm pro Quadrat ausreichend. Im Gegensatz zu anderen Herstellungsverfahren wird das polykristalline Silicium vor dem Ätzen dotiert. Aus dem Experiment ergibt sich, daß das polykristalline Silicium dadurch leichter und kontrollierter zu ätzen ist.
Die pyrolitische Oxidschicht 260 wird durch Reduktion von Silan geschaffen und über der dotierten polykristallinen Siliciumschicht gemäß Fig. 13F angeordnet. Damit wird eine Ätzmaske für das Ätzen der polykristallinen Siliciumschicht geschaffen. Die Ätzung erfolgt auf chemischem Wege mit der pyrolitischen Oxidschicht (Silox) als Maske, welche zuvor unter Verwendung eines Photoresists und einer gepufferten HF-Lösung mit dem für die Ätzung vorgesehenen Muster versehen wurde. Die chemische Ätzung anstelle einer Plasma-Ätztechnik ist erforderlich, daß die Plasma-Ätztechnik nicht nur das polykristalline Silicium, sondern auch die darunterliegende Siliciumnitridschicht anätzt. Aus diesem Grund ist es schwierig, festzustellen, wenn bei einer Plasmaätzung das Ätzmittel die polykristalline
- 56 - Silicium -
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Siliciumschicht durchbrochen hat. Daher ist die chemische Ätzung vorzuziehen, die die Oxidschicht nicht angreift.
Sobald das Muster der polykristallinen Siliciumschicht festgelegt ist, wird diese Schicht 110 thermisch oxidiert, wie in Fig. 13G dargestellt, um eine dielektrische Isolation zwischen dem polykristallinen Silicium und dem darüber angebrachten Aluminium zu bewirken. Um weitere Einflüsse in dem Speicher-Gate-Oxid möglichst minimal und möglichst klein zu halten, wird die Oxidschicht 112 in einer Dampfatmosphäre mit O0 aufgewachsen. Da die Oxidschicht 112 etwa 3 kÄ dick ist,- wird eine verhältnismäßig hohe Temperatur von z. B. 1000 C benötigt, um das Aufwachsen in einer vernünftigen Zeit vornehmen zu können. Die Verwendung einer thermischen Oxidschicht 112 als Dielektrikum anstelle einer niedergeschlagenen Oxidschicht rührt von der größeren Vollständigkeit und Unversehrtheit ier thermischen Oxidschicht her, insbesondere im Hinblick auf fehlerhafte Poren und einer stufenförmigen Überdeckung. Bei der Herstellung eines einzigen Feldes mit einem CCD-Schieberegister und den Speicherelementen ergibt sich das Problem der Sicherstellung einer hochqualitativen Grenzschicht zwischen der Siliciumoxidschicht 74 und der epitaxialen Schicht 72. Um ein CCD-Schieberegister zu schaffen mit einer möglichst guten Ladungsverschiebung, muß diese Grenzschicht von außergewöhnlich hoher Qualität sein und darf keine Ladungsverluste oder andere Deformationen der Kristallstruktur aufweisen. Außerdem
sollten die 0,- bis 0 .-Elektroden im wesentlichen im selben Niveau r 1 4
angeordnet sein. Zur Zeit wird Siliciumnitrid als Ätzbarriere verwendet gegenüber den durch thermische Oxidation geschaffenen polykristallinen Siliciumelektroden. Dadurch wird erreicht, daß die einzelnen 0 bis 0 Elektroden auf demselben Niveau angebracht sind. Die 0 - und 0 - Elektroden werden aus Aluminium und die 0 und 0 -Elektroden aus Polysilicium
■i O
geschaffen. Dieses Polysilicium kann in kleinen Bereichen als Aluminium niedergeschlagen werden. Um die exakte dielektrische Isolation für alle polykristallinen Siliciumelektroden sicherzustellen, wird das PoIy-
- 57 - silicium
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silicium, wie in Fig. 3G dargestellt, bei einer verhältnismäßig hohen Temperatur oxidiert, wie dies bereits beschrieben wurde. Diese Oxidation wird bei einer solchen Zeit und Temperatur und einer solchen Atmosphäre ausgeführt, daß die Siliciumoxidschicht 112 ohne Beschädigung der Speicherelemente 22 oder ohne Beschädigung der Grenzschicht zwischen den Schichten 72 und 74 aufgewachsen wird.
Wenn die dielektrische Schicht 112 über dem polykristallinen Bereich 110 ausgebildet ist, werden die Kontaktfenster in die Nitrid-Oxidschicht und in der Oxidschicht 112, wie in Fig. 13H gezeigt, eingeschnitten. Hierfür können verschiedene Verfahren Verwendung finden. Bei einem ersten Verfahren wird eine Silox-Schicht von 2 kA Dicke über der gesamten Halbleiterscheibe angebracht. Die Kontaktfenster zum Substrat durch die Nitridschicht 75 werden in der Silox-Schicht festgelegt. Die Nitridschicht 75 wird sodann unter Verwendung heißer phosphoriger Säure geätzt, wobei diese Säure die darunterliegende Oxidschicht nicht angreift und daher den Ätzprozeß von selbst begrenzt. Da das Resist vor dem Ätzen abgezogen wurde, wird eine zweite Resistschicht aufgebracht. Die Kombination der Fenster wird durch den Resist festgelegt und die Oxidschicht über dem polykristallinen Silicium und unter der Nitridschicht chemisch weggeätzt. Der Vorteil dieser Zweifachmaskierung besteht darin, daß irgendwelche Poren in der ersten Photoresistschicht und damn in dem Nitrid durch die zweite Resistschicht beim Ätzen des Oxids abgedeckt werden. Der Nächteil besteht in der Notwendigkeit der Siloxschicht für das Ätzen des Nitrids, was etwas kritisch ist wegen der Phosphorverunreinigung des Silox und der Notwendigkeit zweier photographischer Schritte.
Eine andere Möglichkeit besteht in der Ver.wendung einer einzigen Maske und eines Plasmaätzverfahrens. Eine Siloxschicht wird dabei nicht benötigt, sondern lediglich eine einfache Photomaske für die Kombination der Fenster. Das Muster wird durch die Resistschicht bestimmt und die
- 58 - Nitrid -
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Nitridschicht 75 durch das Plasmaätzmittel weggeätzt. Dieses Plasniaätzmittel ätzt lediglich die Nitridschicht 75 und unterbricht den Ätzvorgang selbsttätig. Nach dem Ätzen der Nitridschicht 75 kann die ursprüngliche Photoresistschicht dazu benutzt werden, um die verbleibenden Oxidschichten chemisch zu ätzen. Man muß jedoch darauf achten, daß die Photoresistschicht zwischen dem Plasmaätzschritt und dem chemischen Ätzschritt wieder flüssig gemacht wird, denn, wenn dies nicht erfolgt, können Poren im Photoresist durch die Siliciumnitridschicht und die Oxidschicht hindurch bis zum Substrat vordringen, wodurch ein Metall-Substratkurzschluß entsteht.
Wenn die Fenster angebracht sind, wird die Halbleiterscheibe metallisiert, wie aus Fig. 13J hervorgeht. Hierzu kann sowohl ein herkömmliches Ätzverfahren als auch ein Abhebeverfahren Verwendung finden. Obwohl das Abhebe verfahren einen weiteren Schritt erfordert, ergibt sich eine bessere Kantenbegrenzung und eine geringere Unterschneidung, was von Vorteil ist. Jedoch sind die Metalldicken auf eine Dicke von weniger als 7 kA begrenzt. Es können sich auch Schwierigkeiten bezüglich der Exaktheit der Kanten dadurch ergeben, daß während des Reinigens der Halbleiterscheibe in einer HF-Lösung und während des Aufdampfens des Kontaktmetalles eine schlechte Haftung der Photoresistschicht die Kantenschärfe benachteiligt.
Es ist wünschenswert, eine Aluminium-Siliciumlegierung für die Metallisation und die Ausbildung der Elektroden 100 infolge der verwendeten flachen Diffusionsbereiche zu verwenden. Die Legierung wird in einem Tiegel verdampft und umfaßt typischerweise 70 % Aluminium und 30 % Silicium, wobei zum Verdampfen eine Elektronenstrahltechnik Verwendung finden kann. Das sich auf der Halbleiterscheibe niederschlagende Legierungsmaterial hat annähernd 1,5% Silicium. Dies stellt nahezu die gesamte lösliche Menge des Siliciums in Aluminium bei der Temperatur dar, die typischerweise zum Aufsintern der Metallisation verwendet wird, um auf
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diese Weise die Möglichkeit der Ausbildung von Sinterporen zu reduzieren. Zum Abschluß werden die Halbleiteranordnungen mit einer Schutzschicht aus phosphordotiertem Silox überzogen, die etwa 13 kAdick ist, um die Zuverlässigkeit der Anordnung zu erhöhen. Die Anschlußöffnungen für die Zuführungsleitungen werden danach in die Siloxschicht eingeschnitten.
Die beschriebenen Ausführungsformen können vielseitige Abwandlungen erfahren, wenn die Anordnung mit dem Serien-Parallel-CCD-Schieberegister, dem Feld der Speicherelemente aus MNOS-Feldeffekttransistoren und geeigneter Sumrnierungsschaltungen für unterschiedliche Anwendungszwecke vorgesehen werden, bei denen komplexe Bearbeitungsvorgänge für die Signalinformation erforderlich sind, wie dies z. B. für Transversalfilter, Radarsignalverarbeitungseinrichtungen, Filterbänke, Sonarsignalverarbeitungseinrichtungen und dergleichen mehr der Fall ist. Derartige Anwendungsfälle sind in dem Bericht "Study of the Use of Charge -Coupled Devices and Analog Signal Processing Systems" von M. H. White und W. R. Webb für das Novel Research Laboratorium Mai 1974 und in dem bereits erwähnten Bericht "CCDJ s For Discrete Analog Signal Processing (DASP)" von D. R. Lampe, M. H. White, J. H. Mims, W. R. Webbs und G. A. Gilmour in der Westinghouse Electric Corporation Publication, S. 1 bis 9, besciirieben.
" 60 " Patentansprüche
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Claims (20)

Patentansprüche
1. Verarbeitungssystem für diskrete Analogsignale, dadurch gekennzeichnet, daß eine Vielzahl von Speicherelementen (22; 222) vorgesehen ist, in welchen Bewertungsfaktoren eines vorgegebenen Musters speicherbar sind und welche in Abhängigkeit von einem Teil eines vorgegebenen Eingangssignals das Produkt des gespeicherten Bewertungsfaktors mit dem Eingangssignal bewirken, und daß ein erster Umsetzerschaltkreis (CCD-Schieberegister 10 bzw. 210) mit entsprechenden Speicherelementen verbunden ist.
2. Verarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß mit jedem der Speicherelemente eine Ausgangsleitung verbunden ist, daß eine Programmierschaltung vorhanden ist, um Signale in ein bestimmtes Speicherelement einzuprogrammieren, und daß ein Register vorhanden ist, das Stufen entsprechend dem ersten Umsetzerschaltkreis aufweist, um nacheinander jedes der Speicherelemente mit entsprechenden Bewertungsfaktoren zu programmieren.
•3. Verarbeitungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß von dem Register aus Schalter betätigbar sind, über welche das Programmiersignal an entsprechende Speicherelemente anlegbar ist.
4. Verarbeitungssystem nach den Ansprüchen 1, 2 oder 3, dadurch gekennzeichnet, daß der erste Umsetzerschaltkreis eine ladungskoppelnde Schaltung ist (CCD), und daß jedes Speicherelement aus einem MNOS-Feldeffekttransistor aufgebaut ist.
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5. ..Verarbeitungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die MNOS-Feldeffekttransistoren und die CCD-Schaltung auf einem gemeinsamen Halbleitersubstrat ausgebildet sind.
6. Verarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherelemente in einer Speichermatrix mit Reihen und S-palten angeordnet sind, wobei die aus MNOS-Feldeffekttransistoren bestehenden Speicherelemente in der Lage sind, einen analogen Bewertungsfaktor zu speichern und ein Speicherausgangssignal beim Anlegen eines Teils eines Eingangssignals zu liefern, das das Produkt des gespeicherten Bewertungsfaktors und des Teils des Eingangssignals kennzeichnet, daß die Speichermatrix ferner eine erste Gruppe von Reihen- und Spaltenleitungen aufweist, die mit entsprechenden Speicherelementen der Matrix gekoppelt sind, daß mit den Spaltenleitungen der erste Umsetzerschaltkreis derart gekoppelt ist, daß entsprechende durch den Umsetzerschaltkreis verschobene und aufeinanderfolgende Teile des Eingangssignals über die Spaltenleitungen an die Speicherelemente anlegbar sind, und daß ein zweiter Umsetzerschaltkreis vorhanden ist, der mit zumindest einer Reihenleitung der Speichermatrix verbunden ist, um die Ausgangssignale der Speicherelemente zu summieren und in einer Folge die Vielzahl der summierten Reihensignale auszulesen. I
7. Verarbeitungs system nach Anspruch 6, dadurch gekennzeichnet, daß jeweils eine Reihe von Speicherelementen gegenüber der verbleibenden Reihen isoliert ist.
8. Verarbei tungssystem nach Anspruch 7, dadurch gekennzeichnet, daß die MNOS-Feldeffekttransistoren auf einem gemeinsamen Substrat angeordnet sind, und daß die Isolationseinrichtungen eine Reihe der Speicherelemente mit zu dem Substrat entgegengesetzter Leitfähigkeit umschließen.
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9. Verarbeitungssystem nach den Ansprüchen 6, 7 oder 8, dadurch gekennzeichnet, daß jeder MNOS-Feldeffekttransistor eine Drain-Elektrode umfaßt, die mit der zugeordneten Spaltenleitung der ersten Gruppe gekoppelt ist,und ferner, daß die Source-Elektrode des jeweiligen MNOS-Feldeffekttransistors mit der zugeordneten Reihenleitung der ersten Gruppe gekoppelt ist.
10, Verarbeitungssystem nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß Schaltungseinrichtungen zum Programmieren eines Musters von Bewertungsfaktoren in entsprechende Speicherelemente vorhanden sind, daß diese Schaltungseinrichtung-en Generatoreinrichtungen umfassen, um Programmiersignale an jede der Reihen anzulegen, daß eine zweite Gruppe von Spaltenleitungen mit den Gate-Elektroden der MNOS-Feldeffekttransistoren dieser Spalte gekoppelt ist, und daß weitere Generatoreinrichtungen vorhanden sind, um die Programmiersignale an jede der Speicherleitungen der zweiten Gruppe anzulegen.
11. Verarbeitungssystem nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der erste Umsetzerschaltkreis als Ladungsübertragungsschaltung (CTD) mit einer Vielzahl von in einer Folge nacheinander angeordneten Stufen (14) ausgebildet ist, daß jede der Stufen eine Vielzahl von Ladungsbereichen enthält, wobei die Eingangssignalteile von Ladungsbereich zu Ladungsbereich längs der CTD-Schaltung verschoben werden, und daß bestimmte Ladungsbereiche mit Ausgangsanschlüssen zum Abgeben eines Ausgangssignals versehen sind.
12. Verarbeitungs system nach Anspruch 11, dadurch gekennzeichnet, daß die CTD-Schaltung ein Siliciumsubstrat erster Leitfähigkeit umfaßt, daß eine erste Siliciumdioxidechicht auf dem Substrat angeordnet ist, und daß die Ausgangsanschlüsse einen Bereich innerhalb des Substrats
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umfassen, der von entgegengesetzter Leitfähigkeit ist.
13. Verarbeitungssystem nach Anspruch 12, dadurch gekennzeichnet, daß die Ausgangsanschlüsse alternierenden Stufen der CTD-Schaltung zugeordnet sind, daß ein Multiplexer vorhanden ist, der eine Serie von Abtastsignalen und Bezugsniveausignalen an die CTD-Schaltung anlegt, wobei die Bezugsniveausignale zwischen die Signalproben geschachtelt sind, daß ein Taktgeber eine Vielzahl von Taktsignalen an entsprechende Ladungsbereiche jeder Stufe der CTD-Schaltung anlegt, wodurch die Signalproben und die zwischengeschachtelten Bezugsniveauproben in einer Folge von Stufe zu Stufe durch die CTD-Schaltung verschoben werden, daß eine Verarbeitungsschaltung der CTD-Schaltung und den Speicherelementen nachgeschaltet ist, die die summierten Reihensignale empfängt und Speichereinrichtungen umfaßt, die die Bezugsniveauproben an den Elektroden zu einem ersten Zeitpunkt speichert, daß zu einem zweiten Zeitpunkt infolge eines Betätigungssignals die augenblicklichen Eingangssignalproben und die gespeicherten Bezugsniveauproben miteinander vergleichbar sind, daß die Eingangs signalproben und die Bezugsniveauproben von Stufe zu Stufe längs der CTD-Schaltung mittels Takt Signalen in einer solchen Weise verschiebbar sind, daß zu einem dritten Zeitpunkt die mit den Ausgangsanschlüssen verbundenen Ladungsbereiche leer sind und ein Ausgangssignal über die Reihenleitungen ableitbar ist, welches das Rückstellrauschen innerhalb der CTD-Schaltung für jede Signalprobe und jede Bezugsniveauprobe kennzeichnet.
14. Verarbeitungssystem nach Anspruch 13, dadurch gekennzeichnet, daß die Verarbeitungs einrichtungen für die Differenzbildung ferner zweite Speichereinrichtungen zum Speichern der dem Rückstellrauschen entsprechenden Reihenausgangssignale umfassen, so daß die dem Rück stellrauschen entsprechenden gespeicherten Signale von der Ausgangssignalprobe subtrahierbar sind, wodurch der Anteil des Rückstell -
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rauschens von dem Eingangssignal entfernt wird.
15. Verarbeitungssystem nach Anspruch 6, dadurch gekennzeichnet, daß Programmiereinrichtungen vorhanden sind, um den Leitwert kennzeichnende Signale an jedes Speicherelement anlegbar sind, um einen Bewertungsfaktor entsprechend einem Muster von Bewertungsfaktoren einzuspeichern, daß Prüfeinrichtungen vorhanden sind, die ein Prüfsignal an bestimmte S peicherelemente anlegen, um dadurch ein Ausgangssignal abzuleiten, das den in diesem Speicherelement gespeicherten Bewertungsfaktor kennzeichnet, daß eine Vergleichsschaltung vorhanden ist, die die programmierte Bewertungsfaktoren kennzeichnenden Ausgangssignale von ausgewählten Speicherelementen abgreift, um diese mit Bezugswerten für die Speicherfaktoren zu vergleichen und ein Fehlersignal abzuleiten, mit dem die Programmiereinrichtungen steuerbar sind, um Programmiersignale an die Speicherelemente anzulegen, mit denen der Bewertungsfaktor entsprechend dem Fehlersignal veränderbar ist.
16. Verarbeitungssystem nach Anspruch 15, dadurch gekennzeichnet, daß Speichereinrichtungen zum Speichern des Bewertungsmusters vorhanden sind, von welchem selektiv Bewertungsfaktoren an die Vergleichsschaltung in einer Folge anlegbar sind.
17. Verarbeitungs system nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß eine erste Vielzahl von Reihentreiberstufen vorhanden ist, die erste Schreibsignale in die Speicherelemente einer Reihe der Matrix einspeichern, daß eine zweite Vielzahl von Treiberstufen zweite Schreibsignale in die Speicherelementen einer Spalte der Speichermatrix eingeben, wobei die Treiberstufen in Abhängigkeit von Reihen- und Spaltenadressenschaltungen steuerbar sind, daß die Reihen- und Spaltenadressenschaltungen Reihen- und Spaltenadressensignale liefern, um selektiv ein Betätigungssignal an eine der ersten und zweiten Vielzahl von Treiberstufen anzü-
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legen,wodurch die Schreibsignale an ein bestimmtes adressiertes Speicherelement übertragen werden.
18. Verfahren zum Programmieren eines Verarbeitungssystems für diskrete Analogsignale nach einem oder mehreren der Ansprüche 1 bis 17, wobei Bezugswerte in die Speicherelemente eingespeichert werden, dadurch gekennzeichnet, daß nacheinander Bezugs werte fortschreitend in die Speicherelemente eingespeist werden, daß die Speicherelemente nacheinander abgetastet werden, um ein Ausgangssignal abzuleiten, das den gespeicherten Bezugswertfaktor kennzeichnet, und daß das Ausgangssignal des abgetasteten Speicherelements mit dem entsprechenden Bezugswert verglichen wird.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Vergleich des Ausgangs signals des abgetasteten Speicherelements mit dem entsprechenden Bezugswert ein Fehlersignal liefert, das zur Programmierung der Bewertungsfaktoren des Speicherelementes dient.
20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß das überprüfte Speicherelement entsprechend dem Fehlersignal erneut programmiert wird, bis das Fehlersignal innerhalb eines vorgesehenen Toleranzbereiches liegt und damit der im Speicherelement -gespeicherte Bewertungsfaktor mit ausreichender Genauigkeit gleich dem entsprechenden zugeordneten Bezugsbewertungsfaktor ist.
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