JPH076982A - 薄層半導体基板の分割方法 - Google Patents
薄層半導体基板の分割方法Info
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- JPH076982A JPH076982A JP20527992A JP20527992A JPH076982A JP H076982 A JPH076982 A JP H076982A JP 20527992 A JP20527992 A JP 20527992A JP 20527992 A JP20527992 A JP 20527992A JP H076982 A JPH076982 A JP H076982A
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- silicon substrate
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Abstract
(57)【要約】
【目的】 歩留まりよく確実に基板を分割することがで
きる薄層化半導体基板の分割方法を提供するものであ
る。 【構成】 透明ガラス基板２０に接着させた単結晶シリ
コン基板１１を薄層化し、チップに分割する薄層半導体
基板１１ａの分割方法において、スルーホール１７の形
成工程で単結晶シリコン基板１１のダイシングラインと
なる領域にあらかじめスルーホール１７深さと同一深さ
の溝１８を形成する工程、この後単結晶シリコン基板１
１に透明ガラス基板２０を接着させて単結晶シリコン基
板１１の裏面研磨を行なう工程、さらに、透明ガラス基
板２０に薄層化単結晶シリコン基板１１ａに形成した溝
１８と重なる位置にダイシングを施す工程を含んでいる
ことを特徴とする薄層化半導体基板の分割方法。
きる薄層化半導体基板の分割方法を提供するものであ
る。 【構成】 透明ガラス基板２０に接着させた単結晶シリ
コン基板１１を薄層化し、チップに分割する薄層半導体
基板１１ａの分割方法において、スルーホール１７の形
成工程で単結晶シリコン基板１１のダイシングラインと
なる領域にあらかじめスルーホール１７深さと同一深さ
の溝１８を形成する工程、この後単結晶シリコン基板１
１に透明ガラス基板２０を接着させて単結晶シリコン基
板１１の裏面研磨を行なう工程、さらに、透明ガラス基
板２０に薄層化単結晶シリコン基板１１ａに形成した溝
１８と重なる位置にダイシングを施す工程を含んでいる
ことを特徴とする薄層化半導体基板の分割方法。
Description
【０００１】
【産業上の利用分野】本発明は薄層半導体基板の分割方
法、より詳細には半導体基板を薄層化し、積層化するた
めの薄層半導体基板の分割方法に関する。
法、より詳細には半導体基板を薄層化し、積層化するた
めの薄層半導体基板の分割方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度は３年間
に４倍の割合で増加しており、西暦２０００年のＤＲＡ
Ｍではデザインルールが約０．１５μｍの１Ｇの集積度
になっていると予想される。ところが、これら高集積回
路は設計、製造、検査のすべての面で技術的困難を招い
ている。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ
／Ｏコントローラ等を含めた１チップマイクロコンピュ
ータがあるが、１チップの集積素子数が増大するにつ
れ、設計に要する時間が長くなり製造歩留まりも低下
し、検査時間が長くなり、それと共に完全な検査が困難
となっている。
に４倍の割合で増加しており、西暦２０００年のＤＲＡ
Ｍではデザインルールが約０．１５μｍの１Ｇの集積度
になっていると予想される。ところが、これら高集積回
路は設計、製造、検査のすべての面で技術的困難を招い
ている。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ
／Ｏコントローラ等を含めた１チップマイクロコンピュ
ータがあるが、１チップの集積素子数が増大するにつ
れ、設計に要する時間が長くなり製造歩留まりも低下
し、検査時間が長くなり、それと共に完全な検査が困難
となっている。
【０００３】そこで、平面的な微細化ではなくチップや
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。
【０００４】立体的に半導体基板を接着・積層化する場
合、小型化の面から積層化する半導体基板を薄層化し、
上下半導体基板間の信号授受を行なうための配線を通す
スルーホールの形成が必要である。スルーホールを形成
するには、薄層化する前の半導体基板表面にスルーホー
ルとなる孔を形成しておき、半導体基板の表面に接着剤
を用いて透明ガラス基板を接着し、半導体の裏面からス
ルーホール底部まで研磨することでスルーホールを形成
している。
合、小型化の面から積層化する半導体基板を薄層化し、
上下半導体基板間の信号授受を行なうための配線を通す
スルーホールの形成が必要である。スルーホールを形成
するには、薄層化する前の半導体基板表面にスルーホー
ルとなる孔を形成しておき、半導体基板の表面に接着剤
を用いて透明ガラス基板を接着し、半導体の裏面からス
ルーホール底部まで研磨することでスルーホールを形成
している。
【０００５】また薄層化された半導体基板を積層化する
前に、薄層化された半導体基板を所望の大きさに分割し
なければならず、薄層化された半導体基板を分割するた
めに、ダイシングによって分割を行なう方法が提案され
ている。
前に、薄層化された半導体基板を所望の大きさに分割し
なければならず、薄層化された半導体基板を分割するた
めに、ダイシングによって分割を行なう方法が提案され
ている。
【０００６】図３（ａ）は従来の単結晶シリコン基板を
示す平面図であり、（ｂ）はダイシングソーによってス
クライブラインが形成された従来の単結晶シリコン基板
を示した平面図である。また図４（ａ）〜（ｅ）は従来
の単結晶シリコン基板の分割工程を示した概略断面図で
あり、図３に示したＢーＢ’間断面を示す。
示す平面図であり、（ｂ）はダイシングソーによってス
クライブラインが形成された従来の単結晶シリコン基板
を示した平面図である。また図４（ａ）〜（ｅ）は従来
の単結晶シリコン基板の分割工程を示した概略断面図で
あり、図３に示したＢーＢ’間断面を示す。
【０００７】まず、単結晶シリコン基板１０１上にゲー
ト酸化膜１０２を形成し、ゲート酸化膜１０２上にゲー
ト電極１０３を形成し、さらにゲート電極１０３上及び
ゲート電極１０３が形成されていない単結晶シリコン基
板１０１上に層間絶縁膜１０４を形成し、層間絶縁膜１
０４間に電極配線１０５を選択的に形成してトランジス
タ１００を形成する。また、電極縦配線を行なうため
に、１００μｍ以上のスルーホール１０７を形成し、単
結晶シリコン基板１０１上に表面保護膜１０６を選択的
に形成する（図３（ａ）、図４（ａ））。
ト酸化膜１０２を形成し、ゲート酸化膜１０２上にゲー
ト電極１０３を形成し、さらにゲート電極１０３上及び
ゲート電極１０３が形成されていない単結晶シリコン基
板１０１上に層間絶縁膜１０４を形成し、層間絶縁膜１
０４間に電極配線１０５を選択的に形成してトランジス
タ１００を形成する。また、電極縦配線を行なうため
に、１００μｍ以上のスルーホール１０７を形成し、単
結晶シリコン基板１０１上に表面保護膜１０６を選択的
に形成する（図３（ａ）、図４（ａ））。
【０００８】このように形成された単結晶シリコン基板
１０１の表全面に、接着剤として熱溶融ワックス１０８
を塗布し、熱溶融ワックス１０８により透明ガラス基板
１０９を単結晶シリコン基板１０１上に接着する（図４
（ｂ））。
１０１の表全面に、接着剤として熱溶融ワックス１０８
を塗布し、熱溶融ワックス１０８により透明ガラス基板
１０９を単結晶シリコン基板１０１上に接着する（図４
（ｂ））。
【０００９】次に、単結晶シリコン基板１０１の裏面を
研磨し、貫通したスルーホール１０７ａを形成し、薄層
化単結晶シリコン基板１０１ａを形成する（図４
（ｃ））。
研磨し、貫通したスルーホール１０７ａを形成し、薄層
化単結晶シリコン基板１０１ａを形成する（図４
（ｃ））。
【００１０】この薄層化単結晶シリコン基板１０１ａを
チップに分割するため、ダイシングソー１１０によって
薄層化単結晶シリコン基板１０１ａの裏面から図３
（ｂ）に示したように格子状にスクライブライン１１０
ａを形成し、薄層化半導体基板１０１ａのみを切断する
（図４（ｄ））。
チップに分割するため、ダイシングソー１１０によって
薄層化単結晶シリコン基板１０１ａの裏面から図３
（ｂ）に示したように格子状にスクライブライン１１０
ａを形成し、薄層化半導体基板１０１ａのみを切断する
（図４（ｄ））。
【００１１】薄層化単結晶シリコン基板１０１ａを切断
した後、加熱して熱溶融ワックス１０８を溶融させ、さ
らに有機溶剤等に浸漬して薄層化単結晶シリコン基板１
０１ａを透明ガラス基板１０９から分離させ、チップと
しての薄層化単結晶シリコン基板１０１ａを得る（図４
（ｅ））。
した後、加熱して熱溶融ワックス１０８を溶融させ、さ
らに有機溶剤等に浸漬して薄層化単結晶シリコン基板１
０１ａを透明ガラス基板１０９から分離させ、チップと
しての薄層化単結晶シリコン基板１０１ａを得る（図４
（ｅ））。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た方法では、以下の問題点が生じる。
た方法では、以下の問題点が生じる。
【００１３】（１）熱溶融ワックス１０８を用いて薄層
化単結晶シリコン基板１０１ａと透明ガラス基板１０９
を接着した場合、研削（グラインディング）や研磨（ラ
ッピング、ポリッシング）による摩擦熱で熱溶融ワック
ス１０８が軟化あるいは溶融し、密着性が低下すること
で薄層化単結晶シリコン基板１０１ａが透明ガラス基板
１０９から剥れてしまう。
化単結晶シリコン基板１０１ａと透明ガラス基板１０９
を接着した場合、研削（グラインディング）や研磨（ラ
ッピング、ポリッシング）による摩擦熱で熱溶融ワック
ス１０８が軟化あるいは溶融し、密着性が低下すること
で薄層化単結晶シリコン基板１０１ａが透明ガラス基板
１０９から剥れてしまう。
【００１４】（２）薄層化単結晶シリコン基板１０１ａ
裏面からダイシングソー１１０を用いてチップに切断す
る際に、薄層化単結晶シリコン基板１０１ａのダイシン
グ部に当たる周辺にカケやクラック等が発生する。
裏面からダイシングソー１１０を用いてチップに切断す
る際に、薄層化単結晶シリコン基板１０１ａのダイシン
グ部に当たる周辺にカケやクラック等が発生する。
【００１５】単結晶シリコン基板１０１の素子部にカケ
やクラックがあると、積層化する際、チップエッジにて
下層半導体基板とアライメントするのが困難であると
か、トランジスタ１００部を破壊することになり、歩留
まりを著しく低下させるだけでなく、ゴミ発生の原因と
もなり正常な素子作製が不可能となる。
やクラックがあると、積層化する際、チップエッジにて
下層半導体基板とアライメントするのが困難であると
か、トランジスタ１００部を破壊することになり、歩留
まりを著しく低下させるだけでなく、ゴミ発生の原因と
もなり正常な素子作製が不可能となる。
【００１６】（３）薄層化単結晶シリコン基板１０１ａ
と透明ガラス板１０９とは固さが違うため、同じダイシ
ングソー１１０を用い、薄層化単結晶シリコン基板１０
１ａのみの切断だけではなく、連続して透明ガラス基板
１０９を切断することは困難である。
と透明ガラス板１０９とは固さが違うため、同じダイシ
ングソー１１０を用い、薄層化単結晶シリコン基板１０
１ａのみの切断だけではなく、連続して透明ガラス基板
１０９を切断することは困難である。
【００１７】通常ダイシングソー１１０は、切断する材
料によって刃の種類を変える必要があり、刃の交換を行
なうと、余計な時間を要することとなり、コストアップ
を招く原因となる。
料によって刃の種類を変える必要があり、刃の交換を行
なうと、余計な時間を要することとなり、コストアップ
を招く原因となる。
【００１８】さらに、ダイシングソー１１０で粘性を持
つ熱溶融ワックス１０８を切断すると、刃が目詰まりを
おこし、切断できなくなる。
つ熱溶融ワックス１０８を切断すると、刃が目詰まりを
おこし、切断できなくなる。
【００１９】本発明は上記課題に鑑み発明された方法で
あって、歩留まりよく確実に基板を分割することができ
る薄層半導体基板の分割方法を提供することを目的とし
ている。
あって、歩留まりよく確実に基板を分割することができ
る薄層半導体基板の分割方法を提供することを目的とし
ている。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る薄層半導体基板の分割方法は、透明ガラ
ス基板に接着させた半導体基板を薄層化し、チップに分
割する薄層半導体基板の分割方法において、スルーホー
ルの形成工程で前記半導体基板のダイシングラインとな
る領域にあらかじめスルーホール深さと同一深さの溝を
形成する工程、この後前記半導体基板に前記透明ガラス
基板を接着させて前記半導体基板の裏面研磨を行なう工
程、さらに、前記透明ガラス基板に前記半導体基板に形
成した溝と重なる位置にダイシングを施す工程を含んで
いることを特徴とし、また上記記載の薄層半導体基板の
分割方法において、前記透明ガラス基板と前記半導体基
板を接着する接着剤として、透明の紫外線硬化型樹脂を
用いることを特徴とし、さらに上記記載の薄層半導体基
板の分割方法において、前記スルーホール及び前記溝を
エッチングにより形成することを特徴としている。
に本発明に係る薄層半導体基板の分割方法は、透明ガラ
ス基板に接着させた半導体基板を薄層化し、チップに分
割する薄層半導体基板の分割方法において、スルーホー
ルの形成工程で前記半導体基板のダイシングラインとな
る領域にあらかじめスルーホール深さと同一深さの溝を
形成する工程、この後前記半導体基板に前記透明ガラス
基板を接着させて前記半導体基板の裏面研磨を行なう工
程、さらに、前記透明ガラス基板に前記半導体基板に形
成した溝と重なる位置にダイシングを施す工程を含んで
いることを特徴とし、また上記記載の薄層半導体基板の
分割方法において、前記透明ガラス基板と前記半導体基
板を接着する接着剤として、透明の紫外線硬化型樹脂を
用いることを特徴とし、さらに上記記載の薄層半導体基
板の分割方法において、前記スルーホール及び前記溝を
エッチングにより形成することを特徴としている。
【００２１】
【作用】上記した方法によれば、スルーホールの形成工
程においてスルーホールと同一の深さで溝を形成し、半
導体基板裏面を前記スルーホール及び前記溝の底部まで
研磨あるいは研削するため、薄層半導体基板を分割する
場合、前記薄層半導体基板が接着されている透明ガラス
基板のみを前記溝に位置合わせしてダイシングソーによ
りダイシングすることにより前記溝が裂け目となり、直
接前記薄層化半導体基板をダイシングすることなく、安
定した状態でチップに分割することが可能となる。
程においてスルーホールと同一の深さで溝を形成し、半
導体基板裏面を前記スルーホール及び前記溝の底部まで
研磨あるいは研削するため、薄層半導体基板を分割する
場合、前記薄層半導体基板が接着されている透明ガラス
基板のみを前記溝に位置合わせしてダイシングソーによ
りダイシングすることにより前記溝が裂け目となり、直
接前記薄層化半導体基板をダイシングすることなく、安
定した状態でチップに分割することが可能となる。
【００２２】また上記方法において、前記透明ガラス基
板と前記薄層半導体基板を接着する接着剤として透明の
紫外線硬化型樹脂を用いる場合には、前記透明ガラス基
板をダイシングする際、ダイシングソーを前記薄層半導
体基板の前記溝に位置合わせすることが容易となり、前
記薄層半導体基板を正確に分割することが可能となる。
板と前記薄層半導体基板を接着する接着剤として透明の
紫外線硬化型樹脂を用いる場合には、前記透明ガラス基
板をダイシングする際、ダイシングソーを前記薄層半導
体基板の前記溝に位置合わせすることが容易となり、前
記薄層半導体基板を正確に分割することが可能となる。
【００２３】さらに上記方法において、前記スルーホー
ル及び前記溝をエッチングにより形成する場合には、前
記薄層化半導体基板を分割する際、前記薄層化半導体基
板の分割面が滑らかな直線的な断面になり、アライメン
トが容易になり、また半導体基板にダメージを与えるこ
とがない。
ル及び前記溝をエッチングにより形成する場合には、前
記薄層化半導体基板を分割する際、前記薄層化半導体基
板の分割面が滑らかな直線的な断面になり、アライメン
トが容易になり、また半導体基板にダメージを与えるこ
とがない。
【００２４】
【実施例】以下、本発明に係る薄層半導体基板の分割方
法の実施例を図面に基づいて説明する。
法の実施例を図面に基づいて説明する。
【００２５】図１（ａ）〜（ｇ）は実施例に係る薄層半
導体基板の分割工程を説明するための断面図であり、図
２（ａ）はダイシングソーによってスクライブラインが
形成された半導体基板の平面図であり、（ｂ）はエキス
パンダーシート上に搭載されて分割された薄層半導体基
板を示した平面図である。
導体基板の分割工程を説明するための断面図であり、図
２（ａ）はダイシングソーによってスクライブラインが
形成された半導体基板の平面図であり、（ｂ）はエキス
パンダーシート上に搭載されて分割された薄層半導体基
板を示した平面図である。
【００２６】まず、半導体製造工程に従って、単結晶シ
リコン基板１１上にＭＯＳトランジスタを形成する。す
なわち、５２５μｍ厚の直径４インチの単結晶シリコン
基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜
１２上にゲート電極１３を形成し、さらにゲート電極１
３上及びゲート電極１３が形成されていない単結晶シリ
コン基板１１上に層間絶縁膜１４を形成し、層間絶縁膜
１４間に電極配線１５を選択的に形成する。また電極縦
配線を行なう５〜５０μｍ角のスルーホール１７とチッ
プ分離のための５０〜１００μｍ幅のスクライブライン
である溝１８をＲＩＥ（Reactive Ion Etching) 法によ
って６０°〜８５°のテーパ角で１５〜１０５μｍ深さ
で形成する。このときチップ分離のためのスクライブラ
インとして形成する溝１８は、図２（ａ）に示すよう
に、ある一定間隔で格子状に構成する。次いで、溝１８
以外の部分に選択的にSiN 等の表面保護膜１６を形成す
る。（図１（ａ））。
リコン基板１１上にＭＯＳトランジスタを形成する。す
なわち、５２５μｍ厚の直径４インチの単結晶シリコン
基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜
１２上にゲート電極１３を形成し、さらにゲート電極１
３上及びゲート電極１３が形成されていない単結晶シリ
コン基板１１上に層間絶縁膜１４を形成し、層間絶縁膜
１４間に電極配線１５を選択的に形成する。また電極縦
配線を行なう５〜５０μｍ角のスルーホール１７とチッ
プ分離のための５０〜１００μｍ幅のスクライブライン
である溝１８をＲＩＥ（Reactive Ion Etching) 法によ
って６０°〜８５°のテーパ角で１５〜１０５μｍ深さ
で形成する。このときチップ分離のためのスクライブラ
インとして形成する溝１８は、図２（ａ）に示すよう
に、ある一定間隔で格子状に構成する。次いで、溝１８
以外の部分に選択的にSiN 等の表面保護膜１６を形成す
る。（図１（ａ））。
【００２７】次に、透明の紫外線硬化型樹脂１９を全面
に塗布し、支持基板である透明ガラス基板２０を上に置
き、矢印で示したように全面に均一な１０〜５０μＷ／
ｃｍ2 の紫外線光Ｕを１０〜６０秒間照射して、下地で
ある単結晶シリコン基板１１と接着させる。この紫外線
硬化型樹脂１９は透明であり、透明ガラス基板２０越し
に単結晶シリコン基板１１を見ることができるため後の
工程で都合が良く、しかも１５０℃までなら軟化、溶融
しないという特性を有しており、後の熱処理工程で自由
度がある（図１（ｂ））。
に塗布し、支持基板である透明ガラス基板２０を上に置
き、矢印で示したように全面に均一な１０〜５０μＷ／
ｃｍ2 の紫外線光Ｕを１０〜６０秒間照射して、下地で
ある単結晶シリコン基板１１と接着させる。この紫外線
硬化型樹脂１９は透明であり、透明ガラス基板２０越し
に単結晶シリコン基板１１を見ることができるため後の
工程で都合が良く、しかも１５０℃までなら軟化、溶融
しないという特性を有しており、後の熱処理工程で自由
度がある（図１（ｂ））。
【００２８】次に、固定ダイヤモンド（直径２０μｍ以
下）砥石を用いる機械式研磨法（グラインディング）に
よって、単結晶シリコン基板１１の裏面から４２５〜５
１５μｍの研磨を行ない、１０〜１００μｍ厚の薄層化
単結晶シリコン基板１１ａを得る。この時、スルーホー
ル１７と溝１８は、薄層化単結晶シリコン基板１１ａを
同時に貫通するものとなり、貫通したスルーホール１７
ａと貫通した溝１８ａが形成される。つまり、貫通した
スルーホール１７ａは、上下半導体基板間の縦電極配線
を行なうものとなり、また側壁が滑らかで順テーパの貫
通した溝１８ａによって、薄層単結晶シリコン基板１１
ａをチップに分割したことになる（図１（ｃ））。
下）砥石を用いる機械式研磨法（グラインディング）に
よって、単結晶シリコン基板１１の裏面から４２５〜５
１５μｍの研磨を行ない、１０〜１００μｍ厚の薄層化
単結晶シリコン基板１１ａを得る。この時、スルーホー
ル１７と溝１８は、薄層化単結晶シリコン基板１１ａを
同時に貫通するものとなり、貫通したスルーホール１７
ａと貫通した溝１８ａが形成される。つまり、貫通した
スルーホール１７ａは、上下半導体基板間の縦電極配線
を行なうものとなり、また側壁が滑らかで順テーパの貫
通した溝１８ａによって、薄層単結晶シリコン基板１１
ａをチップに分割したことになる（図１（ｃ））。
【００２９】次に、接着剤２３を厚さ２００〜３００μ
ｍのチップエキスパンダーシート２５上に塗布し、接着
剤２３が塗布されたエキスパンダーシート２５上に薄層
単結晶シリコン基板１１ａを接着する。そして薄層半導
体基板１１ａ中に設けたスクライブラインである貫通し
た溝１８ａにアライメントを行ない、ダイシングソー２
１によって透明ガラス基板２０のみを切断し、薄層半導
体基板１１ａと同一形状に切断された透明ガラス基板２
０ａを得る（図１（ｄ））。
ｍのチップエキスパンダーシート２５上に塗布し、接着
剤２３が塗布されたエキスパンダーシート２５上に薄層
単結晶シリコン基板１１ａを接着する。そして薄層半導
体基板１１ａ中に設けたスクライブラインである貫通し
た溝１８ａにアライメントを行ない、ダイシングソー２
１によって透明ガラス基板２０のみを切断し、薄層半導
体基板１１ａと同一形状に切断された透明ガラス基板２
０ａを得る（図１（ｄ））。
【００３０】次に、図示しないチップエキスパンダーを
用いてウエハ周辺からエキスパンダーシート２５を引っ
張って、紫外線硬化型樹脂１９を分離し、分割したチッ
プを得る。この時のチップエキスパンダーシート２５の
厚さは、５０〜１００μｍと薄くなる（図１（ｅ）、図
２（ｂ））。
用いてウエハ周辺からエキスパンダーシート２５を引っ
張って、紫外線硬化型樹脂１９を分離し、分割したチッ
プを得る。この時のチップエキスパンダーシート２５の
厚さは、５０〜１００μｍと薄くなる（図１（ｅ）、図
２（ｂ））。
【００３１】次に、１００℃以下に加熱したホットプレ
ート上に置き、接着剤２３を軟化させ、真空ピンセット
により切断透明ガラス基板２０ａの表面を吸着して、エ
ポキシ樹脂２２を塗布した下層半導体基板２４の所望の
位置に積層する（図１（ｆ））。
ート上に置き、接着剤２３を軟化させ、真空ピンセット
により切断透明ガラス基板２０ａの表面を吸着して、エ
ポキシ樹脂２２を塗布した下層半導体基板２４の所望の
位置に積層する（図１（ｆ））。
【００３２】次に、１５０℃以下でエポキシ樹脂２２を
固化させて、下層半導体基板２４と薄層単結晶シリコン
基板１１ａとを接着させた後、熱湯や有機溶剤に浸漬し
て紫外線硬化型樹脂１９を溶解させ、切断透明ガラス基
板２０ａを離脱させる（図１（ｇ））。この後、薄層化
単結晶シリコン基板１１ａと下層半導体基板２４を電気
的に接続するために貫通したスルーホール１７ａを通じ
て貫通したスルーホール１７ａ下部のエポキシ樹脂２２
を、化学的エッチングや反応性イオンエッチングなどの
手法を用いて除去し、薄層化単結晶シリコン基板１１ａ
と下層半導体基板２４とを電気的に接続するためのスル
ーホール（図示せず）を形成する。
固化させて、下層半導体基板２４と薄層単結晶シリコン
基板１１ａとを接着させた後、熱湯や有機溶剤に浸漬し
て紫外線硬化型樹脂１９を溶解させ、切断透明ガラス基
板２０ａを離脱させる（図１（ｇ））。この後、薄層化
単結晶シリコン基板１１ａと下層半導体基板２４を電気
的に接続するために貫通したスルーホール１７ａを通じ
て貫通したスルーホール１７ａ下部のエポキシ樹脂２２
を、化学的エッチングや反応性イオンエッチングなどの
手法を用いて除去し、薄層化単結晶シリコン基板１１ａ
と下層半導体基板２４とを電気的に接続するためのスル
ーホール（図示せず）を形成する。
【００３３】以上説明したように、上記実施例に係る薄
層半導体基板の分割方法によれば、スルーホール１７形
成時に、エッチングによりスルーホール１７と同一の深
さで溝１８を形成するので、薄層化単結晶シリコン基板
１１ａを分割する際、貫通した溝１８ａが裂け目となる
ため、クラック及び割れ等によるダメージを与えること
なく分割することができる。また透明ガラス基板２０ａ
と薄層化単結晶シリコン基板１１ａとの接着を紫外線硬
化型樹脂１９にて行なっているので、透明ガラス基板２
０のみをダイシングソー２１で切断する際、スクライブ
ラインとする貫通した溝１８ａとの位置合わせを容易に
行なうことができる。さらに溝１８はエッチングにより
形成されるので、貫通した溝１８ａの断面は滑らかな側
面となり、この側面を用いて上下薄層化単結晶シリコン
基板１１ａ、下層半導体基板２４間に配線を形成するこ
とも可能である。また貫通したスルーホール１８ａの側
面は直線が良好なため、下層半導体基板２４とのアライ
メントが容易となる。
層半導体基板の分割方法によれば、スルーホール１７形
成時に、エッチングによりスルーホール１７と同一の深
さで溝１８を形成するので、薄層化単結晶シリコン基板
１１ａを分割する際、貫通した溝１８ａが裂け目となる
ため、クラック及び割れ等によるダメージを与えること
なく分割することができる。また透明ガラス基板２０ａ
と薄層化単結晶シリコン基板１１ａとの接着を紫外線硬
化型樹脂１９にて行なっているので、透明ガラス基板２
０のみをダイシングソー２１で切断する際、スクライブ
ラインとする貫通した溝１８ａとの位置合わせを容易に
行なうことができる。さらに溝１８はエッチングにより
形成されるので、貫通した溝１８ａの断面は滑らかな側
面となり、この側面を用いて上下薄層化単結晶シリコン
基板１１ａ、下層半導体基板２４間に配線を形成するこ
とも可能である。また貫通したスルーホール１８ａの側
面は直線が良好なため、下層半導体基板２４とのアライ
メントが容易となる。
【００３４】また従来の方法では有機溶剤等によって透
明ガラス基板１０９から分離された半導体チップは、有
機溶剤中に散乱し、薄層であり、割れやすいことからピ
ンセット等で取り扱うことが困難で積層工程の作業性が
悪かった。本実施例においては、下層半導体基板２４に
薄層化単結晶シリコン基板１１ａを接着してから紫外線
硬化型樹脂１９を溶解させるので、薄層化単結晶シリコ
ン基板１１ａが溶媒中に散乱してダメージを受けること
をなくすことができる。
明ガラス基板１０９から分離された半導体チップは、有
機溶剤中に散乱し、薄層であり、割れやすいことからピ
ンセット等で取り扱うことが困難で積層工程の作業性が
悪かった。本実施例においては、下層半導体基板２４に
薄層化単結晶シリコン基板１１ａを接着してから紫外線
硬化型樹脂１９を溶解させるので、薄層化単結晶シリコ
ン基板１１ａが溶媒中に散乱してダメージを受けること
をなくすことができる。
【００３５】なお本発明は、スルーホール１７及び溝１
８をＲＩＥ法により形成しているが、これに限定される
ものでなく、上記方法以外にフッ酸・硝酸系、ＫＯＨ系
あるいはアンモニア系（テトラ・エチル・アンモニウム・ヒト゛ロキシト゛ ：
[(C2H5)4N ］OH）水溶液のウエットエッチングによって
も同様に単結晶シリコン基板１１上にスルーホール１７
やスクライブラインの形成を行なうことができる。
８をＲＩＥ法により形成しているが、これに限定される
ものでなく、上記方法以外にフッ酸・硝酸系、ＫＯＨ系
あるいはアンモニア系（テトラ・エチル・アンモニウム・ヒト゛ロキシト゛ ：
[(C2H5)4N ］OH）水溶液のウエットエッチングによって
も同様に単結晶シリコン基板１１上にスルーホール１７
やスクライブラインの形成を行なうことができる。
【００３６】また、上記実施例では研磨を行なう際、固
定ダイヤモンド砥石を用いる機械式研磨を行なっている
が、これに限定されるものでなく、粉状のダイヤモンド
砥粒を水溶させ研磨する方法（ラッピング）や、布とア
ルカリ水溶液（一般にコロイダルシリカがよく用いられ
る）を用いる研磨方法（ポリッシング）によっても、同
様に薄層化単結晶シリコン基板１１ａを得ることができ
る。
定ダイヤモンド砥石を用いる機械式研磨を行なっている
が、これに限定されるものでなく、粉状のダイヤモンド
砥粒を水溶させ研磨する方法（ラッピング）や、布とア
ルカリ水溶液（一般にコロイダルシリカがよく用いられ
る）を用いる研磨方法（ポリッシング）によっても、同
様に薄層化単結晶シリコン基板１１ａを得ることができ
る。
【００３７】
【発明の効果】以上詳述したように、本発明に係る薄層
半導体基板の分割方法においては、以下の効果が期待で
きる。
半導体基板の分割方法においては、以下の効果が期待で
きる。
【００３８】（１）接着剤に１５０℃までなら溶融しな
い紫外線硬化型樹脂を用いているので、薄層化単結晶シ
リコン基板が透明ガラス基板から剥れることなく、プロ
セスの自由度が増す。
い紫外線硬化型樹脂を用いているので、薄層化単結晶シ
リコン基板が透明ガラス基板から剥れることなく、プロ
セスの自由度が増す。
【００３９】（２）薄層化単結晶シリコン基板へのダイ
シング工程を省略することができるので、薄層化単結晶
シリコン基板中の素子を破壊せずに薄層半導体チップを
作製でき、コストの低減を図ることができる。
シング工程を省略することができるので、薄層化単結晶
シリコン基板中の素子を破壊せずに薄層半導体チップを
作製でき、コストの低減を図ることができる。
【００４０】（３）エッチングにより半導体基板の分離
を行なうので、側壁が非常に滑らかで、任意に角度調節
をすることで、チップの側壁を用いた上下半導体基板間
の配線形成も可能である。
を行なうので、側壁が非常に滑らかで、任意に角度調節
をすることで、チップの側壁を用いた上下半導体基板間
の配線形成も可能である。
【００４１】またダイシングによる非直線的なチップ側
面ではなく、直線的なチップ側面であるので、積層化の
際、下層半導体基板との位置合わせマークとのアライメ
ントが容易となる。
面ではなく、直線的なチップ側面であるので、積層化の
際、下層半導体基板との位置合わせマークとのアライメ
ントが容易となる。
【００４２】（４）透明ガラス基板、透明な紫外線硬化
型樹脂を用いた場合、光学顕微鏡等を用いた目視観察で
薄層化単結晶シリコン基板に設けた溝にアライメントを
行なって、透明ガラス基板を切断するのが容易となる。
型樹脂を用いた場合、光学顕微鏡等を用いた目視観察で
薄層化単結晶シリコン基板に設けた溝にアライメントを
行なって、透明ガラス基板を切断するのが容易となる。
【００４３】（５）従来方法と同様に一度のダイシング
で、強度的に弱い薄層半導体基板を容易に分割すること
ができ、特性良否を区別して移載することができる。
で、強度的に弱い薄層半導体基板を容易に分割すること
ができ、特性良否を区別して移載することができる。
【図１】（ａ）〜（ｇ）は実施例に係る薄層半導体基板
の分割工程を示した図２（ａ）におけるＡーＡ’線断面
図である。
の分割工程を示した図２（ａ）におけるＡーＡ’線断面
図である。
【図２】（ａ）はダイシングソーによってスクライブラ
インが形成された単結晶シリコン基板の平面図であり、
（ｂ）はエキスパンダーシート上に搭載されて分割され
た薄層単結晶シリコン基板を示した平面図である。
インが形成された単結晶シリコン基板の平面図であり、
（ｂ）はエキスパンダーシート上に搭載されて分割され
た薄層単結晶シリコン基板を示した平面図である。
【図３】（ａ）は従来の単結晶シリコン基板の平面図で
あり、（ｂ）はダイシングソーによってスクライブライ
ンが形成された従来の単結晶シリコン基板を示した平面
図である。
あり、（ｂ）はダイシングソーによってスクライブライ
ンが形成された従来の単結晶シリコン基板を示した平面
図である。
【図４】（ａ）〜（ｅ）は従来の単結晶シリコン基板の
分割工程を概略的に示した図３におけるＢーＢ’線断面
図である。
分割工程を概略的に示した図３におけるＢーＢ’線断面
図である。
１１ 単結晶シリコン基板（半導体基板） １１ａ 薄層化単結晶シリコン基板（薄層化半導体基
板） １７ スルーホール １８ 溝 １９ 紫外線硬化型樹脂 ２０ 透明ガラス基板
板） １７ スルーホール １８ 溝 １９ 紫外線硬化型樹脂 ２０ 透明ガラス基板
【手続補正書】
【提出日】平成５年１１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１の１】及び
【図１の２】（ａ）〜（ｇ）は実施例に係る薄層半導体
基板の分割工程を示した図２（ａ）におけるＡ−Ａ’線
断面図である。
基板の分割工程を示した図２（ａ）におけるＡ−Ａ’線
断面図である。
【図２】（ａ）はダイシングソーによってスクライブラ
インが形成された単結晶シリコン基板の平面図であり、
（ｂ）はエキスパンダーシート上に搭載されて分割され
た薄層単結晶シリコン基板を示した平面図である。
インが形成された単結晶シリコン基板の平面図であり、
（ｂ）はエキスパンダーシート上に搭載されて分割され
た薄層単結晶シリコン基板を示した平面図である。
【図３】（ａ）は従来の単結晶シリコン基板の平面図で
あり、（ｂ）はダイシングソーによってスクライブライ
ンが形成された従来の単結晶シリコン基板を示した平面
図である。
あり、（ｂ）はダイシングソーによってスクライブライ
ンが形成された従来の単結晶シリコン基板を示した平面
図である。
【図４の１】及び
【図４の２】（ａ）〜（ｅ）は従来の単結晶シリコン基
板の分割工程を概略的に示した図３におけるＢ−Ｂ’線
断面図である。
板の分割工程を概略的に示した図３におけるＢ−Ｂ’線
断面図である。
【符号の説明】 １１ 単結晶シリコン基板（半導体基板） １１ａ 薄層化単結晶シリコン基板（薄層化半導体基
板） １７ スルーホール １８ 溝 １９ 紫外線硬化型樹脂 ２０ 透明ガラス基板
板） １７ スルーホール １８ 溝 １９ 紫外線硬化型樹脂 ２０ 透明ガラス基板
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１の１】
【図１の２】
【図２】
【図３】
【図４の１】
【図４の２】
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｓ (72)発明者 湯元 学 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 透明ガラス基板に接着させた半導体基板
を薄層化し、チップに分割する薄層半導体基板の分割方
法において、スルーホールの形成工程で前記半導体基板
のダイシングラインとなる領域にあらかじめスルーホー
ル深さと同一深さの溝を形成する工程、この後前記半導
体基板に前記透明ガラス基板を接着させて前記半導体基
板の裏面研磨を行なう工程、さらに、前記透明ガラス基
板に前記半導体基板に形成した溝と重なる位置にダイシ
ングを施す工程を含んでいることを特徴とする薄層半導
体基板の分割方法。 - 【請求項２】 透明ガラス基板と半導体基板を接着する
接着剤として、透明の紫外線硬化型樹脂を用いることを
特徴とする請求項１記載の薄層半導体基板の分割方法。 - 【請求項３】 スルーホール及び溝をエッチングにより
形成することを特徴とする請求項１又は請求項２記載の
薄層半導体基板の分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20527992A JPH076982A (ja) | 1992-07-31 | 1992-07-31 | 薄層半導体基板の分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20527992A JPH076982A (ja) | 1992-07-31 | 1992-07-31 | 薄層半導体基板の分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076982A true JPH076982A (ja) | 1995-01-10 |
Family
ID=16504348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20527992A Pending JPH076982A (ja) | 1992-07-31 | 1992-07-31 | 薄層半導体基板の分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076982A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031784A1 (en) * | 1998-11-19 | 2000-06-02 | Raytheon Company | Method for forming transistors on a thin semiconductor wafer |
| JP2000260733A (ja) * | 1999-03-11 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6872594B2 (en) * | 2001-01-16 | 2005-03-29 | Infineon Technologies Ag | Method of fabricating an electronic component |
| JP2009239138A (ja) * | 2008-03-28 | 2009-10-15 | Sumitomo Bakelite Co Ltd | 半導体用フィルム、半導体装置の製造方法および半導体装置 |
| JP2010045151A (ja) * | 2008-08-12 | 2010-02-25 | Disco Abrasive Syst Ltd | 光デバイスウエーハの加工方法 |
| JP2011243903A (ja) * | 2010-05-21 | 2011-12-01 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| US8759957B2 (en) | 2008-02-07 | 2014-06-24 | Sumitomo Bakelite Company Limited | Film for use in manufacturing semiconductor device, method for producing semiconductor device and semiconductor device |
| US10160811B2 (en) | 1999-08-27 | 2018-12-25 | Genentech, Inc. | Treatment with anti-ErbB2 antibodies |
| US10424548B2 (en) | 2016-09-28 | 2019-09-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
1992
- 1992-07-31 JP JP20527992A patent/JPH076982A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031784A1 (en) * | 1998-11-19 | 2000-06-02 | Raytheon Company | Method for forming transistors on a thin semiconductor wafer |
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| US6303470B1 (en) | 1999-03-11 | 2001-10-16 | Oki Electric Industry Co., Ltd. | Semiconductor wafer and method for manufacturing semiconductor devices |
| US6590274B2 (en) | 1999-03-11 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor wafer and method for manufacturing semiconductor devices |
| US6893943B2 (en) | 1999-03-11 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Method of dividing a semiconductor wafer |
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| TWI455196B (zh) * | 2008-08-12 | 2014-10-01 | Disco Corp | Processing method of optical element wafers (2) |
| JP2011243903A (ja) * | 2010-05-21 | 2011-12-01 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| US10424548B2 (en) | 2016-09-28 | 2019-09-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device |
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