JPS61133093A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS61133093A JPS61133093A JP59254192A JP25419284A JPS61133093A JP S61133093 A JPS61133093 A JP S61133093A JP 59254192 A JP59254192 A JP 59254192A JP 25419284 A JP25419284 A JP 25419284A JP S61133093 A JPS61133093 A JP S61133093A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分針）
この発明は、半導体メモリ装置、詳しくζよ、半導体同
期型スタティックメモリ装置に関する。
期型スタティックメモリ装置に関する。
（従来の技術）
第３図は、特開昭５７−１９５３８２号公報に示される
ような従来の半導体同期型スタティックメモリ装置の一
構成例を示す。ただし、ここではプリチャージ動作に関
連する回路だけを記載している。
ような従来の半導体同期型スタティックメモリ装置の一
構成例を示す。ただし、ここではプリチャージ動作に関
連する回路だけを記載している。
第３図において、】は電源端子、２はクロック入力、３
はアドレス入力群、４ａ、４ｂはＰ型ＭＯＳトランジス
タからなるプリチャージ用トランジスタ、５ａ、５ｂは
デジットライン、６ａ、６ｂはＮ型Ｍｏｓ＋−ランジス
タからなるカップリング−用トランジスタ、７はメモリ
セル、８はアドレスデコーダ、９ばワードラインである
。
はアドレス入力群、４ａ、４ｂはＰ型ＭＯＳトランジス
タからなるプリチャージ用トランジスタ、５ａ、５ｂは
デジットライン、６ａ、６ｂはＮ型Ｍｏｓ＋−ランジス
タからなるカップリング−用トランジスタ、７はメモリ
セル、８はアドレスデコーダ、９ばワードラインである
。
該メモリ装置のプリチャージに関連する動作を以下に説
明する。アドレス入力群３にはすべて′ピが印加されて
いるとする。
明する。アドレス入力群３にはすべて′ピが印加されて
いるとする。
まず、クロック人力２が“Ｏｎのとき、ワードライン９
は“０″となり、カップリング用トランジスタ６ａ、６
ｂは非導通状態となるため、メモリセルフはデジットラ
イン５ａ、５ｂから電気的に切り離されろ。また、この
ときブリチャー・ジ用トランジスタ４ａ、４ｂは導通状
態となっているため、デジットライン５ａ、５ｂはチャ
ージアップされ（即ち、プリチャージされ）“１′とな
る。
は“０″となり、カップリング用トランジスタ６ａ、６
ｂは非導通状態となるため、メモリセルフはデジットラ
イン５ａ、５ｂから電気的に切り離されろ。また、この
ときブリチャー・ジ用トランジスタ４ａ、４ｂは導通状
態となっているため、デジットライン５ａ、５ｂはチャ
ージアップされ（即ち、プリチャージされ）“１′とな
る。
このようにしてプリチャージが完了し、次いでクロック
人力２が°１”になったとき、ワードライン９は″）′
どなり、カップリング用トランジスタ６ａ、６ｂは導通
状態となるため、メモリセルフはデジットライン５ｍ、
５ｂと電気的に接続される。
人力２が°１”になったとき、ワードライン９は″）′
どなり、カップリング用トランジスタ６ａ、６ｂは導通
状態となるため、メモリセルフはデジットライン５ｍ、
５ｂと電気的に接続される。
また、このときプリチャージ用トランジスタ４＆。
４ｂは非導通状態となっているため、デジットライン５
ａ、５ｂはメモリセルフの格納データに従い＋１）１）
．“０″が決定されろ。
ａ、５ｂはメモリセルフの格納データに従い＋１）１）
．“０″が決定されろ。
クロック入力２がｕＯ“、“１”の定常状態の場合につ
いては、以上説明したように電源端子１からトランジス
タ４ａ （あるいはトランジスタ４ｂ）およびトランジ
スタ６ｇ（あるいはトランジスタ６ｂ）を介してメモリ
セルフへの電気的Ｍ路が断たれるため電流！。は流れな
い。
いては、以上説明したように電源端子１からトランジス
タ４ａ （あるいはトランジスタ４ｂ）およびトランジ
スタ６ｇ（あるいはトランジスタ６ｂ）を介してメモリ
セルフへの電気的Ｍ路が断たれるため電流！。は流れな
い。
（発明が解決しようとする問題点）
しかし、クロック動作時においては第４図（ａ）。
ｆｂｌに示すように、クロック人力２に対し、アドレス
デコーダ８の遅延およびワードライン９に付加されてい
る容量による遅延のため、ワードライン９の信号はＬｏ
だけ遅れる。一方トランジスタ４ａ。
デコーダ８の遅延およびワードライン９に付加されてい
る容量による遅延のため、ワードライン９の信号はＬｏ
だけ遅れる。一方トランジスタ４ａ。
４ｂのコンダクタンス（第４図（ｃｌに示す）の時間変
化ば、ｔｏに比らべて通常無視できる（第４図（ｅ）に
おけるｇ、。は安定な導通状態でのコンダクタンスを示
している）。したがって、前記電流１０は、クロック入
力２とワードライン９との遅延分ｔ０の時間だけ０とは
ならず、第４図（ｄ）に示すように所定の電流が流れろ
ことになる。
化ば、ｔｏに比らべて通常無視できる（第４図（ｅ）に
おけるｇ、。は安定な導通状態でのコンダクタンスを示
している）。したがって、前記電流１０は、クロック入
力２とワードライン９との遅延分ｔ０の時間だけ０とは
ならず、第４図（ｄ）に示すように所定の電流が流れろ
ことになる。
以上述べたように、従来の装置では、アドレスデコーダ
８の同期用クロックと、プリチャージ用トランジスタ４
ａ、４ｂの制御に同一のクロックを使用しているため、
クロック動作時、アドレスデコーダ８とワードライン９
の遅延時間に相当するｔｏの間、電源からグランドへ貫
通電流１゜が流れる。この時間ｔ０と電流１゜は、クロ
ック動作の高速化がますます要求されている最近、無視
できなくなっている。
８の同期用クロックと、プリチャージ用トランジスタ４
ａ、４ｂの制御に同一のクロックを使用しているため、
クロック動作時、アドレスデコーダ８とワードライン９
の遅延時間に相当するｔｏの間、電源からグランドへ貫
通電流１゜が流れる。この時間ｔ０と電流１゜は、クロ
ック動作の高速化がますます要求されている最近、無視
できなくなっている。
この発明は、以上述べたようなプリチャージ動作中の電
源からグランドへ流れる貫通電流をなくした低消費電力
の半導体メモリ装置を提供することを目的とする。
源からグランドへ流れる貫通電流をなくした低消費電力
の半導体メモリ装置を提供することを目的とする。
（問題点を解決するための手段）
この発明では、プリチャージ用トランジスタの導通時は
、ワードラインの電位がカップリング用トランジスタを
非導通とするように遷移した後、さらに一定時間遅れた
上でプリチャージ用トランジスタを導通させ、プリチャ
ージ用トランジスタの非導通反転時は、前記ワードライ
ンを出力とするアドレスデコーダの同期用クロックと同
一クロックにより、カップリング用トランジスタの非導
通状態維持期間内にプリチャージ用トランジスタを非導
通とするプリチャージ制御回路を半導体同期型スタティ
ックメモリ装置に設ける。
、ワードラインの電位がカップリング用トランジスタを
非導通とするように遷移した後、さらに一定時間遅れた
上でプリチャージ用トランジスタを導通させ、プリチャ
ージ用トランジスタの非導通反転時は、前記ワードライ
ンを出力とするアドレスデコーダの同期用クロックと同
一クロックにより、カップリング用トランジスタの非導
通状態維持期間内にプリチャージ用トランジスタを非導
通とするプリチャージ制御回路を半導体同期型スタティ
ックメモリ装置に設ける。
（作 用）
このようにすると、クロック動作時のいかなる状態にお
いても、プリチャージ用トランジスタとカップリング用
トランジスタが同時に導通状態となることがないので、
プリチャージ用トランジスタを介する電源からグランド
へ貫通電流が流れろことがなくなる。
いても、プリチャージ用トランジスタとカップリング用
トランジスタが同時に導通状態となることがないので、
プリチャージ用トランジスタを介する電源からグランド
へ貫通電流が流れろことがなくなる。
（実施例）
以下この発明の一実施例を図面の簡単な説明する。第１
図はこの発明の一実施例を示す回路図である。この図に
おいて、ｌＯは電源端子、１）はクロック入力、１２ａ
、１２ｂはアドレス入力群、１３ｇはクロック入力１）
とアドレス入力群１２ａが接続されたアドレスデコーダ
、１３ｂは一クロック人力１）とアドレス入力群１２ｂ
が接続されたアドレスデコーダ、１４ａ、１４ｂばそれ
ぞれアドレスデコーダ１３ａ、 １３ｂの出力になって
いるワードラインである。また、１５はワー ドライン
１４ａ、 １４ｂを入力とするオアー回路からなるレベ
ル検出回路、１６はレベル検出回路１５の出力とクロッ
ク入力１）を入力とするオアー回路からなるトランジス
タ制御回路、１７ａ、１７ｂはデジットラインである。
図はこの発明の一実施例を示す回路図である。この図に
おいて、ｌＯは電源端子、１）はクロック入力、１２ａ
、１２ｂはアドレス入力群、１３ｇはクロック入力１）
とアドレス入力群１２ａが接続されたアドレスデコーダ
、１３ｂは一クロック人力１）とアドレス入力群１２ｂ
が接続されたアドレスデコーダ、１４ａ、１４ｂばそれ
ぞれアドレスデコーダ１３ａ、 １３ｂの出力になって
いるワードラインである。また、１５はワー ドライン
１４ａ、 １４ｂを入力とするオアー回路からなるレベ
ル検出回路、１６はレベル検出回路１５の出力とクロッ
ク入力１）を入力とするオアー回路からなるトランジス
タ制御回路、１７ａ、１７ｂはデジットラインである。
さらに、１８ａ、１８ｂはドレインをそれぞれデジット
ライン１７ａ、 １７ｂに接続し、ソースを電源端子１
０に接続し、ゲートをトランジスタＩ！＃１）１ＩＪ回
路１６の出力に接続したＰ型ＭＯＳトランジスタからな
るプリチャージ用トラン９Ｘ夕、１９ａ、 １９ｂばメ
モリセル、２０ａ、 ２０ｂはソースをそれぞれデジッ
トライン１７ａ、 １７ｂに接続し、ゲー、トをワード
ライン１４ａに接続し、ドレインをメモリセル１９ａに
接続したＮ９Ｍ０Ｓトランジスタからなるカップリング
用トランジスタ、２０ｃ、 ２０ｄはソースをそれぞれ
デジットライン１７ａ、 １７ｂに接続し、ゲートをワ
ードライン１４ｂに接続し、ドレインをメモリセル１９
ｂに接続したＮ型ＭＯ３ｈランジスタからなるカップリ
ング用トランジスタである。なお、レベル検出回路１５
とトランジスタ制御回路１６によりプリチャージ制御回
路が構成される。
ライン１７ａ、 １７ｂに接続し、ソースを電源端子１
０に接続し、ゲートをトランジスタＩ！＃１）１ＩＪ回
路１６の出力に接続したＰ型ＭＯＳトランジスタからな
るプリチャージ用トラン９Ｘ夕、１９ａ、 １９ｂばメ
モリセル、２０ａ、 ２０ｂはソースをそれぞれデジッ
トライン１７ａ、 １７ｂに接続し、ゲー、トをワード
ライン１４ａに接続し、ドレインをメモリセル１９ａに
接続したＮ９Ｍ０Ｓトランジスタからなるカップリング
用トランジスタ、２０ｃ、 ２０ｄはソースをそれぞれ
デジットライン１７ａ、 １７ｂに接続し、ゲートをワ
ードライン１４ｂに接続し、ドレインをメモリセル１９
ｂに接続したＮ型ＭＯ３ｈランジスタからなるカップリ
ング用トランジスタである。なお、レベル検出回路１５
とトランジスタ制御回路１６によりプリチャージ制御回
路が構成される。
以下にプリチャーレ動作を説明する。アドレス入力群１
２ａにはすべて“１”が印加され、アドレス入力群１２
ｂにはいずれかひとつにｌＯ″が印加されているとする
。したがって、ここではワードライン１４ａがセレクト
されることになる。
２ａにはすべて“１”が印加され、アドレス入力群１２
ｂにはいずれかひとつにｌＯ″が印加されているとする
。したがって、ここではワードライン１４ａがセレクト
されることになる。
クロック入力１）が１″から“Ｏｎに遷移すると、アド
レスデコーダ１３ａの伝播遅延時間およびワードライン
１４ａに付加される容量の充電時間のため、ワードライ
ン１４ａの信号（電位）は第２図（”ｉｐ （ｂｌに示
すようにクロック人力１）の信号よりｔ０時間遅れて遷
移する。ワードライン１４ａが°゛０″に遷移すると、
レベル検出回ｌｌ１）５の入力はすべて“Ｏｎになるた
め、該回路１６の出力は“Ｏ″となり、次いでトランジ
スタ制御回路１６は、もう一方のクロック人力１）が既
に“°０″になっているため出力がＯｎに遷移する。こ
のとき、レベル検出回路１５およびトランジスタ制纒回
＃ｉ１６の伝播遅延時間により、第２図ｆｂｌ、 ［Ｃ
１に示すようにワードライン１４ａの信号遷移からトラ
ンジスタ制御回路１６の出力の信号遷移まで所定の遅延
が生じろ。この遅延時間をｔ２とする。プリチャージ用
トランジスタ１８ａ、１８ｂのコンダクタンスは、回路
１６の出力が“０″に遷移すると、前記のｔ、およびｔ
２に比べ無視できる時間で第２図ｆｄｌに示すように導
通状態の所定の値ｇ、となり、電源端子１０から該トラ
ンジスタ１８ａ、 １８ｂを介してデジットライン１７
ａ、 １７ｂをチャージアップ（即ちプリチャージ）す
ることができるようになる。このとき第２図からもわか
るようにワードライン１４ａが既にＯ″になっているた
め、カップリング用トランジスタ２０ａ、 ２０ｂは非
導通状態になっており、メモリセル１９ｍはデジットラ
イン１７ａ、 １７ｂから電気的に切り離されている。
レスデコーダ１３ａの伝播遅延時間およびワードライン
１４ａに付加される容量の充電時間のため、ワードライ
ン１４ａの信号（電位）は第２図（”ｉｐ （ｂｌに示
すようにクロック人力１）の信号よりｔ０時間遅れて遷
移する。ワードライン１４ａが°゛０″に遷移すると、
レベル検出回ｌｌ１）５の入力はすべて“Ｏｎになるた
め、該回路１６の出力は“Ｏ″となり、次いでトランジ
スタ制御回路１６は、もう一方のクロック人力１）が既
に“°０″になっているため出力がＯｎに遷移する。こ
のとき、レベル検出回路１５およびトランジスタ制纒回
＃ｉ１６の伝播遅延時間により、第２図ｆｂｌ、 ［Ｃ
１に示すようにワードライン１４ａの信号遷移からトラ
ンジスタ制御回路１６の出力の信号遷移まで所定の遅延
が生じろ。この遅延時間をｔ２とする。プリチャージ用
トランジスタ１８ａ、１８ｂのコンダクタンスは、回路
１６の出力が“０″に遷移すると、前記のｔ、およびｔ
２に比べ無視できる時間で第２図ｆｄｌに示すように導
通状態の所定の値ｇ、となり、電源端子１０から該トラ
ンジスタ１８ａ、 １８ｂを介してデジットライン１７
ａ、 １７ｂをチャージアップ（即ちプリチャージ）す
ることができるようになる。このとき第２図からもわか
るようにワードライン１４ａが既にＯ″になっているた
め、カップリング用トランジスタ２０ａ、 ２０ｂは非
導通状態になっており、メモリセル１９ｍはデジットラ
イン１７ａ、 １７ｂから電気的に切り離されている。
そのため電＃！端子１０からプリチャージ用トランジス
タ１８ａ（あるいはプリチャージ用トランジスタ １８
ｂ）、デジットライン１７ａ（あるいはデジットライン
１７ｂ）、カップリング用トランジスタ２０ａ〔あるい
はカップリング用トランジスタ ２０ｂ）を経てメモリ
セル１９ｍに至る電流風、が流れることはない（第２図
（ｅｌに示すようにｉ、＝Ｏ）。即ち、電源から、グラ
ンドへの貫通電流が流れることなくデジットライン１７
ａ、 １７ｂをチャージアップすることができる。
タ１８ａ（あるいはプリチャージ用トランジスタ １８
ｂ）、デジットライン１７ａ（あるいはデジットライン
１７ｂ）、カップリング用トランジスタ２０ａ〔あるい
はカップリング用トランジスタ ２０ｂ）を経てメモリ
セル１９ｍに至る電流風、が流れることはない（第２図
（ｅｌに示すようにｉ、＝Ｏ）。即ち、電源から、グラ
ンドへの貫通電流が流れることなくデジットライン１７
ａ、 １７ｂをチャージアップすることができる。
クロック人力１）が°゛０″から１・”に遷移する場合
も同様な方法で説明できろ。即ち、第２図（ｂ）。
も同様な方法で説明できろ。即ち、第２図（ｂ）。
（Ｃ１に示すように、クロック入力１）がＯ１′から°
゛１″へ遷移後、ワードライン１４ａばｔ１時間後に、
トランジスタ制御回路１６の出力はｔ１時間後にそれぞ
れ遷移する。ここで、ｔっはクロック入力１）、トラン
ジスタ制御回路１６の経路に相当する遅延時間であって
、レベル検出回路１５を介する経路における遅延時間で
ないことは言うまでもない。
゛１″へ遷移後、ワードライン１４ａばｔ１時間後に、
トランジスタ制御回路１６の出力はｔ１時間後にそれぞ
れ遷移する。ここで、ｔっはクロック入力１）、トラン
ジスタ制御回路１６の経路に相当する遅延時間であって
、レベル検出回路１５を介する経路における遅延時間で
ないことは言うまでもない。
したがって通常の回路設計により容易に１． ＜ １゜
とすることができる。回路１６の出力が０”からドに遷
移すると、前記の１．、 １．に比べ一無視できる時間
でトランジスタ１８ａ、 １８ｂのコンダクタンスは第
２図（ｄｌに示すように０になり非導通状態となってプ
リチャージ動作（デジットライン１７ａ、 １７ｂのチ
ャージアップ）は終了する。このとき第２図ｆｂｌから
れかるようにワードライン１４ａは依然と“Ｏｎの状態
を保っていて、その結果としてカップリング用トランジ
スタ２０ａ、 ２０ｂが非導通状態を保っているため、
前記したように電源からグランドへの貫通電流が流れる
ことはない（第２図＋ｅｌに示すようにｉ、＝０）。
とすることができる。回路１６の出力が０”からドに遷
移すると、前記の１．、 １．に比べ一無視できる時間
でトランジスタ１８ａ、 １８ｂのコンダクタンスは第
２図（ｄｌに示すように０になり非導通状態となってプ
リチャージ動作（デジットライン１７ａ、 １７ｂのチ
ャージアップ）は終了する。このとき第２図ｆｂｌから
れかるようにワードライン１４ａは依然と“Ｏｎの状態
を保っていて、その結果としてカップリング用トランジ
スタ２０ａ、 ２０ｂが非導通状態を保っているため、
前記したように電源からグランドへの貫通電流が流れる
ことはない（第２図＋ｅｌに示すようにｉ、＝０）。
以上クロック入力１）が°“１”からＯｎへ、あるいは
“θ″から１″へ遷移したときの動作を説明した。ここ
において、プリチャージされる期間はトランジスタ１８
ａ、 １８ｂが導通状態（コンダクタンスがｇ＃、）と
なる期間であり、この期間内にワードライン・１４ａが
ＩＩ Ｉ Ｎの状態になると、同時にトランジスタ２０
ａ、 ２０ｂが導通状態となるので、電源からグランド
への貫通電流が流れる。しかし、第２図においてトラン
ジスタ１８ｍ、 １８ｂのコンダクタンスがｇＭＩにな
る期間とワードライン１４ｍが１”の状態になる期間と
の時間差１４（：１．）および１Ｓ＝１．−１．（前記
したように１．＞１．）は共に正の値であるため、本回
路においては電源からグランドへの貫通電流がいかなる
期間においても流れないことがわかる。
“θ″から１″へ遷移したときの動作を説明した。ここ
において、プリチャージされる期間はトランジスタ１８
ａ、 １８ｂが導通状態（コンダクタンスがｇ＃、）と
なる期間であり、この期間内にワードライン・１４ａが
ＩＩ Ｉ Ｎの状態になると、同時にトランジスタ２０
ａ、 ２０ｂが導通状態となるので、電源からグランド
への貫通電流が流れる。しかし、第２図においてトラン
ジスタ１８ｍ、 １８ｂのコンダクタンスがｇＭＩにな
る期間とワードライン１４ｍが１”の状態になる期間と
の時間差１４（：１．）および１Ｓ＝１．−１．（前記
したように１．＞１．）は共に正の値であるため、本回
路においては電源からグランドへの貫通電流がいかなる
期間においても流れないことがわかる。
（発明の効果）
以上詳細に説明したように、この発明の半導体メモリ装
置では、プリチャージ用トランジスタの導通時は、ワー
ドラインの電位がカップリング用トランジスタを非導通
とするように遷移した後、さらに一定時間遅れた上でプ
リチャージ用トランジスタを導通させ、プリチャージ用
トランジスタの非導通反転時は、前記ワードラインを出
力とするアドレスデコーダの同期用クロックと同一クロ
ックにより、カップリング用トランジスタの非導通状態
維持期間内にプリチャージ用トランジスタを非導通とす
るプリチャージ制御回路を設けたので、クロック動作時
のいかなる状態においてもプリチャージ用トランジスタ
とカップリング用トランジスタが同時に導通状態となる
ことがない。すなわち、プリチャージ用トランジスタを
介する電源からグランドへ貫通電流が流れることがなく
なるもので、よって低消費電力の半導体メモリ装置とす
ることができる。
置では、プリチャージ用トランジスタの導通時は、ワー
ドラインの電位がカップリング用トランジスタを非導通
とするように遷移した後、さらに一定時間遅れた上でプ
リチャージ用トランジスタを導通させ、プリチャージ用
トランジスタの非導通反転時は、前記ワードラインを出
力とするアドレスデコーダの同期用クロックと同一クロ
ックにより、カップリング用トランジスタの非導通状態
維持期間内にプリチャージ用トランジスタを非導通とす
るプリチャージ制御回路を設けたので、クロック動作時
のいかなる状態においてもプリチャージ用トランジスタ
とカップリング用トランジスタが同時に導通状態となる
ことがない。すなわち、プリチャージ用トランジスタを
介する電源からグランドへ貫通電流が流れることがなく
なるもので、よって低消費電力の半導体メモリ装置とす
ることができる。
第１図はこの発明に係る半導体メモリ装置の一実施例を
示す回路図、第２図はその信号波形図、第３図は従来の
半導体メモリ装置の回路図、第４図はそのイ：号波形図
である。 １）・・・クロック入力、１３ａ、１３ｂ・・アドレス
デコーダ、１４ａ、 １４ｂ・・ワードライン、１５・
・・レベル検出回路、１６・ トランジスタ制御回路、
１７ａ、 １７ｂ ・デジットライン、１８ａ、 １８
ｂ ・プリチャージ用トランジスタ、１９ａ、１９ｂ・
・メモリセル、２０ａ、２０ｂ・・カップリング用トラ
ンジスタ、第１図 ■ ＋１ニアｃ）−／り入力 １３ａ、１３ｂニアドレス千′コープ ）４ｅ１．１４ｂ、ワードライン １５：１ヘル麓出［１ｉｌｌ鈴
示す回路図、第２図はその信号波形図、第３図は従来の
半導体メモリ装置の回路図、第４図はそのイ：号波形図
である。 １）・・・クロック入力、１３ａ、１３ｂ・・アドレス
デコーダ、１４ａ、 １４ｂ・・ワードライン、１５・
・・レベル検出回路、１６・ トランジスタ制御回路、
１７ａ、 １７ｂ ・デジットライン、１８ａ、 １８
ｂ ・プリチャージ用トランジスタ、１９ａ、１９ｂ・
・メモリセル、２０ａ、２０ｂ・・カップリング用トラ
ンジスタ、第１図 ■ ＋１ニアｃ）−／り入力 １３ａ、１３ｂニアドレス千′コープ ）４ｅ１．１４ｂ、ワードライン １５：１ヘル麓出［１ｉｌｌ鈴
Claims (2)
- （１）メモリセルとデジットライン間に接続されたカッ
プリング用トランジスタをワードラインの電位で非導通
状態とする一方、デジットラインと電源間に接続された
プリチヤージ用トランジスタを導通状態とすることによ
り、デジットラインのプリチヤージを行うようにした半
導体メモリ装置において、前記プリチヤージ用トランジ
スタの導通時は、前記ワードラインの電位が前記カップ
リング用トランジスタを非導通とするように遷移した後
、さらに一定時間遅れた上で前記プリチヤージ用トラン
ジスタを導通させ、プリチヤージ用トランジスタの非導
通反転時は、前記ワードラインを出力とするアドレスデ
コーダの同期用クロックと同一クロックにより、前記カ
ップリング用トランジスタの非導通状態維持期間内にプ
リチヤージ用トランジスタを非導通とするプリチヤージ
制御回路を設けたことを特徴とする半導体メモリ装置。 - （２）ワードラインに入力が接続されたオアー回路から
なるレベル検出回路と、このレベル検出回路の出力が一
方の入力に接続されるとともに、他方の入力にアドレス
デコーダの同期用クロックと同一クロックが供給され、
かつ出力がプリチヤージ用トランジスタの制御端子に接
続されたオアー回路からなるトランジスタ制御回路とに
よりプリチヤージ制御回路が構成されることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254192A JPS61133093A (ja) | 1984-12-03 | 1984-12-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254192A JPS61133093A (ja) | 1984-12-03 | 1984-12-03 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133093A true JPS61133093A (ja) | 1986-06-20 |
Family
ID=17261518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59254192A Pending JPS61133093A (ja) | 1984-12-03 | 1984-12-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282992A (ja) * | 1987-05-15 | 1988-11-18 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| JPH01211396A (ja) * | 1988-02-19 | 1989-08-24 | Nec Corp | デコーダバッファ回路 |
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| JPH0656965B2 (ja) * | 1988-12-02 | 1994-07-27 | モトローラ・インコーポレイテッド | 音声記憶方式の双方向無線装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185089A (ja) * | 1983-04-01 | 1984-10-20 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-12-03 JP JP59254192A patent/JPS61133093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185089A (ja) * | 1983-04-01 | 1984-10-20 | Hitachi Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282992A (ja) * | 1987-05-15 | 1988-11-18 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| JPH01211396A (ja) * | 1988-02-19 | 1989-08-24 | Nec Corp | デコーダバッファ回路 |
| JPH0656965B2 (ja) * | 1988-12-02 | 1994-07-27 | モトローラ・インコーポレイテッド | 音声記憶方式の双方向無線装置 |
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
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